KR20130139739A - Ｉｇｂｔ - Google Patents

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다케요시 마스다
미사코 호나가
도루 히요시
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스미토모덴키고교가부시키가이샤
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Abstract

탄화규소 반도체층(3)에 형성된 홈(16)과, 탄화규소 반도체층(3)에 설치된 제1 도전형의 보디 영역(4)과, 적어도 홈(16)의 측벽면(16a)을 덮는 절연막(91)을 구비하고, 홈(16)의 측벽면(16a)은 {0001}면에 대한 오프각이 50° 이상 65° 이하인 표면으로서, 홈(16)의 측벽면(16a)은 보디 영역(4)의 표면을 포함하며, 절연막(91)은 적어도 홈(16)의 측벽면(16a)에서의 보디 영역(4)의 표면에 접하고 있고, 보디 영역(4)에서의 제1 도전형 불순물 농도가 5×1016 cm-3 이상인 IGBT이다.

Description

ＩＧＢＴ{INSULATED GATE BIPOLAR TRANSISTOR}
본 발명은, IGBT에 관한 것으로서, 특히, 채널 이동도의 저하를 억제하면서, 임계값 전압의 설정 자유도를 높일 수 있는 IGBT에 관한 것이다.
최근, 반도체 장치의 고내압화, 저손실화 및 고온 환경 하에서의 사용 등의 관점에서, 반도체 장치를 구성하는 반도체 재료로서 탄화규소를 이용하는 것이 검토되고 있다.
탄화규소는, 종래부터 반도체 장치를 구성하는 반도체 재료로서 널리 사용되고 있는 규소에 비하여 밴드갭이 큰 와이드 밴드갭 반도체이다. 그 때문에, 반도체 장치를 구성하는 재료로서 탄화규소를 이용함으로써, 반도체 장치의 고내압화 및 온저항의 저감 등을 달성할 수 있다.
또한, 탄화규소를 반도체 재료로서 이용한 반도체 장치는, 규소를 반도체 재료로서 이용한 반도체 장치에 비하여 고온 환경 하에서의 사용시에 있어서의 특성 저하가 작다고 하는 이점도 갖고 있다.
이러한 탄화규소를 반도체 재료로서 이용한 반도체 장치 중, 예컨대, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)나 IGBT(Insulated Gate Bipolar Transistor) 등의 정해진 임계값 전압을 경계로 채널 영역에 있어서의 반전층의 형성 유무를 컨트롤하여 전류를 도통 또는 차단하는 반도체 장치에 대해서, 임계값 전압의 조정이나 채널 이동도의 향상 등의 다양한 검토가 이루어지고 있다(예컨대, 비특허문헌 1[Sei-Hyung Ryu et al., “Critical issues for MOS Based Power Devices in 4H-SiC”, Materials Science Forum, 2009년 Vols. 615-617, pp.743-748) 참조].
비특허문헌 1 : Sei-Hyung Ryu et al., "Critical issues for MOS Based Power Devices in 4H-SiC", Materials Science Forum, 2009년 Vols. 615-617, pp.743-748
예컨대, N 채널의 IGBT에서는, p형의 도전형을 갖는 p 보디 영역이 형성되고, p 보디 영역 내에 채널 영역이 형성된다. 그리고, p 보디 영역에서의 p형 불순물[예컨대, B(붕소), Al(알루미늄) 등]의 농도(도핑 농도)를 높게 함으로써, 임계값 전압을 플러스측으로 시프트시켜, 노멀리 오프형(normally off type)에 가깝게 하거나 혹은 노멀리 오프형으로 할 수 있다.
한편, P 채널의 IGBT에서는, 상기 N 채널의 경우와는 반대로 n 보디 영역에서의 n형 불순물의 농도를 높게 함으로써, 임계값 전압을 마이너스측으로 시프트시켜, 노멀리 오프형에 가깝게 하거나 혹은 노멀리 오프형으로 할 수 있다.
그러나, p 보디 영역에서의 p형 불순물 농도 또는 n 보디 영역에서의 n형 불순물 농도를 고농도로 함으로써 임계값 전압을 조정한 경우에는, 채널 이동도가 대폭 저하한다고 하는 문제가 있었다.
채널 이동도가 대폭 저하하는 이유로서는, p형 불순물 농도 또는 n형 불순물 농도를 고농도로 함으로써, p형 불순물 또는 n형 불순물에 의한 전자의 산란이나 계면에 트랩된 전자에 의한 산란 등의 채널 전자에 대한 산란이 현저해지기 때문이다.
그 때문에, 예컨대, p 보디 영역에서의 p형 불순물 농도는, 1×1016 cm-3∼4×1016 cm-3 정도가 된다. 그 결과, 종래의 IGBT에서는, 충분한 채널 이동도를 확보하면서 임계값 전압을 자유롭게 설정하는 것, 특히 노멀리 오프형에 가깝게 하거나 혹은 충분히 노멀리 오프형으로 하는 것은 어렵다고 하는 문제가 있었다.
상기 사정을 감안하여, 본 발명의 목적은, 채널 이동도의 저하를 억제하면서, 임계값 전압의 설정 자유도를 높일 수 있는 IGBT를 제공하는 것에 있다.
본 발명은, 제1 도전형의 탄화규소 기판과, 탄화규소 기판의 주면 상에 설치된 제2 도전형의 탄화규소 반도체층과, 탄화규소 반도체층에 마련된 홈과, 탄화규소 반도체층에 마련된 제1 도전형의 보디 영역과, 적어도 홈의 측벽면을 덮는 절연막을 구비하고, 홈의 측벽면은 {0001}면에 대한 오프각이 50° 이상 65° 이하인 표면으로서, 홈의 측벽면은 보디 영역의 표면을 포함하며, 절연막은 적어도 홈의 측벽면에서의 보디 영역의 표면에 접하고 있고, 보디 영역에서의 제1 도전형 불순물 농도가 5×1016 cm-3 이상인 IGBT이다.
여기서, 본 발명의 IGBT는, 보디 영역의 탄화규소 기판측과 반대측 영역에 설치된 제2 도전형의 소스 영역과, 소스 영역 상에 설치된 소스 전극과, 절연막 상에 설치된 게이트 전극과, 탄화규소 기판의 주면과 반대측에 설치된 드레인 전극을 구비하고, 홈의 측벽면은 탄화규소 반도체층까지 도달하고 있고, 홈의 측벽면은 소스 영역과, 보디 영역과, 탄화규소 반도체층을 포함하며, 게이트 전극의 적어도 일부가 홈의 측벽면에서의 보디 영역의 표면과 절연막을 사이에 두고 대향하고 있는 것이 바람직하다.
또한, 본 발명의 IGBT에 있어서, 소스 전극의 표면의 평면 형상은, 스트라이프 형상 또는 허니컴 형상인 것이 바람직하다.
또한, 본 발명의 IGBT에 있어서, 게이트 전극은, 제1 도전형 또는 제2 도전형 폴리실리콘으로 형성되어 있는 것이 바람직하다.
또한, 본 발명의 IGBT에 있어서, 홈의 측벽면의 <01-10> 방향에서의 {03-38}면에 대한 오프각은 -3° 이상 5° 이하인 것이 바람직하다.
또한, 본 발명의 IGBT에 있어서, 탄화규소 기판의 주면의 오프 방위와 <01-10> 방향이 이루는 각이 5° 이하인 것이 바람직하다.
또한, 본 발명의 IGBT에 있어서, 탄화규소 기판의 주면의 오프 방위와 <-2110> 방향이 이루는 각이 5° 이하인 것이 바람직하다.
또한, 본 발명의 IGBT에 있어서, 탄화규소 기판의 주면은, 탄화규소 기판을 구성하는 탄화규소의 카본면측의 주면인 것이 바람직하다.
또한, 본 발명의 IGBT에 있어서, 보디 영역에서의 제1 도전형 불순물 농도는, 1×1020 cm-3 이하인 것이 바람직하다.
또한, 본 발명의 IGBT에 있어서, 보디 영역에서의 제1 도전형 불순물 농도는, 8×1016 cm-3 이상 3×1018 cm-3 이하인 것이 바람직하다.
또한, 본 발명의 IGBT에 있어서, 절연막의 두께는, 25 ㎚ 이상 70 ㎚ 이하인 것이 바람직하다.
또한, 본 발명의 IGBT에 있어서, 제1 도전형은 p형이며, 제2 도전형은 n형인 것이 바람직하다.
또한, 본 발명의 IGBT는, 노멀리 오프형으로 되어 있는 것이 바람직하다.
또한, 본 발명의 IGBT에서는, 절연막이 접하는 보디 영역의 표면에 반전층이 형성되는 임계값 전압이, 27℃ 이상 100℃ 이하의 온도 범위에 있어서, 2 V 이상인 것이 바람직하다.
또한, 본 발명의 IGBT에서는, 임계값 전압이, 100℃에 있어서, 3 V 이상인 것이 바람직하다.
또한, 본 발명의 IGBT에서는, 임계값 전압이, 200℃에 있어서, 1 V 이상인 것이 바람직하다.
또한, 본 발명의 IGBT에서는, 임계값 전압의 온도 의존성이, -10 mV/℃ 이상인 것이 바람직하다.
또한, 본 발명의 IGBT에서는, 25℃에서의 전자의 채널 이동도가, 30 cm2/Vs 이상인 것이 바람직하다.
또한, 본 발명의 IGBT에서는, 100℃에서의 전자의 채널 이동도가, 50 cm2/Vs 이상인 것이 바람직하다.
또한, 본 발명의 IGBT에서는, 150℃에서의 전자의 채널 이동도가, 40 cm2/Vs 이상인 것이 바람직하다.
또한, 본 발명의 IGBT에서는, 전자의 채널 이동도의 온도 의존성이, -0.3 cm2/Vs℃ 이상인 것이 바람직하다.
또한, 본 발명의 IGBT에서는, 보디 영역과 절연막의 계면에서의 배리어 높이가 2.2 eV 이상 2.6 eV 이하인 것이 바람직하다.
또한, 본 발명의 IGBT에서는, 온 상태에 있어서, 보디 영역에 형성되는 채널 영역의 저항값인 채널 저항이, 채널 영역 이외의 탄화규소 반도체층의 저항값인 드리프트 저항보다 작은 것이 바람직하다.
전술한 사정을 감안하여, 본 발명의 목적은, 채널 이동도의 저하를 억제하면서, 임계값 전압의 설정 자유도를 높일 수 있는 IGBT를 제공하는 것에 있다.
도 1은 실시형태 1의 IGBT의 모식적인 단면도이다.
도 2는 실시형태 1의 IGBT의 제조 방법의 일례의 제조 공정의 일부에 대해서 도해하는 모식적인 단면도이다.
도 3은 실시형태 1의 IGBT의 제조 방법의 일례의 제조 공정의 다른 일부에 대해서 도해하는 모식적인 단면도이다.
도 4는 실시형태 1의 IGBT의 제조 방법의 일례의 제조 공정의 다른 일부에 대해서 도해하는 모식적인 단면도이다.
도 5는 실시형태 1의 IGBT의 제조 방법의 일례의 제조 공정의 다른 일부에 대해서 도해하는 모식적인 단면도이다.
도 6은 실시형태 1의 IGBT의 제조 방법의 일례의 제조 공정의 다른 일부에 대해서 도해하는 모식적인 단면도이다.
도 7은 실시형태 1의 IGBT의 제조 방법의 일례의 제조 공정의 다른 일부에 대해서 도해하는 모식적인 단면도이다.
도 8은 실시형태 2의 IGBT의 모식적인 단면도이다.
도 9는 실시형태 3의 IGBT의 모식적인 단면도이다.
도 10은 실시형태 3의 IGBT의 제조 방법의 일례의 제조 공정의 일부에 대해서 도해하는 모식적인 단면도이다.
도 11은 실시형태 3의 IGBT의 제조 방법의 일례의 제조 공정의 다른 일부에 대해서 도해하는 모식적인 단면도이다.
도 12는 실시형태 3의 IGBT의 제조 방법의 일례의 제조 공정의 다른 일부에 대해서 도해하는 모식적인 단면도이다.
도 13은 실시형태 3의 IGBT의 제조 방법의 일례의 제조 공정의 다른 일부에 대해서 도해하는 모식적인 단면도이다.
도 14는 실시형태 3의 IGBT의 제조 방법의 일례의 제조 공정의 다른 일부에 대해서 도해하는 모식적인 단면도이다.
도 15는 실시형태 3의 IGBT의 제조 방법의 일례의 제조 공정의 다른 일부에 대해서 도해하는 모식적인 단면도이다.
도 16은 실시형태 4의 IGBT의 모식적인 단면도이다.
도 17은 실시형태 5의 IGBT의 모식적인 단면도이다.
도 18은 실시형태 5의 IGBT의 제조 방법의 일례의 제조 공정의 일부에 대해서 도해하는 모식적인 단면도이다.
도 19는 실시형태 5의 IGBT의 제조 방법의 일례의 제조 공정의 다른 일부에 대해서 도해하는 모식적인 단면도이다.
도 20은 실시형태 5의 IGBT의 제조 방법의 일례의 제조 공정의 다른 일부에 대해서 도해하는 모식적인 단면도이다.
도 21은 실시형태 5의 IGBT의 제조 방법의 일례의 제조 공정의 다른 일부에 대해서 도해하는 모식적인 단면도이다.
도 22는 실시형태 5의 IGBT의 제조 방법의 일례의 제조 공정의 다른 일부에 대해서 도해하는 모식적인 단면도이다.
도 23은 실시형태 5의 IGBT의 제조 방법의 일례의 제조 공정의 다른 일부에 대해서 도해하는 모식적인 단면도이다.
도 24는 실시형태 5의 IGBT의 제조 방법의 일례의 제조 공정의 다른 일부에 대해서 도해하는 모식적인 단면도이다.
도 25는 실시형태 6의 IGBT의 모식적인 단면도이다.
도 26은 실시예 1의 샘플의 p 보디 영역의 p형 불순물 농도 NA(cm-3)와, 임계값 전압 Vth(V)의 관계를 나타낸 도면이다.
도 27은 실시예 2에서의 실시예의 IGBT의 p 보디 영역의 p형 불순물 농도 NA(cm-3)와 채널 이동도(cm2/Vs)의 관계를 나타낸 도면이다.
도 28은 실시예 2에서의 비교예의 IGBT의 p 보디 영역의 p형 불순물 농도 NA(cm-3)와 채널 이동도(cm2/Vs)의 관계를 나타낸 도면이다.
도 29는 실시예 3에서의 실시예의 IGBT의 게이트 전압 VG(V)와, log 스케일의 드레인 전류량(A) 및 선형 스케일의 드레인 전류량(A)의 관계를 나타낸 도면이다.
도 30은 실시예 4에서의 실시예 A, B 및 비교예 A의 각각의 IGBT의 임계값 전압(V)과 온도(℃)의 관계를 나타낸 도면이다.
도 31은 실시예 5에서의 실시예 C 및 비교예 B의 각각의 IGBT의 온도(℃)와 전자의 채널 이동도(cm2/Vs)의 관계를 나타낸 도면이다.
도 32는 실시예 6에서의 실시예의 IGBT의 p 보디 영역에서의 p형 불순물 농도(cm-3)와 임계값 전압(V)의 관계를 나타낸 도면이다.
이하, 본 발명의 실시형태에 대해서 설명한다. 또한, 본 발명의 도면에 있어서, 동일한 참조 부호는, 동일 부분 또는 상당 부분을 나타내는 것으로 한다. 또한, 결정면 및 방향을 나타내는 경우에, 원래라면 소요(所要)의 숫자 위에 바를 붙인 표현을 해야 하지만, 표현 수단에 제약이 있기 때문에, 본 명세서에서는, 소요의 숫자 위에 바를 붙인 표현 대신에, 소요의 숫자 앞에 「-」를 붙여 표현하고 있다.
<실시형태 1>
도 1에, 본 발명의 IGBT의 일례인 실시형태 1의 IGBT의 모식적인 단면도를 도시한다. 실시형태 1의 IGBT는, p형의 탄화규소로 이루어진 p+형 탄화규소 기판(1)과, p+형 탄화규소 기판(1) 상에 설치된 n형의 탄화규소로 이루어진 n+형 전계 정지층(2)과, n+형 전계 정지층(2) 상에 설치된 n형의 탄화규소로 이루어진 n-형 드리프트층(3)과, n-형 드리프트층(3)에 마련된 p형의 탄화규소로 이루어진 한 쌍의 p 보디 영역(4)과, p 보디 영역(4)에 각각 마련된 n형의 탄화규소로 이루어진 한 쌍의 n+ 소스 영역(5)과, p 보디 영역(4)의 각각에 있어서 n+ 소스 영역(5)에 인접하도록 하여 마련된 p형의 탄화규소로 이루어진 한 쌍의 p+ 영역(6)을 구비하고 있다.
n-형 드리프트층(3)에는 홈(16)이 형성되어 있고, 홈(16)은, n-형 드리프트층(3)까지 도달하는 측벽면(16a)과, n-형 드리프트층(3)으로 이루어진 바닥면(16b)으로 구성되어 있다. 홈(16)의 측벽면(16a)에는, n+ 소스 영역(5)과, p 보디 영역(4)과, n-형 드리프트층(3)이 이 순서로 포함되어 있다.
홈(16)의 측벽면(16a), 바닥면(16b) 및 n+ 소스 영역(5)의 상면의 일부에 접하도록 하여 절연막(91)이 설치되어 있다. 또한, 절연막(91)은, IGBT의 양단의 각각에 있어서, p+ 영역(6), p 보디 영역(4) 및 n-형 드리프트층(3)의 각각의 상면에도 접하도록 하여 설치되어 있다.
홈(16)의 측벽면(16a), 바닥면(16b) 및 n+ 소스 영역(5)의 상면을 덮는 절연막(91) 상에는, 절연막(91)에 접하도록 하여 게이트 전극(93)이 설치되어 있다. 게이트 전극(93)은, 홈(16)의 측벽면(16a)에서의 p 보디 영역(4)의 표면과 절연막(91)을 사이에 두고 대향하도록 하여 설치되어 있다.
또한, n+ 소스 영역(5)의 상면의 일부 및 p+ 영역(6)의 상면의 일부에 각각 접하도록 하여 소스 전극(92)이 설치되어 있다. 또한, p+형 탄화규소 기판(1)의 주면과 반대측에는 드레인 전극(96)이 설치되어 있다.
또한, 게이트 전극(93)을 덮도록 하여 층간 절연막(94)이 설치되어 있고, 소스 전극(92) 및 층간 절연막(94)을 덮도록 하여 소스 배선(95)이 설치되어 있다. 또한, 절연막(91) 상의 소스 전극(92)의 단부에 접하는 위치에도 층간 절연막(94)이 설치되어 있다.
실시형태 1의 IGBT에서, 홈(16)의 측벽면(16a)은, {0001}면에 대한 오프각이 50° 이상 65° 이하인 표면으로서, p 보디 영역(4)에서의 p형 불순물 농도가 5×1016 cm-3 이상으로 되어 있다. 이에 따라, 실시형태 1의 IGBT에서는, 채널 이동도의 저하를 억제하면서, 임계값 전압의 설정 자유도를 높일 수 있다.
본 발명자는, 채널 이동도의 저하를 억제하면서 임계값 전압의 설정 자유도를 높이는 방책에 대해서 상세한 검토를 행한 결과, 이하와 같은 지견을 얻어 본 발명에 상도하였다.
즉, 탄화규소를 반도체 재료로서 이용한 종래의 트렌치형의 IGBT는, {0001}면에 대한 오프각이 8° 이하 정도의 p+형 탄화규소 기판의 주면 상에 n+형 전계 정지층이나 n-형 드리프트층 등의 에피택셜 성장층을 형성하고, 그 에피택셜 성장층에 p+형 탄화규소 기판의 주면에 대하여 수직인 측벽면을 갖는 홈을 형성함으로써 제작되어 있었다.
이러한 종래의 트렌치형의 IGBT에서는, 홈의 측벽면의 p 보디 영역이 채널 영역이 된다. 그러나, 종래의 트렌치형의 IGBT에서는, 임계값 전압을 자유롭게 설정하기 위해서, p 보디 영역의 p형 불순물 농도를 상승시키고 있었다. 그 때문에, 고농도의 p형 불순물 농도를 갖는 p 보디 영역에서는, 충분한 채널 이동도를 확보할 수 없었다.
그러나, 본 발명자의 검토에 따르면, 실시형태 1의 IGBT와 같이, 채널 영역이 되는 홈(16)의 측벽면(16a)에서의 p 보디 영역(4)의 표면을 {0001}면에 대한 오프각이 50° 이상 65° 이하인 표면으로 했을 경우에는, p 보디 영역(4)의 p형 불순물 농도를 5×1016 cm-3 이상이라는 고농도로 했을 때에도, 임계값 전압을 보다 자유롭게 조절할 수 있고, 채널 이동도의 대폭적인 저하를 억제할 수 있는 것을 발견하였다.
이에 따라, 실시형태 1의 IGBT에서는, 임계값 전압을 플러스측으로 시프트시킨 경우에도, 채널 이동도의 저하를 억제할 수 있다. 그 결과, 실시형태 1의 IGBT에 따르면, 채널 이동도의 저하를 억제하면서, 임계값 전압의 설정 자유도를 높이는 것이 가능한 IGBT를 제공할 수 있다. 또한, 전술한 「불순물」은, 탄화규소 내에 도입됨으로써 다수 캐리어를 생성하는 불순물을 의미한다.
n+형 전계 정지층(2) 및 n-형 드리프트층(3)은, 예컨대, p+형 탄화규소 기판(1)의 한쪽 주면 상에 이 순서로 에피택셜 성장시킴으로써 형성되어 있고, n형 불순물을 포함함으로써 도전형이 n형으로 되어 있다.
n+형 전계 정지층(2) 및 n-형 드리프트층(3)에 각각 포함되는 n형 불순물로서는, 예컨대 N(질소) 등이 이용된다. n-형 드리프트층(3)의 n형 불순물 농도는 n+형 전계 정지층(2)의 n형 불순물 농도보다 낮게 되어 있다.
한 쌍의 p 보디 영역(4)은, n-형 드리프트층(3)에 형성된 홈(16)을 사이에 두고 서로 마주보도록 하여 분리되어 형성되어 있고, p형 불순물을 포함함으로써 도전형이 p형으로 되어 있다. p형 보디 영역(4)에 포함되는 p형 불순물로서는 예컨대, 알루미늄(Al) 및/또는 붕소(B) 등이 이용된다.
p 보디 영역(4)의 p형 불순물 농도는, 전술한 바와 같이, 5×1016 cm-3 이상이 된다. p 보디 영역(4)의 p형 불순물 농도를 5×1016 cm-3 이상이라는 고농도로 하여 임계값 전압을 플러스측으로 시프트시킨 경우에도, 채널 이동도의 저하를 억제할 수 있다. 또한, 임계값 전압을 플러스측으로 더 시프트시키는 관점에서, p형 보디 영역(4)에서의 p형 불순물 밀도를, 1×1017 cm-3 이상으로 하는 것이 바람직하고, 5×1017 cm-3 이상으로 하는 것이 보다 바람직하다.
p 보디 영역(4)의 p형 불순물 농도는, 1×1020 cm-3 이하인 것이 바람직하다. p 보디 영역(4)의 p형 불순물 농도를 1×1020 cm-3 이하로 한 경우에는 p 보디 영역(4)의 결정성의 악화를 억제할 수 있는 경향이 있다.
p 보디 영역(4)의 p형 불순물 농도는, 8×1016 cm-3 이상 3×1018 cm-3 이하인 것이 바람직하다. p 보디 영역(4)의 p형 불순물 농도가 8×1016 cm-3 이상 3×1018 cm-3 이하인 경우에는, 통상의 동작 온도에 있어서 0∼5 V 정도의 임계값 전압을 얻을 수 있게 되는 경향이 있다. 이에 따라, 실시형태 1의 IGBT를, 규소를 반도체 재료로서 이용한 종래의 IGBT로 치환하여 사용할 수 있고, 실시형태 1의 IGBT를 안정되게 노멀리 오프형으로 할 수 있는 경향이 있다. 또한, p형 불순물 농도가 높아짐에 따른 대폭적인 채널 이동도의 저하를 회피할 수 있는 경향이 있다.
한 쌍의 p+ 영역(6)은, 한 쌍의 p 보디 영역(4)에 있어서, 각각, p+ 영역(6)의 상면이 n+ 소스 영역(5)의 상면과 인접하도록 하여 형성되어 있다. p+ 영역(6)은, n+ 소스 영역(5)에서 보아 홈(16)과는 반대측의 영역에 형성되어 있다. p+ 영역(6)의 p형 불순물 농도는, p 보디 영역(4)의 p형 불순물 농도보다 고농도로 되어 있다.
한 쌍의 n+ 소스 영역(5)은, 각각, 한 쌍의 p 보디 영역(4)의 각각 p+형 탄화규소 기판(1)측과는 반대측의 영역에 상면이 노출되도록 하여 설치되어 있다. 한 쌍의 n+ 소스 영역(5)은, n-형 드리프트층(3)에 형성된 홈(16)을 사이에 두고 서로 마주보도록 하여 분리되어 형성되어 있고, n형 불순물을 포함함으로써 도전형이 n형으로 되어 있다. n+ 소스 영역(5)에 포함되는 n형 불순물로서는, 예컨대 P(인) 등이 이용된다.
홈(16)의 측벽면(16a)의 <01-10> 방향에서의 {03-38}면에 대한 오프각은 -3° 이상 5° 이하인 것이 바람직하다. 이 경우에는, 채널 이동도를 한층 더 향상시킬 수 있는 경향이 있다. 여기서, 면방위 {03-38}에 대한 오프각을 -3° 이상 +5° 이하로 한 것은, 채널 이동도와 상기 오프각의 관계를 조사한 결과, 이 범위 내에서 특히 높은 채널 이동도를 얻을 수 있었던 것에 기초하고 있다.
또한, 「<01-10> 방향에서의 {03-38}면에 대한 오프각」이란, <01-10> 방향 및 <0001> 방향을 포함하는 평면으로의 홈(16)의 측벽면(16a)의 법선의 정사영과, {03-38}면의 법선이 이루는 각도로서, 그 부호는, 상기 정사영이 <01-10> 방향에 대하여 평행에 가까운 경우가 플러스이고, 상기 정사영이 <0001> 방향에 대하여 평행에 가까운 경우가 마이너스이다.
또한, 홈(16)의 측벽면(16a)은, 실질적으로 {03-38}면인 것이 보다 바람직하고, 완전히 {03-38}면인 것이 더욱 바람직하다. 이 경우에는, 채널 이동도를 한층 더 향상시킬 수 있는 경향이 있다. 여기서, 「실질적으로 {03-38}면이다」란, 실질적으로 {03-38}면이라고 간주할 수 있는 오프각의 범위에 홈(16)의 측벽면(16a)이 포함되어 있는 것을 의미하고, 이 경우의 오프각의 범위는 예컨대 {03-38}면에 대한 오프각이 ±2°의 범위이다. 또한, 「완전히 {03-38}면이다」란, 홈(16)의 측벽면(16a)이, 완전히 {03-38}면에 일치하는 것을 의미한다.
절연막(91)은, 한쪽 n+ 소스 영역(5)의 상면으로부터, 홈(16)의 측벽면(16a), 바닥면(16b) 및 측벽면(16a)을 통해 다른 쪽 n+ 소스 영역(5)의 상면으로까지 연장되도록 형성되어 있다. 절연막(91)은, 예컨대 이산화규소(SiO2)로 되어 있다.
절연막(91)의 두께는, 25 ㎚ 이상 70 ㎚ 이하인 것이 바람직하다. 절연막(91)의 두께가 25 ㎚ 이상 70 ㎚ 이하인 경우에는, 실시형태 1의 IGBT의 동작 중에서의 절연 파괴의 발생을 억제할 수 있고, 게이트 전극(93)에 인가되는 게이트 전압을 작게 억제할 수 있는 경향이 있다.
게이트 전극(93)은, 한쪽 n+ 소스 영역(5)의 상면으로부터, 홈(16)의 측벽면(16a), 바닥면(16b) 및 측벽면(16a)을 통해 다른 쪽 n+ 소스 영역(5)의 상면까지 연장되어 있는 절연막(91)에 접촉하도록 하여 형성되어 있다.
게이트 전극(93)은, 예컨대, n형 불순물 또는 p형 불순물이 첨가된 폴리실리콘, 또는 Al 등의 도전체로 형성되지만, 그 중에서도, p형 폴리실리콘으로 형성되어 있는 것이 바람직하다. 게이트 전극(93)이 p형 폴리실리콘으로 형성되어 있는 경우에는, 임계값 전압을 플러스측으로 시프트시키기 쉬워져서 실시형태 1의 IGBT를 노멀리 오프형으로 할 수 있는 경향이 있다. 또한, p형 폴리실리콘으로서는, 예컨대, 다수 캐리어가 정공인 폴리실리콘을 이용할 수 있다. 또한, 게이트 전극(93)에 n형 불순물 또는 p형 불순물이 첨가된 폴리실리콘을 이용하는 경우에는, 게이트 전극(93)은, 예컨대, 폴리실리콘에 인이나 비소 등의 n형 불순물을 1×1018 cm-3 이상 1×1021 cm-3 이하, 바람직하게는 5×1019 cm-3 이상 5×1020 cm-3 이하의 농도로 첨가한 후에 n형 불순물을 활성화함으로써, 또는 폴리실리콘에 붕소 등의 p형 불순물을 1×1018 cm-3 이상 1×1021 cm-3 이하, 바람직하게는 5×1019 cm-3 이상 5×1020 cm-3 이하의 농도로 첨가한 후에 p형 불순물을 활성화함으로써 제작할 수 있다.
소스 전극(92)은, n+ 소스 영역(5)의 상면으로부터, 홈(16)에서 멀어지는 방향으로 연장되어 있고, p+ 영역(6)의 상면을 통해 p+ 영역(6)의 상면에 설치된 절연막(91)의 상면까지 도달하고 있다.
소스 전극(92)은, 예컨대, NixSiy(니켈실리사이드) 등의 n+ 소스 영역(5)과 오믹 접촉 가능한 재료로 형성된다.
소스 전극(92)의 표면의 평면 형상은, 스트라이프 형상 또는 허니컴 형상인 것이 바람직하다. 소스 전극(92)의 표면의 평면 형상이 스트라이프 형상 또는 허니컴 형상인 경우에는, 채널 전자나 벌크 내의 전자 이동도의 이방성의 영향을 쉽게 받지 않아 안정된 동작 특성을 얻을 수 있는 것이나, 채널 충전을 높게 함에 따른 저손실화를 얻을 수 있는 경향이 있다.
드레인 전극(96)은, p+형 탄화규소 기판(1)의 n-형 드리프트층(3)이 형성되는 측과는 반대측의 주면에 접촉하여 형성되어 있다. 드레인 전극(96)은, 예컨대 NixSiy 또는 TiAlSi 합금 등의 p+형 탄화규소 기판(1)과 오믹 접촉 가능한 재료로 형성되어 있고, p+형 탄화규소 기판(1)과 전기적으로 접속되어 있다.
다음으로, 실시형태 1의 IGBT의 동작에 대해서 설명한다. 도 1을 참조하여, 게이트 전극(93)에 인가되는 전압이 임계값 전압 미만의 상태, 즉 오프 상태에서는, 드레인 전극(96)에 전압을 인가한 경우에도, 절연막(91)의 바로 아래에 위치하는 p형 보디 영역(4)과 n+ 소스 영역(5) 사이의 pn 접합이 역바이어스가 되어, 비도통 상태가 된다.
한편, 게이트 전극(93)에 임계값 전압 이상의 전압을 인가한 경우에는, 절연막(91)과 접촉하는 p형 보디 영역(4)의 영역인 채널 영역에 있어서, 반전층이 형성된다. 이에 따라, n+ 소스 영역(5)과, p 보디 영역(4)과, n-형 드리프트층(3)이 전기적으로 접속되고, 소스 전극(92)과 드레인 전극(96) 사이에 전류가 흐른다.
실시형태 1의 IGBT에서는, 채널 영역이 되는 홈(16)의 측벽면(16a)의 p 보디 영역(4)의 표면은 {0001}면에 대한 오프각이 50° 이상 65° 이하인 표면으로 되어 있다. 이에 따라, p 보디 영역(4)의 p형 불순물 농도를 5×1016 cm-3 이상으로 고농도로 하여 임계값 전압을 플러스측으로 시프트시킨 경우에도 채널 영역에서의 캐리어(전자)의 이동도(채널 이동도)의 저하를 억제할 수 있다. 그 때문에, 실시형태 1의 IGBT에서는, 채널 이동도의 저하를 억제하면서, 임계값 전압을 플러스측으로 시프트시켜, 노멀리 오프형에 가깝거나 혹은 노멀리 오프형의 IGBT로 되어 있다.
여기서, 절연막(91)이 접하는 p 보디 영역(4)의 표면에 반전층이 형성되는 임계값 전압은, 25℃ 이상 100℃ 이하의 온도 범위에 있어서, 2 V 이상인 것이 바람직하다. 이 경우에는, IGBT가 통상의 동작 온도에 있어서, 보다 확실하게 노멀리 오프의 상태를 유지할 수 있는 경향이 있다.
또한, 임계값 전압은, 100℃의 온도에 있어서 3 V 이상인 것이 바람직하다. 이 경우에는, IGBT의 동작 온도가 고온일 때에도, 보다 확실하게 노멀리 오프의 상태를 유지할 수 있는 경향이 있다.
또한, 임계값 전압은, 200℃의 온도에 있어서 1 V 이상인 것이 바람직하다. 이 경우에는, IGBT의 동작 온도가 고온일 때에도, 보다 확실하게 노멀리 오프의 상태를 유지할 수 있는 경향이 있다.
또한, 임계값 전압의 온도 의존성은, -10 mV/℃ 이상인 것이 바람직하다. 이 경우에는, IGBT를 보다 안정되게 노멀리 오프의 상태를 유지할 수 있는 경향이 있다. 또한, 본 명세서에 있어서, 「임계값 전압의 온도 의존성」은, IGBT의 동작 온도의 변화량에 대한 임계값 전압의 변화량의 비율[(임계값 전압의 변화량)/(IGBT의 동작 온도의 변화량)]을 의미한다.
또한, 25℃에서의 전자의 채널 이동도는, 30 cm2/Vs 이상인 것이 바람직하다. 이 경우에는, IGBT의 온저항을 충분히 억제할 수 있는 경향이 있다.
또한, 100℃에서의 전자의 채널 이동도는, 50 cm2/Vs 이상인 것이 바람직하다. 이 경우에는, IGBT의 동작 온도가 고온인 경우에도, IGBT의 온저항을 충분히 억제할 수 있는 경향이 있다.
또한, 150℃에서의 전자의 채널 이동도는, 40 cm2/Vs 이상인 것이 바람직하다. 이 경우에는, IGBT의 동작 온도가 더욱 고온인 경우에도, IGBT의 온저항을 충분히 억제할 수 있는 경향이 있다.
또한, 전자의 채널 이동도의 온도 의존성은, -0.3 cm2/Vs℃ 이상인 것이 바람직하다. 이 경우에는, IGBT의 온저항을 보다 안정되게 억제할 수 있는 경향이 있다. 또한, 본 명세서에 있어서, 「전자의 채널 이동도의 온도 의존성」은, IGBT의 동작 온도의 변화량에 대한 전자의 채널 이동도의 변화량의 비율[(전자의 채널 이동도의 변화량)/(IGBT의 동작 온도의 변화량)]을 의미한다.
또한, p 보디 영역(4)과 절연막(91)의 계면에서의 배리어 높이는, 2.2 eV 이상 2.6 eV 이하인 것이 바람직하다. 이 경우에는, 누설 전류를 억제하면서, 높은 채널 이동도를 확보할 수 있는 경향이 있다. 또한, 본 명세서에 있어서, 「배리어 높이」란, p 보디 영역(4)의 전도대와 절연막(91)의 전도대 사이의 밴드갭의 크기이다.
또한, 채널 저항은, 드리프트 저항보다도 작은 것이 바람직하다. 이 경우에는, IGBT의 온저항을 충분히 억제할 수 있는 경향이 있다. 또한, 본 명세서에 있어서, 「채널 저항」이란, 온 상태에 있어서, p 보디 영역(4)에 형성되는 채널 영역의 저항값이다. 또한, 본 명세서에 있어서, 「드리프트 저항」은, 온 상태에 있어서, 채널 영역 이외의 n-형 드리프트층(3)의 저항값이다.
이하, 도 2∼도 7의 모식적 단면도를 참조하여, 실시형태 1의 IGBT의 제조 방법의 일례에 대해서 설명한다. 우선, 도 2에 도시된 바와 같이, p+형 탄화규소 기판(1)의 주면 상에 n+형 전계 정지층(2) 및 n-형 드리프트층(3)을 이 순서로 에피택셜 성장시킨다.
여기서, p+형 탄화규소 기판(1)의 주면은, {0001}면에 대한 오프각이 50° 이상 65° 이하가 되는 표면에 대하여 수직이 되는 면방위의 표면이 선택된다.
다음으로, 도 3에 도시된 바와 같이, n-형 드리프트층(3)의 일부를 제거함으로써 홈(16)을 형성한다.
여기서, 홈(16)은, 도 3에 도시된 바와 같이, n-형 드리프트층(3)의 상면에 있어서 홈(16)이 형성되지 않는 영역에 레지스트 등의 마스크층(17)을 형성한 후에, n-형 드리프트층(3)의 일부를 그 두께 방향으로 에칭함으로써 형성된다. 이에 따라, 홈(16)의 측벽면(16a)이, {0001}면에 대한 오프각이 50° 이상 65° 이하가 되는 표면이 된다.
에칭의 방법으로서는, 예컨대, 반응성 이온 에칭(RIE)을 이용할 수 있고, 특히 유도 결합 플라즈마(ICP) RIE를 이용하는 것이 바람직하다. 에칭으로서는, 예컨대, 반응 가스로서 SF6 또는 SF6과 O2의 혼합 가스를 이용한 ICP-RIE를 이용할 수 있다. 이러한 에칭에 의해, 홈(16)이 형성되어야 할 영역에, 측벽면(16a)이 p+형 탄화규소 기판(1)의 주면에 대하여 거의 수직인 측벽면(16a)을 갖는 홈(16)을 형성할 수 있다.
다음으로, 도 4에 도시된 바와 같이, n-형 드리프트층(3)에, p 보디 영역(4), n+ 소스 영역(5) 및 p+ 영역(6)을 형성한다.
여기서, p 보디 영역(4), n+ 소스 영역(5) 및 p+ 영역(6)은 각각 예컨대 이하와 같이 하여 제조할 수 있다.
우선, p 보디 영역(4)을 형성하기 위한 이온 주입이 실시된다. 구체적으로는, 예컨대 Al(알루미늄) 이온이 n-형 드리프트층(3)에 주입됨으로써, p 보디 영역(4)이 형성된다.
다음으로, n+ 소스 영역(5)을 형성하기 위한 이온 주입이 행해진다. 구체적으로는, 예컨대 P(인) 이온이 p 보디 영역(4)에 주입됨으로써, p형 보디 영역(4) 내에 n+ 소스 영역(5)이 형성된다.
또한, p+ 영역(6)을 형성하기 위한 이온 주입이 실시된다. 구체적으로는, 예컨대 Al 이온이 p 보디 영역(4)에 주입됨으로써, p 보디 영역(4) 내에 p+ 영역(6)이 형성된다.
상기 이온 주입은, 예컨대, 마스크층(17)을 제거한 후에, n-형 드리프트층(3)의 주면 상에 이산화규소(SiO2)로 이루어지고, 이온 주입을 실시해야 할 원하는 영역에 개구를 갖는 마스크층을 형성하여 실시할 수 있다.
다음으로, 상기 p 보디 영역(4), n+ 소스 영역(5) 및 p+ 영역(6)에 대해서 열처리를 행한다. 여기서, 열처리는, 예컨대, p 보디 영역(4), n+ 소스 영역(5) 및 p+ 영역(6)을 형성한 후의 p+형 탄화규소 기판(1)을 아르곤 등의 불활성 가스 분위기 내에서 1700℃로 가열하여 30분간 유지하는 것 등에 의해 행할 수 있다. 이에 따라, p 보디 영역(4), n+ 소스 영역(5) 및 p+ 영역(6)에 주입된 불순물이 활성화된다.
다음으로, 도 5에 도시된 바와 같이, 절연막(91)을 형성한다. 여기서, 절연막(91)은, 예컨대, 상기 열처리 후의 p+형 탄화규소 기판(1)을 산소 분위기 내에서 1300℃로 가열하여 60분간 유지함으로써 행할 수 있다.
다음으로, 절연막(91)을 형성한 후의 p+형 탄화규소 기판(1)을 일산화질소(NO) 가스 분위기 내에서 열처리한다. 이 열처리의 조건으로서는, 예컨대, NO 가스 분위기 내에서, 1100℃ 이상 1300℃ 이하의 온도로 p+형 탄화규소 기판(1)을 1시간 정도 유지하는 조건을 이용할 수 있다.
이 NO 가스 분위기 내에서의 열처리에 의해 절연막(91)과 p 보디 영역(4)의 계면 영역에 질소 원자를 도입할 수 있다. 이에 따라, 절연막(91)과 p 보디 영역(4)의 계면 영역에서의 계면 준위의 형성을 억제할 수 있기 때문에, IGBT의 채널 이동도를 향상시킬 수 있다.
또한, 전술한 내용에서는, NO 가스 분위기 내에서 열처리를 행하는 경우에 대해서 설명하였지만, 절연막(91)과 p 보디 영역(4)의 계면 영역에 질소 원자를 도입할 수 있으면, NO 가스에 한정되지 않고, 다른 가스를 이용하여도 좋은 것은 물론이다.
다음으로, 상기 열처리 후의 p+형 탄화규소 기판(1)을 Ar(아르곤) 가스 분위기 내에서 열처리한다. 이 열처리의 조건으로서는, 예컨대, Ar 가스 분위기 내에서, NO 가스 분위기 내에서의 열처리의 온도보다 높은 온도이고, 절연막(91)의 융점 미만의 온도로 1시간 정도 유지하는 조건을 이용할 수 있다.
이에 따라, 절연막(91)과 p 보디 영역(4)의 계면 영역에서의 계면 준위의 형성을 더 억제할 수 있기 때문에, IGBT의 채널 이동도를 향상시킬 수 있다.
또한, 전술한 내용에서는, 분위기 가스로서 Ar 가스를 이용하는 경우에 대해서 설명하였지만, Ar 가스 대신에 질소 가스 등의 다른 불활성 가스를 이용하여도 좋은 것은 물론이다.
특히, Ar 가스 분위기 내에서의 열처리는, NO 가스 분위기 내에서의 열처리의 온도보다 높은 온도인 것이 바람직하다. 이에 따라, 절연막(91)과 p 보디 영역(4)의 계면 영역에 잔존한 격자간 원자로서의 탄소 원자를, n-형 드리프트층(3)의 내부에 유효하게 확산시킬 수 있다. 그 때문에, IGBT의 채널 이동도를 한층 더 향상시킬 수 있다.
예컨대, NO 가스 분위기 내에서의 열처리의 온도를 900℃ 이상 1400℃ 이하로 하고, Ar 가스 분위기 내에서의 열처리의 온도를 NO 가스 분위기 내에서의 열처리의 온도보다 높게, 또한 1000℃ 이상 1500℃ 이하로 할 수 있다.
다음으로, 게이트 전극(93), 소스 전극(92), 층간 절연막(94), 소스 배선(95) 및 드레인 전극(96)을 형성하는 공정이 행해진다.
이 공정에서는, 우선, 예컨대, CVD법, 포토리소그래피 및 에칭 등에 의해 p형 폴리실리콘으로 이루어진 게이트 전극(93)을 형성한다. 그리고, p+형 탄화규소 기판(1)의 이면에 증착법에 의해 니켈(Ni)막을 형성한 후에, Ni막을 가열하여 실리사이드화함으로써 드레인 전극(96)을 형성한다.
다음으로, 도 6에 도시된 바와 같이, 게이트 전극(93) 및 절연막(91)을 덮도록 하여 층간 절연막(94)을 형성하는 공정이 행해진다. 여기서, 층간 절연막(94)을 형성하는 공정은, 예컨대, 플라즈마 CVD법에 의해 이산화규소(SiO2)막을 약 1 ㎛의 두께로 형성함으로써 행할 수 있다.
다음으로, 도 7에 도시된 바와 같이, 소스 전극(92)을 형성하는 공정이 행해진다. 여기서, 소스 전극(92)을 형성하는 공정은, 예컨대, 포토리소그래피 및 에칭에 의해 층간 절연막(94)의 일부에 개구부를 마련한 후에, 증착법에 의해 니켈(Ni)막을 형성하고, 그 후, Ni막을 가열하여 실리사이드화함으로써 행할 수 있다.
다음으로, 소스 전극(92) 및 층간 절연막(94)을 덮도록 하여 소스 배선(95)을 형성하는 공정이 행해진다. 여기서, 소스 배선(95)은, 예컨대, 소스 전극(92) 및 층간 절연막(94)을 덮도록 Al막을 형성함으로써 행할 수 있다. 이에 따라, 실시형태 1의 IGBT를 제작할 수 있다.
<실시형태 2>
도 8에, 본 발명의 IGBT의 다른 일례인 실시형태 2의 IGBT의 모식적인 단면도를 도시한다. 실시형태 2의 IGBT는, p+형 탄화규소 기판(1)의 주면 상에 n+형 전계 정지층(2)이 설치되어 있지 않은 점에서 실시형태 1의 IGBT와 상이하다.
실시형태 2의 IGBT에 있어서도, 채널 영역이 되는 홈(16)의 측벽면(16a)에서의 p 보디 영역(4)의 표면은, {0001}면에 대한 오프각이 50° 이상 65° 이하인 표면으로서, p 보디 영역(4)의 p형 불순물 농도가 5×1016 cm-3 이상이기 때문에, 임계값 전압의 설정 자유도를 높일 수 있고, 채널 이동도의 대폭적인 저하를 억제할 수 있다.
본 실시형태에서의 상기 이외의 설명은, 실시형태 1과 동일하기 때문에, 그 설명에 대해서는 생략한다.
<실시형태 3>
도 9에, 본 발명의 IGBT의 다른 일례인 실시형태 3의 IGBT의 모식적인 단면도를 도시한다. 실시형태 3의 IGBT는, 홈(16)의 측벽면(16a)이 p+형 탄화규소 기판(1)의 주면에 대하여 경사져 있는 것을 특징으로 한다.
실시형태 3의 IGBT에 있어서도, 채널 영역이 되는 홈(16)의 측벽면(16a)에서의 p 보디 영역(4)의 표면은, {0001}면에 대한 오프각이 50° 이상 65° 이하인 표면으로서, p 보디 영역(4)의 p형 불순물 농도가 5×1016 cm-3 이상이기 때문에, 임계값 전압의 설정 자유도를 높일 수 있고, 채널 이동도의 대폭적인 저하를 억제할 수 있다.
여기서, p+형 탄화규소 기판(1)의 주면의 오프 방위와 <01-10> 방향이 이루는 각이 5° 이하인 것이 바람직하다. <01-10> 방향은 p+형 탄화규소 기판(1)의 주면의 대표적인 오프 방위이기 때문에, p+형 탄화규소 기판(1)의 제조 공정에서의 슬라이스 가공의 편차 등에 의한 오프 방위의 편차를 <01-10> 방향에 대하여 5° 이하로 함으로써 p+형 탄화규소 기판(1)의 주면 상으로의 n+형 전계 정지층(2) 및 n-형 드리프트층(3)을 에피택셜 성장에 의해 용이하게 형성할 수 있는 경향이 있다.
또한, p+형 탄화규소 기판(1)의 주면의 오프 방위와 <-2110> 방향이 이루는 각이 5° 이하인 것이 바람직하다. <-2110> 방향은, <01-10> 방향과 마찬가지로 p+형 탄화규소 기판(1)의 주면의 대표적인 오프 방위이기 때문에, p+형 탄화규소 기판(1)의 제조 공정에서의 슬라이스 가공의 편차 등에 의한 오프 방위의 편차를 <-2110> 방향에 대하여 5° 이하로 함으로써 p+형 탄화규소 기판(1)의 주면 상으로의 n+형 전계 정지층(2) 및 n-형 드리프트층(3)을 에피택셜 성장에 의해 용이하게 형성할 수 있는 경향이 있다.
또한, p+형 탄화규소 기판(1)의 주면은, p+형 탄화규소 기판(1)을 구성하는 탄화규소의 카본면측의 주면인 것이 바람직하다. p+형 탄화규소 기판(1)의 주면을 카본면측의 주면으로 함으로써, n+형 전계 정지층(2) 및 n-형 드리프트층(3)을 각각 에피택셜 성장시켰을 때의 p+형 탄화규소 기판(1)의 주면의 기울기(오프각)를 작게 할 수 있다. 그 때문에, p+형 탄화규소 기판(1)의 주면에 대하여 경사져 있는 홈(16)의 측벽면(16a)의 예컨대 단면에 있어서 대향하고 있는 2개의 면의 면방위차를 작게 할 수 있는 경향이 있다. 또한, 육방정의 단결정 탄화규소의 (0001)면은 실리콘(규소)면이라 정의되고, (000-1)면은 카본면이라 정의된다.
이하, 도 10∼도 15의 모식적 단면도를 참조하여, 실시형태 3의 IGBT의 제조 방법의 일례에 대해서 설명한다. 우선, 도 10에 도시된 바와 같이, p+형 탄화규소 기판(1)의 주면 상에 n+형 전계 정지층(2) 및 n-형 드리프트층(3)을 이 순서로 에피택셜 성장시킨 후에 마스크층(17)을 형성한다.
여기서, 마스크층(17)은, 홈(16)의 형성 개소에 해당하는 개소에, 경사면(17a)을 갖도록 형성된다. 마스크층(17)의 경사면(17a)은, 후술하는 n-형 드리프트층(3)의 표면의 에칭에 의해 홈(16)의 경사진 측벽면(16a)({0001}면에 대한 오프각이 50° 이상 65° 이하인 표면)이 나타나도록 형성된다.
다음으로, 전술한 바와 같은 형상을 갖는 마스크층(17)을 마스크로 하여 n-형 드리프트층(3)의 에칭을 행함으로써, 도 11에 도시된 바와 같이, n-형 드리프트층(3)의 표면에 측벽면(16a)을 갖는 홈(16)을 형성한다. 그 후, 마스크층(17)은 제거된다. 여기서, n-형 드리프트층(3)의 에칭은, 예컨대, 이방성이 높은 드라이 에칭 또는 열 에칭 등에 의해 행할 수 있다.
다음으로, 도 12에 도시된 바와 같이, n-형 드리프트층(3)에, p 보디 영역(4), n+ 소스 영역(5) 및 p+ 영역(6)을 형성한다. 그리고, p 보디 영역(4), n+ 소스 영역(5) 및 p+ 영역(6)에 대해서 열처리를 행함으로써, p 보디 영역(4), n+ 소스 영역(5) 및 p+ 영역(6)의 각각에서의 불순물의 활성화를 행한다.
다음으로, 도 13에 도시된 바와 같이, 절연막(91)을 형성한다. 그리고, 절연막(91)을 형성한 후의 p+형 탄화규소 기판(1)을 NO 가스 분위기 내에서 열처리하고, 그 후, p+형 탄화규소 기판(1)을 Ar 아르곤 가스 분위기 내에서 열처리한다.
다음으로, 게이트 전극(93), 소스 전극(92), 층간 절연막(94), 소스 배선(95) 및 드레인 전극(96)을 형성하는 공정이 행해진다. 그리고, p+형 탄화규소 기판(1)의 이면에 증착법에 의해 니켈(Ni)막을 형성한 후에, Ni막을 가열하여 실리사이드화함으로써 드레인 전극(96)을 형성한다.
다음으로, 도 14에 도시된 바와 같이, 게이트 전극(93) 및 절연막(91)을 덮도록 하여 층간 절연막(94)을 형성하는 공정이 행해진다. 여기서, 층간 절연막(94)을 형성하는 공정은, 예컨대, 플라즈마 CVD법에 의해 이산화규소(SiO2)막을 약 1 ㎛의 두께로 형성함으로써 행할 수 있다.
다음으로, 도 15에 도시된 바와 같이, 소스 전극(92)을 형성하는 공정이 행해진다. 여기서, 소스 전극(92)을 형성하는 공정은, 예컨대, 포토리소그래피 및 에칭에 의해 층간 절연막(94)의 일부에 개구부를 마련한 후에, 증착법에 의해 니켈(Ni)막을 형성하고, 그 후, Ni막을 가열하여 실리사이드화함으로써 행할 수 있다.
다음으로, 소스 전극(92) 및 층간 절연막(94)을 덮도록 하여 소스 배선(95)을 형성하는 공정이 행해진다. 여기서, 소스 배선(95)은, 예컨대, 소스 전극(92) 및 층간 절연막(94)을 덮도록 Al막을 형성함으로써 행할 수 있다. 이에 따라, 실시형태 3의 IGBT를 제작할 수 있다.
본 실시형태에서의 상기 이외의 설명은, 실시형태 1 및 실시형태 2와 동일하기 때문에, 그 설명에 대해서는 생략한다.
<실시형태 4>
도 16에, 본 발명의 IGBT의 다른 일례인 실시형태 4의 IGBT의 모식적인 단면도를 도시한다. 실시형태 4의 IGBT는, p+형 탄화규소 기판(1)의 주면 상에 n+형 전계 정지층(2)이 설치되어 있지 않은 점에서 실시형태 3의 IGBT와 상이하다.
실시형태 4의 IGBT에 있어서도, 채널 영역이 되는 홈(16)의 측벽면(16a)에서의 p 보디 영역(4)의 표면은, {0001}면에 대한 오프각이 50° 이상 65° 이하인 표면으로서, p 보디 영역(4)의 p형 불순물 농도가 5×1016 cm-3 이상이기 때문에, 임계값 전압의 설정 자유도를 높일 수 있고, 채널 이동도의 대폭적인 저하를 억제할 수 있다.
본 실시형태에서의 상기 이외의 설명은, 실시형태 1∼3과 동일하기 때문에, 그 설명에 대해서는 생략한다.
<실시형태 5>
도 17에, 본 발명의 IGBT의 다른 일례인 실시형태 5의 IGBT의 모식적인 단면도를 도시한다. 실시형태 5의 IGBT는, 홈(16)의 측벽면(16a)이 p+형 탄화규소 기판(1)의 주면에 대하여 경사져 있고, 측벽면(16a)으로부터 연장되어 있는 바닥면(16b)을 갖고 있는 것을 특징으로 한다.
실시형태 5의 IGBT에 있어서도, 채널 영역이 되는 홈(16)의 측벽면(16a)에서의 p 보디 영역(4)의 표면은, {0001}면에 대한 오프각이 50° 이상 65° 이하인 표면으로서, p 보디 영역(4)의 p형 불순물 농도가 5×1016 cm-3 이상이기 때문에, 임계값 전압의 설정 자유도를 높일 수 있고, 채널 이동도의 대폭적인 저하를 억제할 수 있다.
이하, 도 2 및 도 18∼도 24의 모식적 단면도를 참조하여, 실시형태 5의 IGBT의 제조 방법의 일례에 대해서 설명한다. 우선, 도 2에 도시된 바와 같이, p+형 탄화규소 기판(1)의 주면 상에 n+형 전계 정지층(2) 및 n-형 드리프트층(3)을 이 순서로 에피택셜 성장시킨다.
다음으로, 도 18에 도시된 바와 같이, n-형 드리프트층(3)에, p 보디 영역(4), n+ 소스 영역(5) 및 p+ 영역(6)을 형성한다.
다음으로, 도 19에 도시된 바와 같이, 홈(16)의 형성 영역에 대응하는 영역에 개구부를 마련한 마스크층(17)을 형성한 후에, n-형 드리프트층(3)의 일부를 그 두께 방향으로 에칭함으로써 홈(16)을 형성한다.
다음으로, 도 20에 도시된 바와 같이, 마스크층(17)을 마스크로서 이용하여 홈(16)의 측벽면(16a)에 {0001}면에 대한 오프각이 50° 이상 65° 이하인 표면이 드러나는 열 에칭 공정을 행한다.
여기서, 열 에칭 공정은, 예컨대, 산소 가스와 염소 가스의 혼합 가스를 반응 가스로서 이용하고, 열처리 온도를, 예컨대 700℃ 이상 1000℃ 이하로 하여 도 20에 도시된 홈(16)의 측벽면(16a)의 에칭(열 에칭)을 행함으로써, 도 20에 도시된 바와 같이 p+형 탄화규소 기판(1)의 주면에 대하여 경사진 측벽면(16a)을 갖는 홈(16)을 형성할 수 있다.
여기서, 상기 열 에칭 공정에서는, 산소 가스에 대한 염소 가스의 유량 비율[(염소 가스 유량)/(산소 가스 유량)]을, 0.5 이상 4 이하로 하는 것이 바람직하고, 1 이상 2 이하로 하는 것이 보다 바람직하다.
또한, 상기 산소 가스와 염소 가스의 혼합 가스에는, 산소 가스와 염소 가스 이외에도 캐리어 가스를 포함하고 있어도 좋다. 캐리어 가스로서는, 예컨대, 질소 (N2) 가스, 아르곤 가스 및 헬륨 가스로 이루어진 군으로부터 선택된 1종 이상 등을 이용할 수 있다.
또한, 전술한 바와 같이, 열 에칭 공정에서의 열처리 온도를 700℃ 이상 1000℃ 이하로 한 경우에는, 열 에칭 속도는, 예컨대 70 ㎛/hr 정도가 된다.
또한, 마스크층(17)에 이산화규소(SiO2)를 이용한 경우에는, 이산화규소에 대한 탄화규소의 에칭 선택비를 매우 크게 할 수 있기 때문에, 열 에칭 공정 중에 SiO2로 이루어진 마스크층(17)은 실질적으로 에칭되지 않는 경향이 있다.
또한, 상기 열 에칭 공정에 의해 홈(16)의 측벽면(16a)에 드러나는 결정면은 예컨대 {03-3-8}면으로 되어 있다. 즉, 상기한 열 에칭 공정에서는, 에칭 속도가 가장 느린 결정면인 {03-3-8}면이 홈(16)의 측벽면(16a)으로서 자체 형성된다.
다음으로, 도 21에 도시된 바와 같이 마스크층(17)을 제거한 후에, p 보디 영역(4), n+ 소스 영역(5) 및 p+ 영역(6)에 대해서 열처리를 행함으로써, p 보디 영역(4), n+ 소스 영역(5) 및 p+ 영역(6)의 각각에서의 불순물의 활성화를 행한다.
다음으로, 도 22에 도시된 바와 같이, 절연막(91)을 형성한다. 그리고, 절연막(91)을 형성한 후의 p+형 탄화규소 기판(1)을 NO 가스 분위기 내에서 열처리하고, 그 후, p+형 탄화규소 기판(1)을 Ar 아르곤 가스 분위기 내에서 열처리한다.
다음으로, 게이트 전극(93), 소스 전극(92), 층간 절연막(94), 소스 배선(95) 및 드레인 전극(96)을 형성하는 공정이 행해진다. 그리고, p+형 탄화규소 기판(1)의 이면에 증착법에 의해 니켈(Ni)막을 형성한 후에, Ni막을 가열하여 실리사이드화함으로써 드레인 전극(96)을 형성한다.
다음으로, 도 23에 도시된 바와 같이, 게이트 전극(93) 및 절연막(91)을 덮도록 하여 층간 절연막(94)을 형성하는 공정이 행해진다. 여기서, 층간 절연막(94)을 형성하는 공정은, 예컨대, 플라즈마 CVD법에 의해 이산화규소(SiO2)막을 약 1 ㎛의 두께로 형성함으로써 행할 수 있다.
다음으로, 도 24에 도시된 바와 같이, 소스 전극(92)을 형성하는 공정이 행해진다. 여기서, 소스 전극(92)을 형성하는 공정은, 예컨대, 포토리소그래피 및 에칭에 의해 층간 절연막(94)의 일부에 개구부를 마련한 후에, 증착법에 의해 니켈(Ni)막을 형성하고, 그 후, Ni막을 가열하여 실리사이드화함으로써 행할 수 있다.
다음으로, 소스 전극(92) 및 층간 절연막(94)을 덮도록 하여 소스 배선(95)을 형성하는 공정이 행해진다. 여기서, 소스 배선(95)은, 예컨대, 소스 전극(92) 및 층간 절연막(94)을 덮도록 Al막을 형성함으로써 행할 수 있다. 이에 따라, 실시형태 5의 IGBT를 제작할 수 있다.
본 실시형태에서의 상기 이외의 설명은 실시형태 1∼4와 동일하기 때문에, 그 설명에 대해서는 생략한다.
<실시형태 6>
도 25에, 본 발명의 IGBT의 다른 일례인 실시형태 6의 IGBT의 모식적인 단면도를 도시한다. 실시형태 6의 IGBT는, p+형 탄화규소 기판(1)의 주면 상에 n+형 전계 정지층(2)이 설치되어 있지 않은 점에서 실시형태 5의 IGBT와 상이하다.
실시형태 6의 IGBT에 있어서도, 채널 영역이 되는 홈(16)의 측벽면(16a)에서의 p 보디 영역(4)의 표면은, {0001}면에 대한 오프각이 50° 이상 65° 이하인 표면으로서, p 보디 영역(4)의 p형 불순물 농도가 5×1016 cm-3 이상이기 때문에, 임계값 전압의 설정 자유도를 높일 수 있고, 채널 이동도의 대폭적인 저하를 억제할 수 있다.
본 실시형태에서의 상기 이외의 설명은, 실시형태 1∼5와 동일하기 때문에, 그 설명에 대해서는 생략한다.
실시예 1
p 보디 영역에서의 p형 불순물 농도와 임계값 전압의 관계를 확인하는 실험을 행하였다. 구체적으로는, 우선, 상기 실시형태 1과 마찬가지로 NO 어닐링 공정 및 Ar 어닐링 공정을 포함하는 프로세스에 의해 홈의 측벽면의 면방위가 (03-3-8)인 실험용 IGBT(샘플)를 제작하였다. 여기서, p 보디 영역의 p형 불순물 농도가 상이한 복수의 샘플을 제작하였다. 그리고, 각 샘플에 대해서 임계값 전압을 측정하였다. 그 결과를 도 26에 나타낸다. 도 26에 있어서, 횡축은 p 보디 영역의 p형 불순물 농도 NA(cm-3)를 나타내고, 종축은 임계값 전압 Vth(V)을 나타내고 있다.
또한, 도 26의 ○ 표시가 실험 결과 얻어진 데이터점이다. 또한, 도 26에서의 곡선은, p 보디 영역의 p형 불순물 농도와 임계값 전압의 관계의 이론 곡선이다. 이론 곡선은, 이하의 식 (1)에 대응하는 것이다. 또한, 식 (1)에 있어서, ni는 진성 캐리어 밀도, Cox는 산화막 용량, φm 및 φs는 각각 금속 및 반도체의 일함수, ΔVQeff는 실효 고정 전하에 의한 전압 시프트 성분을 나타낸다. 또한, Q는 전기 소량(素量)을 나타낸다(Q=1.6×10-19C). 여기서는, 실험 결과에 의해, ΔVQeff=-1.9 V로 하였다.
Figure pct00001
도 26에 도시된 바와 같이, 실험에 의해 얻어진 데이터점은 이론 곡선을 따라 분포하고 있다. 그리고, 도 26에 도시된 결과로부터, p 보디 영역에서의 p형 불순물 농도를 8×1016 cm-3 이상으로 함으로써, 안정되게 플러스의 임계값 전압을 얻을 수 있기 때문에, 노멀리 오프를 달성할 수 있다고 생각된다.
실시예 2
p 보디 영역의 p형 불순물 농도와 채널 이동도의 관계를 조사하는 실험을 행하였다. 실험의 절차는 이하와 같다.
우선, 실시예 1과 동일하게 하여, NO 어닐링 공정 및 Ar 어닐링 공정을 포함하는 프로세스에 의해 홈의 측벽면의 면방위가 (03-3-8)인 실험용 IGBT(샘플)를 제작하였다. 이 때, p 보디 영역에서의 p형 불순물 농도를 2×1016 cm-3∼1×1017 cm-3의 범위에서 변화시킨 복수의 샘플을 제작하였다. 또한, 절연막의 형성은, 산소 분위기 내에서 1200℃∼1300℃로 가열하여 약 60분간 유지함으로써 행하였다. 그 후, NO 분위기 내에서 1100℃∼1200℃로 가열하여 약 60분간 유지함으로써 NO 어닐링 처리를 실시하였다. 또한, 그 후, Ar 분위기 내에서 1200℃∼1300℃로 가열하여 약 60분간 유지함으로써 Ar 어닐링 처리를 실시하였다(실시예의 IGBT).
한편, 비교를 위해, 홈의 측벽면의 면방위가 (0001)인 IGBT를 제작하였다(비교예의 IGBT).
그리고, 실시예의 IGBT와, 비교예의 IGBT의 각각의 채널 이동도를 측정하였다. 도 27에, 실시예의 IGBT의 p 보디 영역의 p형 불순물 농도와 채널 이동도의 관계를 나타내고, 도 28에, 비교예의 IGBT의 p 보디 영역의 p형 불순물 농도와 채널 이동도의 관계를 나타낸다. 도 27 및 도 28에 있어서, 횡축은 p형 보디 영역의 p형 불순물의 p형 불순물 농도 NA(cm-3)를 나타내고, 종축은 채널 이동도(cm2/Vs)를 나타내고 있다.
도 27에 도시된 바와 같이, 홈의 측벽면의 면방위가 (03-3-8)인 실시예의 IGBT에서는, p 보디 영역의 p형 불순물 농도가 2×1016 cm-3에서 1×1017 cm-3로 상승한 경우에도, 채널 이동도는 거의 저하되지 않는 것을 확인할 수 있었다.
한편, 도 28에 도시된 바와 같이, 홈의 측벽면의 면방위가 (0001)인 비교예의 IGBT에서는, p 보디 영역의 p형 불순물 농도가 2×1016 cm-3으로부터 1×1017 cm-3로 상승한 경우에는, 채널 이동도가 25% 정도 저하되고 있는 것을 확인할 수 있었다.
또한, 도 27의 종축 및 도 28의 종축에 도시된 바와 같이, 실시예의 IGBT의 채널 이동도는, 비교예의 IGBT의 채널 이동도에 비하여, 그 절대값이 대폭 높게 되어 있는 것을 확인할 수 있었다. 따라서, 실시예의 IGBT는, 비교예의 IGBT와 비교하여 채널 이동도가 크고, p 보디 영역에서의 p형 불순물 농도가 높아짐에 따라, 실시예의 IGBT의 채널 이동도와 비교예의 IGBT의 채널 이동도의 차가 커지는 것을 알 수 있다.
이상의 실험 결과로부터, 실시예의 IGBT에 따르면, 채널 이동도의 저하를 억제하면서 임계값 전압을 플러스측으로 시프트시킬 수 있는 것이 확인되었다.
실시예 3
실시예의 IGBT의 임계값 전압에 대해서 조사하는 실험을 행하였다. 구체적으로는, 우선, 상기 실시예 1과 동일하게 하여, 홈의 측벽면의 면방위가 (03-3-8)인 실험용 IGBT(실시예의 IGBT)를 제작하였다. 그리고, 실시예의 IGBT에 대해서, 게이트 전압을 변화시켰을 때의 드레인 전류량의 값을 측정하였다. 이 때, 동일한 측정 결과에 대해서, 드레인 전류량을 log 스케일과 선형 스케일의 2가지로 플롯하여 임계값 전압을 구하였다. 그 플롯에 의해 제작된 그래프를 도 29에 도시한다.
또한, 도 29의 횡축은 게이트 전압(VG)을 나타내고, 좌측 종축은 log 스케일의 드레인 전류(log Id)량(A)을 나타내며, 우측 종축은 선형 스케일의 드레인 전류(linear Id)량(A)을 나타내고 있다. 또한, 도 29에 있어서, 굵은 선은 log 스케일의 드레인 전류(log Id)량(A)을 나타내고, 가는 선은 선형 스케일의 드레인 전류(linear Id)량(A)을 나타내고 있다.
도 29에 도시된 바와 같이, 선형 스케일의 드레인 전류량을 나타낸 곡선의 직선 부분을 연장하여 얻어지는 임계값 전압(도 29의 B점)에 비하여, log 스케일의 드레인 전류량을 나타내는 곡선으로부터 얻어지는 임계값 전압(도 29의 A점)은 작아지고 있는 것이 확인되었다.
여기서, 상기 log 스케일의 드레인 전류량을 나타낸 곡선으로부터 얻어진 임계값 전압은, 게이트 전압을 상승시켰을 경우에 p 보디 영역의 절연막에 접하는 영역에 최초로 얇은 채널 영역(약반전층)이 형성되는 전압을 나타내고 있다. 본 명세서에서는, 이 약반전층이 형성되는 게이트 전압을 임계값 전압으로서 취급한다.
실시예 4
실시예의 IGBT의 임계값 전압의 온도 의존성에 대해서 조사하는 실험을 행하였다. 구체적으로는, 우선, 상기 실시예 1과 동일하게 하여, 홈의 측벽면의 면방위가 (03-3-8)인 실험용 IGBT(실시예의 IGBT)를 제작하였다. 이 때, p 보디 영역에서의 p형 불순물(Al) 농도가 1×1018 cm-3(실시예 A) 및 5×1017 cm-3(실시예 B)의 2종류의 IGBT를 제작하였다.
한편, 비교를 위해, 홈의 측벽면의 면방위를 (0001)로 한 것 이외에는, 실시예의 IGBT와 동일하게 하여, 실험용 IGBT(비교예 A의 IGBT)를 제작하였다. 비교예 A의 IGBT의 p 보디 영역에서의 p형 불순물(Al) 농도는 2×1016 cm-3로 하였다. 그리고, 실온(25℃)∼200℃의 온도 범위 내에 있어서, 실시예 A, B 및 비교예 A의 각각의 IGBT의 임계값 전압과 온도의 관계를 조사하였다. 그 결과를 도 30에 나타낸다. 또한, 도 30에 있어서, ○ 표시는 실시예 A의 IGBT의 각 온도(℃)에서의 임계값 전압(V)을 나타내고, □ 표시는 실시예 B의 IGBT의 각 온도(℃)에서의 임계값 전압(V)을 나타내며, △ 표시는 비교예 A의 IGBT의 각 온도(℃)에서의 임계값 전압(V)을 나타내고 있다.
도 30에 도시된 바와 같이, 실시예 A 및 실시예 B의 IGBT의 임계값 전압은 비교예 A의 IGBT에 비하여 높고, 실온(25℃) 이상 100℃ 이하의 온도 범위에서는 전부 2 V 이상으로 되어 있으며, 안정되게 노멀리 오프의 상태를 유지할 수 있도록 되어 있는 것이 확인되었다.
특히, 실시예 A의 IGBT의 임계값 전압은 100℃에 있어서 3 V 이상, 또한 200℃에 있어서 1 V 이상으로 되어 있고, 보다 고온에 있어서도 안정되게 노멀리 오프의 상태를 유지할 수 있도록 되어 있는 것이 확인되었다.
또한, 실시예 A의 IGBT 및 실시예 B의 IGBT에서는, 임계값 전압의 온도 의존성(도면 내의 근사 직선의 기울기)이 각각 -7 mV/℃ 및 -6 mV/℃로 되어 있고, 각각 -10 mV/℃ 이상으로 되어 있는 것이 확인되었다.
다른 관점에서 설명하면, 실시예 A의 IGBT 및 실시예 B의 IGBT에서는, 각각 임계값 전압의 온도 의존성(도면 내의 근사 직선의 기울기)의 절대값이 7 mV/℃ 및 6 mV/℃로 되어 있고, 각각 10 mV/℃ 이하로 되어 있기 때문에, 안정되게 노멀리 오프의 상태를 유지할 수 있도록 되어 있는 것이 확인되었다.
실시예 5
실시예의 IGBT의 전자의 채널 이동도의 온도 의존성에 대해서 조사하는 실험을 행하였다. 구체적으로는, 우선, 상기 실시예 1과 동일하게 하여 홈의 측벽면의 면방위가 (03-3-8)인 실험용 IGBT(실시예 C의 IGBT)를 제작하였다.
한편, 비교를 위해, 홈의 측벽면의 면방위를 (0001)로 한 것 이외에는 실시예의 IGBT와 동일하게 하여 실험용 IGBT(비교예 B의 IGBT)를 제작하였다.
그리고, 실온(25℃)∼200℃의 온도 범위 내에 있어서, 실시예 C 및 비교예 B의 각각의 IGBT의 전자의 채널 이동도와 온도의 관계를 조사하였다. 그 결과를 도 31에 나타낸다. 또한, 도 31에 있어서, ○ 표시는 실시예 C의 IGBT의 각 온도(℃)에서의 전자의 채널 이동도(cm2/Vs)를 나타내고, △ 표시는 비교예 B의 IGBT의 각 온도(℃)에서의 전자의 채널 이동도(cm2/Vs)를 나타내고 있다.
도 31에 도시된 바와 같이, 실시예 C의 IGBT의 채널 이동도는 비교예 B의 IGBT의 채널 이동도에 비하여 높고, 실온(25℃)에 있어서 30 cm2/Vs 이상으로 되어 있을 뿐만 아니라, 100℃에 있어서 50 cm2/Vs 이상으로 되어 있는 것이 확인되었다. 또한, 도 31에 도시된 결과로부터, 실시예 C의 IGBT의 채널 이동도는, 150℃에 있어서 40 cm2/Vs 이상으로 되어 있다고 생각된다.
또한, 도 31에 도시된 바와 같이, 실시예 C의 IGBT의 채널 이동도의 온도 의존성은 -0.14 cm2/Vs℃ 정도이며, -0.3 cm2/Vs℃ 이상으로 되어 있는 것이 확인되었다. 다른 관점에서 설명하면, 실시예 C의 IGBT의 전자의 채널 이동도의 온도 의존성의 절대값이 0.3 cm2/Vs℃ 이하로 되어 있기 때문에, 안정되게 IGBT의 온저항을 억제할 수 있도록 되어 있는 것이 확인되었다.
실시예 6
실시예의 IGBT의 p 보디 영역에서의 p형 불순물(Al) 농도(cm-3)와 임계값 전압(V)의 관계를 조사하는 실험을 행하였다. 구체적으로는, 우선, 상기 실시예 1과 동일하게 하여, 홈의 측벽면의 면방위가 (03-3-8)인 실험용 IGBT(실시예의 IGBT)를 제작하였다. 또한, p 보디 영역에서의 p형 불순물(Al)의 농도가 상이한 5종류의 샘플을 제작하였다. 그리고, 5종류의 샘플의 각각의 임계값 전압을 조사하였다. 그 결과를 도 32에 나타낸다. 또한, 도 32의 횡축은 p 보디 영역에서의 p형 불순물(Al) 농도(cm-3)를 나타내고, 종축은 임계값 전압(V)을 나타내고 있다.
도 32에 도시된 바와 같이, p형 보디 영역에서의 p형 불순물 농도를 높임에 따라, 임계값 전압이 상승하는 것이 확인되었다. 도 32에 도시된 결과로부터는, p 보디 영역에서의 p형 불순물 농도가 8×1016 cm-3 이상 3×1018 cm-3 이하인 영역에서는 임계값 전압이 0∼5 V 정도가 된다고 생각된다.
또한, 전술한 바와 같이, 실시예의 IGBT에서는, 채널 이동도의 저하를 억제하면서 p 보디 영역에서의 p형 불순물 농도를 상승시킬 수 있기 때문에, p 보디 영역에서의 p형 불순물 농도가 8×1016 cm-3∼3×1018 cm-3 정도여도 충분한 채널 이동도를 확보할 수 있다고 생각된다.
따라서, 실시예의 IGBT에서는, p 보디 영역에서의 p형 불순물 농도를 8×1016 cm-3 이상 3×1018 cm-3 이하로 함으로써, 규소를 반도체 재료로서 이용한 종래의 IGBT로 치환하여 사용하는 것이 용이하고, 안정되게 노멀리 오프형인 상태를 유지할 수 있는 것이 확인되었다. 또한, p 보디 영역에서의 p형 불순물 농도가 높아짐에 따른 대폭적인 채널 이동도의 저하를 회피하는 것도 가능하다고 생각된다.
이번에 개시된 실시형태 및 실시예는 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 청구범위에 의해 나타내어지며, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명은, IGBT에 이용할 수 있다.
1 : p+형 탄화규소 기판 2 : n+형 전계 정지층
3 : n-형 드리프트층 4 : p 보디 영역
5 : n+ 소스 영역 6 : p+ 영역
16 : 홈 16a : 측벽면
16b : 바닥면 17 : 마스크층
17a : 경사면 91 : 절연막
92 : 소스 전극 93 : 게이트 전극
94 : 층간 절연막 95 : 소스 배선
96 : 드레인 전극

Claims (23)

  1. 제1 도전형의 탄화규소 기판(1)과,
    상기 탄화규소 기판(1)의 주면 상에 설치된 제2 도전형의 탄화규소 반도체층(3)과,
    상기 탄화규소 반도체층(3)에 마련된 홈(16)과,
    상기 탄화규소 반도체층(3)에 마련된 제1 도전형의 보디 영역(4)과,
    적어도 상기 홈(16)의 측벽면(16a)을 덮는 절연막(91)을 구비하고,
    상기 홈(16)의 상기 측벽면(16a)은, {0001}면에 대한 오프각이 50° 이상 65° 이하인 표면으로서,
    상기 홈(16)의 상기 측벽면(16a)은 상기 보디 영역(4)의 표면을 포함하며,
    상기 절연막(91)은 적어도 상기 홈(16)의 상기 측벽면(16a)에서의 상기 보디 영역(4)의 상기 표면에 접하고 있고,
    상기 보디 영역(4)에서의 제1 도전형 불순물 농도가 5×1016 cm-3 이상인 것인 IGBT.
  2. 제1항에 있어서, 상기 보디 영역(4)의 상기 탄화규소 기판(1)측과 반대측의 영역에 마련된 제2 도전형의 소스 영역(5)과,
    상기 소스 영역(5) 상에 설치된 소스 전극(92)과,
    상기 절연막(91) 상에 설치된 게이트 전극(93)과,
    상기 탄화규소 기판(1)의 상기 주면과 반대측에 설치된 드레인 전극(96)을 구비하고,
    상기 홈(16)의 상기 측벽면(16a)은 상기 탄화규소 반도체층(3)까지 도달하고 있으며,
    상기 홈(16)의 상기 측벽면(16a)은 상기 소스 영역(5)과 상기 보디 영역(4)과 상기 탄화규소 반도체층(3)을 포함하고,
    상기 게이트 전극(93)의 적어도 일부는, 상기 홈(16)의 상기 측벽면(16a)에서의 상기 보디 영역(4)의 상기 표면과 상기 절연막(91)을 사이에 두고 대향하고 있는 것인 IGBT.
  3. 제2항에 있어서, 상기 소스 전극(92)의 표면의 평면 형상은 스트라이프 형상 또는 허니컴 형상인 것인 IGBT.
  4. 제2항에 있어서, 상기 게이트 전극(93)은 제1 도전형 또는 제2 도전형의 폴리실리콘으로 형성되어 있는 것인 IGBT.
  5. 제1항에 있어서, 상기 홈(16)의 상기 측벽면(16a)의 <01-10> 방향에서의 {03-38}면에 대한 오프각은 -3° 이상 5° 이하인 것인 IGBT.
  6. 제1항에 있어서, 상기 주면의 오프 방위와 <01-10> 방향이 이루는 각은 5° 이하인 것인 IGBT.
  7. 제1항에 있어서, 상기 주면의 오프 방위와 <-2110> 방향이 이루는 각은 5° 이하인 것인 IGBT.
  8. 제1항에 있어서, 상기 주면은 상기 탄화규소 기판(1)을 구성하는 탄화규소의 카본면측의 주면인 것인 IGBT.
  9. 제1항에 있어서, 상기 보디 영역(4)에서의 상기 제1 도전형 불순물 농도는 1×1020 cm-3 이하인 것인 IGBT.
  10. 제1항에 있어서, 상기 보디 영역(4)에서의 상기 제1 도전형 불순물 농도는 8×1016 cm-3 이상 3×1018 cm-3 이하인 것인 IGBT.
  11. 제1항에 있어서, 상기 절연막(91)의 두께는 25 ㎚ 이상 70 ㎚ 이하인 것인 IGBT.
  12. 제1항에 있어서, 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 것인 IGBT.
  13. 제1항에 있어서, 노멀리 오프형(normally off type)으로 되어 있는 IGBT.
  14. 제1항에 있어서, 상기 절연막(91)이 접하는 상기 보디 영역(4)의 상기 표면에 반전층이 형성되는 임계값 전압은, 27℃ 이상 100℃ 이하의 온도 범위에 있어서, 2 V 이상인 것인 IGBT.
  15. 제14항에 있어서, 상기 임계값 전압은, 100℃에 있어서, 3 V 이상인 것인 IGBT.
  16. 제14항에 있어서, 상기 임계값 전압은, 200℃에 있어서, 1 V 이상인 것인 IGBT.
  17. 제14항에 있어서, 상기 임계값 전압의 온도 의존성은 -10 mV/℃ 이상인 것인 IGBT.
  18. 제1항에 있어서, 25℃에서의 전자의 채널 이동도는 30 cm2/Vs 이상인 것인 IGBT.
  19. 제1항에 있어서, 100℃에서의 전자의 채널 이동도는 50 cm2/Vs 이상인 것인 IGBT.
  20. 제1항에 있어서, 150℃에서의 전자의 채널 이동도는 40 cm2/Vs 이상인 것인 IGBT.
  21. 제1항에 있어서, 전자의 채널 이동도의 온도 의존성은 -0.3 cm2/Vs℃ 이상인 것인 IGBT.
  22. 제1항에 있어서, 상기 보디 영역(4)과 상기 절연막(91)의 계면에서의 배리어 높이가, 2.2 eV 이상 2.6 eV 이하인 것인 IGBT.
  23. 제1항에 있어서, 온 상태에 있어서, 상기 보디 영역(4)에 형성되는 채널 영역의 저항값인 채널 저항은, 상기 채널 영역 이외의 상기 탄화규소 반도체층(3)의 저항값인 드리프트 저항보다 작은 것인 IGBT.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008035205A2 (en) 2006-05-04 2008-03-27 Asm Scientific, Inc. Recombinase polymerase amplification
JP5668576B2 (ja) * 2011-04-01 2015-02-12 住友電気工業株式会社 炭化珪素半導体装置
US8686439B2 (en) * 2011-06-27 2014-04-01 Panasonic Corporation Silicon carbide semiconductor element
JP5751146B2 (ja) * 2011-11-24 2015-07-22 住友電気工業株式会社 半導体装置およびその製造方法
JP5772842B2 (ja) 2013-01-31 2015-09-02 株式会社デンソー 炭化珪素半導体装置
DE112014000679B4 (de) 2013-02-05 2019-01-17 Mitsubishi Electric Corporation Isolierschichtsiliciumcarbidhalbleiterbauteil und Verfahren zu dessen Herstellung
US9240476B2 (en) * 2013-03-13 2016-01-19 Cree, Inc. Field effect transistor devices with buried well regions and epitaxial layers
US9142668B2 (en) 2013-03-13 2015-09-22 Cree, Inc. Field effect transistor devices with buried well protection regions
US9012984B2 (en) 2013-03-13 2015-04-21 Cree, Inc. Field effect transistor devices with regrown p-layers
US9306061B2 (en) 2013-03-13 2016-04-05 Cree, Inc. Field effect transistor devices with protective regions
US9570570B2 (en) * 2013-07-17 2017-02-14 Cree, Inc. Enhanced gate dielectric for a field effect device with a trenched gate
JP2015056544A (ja) * 2013-09-12 2015-03-23 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6367760B2 (ja) 2015-06-11 2018-08-01 トヨタ自動車株式会社 絶縁ゲート型スイッチング装置とその製造方法
CN105489644B (zh) * 2015-12-30 2019-01-04 杭州士兰集成电路有限公司 Igbt器件及其制作方法
JP6623772B2 (ja) * 2016-01-13 2019-12-25 富士電機株式会社 炭化珪素半導体装置の製造方法
JP6848316B2 (ja) * 2016-10-05 2021-03-24 富士電機株式会社 半導体装置および半導体装置の製造方法
CN108183131A (zh) * 2017-12-05 2018-06-19 中国电子科技集团公司第五十五研究所 一种集成sbd结构的单侧mos型器件制备方法
CN108615707B (zh) * 2018-02-13 2020-08-28 株洲中车时代电气股份有限公司 一种具有折叠型复合栅结构的igbt芯片的制作方法
CN109037060A (zh) * 2018-07-19 2018-12-18 厦门芯代集成电路有限公司 一种能抑制沟道迁移率低下的igbt新结构的制备方法
DE102018123164B3 (de) * 2018-09-20 2020-01-23 Infineon Technologies Ag Halbleitervorrichtung, die eine graben-gatestruktur enthält, und herstellungsverfahren
KR102236398B1 (ko) 2020-09-22 2021-04-02 에스케이씨 주식회사 웨이퍼의 세정방법 및 불순물이 저감된 웨이퍼

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4843854B2 (ja) * 2001-03-05 2011-12-21 住友電気工業株式会社 Ｍｏｓデバイス
US7221010B2 (en) * 2002-12-20 2007-05-22 Cree, Inc. Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors
JP4791704B2 (ja) * 2004-04-28 2011-10-12 三菱電機株式会社 逆導通型半導体素子とその製造方法
JP4872217B2 (ja) * 2005-02-16 2012-02-08 富士電機株式会社 炭化珪素半導体素子の製造方法
JP5017823B2 (ja) * 2005-09-12 2012-09-05 富士電機株式会社 半導体素子の製造方法
JP4046140B1 (ja) * 2006-11-29 2008-02-13 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US7982239B2 (en) * 2007-06-13 2011-07-19 Northrop Grumman Corporation Power switching transistors
JP5298691B2 (ja) * 2008-07-31 2013-09-25 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
TW201108414A (en) * 2009-04-10 2011-03-01 Sumitomo Electric Industries Insulated gate bipolar transistor
JP2011029564A (ja) * 2009-07-29 2011-02-10 Sanyo Electric Co Ltd 半導体装置の製造方法及び半導体装置
US8415712B2 (en) * 2009-12-29 2013-04-09 Cambridge Semiconductor Limited Lateral insulated gate bipolar transistor (LIGBT)
US8264047B2 (en) * 2010-05-10 2012-09-11 Infineon Technologies Austria Ag Semiconductor component with a trench edge termination

Also Published As

Publication number Publication date
CA2796994A1 (en) 2012-10-04
EP2693484A1 (en) 2014-02-05
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TW201242009A (en) 2012-10-16
CN102859698A (zh) 2013-01-02
JP2012209422A (ja) 2012-10-25
US8610131B2 (en) 2013-12-17
WO2012132509A1 (ja) 2012-10-04
EP2693484A4 (en) 2015-03-11

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