WO2015015672A1 - 炭化珪素半導体装置及びその製造方法 - Google Patents

炭化珪素半導体装置及びその製造方法 Download PDF

Info

Publication number
WO2015015672A1
WO2015015672A1 PCT/JP2014/001262 JP2014001262W WO2015015672A1 WO 2015015672 A1 WO2015015672 A1 WO 2015015672A1 JP 2014001262 W JP2014001262 W JP 2014001262W WO 2015015672 A1 WO2015015672 A1 WO 2015015672A1
Authority
WO
WIPO (PCT)
Prior art keywords
silicon carbide
interface
insulating film
gate insulating
semiconductor device
Prior art date
Application number
PCT/JP2014/001262
Other languages
English (en)
French (fr)
Inventor
壮之 古橋
三浦　成久
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to DE112014003518.1T priority Critical patent/DE112014003518T5/de
Priority to JP2015501252A priority patent/JP5800107B2/ja
Priority to CN201480042898.7A priority patent/CN105431947B/zh
Priority to US14/908,411 priority patent/US10002931B2/en
Publication of WO2015015672A1 publication Critical patent/WO2015015672A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors

Definitions

  • the present invention relates to a silicon carbide semiconductor device and a method for manufacturing the same.
  • Silicon carbide is expected as a next-generation semiconductor material capable of realizing a semiconductor device with high breakdown voltage and low loss.
  • gate insulating semiconductor devices such as MOSFETs (Metal-Oxide-Semiconductors, Field Effect Transistors) and IGBTs (Insulated Gate Bipolar Transistors) capable of switching operation are particularly expected. is there.
  • MOSFETs Metal-Oxide-Semiconductors, Field Effect Transistors
  • IGBTs Insulated Gate Bipolar Transistors
  • a threshold voltage (V th ) that is a gate voltage at which an on-current starts to flow needs to be high to some extent.
  • a typical threshold voltage of an IGBT using silicon (Si) that is generally commercialized is 5 V, and the threshold voltage is at least several volts or more in consideration of malfunction and operation at a high temperature. It is necessary to be high.
  • the threshold voltage is greatly influenced by fixed charges in the gate insulating film and interface traps at the so-called MOS interface between silicon carbide and the gate insulating film. It is known that when silicon carbide is used, more interface traps are generated at the MOS interface than in the case of silicon (Si), which is generally used as a material for conventional semiconductor devices, and the quality of the MOS interface is low. Yes.
  • heat treatment hydrogen annealing
  • heat treatment nitrogen monoxide (NO) gas or dinitrogen monoxide (N 2 O) gas
  • phosphorus oxychloride POCl 3
  • a method of reducing interface traps at the MOS interface and improving channel mobility by heat treatment in gas (POCl 3 annealing) has been disclosed (see, for example, Patent Document 1).
  • Reducing interface traps at the MOS interface improves channel mobility, but at the same time lowers the threshold voltage.
  • there is a trade-off between improving channel mobility and threshold voltage, and maintaining a high threshold voltage results in lower channel mobility, and increasing channel mobility lowers threshold voltage, resulting in normally-on characteristics. turn into. That is, if the interface trap is reduced in order to increase the channel mobility, there is a problem that it is difficult to obtain a normally-off characteristic because the threshold voltage is lowered.
  • the present invention has been made to solve the above-described problems, and an object thereof is to provide a silicon carbide semiconductor device that can improve the trade-off relationship between channel mobility and threshold voltage and realize normally-off characteristics.
  • a silicon carbide semiconductor device includes a first conductivity type drift layer formed on a surface of a silicon carbide substrate, and a plurality of second conductivity types formed on the surface layer portion of the drift layer at intervals.
  • Well region a first conductivity type source region formed in part of the surface layer of the well region, a gate insulating film formed on the surface of the well region and the source region, and a source on the surface of the gate insulating film and a gate electrode formed so as to be opposed to the end portion and the well region of the area, the density of the formed interface traps at the interface region between the gate insulating film and the well region D it [cm -2 eV - 1 ], the interface trap energy level which is the depth from the energy level E c of the conduction band of silicon carbide is (E c -E) [eV], and the interface trap energy level is ⁇ [eV] Trap density it coefficient values for asymptotic A [cm -2 eV -1], the coefficients B [
  • the threshold voltage can be effectively increased while suppressing a decrease in channel mobility. That is, the trade-off relationship between channel mobility and threshold voltage can be improved.
  • FIG. 1 It is sectional drawing which shows the silicon carbide semiconductor device which concerns on Embodiment 1 of this invention. It is an enlarged view near the MOS interface of the silicon carbide semiconductor device according to the first embodiment of the present invention. It is a figure which shows typically the defect containing the coupling
  • the silicon carbide semiconductor device which concerns on Embodiment 1 of this invention it is sectional drawing for demonstrating the manufacturing method until drift layer formation.
  • the silicon carbide semiconductor device which concerns on Embodiment 1 of this invention it is sectional drawing for demonstrating the manufacturing method until well region formation.
  • the silicon carbide semiconductor device which concerns on Embodiment 1 of this invention it is sectional drawing for demonstrating the manufacturing method until source region formation.
  • Embodiment 1 is a cross sectional view showing a silicon carbide semiconductor device according to Embodiment 1 of the present invention.
  • an n-channel silicon carbide MOSFET will be described as an example of a silicon carbide semiconductor device.
  • first conductivity type drift layer 2 is formed on the surface that is the first main surface of first conductivity type silicon carbide substrate 1, and the surface layer portion of drift layer 2 is spaced from each other.
  • Two well regions 3 of the second conductivity type are provided.
  • a source region 4 of the first conductivity type is formed on a part of the surface layer portion of the well region 3, and a gate insulating film 5 is formed on part of the surface of the well region 3 and the source region 4.
  • a gate electrode 6 is formed on the surface of the gate insulating film 5 so as to face the end of the source region 4 and the well region 3.
  • Source electrode 7 is formed on the surface of source region 4, and drain electrode 8 is formed on the back surface, which is the second main surface of silicon carbide substrate 1.
  • an n-channel silicon carbide MOSFET in which the first conductivity type is n-type and the second conductivity type is p-type will be described.
  • the first conductivity type is p-type and the second conductivity type is n-type.
  • the present invention can also be applied to the p-channel MOSFET.
  • the conductivity type of silicon carbide substrate 1 is the first conductivity type, but the present invention can also be applied to an IGBT having the second conductivity type.
  • FIG. 2 shows an enlarged view of the vicinity of the MOS interface, which is an interface region between the gate insulating film 5 and the well region 3, which is surrounded by a dotted line in FIG.
  • FIG. 2 is an enlarged schematic view of the vicinity of the MOS interface of the silicon carbide semiconductor device in the present embodiment.
  • the gate insulating film 5 has a defect 10 including a bond of silicon and hydrogen in the gate insulating film 5 and a MOS interface that is an interface region with the well region 3.
  • FIG. 3 shows a schematic diagram of an atomic structure showing a bonding state of the defect 10 including a bond between silicon and hydrogen.
  • hydrogen atoms replace oxygen vacancies that should originally contain oxygen atoms (O).
  • a region surrounded by a dotted line indicates oxygen vacancies.
  • FIG. 3A shows a defect including a bond between one of two silicon atoms (Si) adjacent to an oxygen vacancy and a hydrogen atom (H).
  • the bond of the other silicon atom becomes unbonded and is electrically unstable. It becomes.
  • the dangling lines of silicon atoms are indicated by a one-dot chain line. When such a dangling bond exists, it becomes electrically unstable and becomes an interface trap having an energy level deeper than the conduction band edge of silicon carbide.
  • the entire system including FIG. 3A takes a stable structure. In other words, the system including FIG. 3A captures electrons existing in the conduction band in an attempt to become an electrically stable structure.
  • the defect shown in FIG. 3 (b) is a defect in which a hydrogen atom is bonded to one of two silicon atoms adjacent to the oxygen vacancies, similarly to the defect shown in FIG. 3 (a).
  • the other silicon atom to which no hydrogen atom is bonded tries to directly bond to the silicon atom present at the nearest position in an attempt to become an electrically stable structure.
  • the bond is indicated by a two-dot chain line.
  • One of the silicon atoms bonded by the two-dot chain line forms a fifth bond. Since there are four bonds of the original silicon atom, a negative charge must be charged in order to form the fifth bond. That is, the structure shown in FIG. 3B acts as an interface trap having an energy level deeper than the conduction band edge of silicon carbide and captures electrons existing in the conduction band in an attempt to become an electrically stable structure.
  • FIG. 3 shows an energy level at a depth of 1.1 eV from the conduction band edge of silicon carbide
  • FIG. 3B shows an energy level at a depth of 0.72 eV. Since it is deeper than the conductive band edge, it becomes an electrically active first trap to capture electrons.
  • the first trap formed by the defect 10 including the bond between silicon and hydrogen contributes to the improvement of the threshold voltage.
  • FIG. 4 shows the gate characteristics of the MOSFET using this embodiment.
  • the characteristics in the case of having the defect shown in FIG. 3 using this embodiment are shown by black circles, and as a comparative example, the case in which this embodiment is not used, that is, the conventional case having no defect 10 including a bond of silicon and hydrogen.
  • An example is indicated by a white circle. From FIG. 4, it can be seen that the gate voltage at which the drain current rises, that is, the threshold voltage Vth , shifts to a large positive value when this embodiment is used.
  • the slope of the linear region after the drain current rises which is the region surrounded by the dotted line, depends on the channel mobility, but it can be seen that the case of using this embodiment and the conventional example are almost equal.
  • the threshold voltage can be effectively increased while suppressing a decrease in channel mobility.
  • Figure 5 shows the energy level dependence of interface trap density D it in the MOS interface MOSFET using this embodiment.
  • the characteristics in the case of having the defect shown in FIG. 3 using this embodiment are shown by black circles, and as a comparative example, the case in which this embodiment is not used, that is, the conventional case having no defect 10 including a bond of silicon and hydrogen.
  • An example is indicated by a white circle.
  • the energy level of the interface trap is represented by the depth (E c ⁇ E) from the conduction band edge E c as indicated by the horizontal axis in FIG.
  • the characteristics when this embodiment is used are indicated by black circles, and the characteristics when this embodiment is not used are indicated by white circles as comparative examples.
  • FIG. 6 is a schematic cross-sectional view of the gate controlled capacitor used in this embodiment. Volume was determined by applying a voltage to the gate of FIG. 6 - By fitting the voltage characteristic and the theoretical curve, it is possible to determine the energy level dependence of D it in FIG.
  • the interface trap obtained using the gate controlled capacitor of FIG. 6 is obtained with the p-type well region at the MOS interface inverted, it can be evaluated with the same structure as the actual MOSFET operating state. Therefore, unlike the case where evaluation is performed using a simple n-type capacitor, the relationship between the interface trap density and the channel mobility and threshold voltage of the MOSFET is accurate when calculated using a gate-controlled capacitor. It becomes.
  • the interface trap density is increased.
  • the interface trap that is deeper than the conventional band at the deep energy level from the conduction band edge corresponds to the first trap.
  • the difference between the interface trap density Dit is as small as about twice when the present embodiment is used and when it is not used. It can be seen that there is a difference of about one digit at an energy level deeper than 6 eV. That is, the energy level distribution of the interface trap of the present embodiment is obtained as shown in FIG. 5 by adding the first trap to the interface trap of the conventional example.
  • Interface traps at the MOS interface greatly affect the channel mobility and threshold voltage of the MOSFET.
  • the quality of the MOS interface is worse than in MOSFETs using silicon, and the interface trap density is very high, resulting in low channel mobility.
  • the channel mobility of the MOSFET using silicon carbide is greatly influenced by the interface trap density existing from the conduction band edge to a depth of about 0.2 eV at the MOS interface.
  • silicon carbide has many defects due to C in the MOS interface and oxide film, and these defects become interface traps having a shallow energy level of about 0.2 eV from the edge of the conduction band.
  • Some C and Si dangling bonds also form interface traps at shallow energy levels near the conduction band edge.
  • the interface trap of about 0.1 eV has a greater influence on the channel mobility.
  • FIG. 5 it can be seen that the interface trap density having an energy level of 0.1 eV depth is comparable between the case where this embodiment is used and the conventional example which does not use this embodiment.
  • the MOSFET having the defect shown in FIG. 5 by increasing the number of first traps that do not significantly affect the channel mobility while suppressing the increase of interface traps at levels shallower than 0.2 eV that affect the channel mobility, Only the interface traps with energy levels deeper than .6 eV are specifically increased.
  • the interface trap density of this embodiment when the interface trap density of this embodiment is compared with the conventional example, the energy other than the depth of 1.1 eV of the defect of FIG. 3A and the depth of 0.72 eV of the defect of FIG. Even at the level, the interface trap density increases. This is partly because the defect shown in FIG. 3 has not only a single energy level but also an energy level with a certain width around each energy level. For example, when generating these defects, different energies other than 0.72 eV and 1.1 eV are generated by distorting the atomic arrangement or generating a bond defect in which the defect shown in FIG. 3 is partially deformed. An interface trap having a level is also generated. However, the rate of occurrence of interface traps gradually decreases at energy levels shallower than 0.6 eV.
  • the energy level which is the depth from the energy level E c at the conduction band edge of silicon carbide, is the interface trap density D it (E) at (E c -E) [eV]
  • D it (E) at (E c -E) [eV] When [cm ⁇ 2 eV ⁇ 1 ], B [cm ⁇ 2 eV ⁇ 1 ], and X [eV] are coefficients, fitting is performed using Equation 1.
  • the slope X is obtained by the least square method using Equation (1).
  • the coefficient X was determined to be 0.08 eV.
  • the coefficient X was obtained as 0.13 eV from FIG.
  • the existence ratio of interface traps having a deep energy level is increased, the purchase of the transition region from the shallow energy level to the deep energy level can be reduced. A certain coefficient X can be reduced.
  • the rate of increase of the interface trap density at the shallow energy level can be suppressed so that the coefficient X increases. Therefore, it is possible to increase the number of deep energy level interface traps while suppressing the increase of shallow energy level interface traps that greatly affect channel mobility.
  • the threshold voltage depends on the interface trap density regardless of the energy level, and the threshold voltage increases by the amount of electrons trapped at the MOS interface. At room temperature, for example, there is a high probability that electrons are captured in an interface trap deeper than 0.1 eV from the conduction band edge of silicon carbide. Therefore, the threshold voltage increases as the number of interface traps increases at any energy level deeper than 0.1 eV. Will increase. That is, even when an interface trap having an energy level deeper than 0.6 eV from the conduction band edge occurs, the threshold voltage increases.
  • an increase in interface traps at an energy level shallower than 0.2 eV from the conduction band edge is suppressed, and an energy level sufficiently deeper than 0.2 eV.
  • an interface trap having an energy level deeper than 0.6 eV from the edge of the conductive band may be increased.
  • the interface trap at a level shallower than 0.2 eV from the conduction band edge hardly increases as compared with the comparative example.
  • the increase in the interface trap at an energy level deeper than 0.2 eV, particularly an energy level deeper than 0.6 eV suppresses a decrease in channel mobility.
  • the threshold voltage can be greatly increased.
  • the inventors have shown that the defect 10 including the bond of silicon and hydrogen shown in FIG. 3 is less than 0.6 eV while suppressing the generation of interface traps having an energy level shallower than 0.2 eV from the conduction band edge. It has been found that the deep energy level interface traps can be greatly increased.
  • FIG. 7 is a cross-sectional view for explaining the manufacturing method up to formation of drift layer 2 in the silicon carbide semiconductor device according to the present embodiment.
  • first conductivity type drift layer 2 made of silicon carbide is formed on the surface which is the first main surface of silicon carbide substrate 1 by epitaxial crystal growth.
  • 4H—SiC is used as silicon carbide substrate 1 and the plane orientation of the first main surface is a (0001) plane with an off angle of 4 ° in the ⁇ 11-20> direction.
  • FIG. 8 shows a cross-sectional view for explaining a manufacturing method up to formation of well region 3 in the silicon carbide semiconductor device according to the present embodiment.
  • Impurities are ion-implanted into a portion of the surface layer portion of the drift layer 2 spaced apart by a predetermined interval, using a resist as a mask, to form a pair of second conductivity type well regions 3.
  • FIG. 8 is a cross-sectional view after removing the resist.
  • Examples of the p-type impurity at the time of ion implantation, that is, the second conductivity type include boron (B) and aluminum (Al).
  • FIG. 9 is a cross-sectional view for explaining the manufacturing method up to formation of source region 4 in the silicon carbide semiconductor device according to the present embodiment. Impurities are ion-implanted into the surface layer portion of the well region 3 using a resist as a mask to form a first conductivity type source region 4. FIG. 9 is a cross-sectional view after removing the resist. Examples of the n-type, that is, the first conductivity type impurity during ion implantation include phosphorus (P) and nitrogen (N).
  • the implanted ions are electrically activated.
  • FIG. 10 is a cross-sectional view for illustrating the manufacturing method up to formation of gate insulating film 5 in the silicon carbide semiconductor device according to the present embodiment.
  • a silicon dioxide film SiO 2 film
  • the SiO 2 film that is the gate insulating film 5 may be a thermal oxide film formed by thermal oxidation, or may be a deposited film formed by a CVD (Chemical Vapor Deposition) method. Since the SiO 2 film on silicon carbide has good insulation characteristics, a highly reliable gate insulating film 5 can be formed.
  • the interface trap present at the MOS interface of silicon carbide which causes a decrease in channel mobility, is an interface trap caused by C as described above.
  • the interface trap caused by C is considered to be generated by surplus C generated when thermal oxidation of silicon carbide proceeds. It is known that when a SiO 2 film is formed by thermal oxidation of silicon carbide, thermal oxidation is promoted at a high temperature and surplus C increases, so that many interface traps due to C are generated and channel mobility is lowered. It has been.
  • the deposited film by the CVD method is formed by depositing a SiO 2 film on silicon carbide by reacting a silicon supply gas and an oxygen supply gas at a temperature of 900 ° C. or less. Also in such a CVD method, the silicon carbide substrate 1 having the structure of FIG. 8 is exposed to a certain high temperature in an atmosphere containing an oxygen supply gas, and thus thermal oxidation proceeds. However, since it can be formed at a low temperature of 800 ° C. or lower, oxidation of silicon carbide is suppressed, leading to reduction of interface traps.
  • a silicon oxynitride film, Al 2 O 3 , HfO 2 , or the like may be used as the gate insulating film 5, or a laminated film thereof may be used.
  • Oxygen atoms need to be supplied also when forming these films, but thermal oxidation of silicon carbide proceeds slightly due to oxygen atoms, so that a slight SiO 2 film is formed in the vicinity of the MOS interface.
  • the temperature for depositing Al 2 O 3 , HfO 2, or the like can be lower than 500 ° C. and lower than the SiO 2 film formed by the deposition method, generation of interface traps can be further suppressed.
  • the silicon carbide substrate 1 obtained in FIG. 9 is subjected to a reoxidation process in a water vapor atmosphere.
  • the first trap can be generated by the defect 10 including the bond of silicon and hydrogen at the MOS interface as shown in FIGS.
  • the heat treatment temperature in the re-oxidation treatment step in a steam atmosphere is preferably 500 ° C. or higher and 1000 ° C. or lower, and particularly preferably 600 ° C. or higher and 950 ° C. or lower.
  • the heat treatment temperature is less than 500 ° C.
  • the effect of the reoxidation treatment cannot be obtained sufficiently. That is, the first trap cannot be generated by the defect 10 including the bond of silicon and hydrogen as described in FIGS. This is because OH ⁇ described later does not sufficiently diffuse into the gate insulating film 5 and the MOS interface.
  • the generation rate of the first trap depends on the temperature, and the higher the temperature, the shorter the first trap can be generated.
  • the first trap can be efficiently generated by the defect 10 including the bond of silicon and hydrogen as shown in FIGS.
  • the progress of thermal oxidation of silicon carbide during the treatment can be suppressed.
  • the heat treatment time in the reoxidation treatment process is about 10 minutes to 5 hours, and in this example, the heat treatment time was 30 minutes to 1 hour.
  • the reoxidation process is performed in a water vapor atmosphere in which oxygen gas (O 2 ) and hydrogen gas (H 2 ) are subjected to a combustion reaction.
  • oxygen gas (O 2 ) and hydrogen gas (H 2 ) are subjected to a combustion reaction.
  • the flow rate ratio of hydrogen to oxygen (H 2 / O 2 flow rate ratio) is 0.7 or more and 1.9 or less.
  • Figure 11 shows the H 2 O / O 2 ratio after combustion reaction to the flow rate ratio of H 2 / O 2.
  • H 2 O water vapor
  • H 2 generated by the combustion reaction contributes to the generation of the defect 10 including a bond in silicon and hydrogen shown in FIG.
  • O 2 generated by the combustion reaction causes only oxidation of silicon carbide. That is, O 2 does not generate a first trap due to the defect 10 including a bond of silicon and hydrogen, but generates an interface trap due to surplus C.
  • H 2 O has a faster chemical reaction rate than O 2 . This is because, for example, since hydrogen atoms are smaller than oxygen atoms, they easily diffuse into the gate insulating film 5 and the MOS interface. Therefore, if the flow rate of H 2 O is larger than the flow rate of O 2 , the reaction of H 2 O is promoted more than the thermal oxidation reaction of O 2 , and the generation of surplus C is suppressed, and a bond between silicon and hydrogen is included. Many first traps can be generated by the defect 10.
  • the temperature of the reoxidation treatment step in the present embodiment to 600 ° C. or more and 950 ° C. or less, there is an effect of suppressing the thermal oxidation reaction of O 2 itself, and the flow rate of H 2 O is set to O 2. The effect of suppressing the generation of surplus C is synergistically increased by increasing the flow rate.
  • H 2 / O 2 ratio In order to completely burn hydrogen gas during the combustion reaction, the H 2 / O 2 ratio needs to be 1.9 or less. When the flow rate ratio exceeds 2, all of hydrogen gas (H 2) is not completely burned, H 2 O in the heat treatment atmosphere, is H 2 contained in addition to O 2.
  • H + is a positive Since it has an electric charge, a force that separates it from positively charged oxygen vacancies acts and it is difficult to replace the oxygen vacancies.
  • H 2 O replaces oxygen vacancies to form the defects shown in FIG. 3, and contributes to the generation of interface traps having energy levels deeper than 0.6 eV from the conduction band edge.
  • H 2 has the effect of reducing the interface trap having a shallow energy level of 0.2 eV or less from the end of the conduction band by terminating the dangling bond, but at the same time, the second defect due to the defect of FIG. 3 formed by H 2 O. 1 traps are also reduced.
  • the defect shown in FIG. 3 forms a first trap, captures electrons, and is negatively charged. For this reason, H + having a positive charge is attracted, and for example, the Si dangling bond indicated by a one-dot chain line in FIG. Further, the bond indicated by the two-dot chain line in FIG. 3B is broken and bonded to Si formed by unbonded hands to form an electrically stable structure. That is, the first trap formed by the defect 10 including the bond of silicon and hydrogen in FIG. 3 is electrically inactivated.
  • the first trap for increasing the threshold voltage formed by H 2 O is used as H 2.
  • the effect of improving the threshold voltage is suppressed.
  • the threshold voltage is effectively increased only by the reaction with OH ⁇ without reducing the defect of FIG. 3, that is, the first trap by H + during the reoxidation process. I can do it.
  • Conventionally known re-oxidation treatment is generally performed for the purpose of reducing the total number of interface traps in order to improve channel mobility. Therefore, it is performed for the purpose of terminating dangling bonds of silicon or carbon and inactivating interface traps, and conditions for increasing deep level interface traps are not known as in this embodiment. It was. Even if the threshold voltage may increase due to the conventional re-oxidation treatment, the main factor is that the fixed charge is increased in the gate insulating film 5, and in this case, the density of the fixed charge that can be generated is generated at the MOS interface. There is a limit to increasing the fixed charge from the viewpoint of the interface trap density that is smaller than that possible and from the standpoint of the insulating properties of the gate insulating film 5.
  • the fixed charge in the gate insulating film 5 often includes single H or OH that is not bonded to silicon, and the gate insulating film 5 is subjected to heat treatment at 1000 ° C. or less performed in an electrode process or the like.
  • the threshold voltage fluctuates. Therefore, it has been desired to improve the threshold voltage more effectively and stably.
  • the threshold voltage can be effectively increased while suppressing the decrease in the degree.
  • the threshold voltage obtained in this embodiment also provides stability against heat treatment performed in an electrode process or the like because the defect 10 including a bond of silicon and hydrogen is stable against heat.
  • FIG. 12 shows the results of thermal desorption gas analysis (thermal dissolution spectroscopy) of the gate insulating film 5 subjected to the most oxidation treatment in the present embodiment.
  • the temperature was raised from room temperature to 1100 ° C., and the amount of hydrogen desorbed from the gate insulating film 5 was evaluated.
  • the background detected from the measurement system is indicated by a dotted line (a).
  • the measurement result of the gate insulating film 5 of the silicon carbide semiconductor device according to the present embodiment indicated by the solid line (b) shows that hydrogen is not detected other than hydrogen near 1000 ° C. detected from the background. . This indicates that hydrogen does not exist in a single atom or in a weakly bonded state, but exists in a stable bonded state bonded to silicon as shown in FIG. ing.
  • the H 2 O gas may be diluted with an inert gas such as N 2 or Ar.
  • the threshold voltage can be controlled within a predetermined range while maintaining the channel mobility at a substantially constant value. I can do it.
  • the energy level dependence of the interface trap density was determined by changing the reoxidation temperature from 600 ° C to 900 ° C.
  • the energy level is 0.1 eV and the depth D it is the reference value D it 1 [cm ⁇ 2 eV ⁇ 1 ], and the difference between D it and D it 1 when the energy level is 0.2 eV is D If it 2 [cm ⁇ 2 eV ⁇ 1 ] and the difference between D it and D it 1 when the energy level is 0.8 eV is D it 8 [cm ⁇ 2 eV ⁇ 1 ], the ratio R is a number 2 to obtain.
  • FIG. 13 shows the reoxidation temperature dependency of the ratio R obtained from the interface trap density of 0.2 eV and 0.8 eV.
  • a dotted line indicates a conventional example in which reoxidation is not performed.
  • the ratio R is 0.71 when reoxidation is not performed, whereas it is 0.67 when reoxidation is performed at 600 ° C., and the ratio R increases linearly as the reoxidation temperature is increased.
  • the ratio R when the reoxidation temperature was 900 ° C. was 0.54.
  • FIG. 14 shows the threshold voltage of the MOSFET corresponding to FIG. In FIG. 14, the threshold voltage was 1.3 V when reoxidation was not performed, whereas the threshold voltage was increased to 2.3 V when reoxidation was performed at 600 ° C., and the reoxidation temperature was further increased. As the threshold voltage increases, the threshold voltage increases.
  • the threshold voltage When the threshold voltage is less than 2V, normally-on characteristics may occur due to high-temperature operation or changes in the threshold voltage over time, and it is necessary to take measures against normally-on characteristics in the peripheral circuit of the semiconductor device.
  • the ratio R by setting the ratio R from 0.54 to 0.67, a threshold voltage of 2 V or higher that can ensure a normally-off characteristic even at high temperatures can be obtained. If the ratio R is smaller than 0.54, interface traps with energy levels shallower than 0.2 eV increase, which leads to a decrease in channel mobility, which is not desirable.
  • interstitial hydrogen atoms were present in a single atom not bonded to silicon release It becomes easy to do. Interstitial hydrogen atoms can easily move through the oxide film, which is the gate insulating film 5, and can become mobile ions, etc., so that the reliability of the oxide film is improved by being released.
  • FIG. 15 is a cross-sectional view for explaining the process up to completion of gate electrode 6 in the method for manufacturing the silicon carbide semiconductor device according to the present embodiment.
  • a gate electrode 6 is formed on the gate insulating film 5 and patterned.
  • the gate electrode 6 is patterned in such a shape that the pair of base region 3 and source region 4 are located at both ends, and the drift layer 2 exposed between the base regions 3 is located at the center.
  • a source electrode 7 is formed and patterned at a portion where the source region 4 is exposed on the surface.
  • drain electrode 8 is formed on the back surface side which is the second main surface of silicon carbide substrate 1, a silicon carbide semiconductor device according to the present embodiment as shown in FIG. 1 is completed.
  • the threshold voltage can be increased without reducing the channel mobility, and the trade-off relationship between the channel mobility and the threshold voltage can be improved.
  • FIG. 16 shows the energy level dependence of the interface trap density at the MOS interface when the temperature condition in the reoxidation process is changed in the silicon carbide semiconductor device according to the present embodiment.
  • the white triangle plot shows a conventional case where this embodiment is not used.
  • FIG. 17 shows the result of obtaining the coefficient X in Equation 1 using the least square method from FIG.
  • FIG. 17 shows the dependency of the coefficient X on the reoxidation temperature.
  • the coefficient X was 0.09 or more and 0.14 or less in the range where the reoxidation temperature was 600 ° C. or more and 950 ° C. or less.
  • D it at an energy level of 0.8 eV is conventionally 6 ⁇ 10 10 cm ⁇ 2 eV ⁇ 1 , but in this embodiment, 1 ⁇ 10 11 cm ⁇ 2. It was sought to be greater than eV- 1 .
  • the coefficient X can be increased, so that the interface trap density at an energy level deeper than 0.6 eV can be increased while suppressing the increase in the shallow level interface trap density, the depth of D it of 0.8eV may be 1 ⁇ 10 11 cm -2 eV -1 or more. With such an energy level distribution of the interface trap, it is possible to realize a MOSFET having a high threshold voltage and a high channel mobility.
  • FIG. 18 shows a relationship between coefficient X and threshold voltage in the silicon carbide semiconductor device according to the present embodiment.
  • the coefficient X is determined to be 0.08 in FIG. This is as described above.
  • the threshold voltage was 1.7V.
  • the threshold voltage Vth is gradually improved when the coefficient X is 0.09 or more. That is, in order to improve the threshold voltage, the coefficient X needs to be 0.09 or more.
  • the threshold voltage was 2.01V. Further, it can be seen that the threshold voltage increases as the coefficient X increases.
  • the coefficient X is larger than 0.14, as described above, the increase in the interface traps at the energy level whose depth from the conduction band edge is shallower than 0.2 eV is also increased.
  • the coefficient X is desirably 0.09 or more and 0.14.
  • FIG. 19 shows the relationship between channel mobility ⁇ ch and threshold voltage V th of the silicon carbide semiconductor device according to the present embodiment.
  • a case where this embodiment is used is indicated by a black circle, and a conventional example which does not use this embodiment is indicated by a white circle.
  • As a characteristic of the semiconductor device it is desirable to realize low on-resistance, that is, high channel mobility and high threshold voltage.
  • FIG. 19 conventionally, there has been a trade-off relationship in which a threshold voltage is lowered when a high channel mobility is realized and a channel mobility is reduced when a high threshold voltage is realized. That is, it is difficult to obtain characteristics that deviate from the trade-off curve plotted on the one-dotted line curve in FIG. Note that different channel mobility can be obtained by changing the concentration of the well region 3. That is, the white circle data in FIG. 19 was obtained on the alternate long and short dash line by changing the concentration of the well region 3.
  • the threshold voltage V th is 0.5 V in the past, and it has been necessary to take measures for normally-on characteristics in the peripheral circuit.
  • the threshold voltage is 3.5 V, and a normally-off characteristic that does not require a countermeasure for normally-on characteristics in the peripheral circuit can be realized.
  • the interface trap existing at the MOS interface has been described.
  • the defect shown in FIG. 3 may be formed in the gate insulating film 5. Even when the defect shown in FIG. 3 is formed in the gate insulating film 5, since it becomes electrically unstable, a second trap is formed in the gate insulating film 5, and electrons are captured. That is, in order to be negatively charged, the second trap that has captured the electrons acts as a negative fixed charge, and raises the threshold voltage. Even when it is formed in the gate insulating film 5, the channel mobility is not affected.
  • the gate insulating film 5 has an effect of increasing the threshold voltage if a trap due to a defect 10 including a bond of silicon and hydrogen is formed at the MOS interface and the gate insulating film 5.
  • the defect 10 including the bond of silicon and hydrogen is considered to exist in addition to the defect structure shown in FIG. 3, it has an energy level deeper than the conduction band edge of silicon carbide and forms an interface trap. Only defects having an energy level deeper than 0.6 eV from the end of the conductive band.
  • FIG. 20 shows the gate leakage current with respect to the electric field of the gate insulating film 5 in the MOSFET according to the present embodiment. Note that FIG. 20 is obtained by measuring the gate current when a voltage is applied to the gate insulating film 5. That is, the horizontal axis represents the electric field obtained by dividing the applied gate voltage by the thickness of the gate insulating film 5.
  • FIG. 20 shows that the gate leakage current is reduced when this embodiment is used. Furthermore, the leakage current is reduced as the temperature of the reoxidation treatment is higher.
  • the re-oxidation treatment reduces the size, and the higher the temperature, the smaller the size, and the reliability of the gate insulating film 5 is improved.
  • the defect 10 including a bond of silicon and hydrogen has been described as the defect that forms the first trap having a deep energy level from the conduction band edge.
  • Na, P, V, N, As, K, Li, or the like may be used. That is, any defect may be used as long as an interface trap can be formed at a deep energy level without forming an interface trap at a shallow energy level from the conduction band edge at the MOS interface.
  • a so-called inversion type MOSFET in which the channel is formed by inverting the conductivity type of the well region 3 from the second conductivity type to the first conductivity type is described.
  • the channel of the well region 3 is formed.
  • the present embodiment can also be applied to a storage MOSFET in which a channel region of the first conductivity type is previously provided in the region.
  • the threshold voltage is particularly likely to decrease, and it is difficult to realize normally-off characteristics with good controllability. Therefore, the effect of applying this embodiment is great, and a normally-off characteristic can be obtained with good controllability by increasing the threshold voltage.
  • the channel region of the first conductivity type of the storage MOSFET may be formed by epitaxial growth or ion implantation.
  • the (0001) plane provided with an off angle of 4 ° is used for the first main surface of silicon carbide substrate 1, but it may be a (11-20) plane, It may be a (000-1) plane. Further, the off angle is not limited to 4 °.
  • a so-called vertical type in which an on-current is caused to flow from the surface of drift layer 2 formed on the first main surface of silicon carbide substrate 1 to the back surface that is the second main surface of silicon carbide substrate 2.
  • a so-called lateral type semiconductor device in which an on-current is allowed to flow laterally from the surface of the drift layer 2 to the surface of the drift layer 2 may be used.
  • the silicon carbide MOSFET has been described as an example.
  • a semiconductor device using silicon carbide having a gate insulating type structure in which a gate insulating film 5 is formed on silicon carbide is also used. It goes without saying that the same effect can be obtained by applying the present embodiment.
  • FIG. FIG. 21 is an enlarged cross-sectional view of the vicinity of the MOS interface in the silicon carbide semiconductor device according to the second embodiment.
  • the present embodiment is characterized in that the gate insulating film 5 contains nitrogen atoms. The rest is the same as in the first embodiment. According to this embodiment, the threshold voltage can be further improved.
  • Nitriding in which heat treatment is performed on the gate insulating film 5 in a nitriding gas atmosphere such as nitrogen monoxide gas (NO) or dinitrogen monoxide gas (N 2 O) for the purpose of increasing the channel mobility of the MOSFET using silicon carbide. Processing is drawing attention.
  • a nitriding gas atmosphere such as nitrogen monoxide gas (NO) or dinitrogen monoxide gas (N 2 O)
  • NO nitrogen monoxide gas
  • N 2 O dinitrogen monoxide gas
  • silicon carbide substrate 1 having the structure of FIG. 10 is introduced into a nitriding furnace before re-oxidation treatment.
  • the temperature in the nitriding furnace is raised in an inert gas atmosphere, and when it reaches the processing temperature, it is switched to a nitrogen monoxide gas or dinitrogen monoxide gas atmosphere, and the nitriding gas atmosphere and the processing temperature are set for a predetermined time. By maintaining, nitriding is performed.
  • nitric oxide gas or dinitrogen monoxide gas diluted with an inert gas such as nitrogen, argon, helium or krypton may be used.
  • An atmosphere in which nitrogen oxide gas and dinitrogen monoxide gas are mixed may be used.
  • the nitriding temperature is preferably 900 ° C. or higher and 1450 ° C. or lower. This is because the nitriding rate is very slow at a low temperature of less than 900 ° C., and the inactivation of the interface trap at the MOS interface by nitrogen atoms hardly proceeds. Further, under high temperature conditions higher than 1450 ° C., thermal oxidation of silicon carbide by oxygen generated by decomposition of nitrogen monoxide gas or nitrous oxide gas proceeds, and new interface traps increase at the MOS interface. .
  • the nitriding time is preferably about 10 minutes to 10 hours.
  • the atmosphere in the reaction furnace is switched to an inert gas atmosphere, the temperature is lowered to the take-out temperature, and the silicon carbide substrate 1 is taken out of the reaction furnace. Thereby, the nitriding treatment step is completed.
  • the reoxidation process described in the first embodiment is performed.
  • the channel mobility is improved by the reduction of the shallow level interface trap density, the threshold voltage is also lowered and the normally-on characteristic is likely to be obtained.
  • Nitriding is performed at a relatively high temperature of 900 ° C. or higher and 1450 ° C. or lower.
  • oxygen atoms are desorbed from the gate insulating film 5 and oxygen vacancies are easily generated. Since the oxygen vacancies are positively charged, the threshold voltage of the MOSFET decreases as the oxygen vacancies increase. That is, the threshold voltage decreases when nitriding is performed.
  • FIG. 22 schematically shows the relationship between channel mobility and threshold voltage when this embodiment is used.
  • a one-dot chain line shows a case where the conventional reoxidation treatment and nitriding treatment are not performed, and a case where only the reoxidation treatment is performed on the conventional example shown by the one-dot chain line is shown by a dotted line.
  • a dotted line corresponds to the first embodiment, and a higher threshold voltage can be realized as compared with the conventional example.
  • the case where only the nitriding treatment is performed on the conventional example indicated by a one-dotted line is indicated by a solid line
  • the case where both the nitriding treatment and the reoxidation treatment are performed is indicated by a two-dot difference line. Comparing the one-point difference line and the solid line, the solid line is shifted to the high channel mobility and low threshold voltage side by nitriding. This is because positively charged oxygen vacancies increase in addition to the effect of reducing interface traps.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

　閾値電圧を効果的に向上できる炭化珪素半導体装置およびその製造方法を提供する。　炭化珪素基板１上に形成された第１導電型のドリフト層２と、ドリフト層２の表層部に、互いに間隔をあけて形成された複数の第２導電型のウェル領域３と、ウェル領域３の表層部の一部に形成された第１導電型のソース領域４と、ウェル領域３とソース領域４の表面の一部に形成されたゲート絶縁膜５と、ゲート絶縁膜５の表面に、ソース領域４の端部とウェル領域３とに対向するように形成されたゲート電極６と、を備える。さらに、ゲート絶縁膜５は、ウェル領域３との界面領域において、炭化珪素の導電帯端より深いエネルギー準位をもつ第１のトラップを形成し、珪素と水素の結合を含む欠陥１０を有する。

Description

炭化珪素半導体装置及びその製造方法
　この発明は、炭化珪素半導体装置及びその製造方法に関するものである。
　炭化珪素（ＳｉＣ）は、高耐圧・低損失な半導体装置を実現できる次世代の半導体材料として期待されている。炭化珪素を用いた半導体装置において、特に期待されているのが、スイッチング動作が可能なＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）などのゲート絶縁型の半導体装置である。これらゲート絶縁型の半導体装置は、ゲートに電圧を印加しないときには電流が流れない、いわゆるノーマリー・オフ型の特性であることが切望される。
　ノーマリー・オフ型の特性を有する半導体装置として使用されるためには、オン電流が流れ始めるゲート電圧である閾値電圧（Ｖｔｈ）がある程度高いことが必要である。たとえば、一般的に製品化されている珪素（Ｓｉ）を用いたＩＧＢＴの典型的な閾値電圧は５Ｖであり、誤動作や高温での動作を考慮すると、このように、閾値電圧は少なくとも数Ｖ以上と高いことが必要である。
　閾値電圧は、ゲート絶縁膜中の固定電荷や、炭化珪素とゲート絶縁膜のいわゆるＭＯＳ界面における界面トラップに大きく影響される。炭化珪素を用いた場合、従来半導体装置の材料として一般的に用いられている珪素（Ｓｉ）の場合と比べてＭＯＳ界面に界面トラップが多く発生し、ＭＯＳ界面の品質が低いことが知られている。
　オン動作時にチャネルが形成されるＭＯＳ界面に、炭化珪素の導電帯端から０．２ｅＶの深さより浅いエネルギー準位の界面トラップが多いと、チャネルコンダクタンス（チャネル移動度）の低下によりオン抵抗、つまりオン損失の増大につながるため、界面トラップを低減するための開発が活発に行われている。たとえば、水素（Ｈ２）ガス中の熱処理（水素アニール）や、一酸素窒素（ＮＯ）ガスあるいは一酸化二窒素（Ｎ２Ｏ）ガス中の熱処理（窒化アニール）、オキシ塩化リン（ＰＯＣｌ３）ガス中の熱処理（ＰＯＣｌ３アニール）によって、ＭＯＳ界面における界面トラップを低減し、チャネル移動度を向上する方法が開示されている（例えば、特許文献１参照）。
国際公開第２０１１－０７４２３７号公報
　ＭＯＳ界面における界面トラップを低減するとチャネル移動度は向上するが、同時に閾値電圧が低下してしまう。つまり、チャネル移動度の向上と閾値電圧の向上にはトレードオフの関係があり、閾値電圧を高く維持するとチャネル移動度が低く、チャネル移動度を高くすると閾値電圧が低くなってノーマリー・オン特性となってしまう。すなわち、チャネル移動度を高くするために界面トラップを低減すると、閾値電圧が低下してノーマリー・オフ特性を得るのが難しい、という問題があった。
　この発明は、上述のような問題を解決するためになされたもので、チャネル移動度と閾値電圧のトレードオフ関係を改善し、ノーマリー・オフ特性を実現できる炭化珪素半導体装置を提供することを目的とする。
　この発明に係る炭化珪素半導体装置は、炭化珪素基板の表面上に形成された第１導電型のドリフト層と、ドリフト層の表層部に、互いに間隔をあけて形成された複数の第２導電型のウェル領域と、ウェル領域の表層部の一部に形成された第１導電型のソース領域と、ウェル領域とソース領域の表面に形成されたゲート絶縁膜と、ゲート絶縁膜の表面に、ソース領域の端部とウェル領域とに対向するように形成されたゲート電極と、を備え、ゲート絶縁膜とウェル領域との界面領域に形成された界面トラップの密度をＤｉｔ［ｃｍ－２ｅＶ－１］、炭化珪素の導電帯のエネルギー準位Ｅｃからの深さである界面トラップのエネルギー準位を（Ｅｃ－Ｅ）［ｅＶ］、界面トラップのエネルギー準位が∞［ｅＶ］において界面トラップの密度Ｄｉｔが漸近する値を係数Ａ［ｃｍ－２ｅＶ－１］、係数Ｂ［ｃｍ－２ｅＶ－１］を界面トラップのエネルギー準位が０［ｅＶ］のときに界面トラップの密度Ｄｉｔが（Ａ＋Ｂ）［ｃｍ－２ｅＶ－１］と等しくなる値とし、さらに、Ｘ［ｅＶ］を係数とすると、数１において、界面トラップのエネルギー準位が０．１ｅＶ以上０．４ｅＶ以下の範囲内での係数Ｘ［ｅＶ］が、０．０９ｅＶ以上０．１５ｅＶ以下であること、を特徴とする。
Figure JPOXMLDOC01-appb-M000001
　この発明に係る炭化珪素半導体装置によれば、チャネル移動度の低下を抑制しながら閾値電圧を効果的に高くすることができる。つまり、チャネル移動度と閾値電圧のトレードオフ関係を改善することが可能となる。
この発明の実施の形態１に係る炭化珪素半導体装置を示す断面図である。 この発明の実施の形態１に係る炭化珪素半導体装置のＭＯＳ界面付近における拡大図である。 この発明の実施の形態１に係る炭化珪素半導体装置に含まれる、珪素と水素の結合を含む欠陥を模式的に示す図である。 この発明の実施の形態１に係る炭化珪素半導体装置のゲート特性を示す図である。 この発明の実施の形態１に係る炭化珪素半導体装置のＭＯＳ界面における界面トラップ密度のエネルギー準位依存性を示す図である。 この発明の実施の形態１に係る炭化珪素半導体装置のＭＯＳ界面における界面トラップ密度を評価するために用いたゲートコントロールドダイオードの断面模式図である。 この発明の実施の形態１に係る炭化珪素半導体装置において、ドリフト層形成までの製造方法を説明するための断面図である。 この発明の実施の形態１に係る炭化珪素半導体装置において、ウェル領域形成までの製造方法を説明するための断面図である。 この発明の実施の形態１に係る炭化珪素半導体装置において、ソース領域形成までの製造方法を説明するための断面図である。 この発明の実施の形態１に係る炭化珪素半導体装置において、ゲート絶縁膜形成までの製造方法を説明するための断面図である。 この発明の実施の形態１に係る炭化珪素半導体装置の製造時に行う再酸化処理工程で用いるＨ２流量とＯ２の流量との比に対する、燃焼反応後のＨ２Ｏ流量とＯ２流量との比を示す。 この発明の実施の形態１に係る炭化珪素半導体装置のゲート絶縁膜の昇温脱離ガス分析結果を示す図である。 この発明の実施の形態１に係る炭化珪素半導体装置の比率Ｒの温度依存性を示す図である。 この発明の実施の形態１に係る炭化珪素半導体装置の閾値電圧の温度依存性を示す図である。 この発明の実施の形態１に係る炭化珪素半導体装置において、ゲート電極形成までの製造方法を説明するための断面図である。 この発明の実施の形態１に係る炭化珪素半導体装置において、再酸化処理における温度を変化させた場合のＭＯＳ界面における界面トラップ密度のエネルギー準位依存性を示す。 この発明の実施の形態１に係る炭化珪素半導体装置において、係数Ｘの再酸化処理温度依存性である。 この発明の実施の形態１に係る炭化珪素半導体装置において、係数Ｘと閾値電圧との関係を示す。 この発明の実施の形態１に係る炭化珪素半導体装置のチャネル移動度と閾値電圧との関係を示す図である。 この発明の実施の形態１に係る炭化珪素半導体装置のゲート電圧に対するゲートリーク電流を示す図である。 この発明の実施の形態２に係る炭化珪素半導体装置のＭＯＳ界面付近を拡大した断面模式図である。 この発明の実施の形態２に係る炭化珪素半導体装置のチャネル移動度と閾値電圧との関係を模式的に示す図である。
実施の形態１．
　まず、この発明の実施の形態１における炭化珪素半導体装置の素子構造を説明する。図１は、この発明の実施の形態１に係る炭化珪素半導体装置を示す断面図である。本実施の形態では、炭化珪素半導体装置の一例として、ｎチャネル炭化珪素ＭＯＳＦＥＴを説明する。
　図１のように、第１導電型の炭化珪素基板１の第１の主面である表面上に第１導電型のドリフト層２が形成され、ドリフト層２の表層部に互いに間隔をあけて２つの第２導電型のウェル領域３が設けられている。ウェル領域３の表層部の一部には、第１導電型のソース領域４が形成され、ウェル領域３とソース領域４の表面の一部にゲート絶縁膜５が形成されている。ゲート絶縁膜５の表面には、ソース領域４の端部と、ウェル領域３とに対向するようにゲート電極６が形成されている。ソース領域４の表面にはソース電極７が形成され、炭化珪素基板１の第２の主面である裏面にはドレイン電極８が形成されている。
　本実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型としたｎチャネル炭化珪素ＭＯＳＦＥＴについて説明するが、第１導電型をｐ型とし、第２導電型をｎ型としたｐチャネルＭＯＳＦＥＴについても適用できることは言うまでもない。
　また、本実施の形態では炭化珪素基板１の導電型を第１導電型としたが、第２導電型としたＩＧＢＴにも適用できる。
　図１中、点線で囲んで示される、ゲート絶縁膜５とウェル領域３との界面領域であるＭＯＳ界面付近の拡大図を図２に示す。
　図２は、本実施の形態における炭化珪素半導体装置のＭＯＳ界面付近を拡大した模式図である。図２のように、ゲート絶縁膜５は、ゲート絶縁膜５内と、ウェル領域３との界面領域であるＭＯＳ界面とに、珪素と水素の結合を含む欠陥１０を有する。
　図３に、珪素と水素の結合を含む欠陥１０の結合状態を示す原子構造の模式図を示す。図３（ａ）及び図３（ｂ）で示される欠陥において、水素原子は本来酸素原子（Ｏ）がいるべき酸素空孔を置換する。図中、点線で囲まれた領域が酸素空孔を示す。図３（ａ）は、酸素空孔に隣接する２つのシリコン原子（Ｓｉ）のうちの一方と水素原子（Ｈ）との結合を含む欠陥である。
　このように、水素原子が酸素空孔を置換して、本来酸素原子が結合するはずの、一方のシリコン原子と結合すると、他方のシリコン原子のボンドが未結合となり、電気的に不安定な状態となる。図中、シリコン原子の未結合手を一点鎖線で示す。このような未結合手が存在すると電気的に不安定となり、炭化珪素の導電帯端より深いエネルギー準位を持った界面トラップとなる。そこに、負の電荷が帯電されると、図３（ａ）を含む系全体で安定な構造をとる。すなわち、図３（ａ）を含む系が電気的に安定な構造となろうとして、導電帯に存在する電子を捕獲する。
　図３（ｂ）に示す欠陥は、図３（ａ）に示す欠陥と同様に酸素空孔に隣接する2つのシリコン原子の一方に水素原子が結合している欠陥である。水素原子が結合していない他方のシリコン原子は、電気的に安定な構造となろうとして、最も近い位置に存在するシリコン原子と直接結合しようとする。図中、当該結合手を二点鎖線で示す。二点差線で結合されたシリコン原子の一方は５本目の結合手を形成することになる。本来のシリコン原子の結合手は４本であるため、この５本目の結合手を形成するために、負の電荷が帯電されなければならない。つまり、図３（ｂ）で示す構造は電気的に安定な構造となろうとして、炭化珪素の導電帯端より深いエネルギー準位を有する界面トラップとして働き、導電帯に存在する電子を捕獲する。
　このように、酸素空孔を水素原子が置換し、図３で示されるような結合状態を形成すると、電気的に不安定な状態となって、エネルギー準位を形成する界面トラップとなる。図３（ａ）は、炭化珪素の導電帯端から１．１ｅＶの深さに、図３（ｂ）は０．７２ｅＶの深さにエネルギー準位を形成し、これらのエネルギー準位は炭化珪素の導電帯端より深いので、電気的に活性な第１のトラップとなって電子を捕獲する。
　珪素と水素の結合を含む欠陥１０を示す図３（ａ）及び図３（ｂ）については、Ｐｅｔｅｒ　Ｅ．Ｂｌｏｃｈｌ、「Ｆｉｒｓｔ－ｐｒｉｎｃｉｐｌｅｓ　ｃａｌｃｕｌａｔｉｏｎｓ　ｏｆ　ｄｅｆｅｃｔｓ　ｉｎ　ｏｘｙｇｅｎ－ｄｅｆｉｃｉｅｎｔ　ｓｉｌｉｃａ　ｅｘｐｏｓｅｄ　ｔｏ　ｈｙｄｒｏｇｅｎ」、Ｐｈｙｓｉｃａｌ　ｒｅｖｉｅｗ　Ｂ、Ｖｏｌｕｍｅ　６２、Ｎｕｍｂｅｒ　１０、１　ＳＥＰＴＥＭＢＥＲ　２０００を参照されたい。
　これらの珪素と水素の結合を含む欠陥１０によって形成される第１のトラップが、閾値電圧の向上に寄与することを以下に説明する。
　図４に、本実施の形態を用いたＭＯＳＦＥＴのゲート特性を示す。本実施の形態を用いた図３で示す欠陥を有する場合の特性を黒丸で示し、比較例として、本実施の形態を用いない場合、つまり珪素と水素の結合を含む欠陥１０を有さない従来例を白丸で示す。図４より、ドレイン電流が立ち上がるゲート電圧、すなわち閾値電圧Ｖｔｈが、本実施の形態を用いた場合は正に大きくシフトすることが分かる。
　図４において点線で囲まれる領域である、ドレイン電流が立ち上がった後の線形領域の傾きはチャネル移動度に依存するが、本実施の形態を用いた場合と従来例とでほぼ等しいことが分かる。このように、本実施の形態を用いたＭＯＳＦＥＴでは、チャネル移動度の低下を抑制しながら、閾値電圧を効果的に高くすることができる。
　図５に、本実施の形態を用いたＭＯＳＦＥＴのＭＯＳ界面における界面トラップ密度Ｄｉｔのエネルギー準位依存性を示す。本実施の形態を用いた図３で示す欠陥を有する場合の特性を黒丸で示し、比較例として、本実施の形態を用いない場合、つまり珪素と水素の結合を含む欠陥１０を有さない従来例を白丸で示す。また、界面トラップのエネルギー準位は、図５の横軸のように導電帯端Ｅｃからの深さ（Ｅｃ－Ｅ）で表す。図５中、本実施の形態を用いた場合の特性を黒丸で示し、比較例として本実施の形態を用いない場合の特性を白丸で示す。
　なお、図５の界面トラップ密度のエネルギー準位分布は、ゲートコントロールドキャパシタで得られた容量－電圧特性を基に算出した。図６に、本実施の形態で用いたゲートコントロールドキャパシタの断面模式図を示す。図６のゲートに電圧を印加して求めた容量－電圧特性と理論曲線とをフィッティングさせることで、図５のＤｉｔのエネルギー準位依存性を求めることが出来る。
　容量－電圧特性からＤｉｔのエネルギー準位依存性を求める方法については、Ｓ．Ｍ．Ｓｚｅ、「Ｐｈｙｓｉｃｓ　ｏｆ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｄｅｖｉｃｅｓ」、２ｎｄ　Ｅｄｉｔｉｏｎ、Ｃｈａｐｔｅｒ７を参照されたい。
　図６のゲートコントロールドキャパシタを用いて求めた界面トラップは、ＭＯＳ界面のｐ型ウェル領域を反転させた状態で求められるので、実際のＭＯＳＦＥＴの動作状態と同じ構造で評価できる。そのため、簡易なｎ型キャパシタを用いて評価した場合と異なり、ゲートコントロールドキャパシタを用いて求めた場合には、界面トラップ密度とＭＯＳＦＥＴのチャネル移動度やしきい値電圧との関係が正確なものとなる。
　図５において、本実施の形態を用いた場合は界面トラップ密度が増加しているが、特に導電帯端（Ｅｃ－Ｅ＝０ｅＶ）から０．６ｅＶ以上の深いエネルギー準位における界面トラップ密度が増加していることが分かる。この、導電帯端から深いエネルギー準位で従来例より増えている界面トラップが第１のトラップに相当する。導電帯端からのエネルギー準位が０～０．２ｅＶと浅いとき、本実施の形態を用いる場合と用いない場合で、界面トラップ密度Ｄｉｔの差は約２倍と小さいのに対し、０．６ｅＶより深いエネルギー準位では１桁程度の差があることが分かる。つまり、従来例の界面トラップに、第１のトラップが加算されることで、本実施の形態の界面トラップのエネルギー準位分布が図５のように得られる。
　ＭＯＳ界面における界面トラップは、ＭＯＳＦＥＴのチャネル移動度や閾値電圧に大きな影響を与える。炭化珪素を用いたＭＯＳＦＥＴでは、珪素を用いたＭＯＳＦＥＴに比べてＭＯＳ界面の品質が悪く、界面トラップ密度が非常に高いので、チャネル移動度が低くなってしまう。
　ここで、炭化珪素を用いたＭＯＳＦＥＴのチャネル移動度は、ＭＯＳ界面において導電帯端から約０．２ｅＶの深さまでに存在する界面トラップ密度に大きく影響を受けることが、例えば、Ｍ．Ｎｏｂｏｒｉｏ、Ｊ．Ｓｕｄａ、Ｔ．Ｋｉｍｏｔｏ、「Ｅｎｈａｎｃｅｄ　Ｃｈａｎｎｅｌ　Ｍｏｂｉｌｉｔｙ　ｉｎ　４Ｈ－ＳｉＣ　ＭＩＳＦＥＴｓ　ｂｙ　Ｕｔｉｌｉｚｉｎｇ　Ｄｅｐｏｓｉｔｅｄ　ＳｉＮ／ＳｉＯ２　Ｓｔａｃｋ　Ｇａｔｅ　Ｓｔｒｕｃｔｕｒｅｓ」、Ｍａｔｅｒ．Ｓｃｉ．Ｆｏｒｕｍ、Ｖｏｌｓ．６００－６－３（２００９）ｐｐ．６７９－６８２、に報告されている。
　炭化珪素は珪素と異なり、ＭＯＳ界面や酸化膜中にＣに起因する多数の欠陥が存在し、これらの欠陥は導電帯端から約０．２ｅＶの浅いエネルギー準位を持つ界面トラップとなる。例えば、Ｃ＝Ｃ結合のエネルギー準位は０．１４ｅＶである。ＣやＳｉのダングリングボンドも、導電帯端に近い、浅いエネルギー準位に界面トラップを形成するものがある。尚、導電帯端から０．２ｅＶの深さまでのエネルギー準位の中でも特に、約０．１ｅＶの界面トラップほどチャネル移動度に与える影響が大きくなる。図５において、０．１ｅＶの深さのエネルギー準位を有する界面トラップ密度は、本実施の形態を用いた場合と、本実施の形態を用いない従来例とで同程度であることが分かる。
　図３で示す珪素と水素の結合を含む欠陥により形成される第１のトラップは、炭化珪素の導電帯端から０．６ｅＶより深いエネルギー準位を有するので、図３で示す欠陥を有するＭＯＳＦＥＴは、図５のように、チャネル移動度に影響する０．２ｅＶより浅い準位の界面トラップの増加は抑制しつつ、チャネル移動度に大きな影響を与えない第１のトラップを増加することによって、０．６ｅＶより深いエネルギー準位の界面トラップのみを特に増加させる。
　図５において、本実施の形態の界面トラップ密度を従来例と比較すると、図３（ａ）の欠陥の１．１ｅＶの深さと図３（ｂ）の欠陥の０．７２ｅＶの深さ以外のエネルギー準位においても界面トラップ密度は増加している。これは、図３で示される欠陥が単一のエネルギー準位だけでなく、それぞれのエネルギー準位を中心に、ある程度幅を持ったエネルギー準位を有することが一因である。例えば、これらの欠陥を生成する際に、原子配置が歪んだり、図３で示される欠陥が一部変形した結合の欠陥が生成されたりすることによって、０．７２ｅＶと１．１ｅＶ以外の異なるエネルギー準位を有する界面トラップも生成される。ただし、界面トラップの発生する割合は、０．６ｅＶより浅いエネルギー準位では徐々に小さくなる。
　図５の対数プロットにおいて、炭化珪素の導電帯端のエネルギー準位Ｅｃからの深さであるエネルギー準位を（Ｅｃ－Ｅ）［ｅＶ］における界面トラップ密度Ｄｉｔ（Ｅ）は、Ａ［ｃｍ－２ｅＶ－１］、Ｂ［ｃｍ－２ｅＶ－１］、Ｘ［ｅＶ］を係数とすると、数１でフィッティングされる。
Figure JPOXMLDOC01-appb-M000002
　ここで、エネルギー準位（Ｅｃ－Ｅ）が∞［ｅＶ］において界面トラップの密度Ｄｉｔが漸近する値が係数Ａ［ｃｍ－２ｅＶ－１］、係数Ｂ［ｃｍ－２ｅＶ－１］は、エネルギー準位（Ｅｃ－Ｅ）が０［ｅＶ］の界面トラップの密度Ｄｉｔが（Ａ＋Ｂ）［ｃｍ－２ｅＶ－１］と等しくなる値とし、係数Ｘ［ｅＶ］はエネルギー準位が０．１ｅＶ以上０．４ｅＶ以下の深さにおける界面トラップ密度のエネルギー準位分布の傾きに相当する。
　図５から、数１を用いて最小二乗法により、傾きＸが求められる。図５の従来例の場合、係数Ｘは０．０８ｅＶと求められた。一方、本実施の形態を用いた黒丸で示されるデータの場合、係数Ｘは、図５から０．１３ｅＶと求められた。本実施の形態に係る炭化珪素半導体装置においては、エネルギー準位が深い界面トラップの存在比率が高められるため、浅いエネルギー準位から深いエネルギー準位への遷移領域の購買を小さくできるので、傾きである係数Ｘを小さく出来る。
　すなわち、本実施の形態に係る炭化珪素半導体装置においては、係数Ｘが大きくなるように、浅いエネルギー準位の界面トラップ密度の増加率を抑制できる。そのため、チャネル移動度に大きな影響を与える浅いエネルギー準位の界面トラップの増加を極力抑えながら、深いエネルギー準位の界面トラップを増加することが出来る。
　閾値電圧は、エネルギー準位に関わらず、界面トラップ密度に依存し、ＭＯＳ界面に電子が捕獲された分だけ閾値電圧が大きくなる。室温では、例えば炭化珪素の導電帯端から０．１ｅＶより深い界面トラップには電子が捕獲される確率が高いので、０．１ｅＶより深いどのエネルギー準位であっても界面トラップが多くなるほど閾値電圧は増加する。すなわち、導電帯端から０．６ｅＶより深いエネルギー準位を有する界面トラップが発生しても、閾値電圧は高くなる。
　つまり、チャネル移動度の減少を抑制しながら閾値電圧を高くするためには、導電帯端から０．２ｅＶより浅いエネルギー準位の界面トラップの増加を抑制し、０．２ｅＶより十分深いエネルギー準位、例えば、導電帯端から０．６ｅＶより深いエネルギー準位の界面トラップを増加させれば良いと言える。
　図５のように、本実施の形態を用いた図３で示す欠陥を有するＭＯＳＦＥＴによれば、比較例と比べて、導電帯端から０．２ｅＶより浅い準位の界面トラップはほとんど増加せず、０．２ｅＶより深いエネルギー準位、特に、０．６ｅＶより深いエネルギー準位の界面トラップの増加が大きいことによって、図４でのゲート特性で示すように、チャネル移動度の低下を抑制しながら、閾値電圧を大幅に高くすることが可能となる。
　このように、発明者らは、図３で示す珪素と水素の結合を含む欠陥１０は、導電帯端から０．２ｅＶより浅いエネルギー準位の界面トラップの発生を抑制しつつ、０．６ｅＶより深いエネルギー準位の界面トラップを大きく増加させることが出来ることを見出した。
　次に、本実施の形態１の炭化珪素半導体装置の製造方法を説明する。
　図７は、本実施の形態に係る炭化珪素半導体装置において、ドリフト層２形成までの製造方法を説明するための断面図である。
　まず、ｎ型である第１導電型の炭化珪素基板１を用意する。次に、図７のように、エピタキシャル結晶成長法により炭化珪素基板１の第１の主面である表面上に、炭化珪素からなる第１導電型のドリフト層２を形成する。本実施の形態では、炭化珪素基板１として４Ｈ－ＳｉＣを用い、第１の主面の面方位は、＜１１－２０＞方向に４°のオフ角が設けられた（０００１）面とする。
　図８に、本実施の形態に係る炭化珪素半導体装置において、ウェル領域３形成までの製造方法を説明するための断面図を示す。ドリフト層２の表層部のうち、所定の間隔に離間した部位に、レジストをマスクとして不純物をイオン注入し、一対の第２導電型のウェル領域３を形成する。図８は、レジスト除去後の断面図である。イオン注入する際のｐ型、つまり第２導電型となる不純物としては、例えばボロン（Ｂ）あるいはアルミニウム（Ａｌ）が挙げられる。
　図９に、本実施の形態に係る炭化珪素半導体装置において、ソース領域４形成までの製造方法を説明するための断面図を示す。ウェル領域３の表層部に、レジストをマスクとして不純物をイオン注入し、第１導電型のソース領域４を形成する。図９は、レジスト除去後の断面図である。イオン注入する際のｎ型、つまり第１導電型の不純物としては、例えばリン（Ｐ）あるいは窒素（Ｎ）が挙げられる。
　ｎ型およびｐ型不純物のイオン注入後、図９で示される構造を熱処理装置によって高温で熱処理すると、注入イオンが電気的に活性化される。
　図１０に、本実施の形態に係る炭化珪素半導体装置において、ゲート絶縁膜５形成までの製造方法を説明するための断面図を示す。図１０のように、ドリフト層２の表面全面にゲート絶縁膜５として二酸化珪素膜（ＳｉＯ２膜）を成膜する。ゲート絶縁膜５であるＳｉＯ２膜は、熱酸化によって形成する熱酸化膜であっても良いし、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で形成する堆積膜であっても良い。炭化珪素上のＳｉＯ２膜は、絶縁特性が良好であるので、信頼性の高いゲート絶縁膜５が形成できる。
　炭化珪素を熱酸化してＳｉＯ２膜を形成するためには、１１００℃以上の高温が必要である。ここで、チャネル移動度低下の要因となる、炭化珪素のＭＯＳ界面に存在する界面トラップは、上述したように、Ｃに起因する界面トラップであることが知られている。このＣに起因する界面トラップとは、炭化珪素の熱酸化が進行した際に発生する余剰Ｃによって生成されると考えられている。炭化珪素の熱酸化によりＳｉＯ２膜を形成する場合、高温では熱酸化が促進されて余剰Ｃが多くなるため、Ｃに起因する界面トラップが多数発生し、チャネル移動度の低下を引き起こすことが知られている。
　ＣＶＤ法による堆積膜は、シリコン供給ガスと酸素供給ガスを９００℃以下などの温度で反応させてＳｉＯ２膜を炭化珪素上に堆積して形成する。このようなＣＶＤ法においても、図８の構造を備えた炭化珪素基板１は、酸素供給ガスを含んだ雰囲気中においてある程度高温に晒されるため、熱酸化が進行されてしまう。しかしながら、８００℃以下の低温で形成できるため、炭化珪素の酸化が抑制されて界面トラップの低減につながる。
　また、ゲート絶縁膜５として酸化窒化珪素膜、Ａｌ２Ｏ３やＨｆＯ２などを用いても、あるいはこれらの積層膜を用いても良い。これらの膜を形成する際にも酸素原子を供給する必要があるが、酸素原子によって炭化珪素の熱酸化が若干進行するので、ＭＯＳ界面付近にはＳｉＯ２膜がわずかながらも形成される。ただし、Ａｌ２Ｏ３やＨｆＯ２などを堆積する温度は５００℃以下と堆積法によるＳｉＯ２膜よりさらに低くできるので、界面トラップの発生をより抑制できる。
　ゲート絶縁膜５を成膜した後、図９で得られる炭化珪素基板１に対して、水蒸気雰囲気中にて再酸化処理を施す。この再酸化処理によって、図２及び図３で示されるようなＭＯＳ界面に珪素と水素の結合を含む欠陥１０により第１のトラップを生成することができる。
　水蒸気雰囲気中による再酸化処理工程における熱処理温度としては、５００℃以上１０００℃以下が良く、特に６００℃以上９５０℃以下が好適である。
　この工程における熱処理温度を１０００℃より大きくすると、さらに炭化珪素が酸化される。つまり、再酸化処理中に炭化珪素の熱酸化が促進され、新たに余剰ＣがＭＯＳ界面に発生する。その結果、ＭＯＳ界面には多数の界面トラップが新たに発生し、ＭＯＳＦＥＴのチャネル移動度が著しく低下する。
　また、熱処理温度を５００℃未満にすると、再酸化処理の効果が十分得られない。つまり、図２及び図３で説明したような珪素と水素の結合を含む欠陥１０によって第１のトラップを生成することができない。後述するＯＨ－がゲート絶縁膜５中やＭＯＳ界面へ十分に拡散していかないからである。また、この第１のトラップの生成速度は温度に依存し、高温であるほど短時間で第１のトラップを生成することが出来る。
　熱処理温度を６００℃以上９５０℃以下とすると、図２及び図３で示されるような珪素と水素の結合を含む欠陥１０によって第１のトラップを効率的に生成することができ、さらに、再酸化処理中における炭化珪素の熱酸化の進行を抑制することができる。
　尚、再酸化処理工程における熱処理時間は、１０分間から５時間程度であり、本実施例では３０分間から１時間の間で実施した。
　再酸化処理は、酸素ガス（Ｏ２）と水素ガス（Ｈ２）を燃焼反応させた水蒸気雰囲気中で行われる。このときの水素と酸素の流量比（Ｈ２／Ｏ２流量比）は０．７以上１．９以下とする。
　図１１に、Ｈ２／Ｏ２の流量比に対する燃焼反応後のＨ２Ｏ／Ｏ２比を示す。燃焼反応で形成されたＨ２Ｏ（水蒸気）が、図３で示される珪素と水素に結合を含む欠陥１０の生成に寄与する。一方、燃焼反応で生じたＯ２は、炭化珪素の酸化のみを引き起こす。つまり、Ｏ２は、珪素と水素の結合を含む欠陥１０による第１のトラップは生成せず、余剰Ｃに起因する界面トラップを生成する。
　そのため、燃焼反応後のＨ２Ｏの流量は、Ｏ２の流量よりも多いことが望ましい。Ｈ２ＯはＯ２に比べて化学反応速度が速い。それは、例えば、水素原子が酸素原子よりも小さいことからゲート絶縁膜５中やＭＯＳ界面に拡散しやすいことによる。そのため、Ｏ２の流量よりＨ２Ｏの流量が多ければ、Ｈ２Ｏの反応の方がＯ２の熱酸化反応より促進され、余剰Ｃの発生を抑制して、珪素と水素の結合を含む欠陥１０により第１のトラップを多く生成できる。本実施の形態における再酸化処理工程の温度を６００℃以上から９５０℃以下と制限することによって、Ｏ２の熱酸化反応自体を抑制する効果もあるのに加え、Ｈ２Ｏの流量をＯ２の流量より多くすることにより、余剰Ｃの発生を抑制する効果が相乗的に大きくなる。
　図１１から、Ｈ２Ｏの流量をＯ２の流量より多くする、つまり、Ｈ２Ｏ／Ｏ２比を１以上とするためには、Ｈ２／Ｏ２比が０．７以上であれば良いことが分かる。Ｈ２Ｏ／Ｏ２比が１以上で、熱処理温度が６００℃以上９５０℃以下であれば、実際にはＯ２による熱酸化の影響はほとんど無視できる程度に抑えられる。
　また、燃焼反応時に水素ガスを完全燃焼させるためには、Ｈ２／Ｏ２比が１．９以下であることが必要である。流量比が２を超えると、全ての水素ガス（Ｈ２）が燃焼しきれず、熱処理雰囲気にＨ２Ｏ、Ｏ２以外にＨ２が含まれる。
　ここで、Ｈ２とＨ２Ｏとの反応の違いについて説明する。まず、簡単のために、１００％Ｈ２雰囲気中の熱処理と、１００％Ｈ２Ｏ雰囲気中の熱処理について説明する。
　Ｈ２雰囲気中の場合、高温でＨ２が分解して生成されたＨ＋による反応が進む。このとき、ＭＯＳ界面の界面トラップの一種である珪素や炭素のダングリングボンドがＨ＋によって終端される。ここで、珪素や炭素のダングリングボンドは、導電帯端から０．２ｅＶ以下の浅いエネルギー準位を有する界面トラップとなることが知られている。つまり、ダングリングボンドは負に帯電している。これらのダングリングボンドに、正の電荷を有するＨ＋が引き寄せられ、ダングリングボンドがＨ＋によって終端されると、電気的に不活性となり、界面トラップが低減される。
　Ｈ２Ｏ雰囲気の場合、高温でＨ２Ｏが分解して生成されたＯＨ－による反応が進む。酸化膜中やＭＯＳ界面には、本来、つまり理想的には酸素がいるべき位置に酸素が存在しない酸素空孔という欠陥が存在する。ゲート絶縁膜５において、特に界面領域であるＭＯＳ界面においては酸素空孔の密度が高い。酸素空孔とは、理想的にはＯ２－が存在して電気的にも安定になるはずが、Ｏ２－が存在せずに空孔になっている欠陥であり、正に帯電することによって電気的に安定となっている。正に帯電している酸素空孔に、負の電荷を有するＯＨ－が引き寄せられ、水素原子が酸素空孔を置換する反応が生じて、図３で示す欠陥を生成する。
　このように、図３で示す欠陥を生成するためには、正に帯電した酸素空孔に負の電荷を有するＯＨ－が引き寄せられる必要があるが、Ｈ２雰囲気の場合、Ｈ＋は正の電荷を有するので、正に帯電した酸素空孔からは引き離される力が働き、酸素空孔を置換するのは難しい。
　次に、Ｈ２ＯとＨ２が混在する雰囲気について説明する。Ｈ２Ｏは上述したように、酸素空孔を置換して図３で示す欠陥を形成し、導電帯端から０．６ｅＶより深いエネルギー準位の界面トラップの生成に寄与する。Ｈ２は、ダングリングボンドを終端して導電帯端から０．２ｅＶ以下の浅いエネルギー準位を有する界面トラップを低減する効果があるが、同時に、Ｈ２Ｏによって形成した図３の欠陥による第１のトラップも低減してしまう。
　図３で示す欠陥は第１のトラップを形成して電子を捕獲し、負に帯電する。そのため、正の電荷を有するＨ＋が引き寄せられ、例えば、図３（ａ）の一点鎖線で示すＳｉの未結合手を終端して電気的に安定な構造となる。また、図３（ｂ）の二点差線で示す結合を解き、未結合手のできたＳｉと結合して電気的に安定な構造となる。つまり、図３の珪素と水素の結合を含む欠陥１０により形成された第１のトラップを電気的に不活性とする。
　このように、燃焼反応時にＨ２ガスが燃焼しきれず、再酸化処理行程中にＨ２ガスが存在すると、Ｈ２Ｏによって形成した閾値電圧を高くするための第１のトラップを、Ｈ２が低減してしまい、閾値電圧向上の効果を抑えてしまう。
　そのため、燃焼反応時には水素ガスを完全燃焼させることが望まれる。水素ガスを完全燃焼させれば、再酸化処理工程中にＨ＋によって図３の欠陥、つまり第１のトラップを低減することがなく、ＯＨ－による反応のみによって効果的に閾値電圧を高くすることが出来る。
　一般的に知られている従来の再酸化処理は、チャネル移動度向上のために、界面トラップを全体的に低減する目的で行われていた。そのため、珪素や炭素のダングリングボンドの終端や、界面トラップの不活性化を目的として行われており、本実施の形態のように、深い準位の界面トラップを増加する条件が知られていなかった。従来の再酸化処理によって、閾値電圧が増加する場合があっても、ゲート絶縁膜５中に固定電荷を増やしたことが主要因であり、その場合、生成できる固定電荷の密度はＭＯＳ界面に生成できる界面トラップ密度よりも小さく、また、ゲート絶縁膜５の絶縁性などの観点から固定電荷を増加させることに限界があった。また、ゲート絶縁膜５中の固定電荷は、珪素と結合していない単一で存在するＨやＯＨが存在する場合も多く、電極プロセスなどで行われる１０００℃以下の熱処理によってゲート絶縁膜５中から放出されて、閾値電圧が変動してしまうこともあった。したがって、閾値電圧をより効果的に、安定的に向上することが望まれていた。
　本実施の形態では、Ｈ２／Ｏ２流量比を最適化したことによって、多くの酸素空孔が存在するＭＯＳ界面に図３で示すような欠陥を効率的に生成することができ、チャネル移動度の低下を抑制しながら閾値電圧を効果的に高くすることが出来る。また、本実施の形態で得られた閾値電圧は、珪素と水素の結合を含む欠陥１０が熱に対して安定であるため、電極プロセスなどで行われる熱処理に対する安定性も得られる。
　図１２に、本実施の形態における最酸化処理を施したゲート絶縁膜５の、昇温脱離ガス分析（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）結果を示す。室温から１１００℃まで昇温し、ゲート絶縁膜５から脱離する水素の検出量を評価した。
　図１２において、測定系から検出されるバックグラウンドを点線（ａ）で示す。実線（ｂ）で示す本実施の形態に係る炭化珪素半導体装置のゲート絶縁膜５の測定結果が、バックグラウンドから検出される１０００℃付近での水素以外に、水素が検出されていないことが分かる。これは、水素が単一原子で存在したり、結合の弱い状態で存在したりしているのでなく、図３のような、珪素に結合した安定的な結合状態で存在していることを示している。
　尚、再酸化処理中には、Ｈ２ＯガスはＮ２やＡｒなどの不活性ガスによって希釈されていても良い。
　本実施の形態では、上述の範囲内で再酸化処理温度や再酸化処理時間を変えることによって、チャネル移動度をほぼ一定の値に保持したまま、閾値電圧を所定の範囲内で制御することが出来る。
　再酸化処理温度を６００℃から９００℃として、界面トラップ密度のエネルギー準位依存性を求めた。エネルギー準位が０．１ｅＶの深さのＤｉｔを基準値Ｄｉｔ１［ｃｍ－２ｅＶ－１］とし、エネルギー準位が０．２ｅＶのときのＤｉｔとＤｉｔ１との差をＤｉｔ２［ｃｍ－２ｅＶ－１］とし、エネルギー準位が０．８ｅＶのときのＤｉｔとＤｉｔ１との差をＤｉｔ８［ｃｍ－２ｅＶ－１］とすると、比率Ｒは数２で得られる。
Figure JPOXMLDOC01-appb-M000003
　図１３に、０．２ｅＶと０．８ｅＶの界面トラップ密度から求めた比率Ｒの、再酸化処理温度依存性を示す。図中、点線は再酸化を行わない、従来例を示す。
　図１３において、比率Ｒは、再酸化を行わない場合には０．７１であるのに対し、再酸化を６００℃で行うと０．６７であり、再酸化温度を高くするほど比率Ｒが線形的に小さくなり、再酸化温度が９００℃の場合の比率Ｒは０．５４であった。図１４に、図１３に対応するＭＯＳＦＥＴの閾値電圧を示す。図１４において、再酸化を行わない場合は閾値電圧が１．３Vであったのに対し、再酸化を６００℃で行うと２．３Ｖと閾値電圧は高くなり、さらに再酸化処理の温度を高くするにつれて閾値電圧が向上している。
　閾値電圧が２Ｖ未満の場合、高温動作や閾値電圧の経時的な変化などによってノーマリー・オン特性となる場合があり、半導体装置の周辺回路でノーマリー・オン特性の対策を施すなどの必要が生じる。本実施の形態では、比率Ｒを０．５４から０．６７にすることによって、高温でも確実にノーマリー・オフ特性が得られる２Ｖ以上の閾値電圧が得ることができた。尚、比率Ｒを０．５４より小さくすると、０．２ｅＶより浅いエネルギー準位の界面トラップが増えることになるので、チャネル移動度の低下につながり、望ましくない。
　再酸化処理終了後、Ｎ２やＡｒなどの不活性ガス雰囲気で降温することにより、ゲート絶縁膜５中に残存する、珪素と結合せず単一原子で存在していた格子間水素原子が放出しやすくなる。格子間水素原子は、ゲート絶縁膜５である酸化膜中を容易に移動でき、可動イオンなどになり得るため、放出されることによって酸化膜の信頼性が向上する。
　図１５は、本実施の形態に係る炭化珪素半導体装置の製造方法において、ゲート電極６完成までを説明するための断面図である。ゲート絶縁膜５上にゲート電極６を成膜し、パターニングする。ゲート電極６は、一対のベース領域３およびソース領域４が両端部に位置し、ベース領域３間に露出したドリフト層２が中央に位置するような形状にパターニングされる。
　さらに、各ソース領域４上のゲート絶縁膜５の残余の部分はリソグラフィ技術およびエッチング技術によって除去された後、ソース領域４が表面に露出した部位にソース電極７を成膜およびパターニングする。炭化珪素基板１の第２の主面である裏面側にドレイン電極８を形成すると、図１に示すような本実施の形態に係る炭化珪素半導体装置が完成する。
　本実施の形態に係る炭化珪素半導体装置によれば、チャネル移動度を低減させることなく、閾値電圧を高くすることができ、チャネル移動度と閾値電圧のトレードオフ関係を改善することが出来る。
　再酸化処理における熱処理温度を変えて、ＭＯＳ界面における界面トラップ密度のエネルギー準位依存性を評価した。図１６に、本実施の形態に係る炭化珪素半導体装置において、再酸化処理における温度条件を変化させた場合のＭＯＳ界面における界面トラップ密度のエネルギー準位依存性を示す。図１６中、白三角のプロットは本実施の形態を用いない従来の場合を示す。図１６から最小二乗法を用いて数１における係数Ｘを求めた結果を図１７に示す。図１７は、係数Ｘの再酸化処理温度依存性である。図１７において、再酸化温度が６００℃以上９５０℃以下の範囲で、係数Ｘは０．０９以上０．１４以下であった。また、図１６において、エネルギー準位が０．８ｅＶの深さのＤｉｔは、従来は６×１０１０ｃｍ－２ｅＶ－１であったが、本実施の形態では１×１０１１ｃｍ－２ｅＶ－１以上であると求められた。
　つまり、本実施の形態を用いれば、係数Ｘを大きくできるので、浅い準位の界面トラップ密度の増加を抑制しながら、０．６ｅＶより深いエネルギー準位の界面トラップ密度を増加させることができ、０．８ｅＶの深さのＤｉｔを１×１０１１ｃｍ－２ｅＶ－１以上とすることができる。このような界面トラップのエネルギー準位分布によって、閾値電圧が高く、かつチャネル移動度の高いＭＯＳＦＥＴを実現することが可能となる。
　図１８に、本実施の形態に係る炭化珪素半導体装置における係数Ｘと閾値電圧との関係を示す。本実施の形態を用いない従来例の場合、すなわち、最酸化処理を行わずに珪素と水素の結合を含む欠陥１０を有しない場合、図５において係数Ｘは０．０８であると求められたことは上述のとおりである。このとき、閾値電圧は１．７Ｖであった。図１８において、係数Ｘが０．０９以上で閾値電圧Ｖｔｈが徐々に向上していることが分かる。つまり、閾値電圧を向上するためには係数Ｘが０．０９以上である必要がある。
　係数Ｘが０．０９の場合、閾値電圧は２．０１Ｖであった。さらに、係数Ｘが大きくなるにつれて閾値電圧は向上することが分かる。係数Ｘが０．１４より大きいと、上述したように、導電帯端からの深さが０．２ｅＶより浅いエネルギー準位の界面トラップの増加も大きくなるので、閾値電圧２Ｖを実現し、チャネル移動度の減少を抑制するためには、係数Ｘは０．０９以上０．１４であることが望ましい。
　図１９に、本実施の形態に係る炭化珪素半導体装置のチャネル移動度μｃｈと閾値電圧Ｖｔｈとの関係を示す。本実施の形態を用いた場合を黒丸で、本実施の形態を用いない従来例を白丸で示している。半導体装置の特性としては、低オン抵抗、つまり高チャネル移動度かつ高閾値電圧が実現されることが望ましい。図１９のように、従来、高チャネル移動度を実現しようとすると閾値電圧が低下し、高閾値電圧を実現しようとするとチャネル移動度が低下してしまうようなトレードオフ関係があった。すなわち、チャネル移動度としきい値電圧は図１６では一点差線の曲線上にプロットされるトレードオフ曲線から外れた特性を得ることが困難であった。尚、ウェル領域３の濃度を変えることによって、異なるチャネル移動度が得られる。つまり、図１９の白丸のデータは、ウェル領域３の濃度を変更することによって一点鎖線上のデータが得られた。
　本実施の形態を用いた場合、高閾値電圧化が可能であるので、図１６において、一点差線の曲線を点線で示す曲線のように高閾値電圧側にシフトさせることができる。
　図１６において、３３ｃｍ２／Ｖｓのチャネル移動度μｃｈを実現しようとすると、従来では閾値電圧Ｖｔｈが０．５Ｖであり、周辺回路でノーマリー・オン特性の対策を行う必要があったが、本実施の形態を用いれば、同程度のチャネル移動度を維持しながら、閾値電圧は３．５Ｖとなり、周辺回路でノーマリー・オン特性の対策が必要ない、ノーマリー・オフ特性が実現できる。
　尚、本実施の形態では、ＭＯＳ界面に存在する界面トラップについて説明したが、図３で示される欠陥がゲート絶縁膜５中に形成されていても良い。図３で示される欠陥がゲート絶縁膜５内に形成された場合にも、電気的に不安定となるためにゲート絶縁膜５内に第２のトラップが形成され、電子が捕獲される。つまり、負に帯電するために、電子を捕獲した第２のトラップは負の固定電荷として働き、閾値電圧を高くする。尚、ゲート絶縁膜５中に形成された場合でも、チャネル移動度には影響を与えない。
　すなわち、ゲート絶縁膜５は、ＭＯＳ界面とゲート絶縁膜５に、珪素と水素の結合を含む欠陥１０によるトラップが形成されれば、閾値電圧をより高くする効果が得られる。
　ここで、珪素と水素の結合を含む欠陥１０は、図３で示される欠陥の構造以外にも存在すると考えられるが、炭化珪素の導電帯端より深いエネルギー準位を有し、界面トラップを形成する欠陥は、導電帯端から０．６ｅＶよりも深いエネルギー準位を有するもののみである。
　図２０に、本実施の形態によるＭＯＳＦＥＴにおいて、ゲート絶縁膜５の電界に対するゲートリーク電流を示す。尚、図２０はゲート絶縁膜５に電圧を印加した際のゲート電流を測定することにより求めた。つまり、横軸は印加したゲート電圧をゲート絶縁膜５の厚さで除して求めた電界である。
　尚、比較例として本実施の形態を用いない場合を白丸で示し、本実施の形態は、再酸化処理を６００℃、７００℃、８００℃とし、再酸化時間はいずれも同じとした。図２０より、本実施の形態を用いるとゲートリーク電流が低減されることが分かる。さらに、再酸化処理の温度が高いほどリーク電流が低減されている。
　再酸化処理の温度が高いほど図３で示す珪素と水素の結合を含む欠陥１０が増加し、第１のトラップが多く形成されるので、閾値電圧が高くなる。閾値電圧が高くなると、印加されたゲート電圧のうち、実際にゲート絶縁膜５に印加される電圧は閾値電圧を減じた電圧分となるので、ゲート絶縁膜５に実際に印加される電圧は、再酸化処理を行うと小さくなり、また、その温度が高いほど小さくなってゲート絶縁膜５の信頼性が向上すると考えられる。
　本実施の形態では、導電帯端から深いエネルギー準位の第１のトラップを形成する欠陥として、珪素と水素の結合を含む欠陥１０について説明したが、水素以外にも、Ｎａ、Ｐ、Ｖ、Ｎ、Ａｓ、Ｋ、Ｌｉなどであってもよい。つまり、ＭＯＳ界面において、導電帯端から浅いエネルギー準位に界面トラップを形成せず、深いエネルギー準位に界面トラップを形成できる欠陥であれば良い。
　本実施の形態では、ウェル領域３の導電型が第２導電型から第１導電型に反転してチャネルが形成される、いわゆる反転型ＭＯＳＦＥＴについて説明したが、ウェル領域３のチャネルが形成される領域に予め第１導電型のチャネル領域を設けた蓄積型ＭＯＳＦＥＴにも本実施の形態は適用出来る。蓄積型ＭＯＳＦＥＴの場合、予めチャネルの導電型が第１導電型であるので閾値電圧が特に低下しやすく、ノーマリー・オフ特性を制御性良く実現することが難しい。そのため、本実施の形態を適用する効果が大きく、閾値電圧を高くすることによってノーマリー・オフ特性が制御性よく得ることができる。
　尚、蓄積型ＭＯＳＦＥＴの第１導電型のチャネル領域は、エピタキシャル成長によって形成されても良いし、イオン注入によって形成されても良い。
　また、本実施の形態では、いわゆるプレーナ型のＭＯＳＦＥＴについて説明したが、トレンチ型のＭＯＳＦＥＴに適用しても同じ効果が得られる。
　また、本実施の形態では、炭化珪素基板１の第１の主面に４°のオフ角が設けられた（０００１）面を用いたが、（１１－２０）面であっても良いし、（０００－１）面であっても良い。さらにオフ角も４°に限定されない。
　本実施の形態では、炭化珪素基板１の第１の主面上に形成されたドリフト層２の表面から炭化珪素基板２の第２の主面である裏面に向けてオン電流を流すいわゆる縦型の半導体装置としたが、ドリフト層２の表面からドリフト層２の表面に横方向にオン電流を流すいわゆる横型の半導体装置であっても良い。
　また、本実施の形態では炭化珪素ＭＯＳＦＥＴを一例として説明したが、その他の半導体装置で炭化珪素上にゲート絶縁膜５が形成されたゲート絶縁型の構造を有する炭化珪素を用いた半導体装置においても本実施の形態を適用すれば、同様な効果がもたらされることは言うまでもない。
実施の形態２．
　図２１は、本実施の形態２に係る炭化珪素半導体装置においてＭＯＳ界面付近を拡大した断面図である。本実施の形態では、ゲート絶縁膜５が、窒素原子を含むことを特徴とする。それ以外については、実施の形態１と同様である。本実施の形態によれば、閾値電圧をより向上することが出来る。
　炭化珪素を用いたＭＯＳＦＥＴの高チャネル移動度化を目的に、ゲート絶縁膜５に一酸化窒素ガス（ＮＯ）または一酸化二窒素ガス（Ｎ２Ｏ）などの窒化ガス雰囲気中で熱処理を行う窒化処理が注目されている。窒化処理によって、ＭＯＳ界面における余剰Ｃに起因する界面トラップが不活性化され、チャネル移動度が向上する。
　本実施の形態では、実施の形態１の図１０におけるゲート絶縁膜５を成膜後、再酸化処理前に窒化炉に図１０の構造を備えた炭化珪素基板１を導入する。窒化炉内の温度を不活性ガス雰囲気中で昇温し、処理温度に到達した時点で、一酸化窒素ガスまたは一酸化二窒素ガス雰囲気に切り替え、これらの窒化ガス雰囲気および処理温度を所定の時間維持することにより、窒化処理を行う。
　この窒化処理用反応炉内における窒化処理中の雰囲気については、窒素、アルゴン、ヘリウムまたはクリプトンなどの不活性ガスで希釈した一酸化窒素ガスまたは一酸化二窒素ガスが用いられてもよく、また一酸化窒素ガスと一酸化二窒素ガスが混在する雰囲気が用いられてもよい。
　窒化処理温度としては、９００℃以上１４５０℃以下であるのが望ましい。これは、９００℃未満の低温では窒化速度が非常に遅く、窒素原子によるＭＯＳ界面の界面トラップの不活性化がほとんど進行しないためである。また、１４５０℃より高い高温条件下では、一酸化窒素ガスまたは一酸化二窒素ガスが分解して生じる酸素による炭化珪素の熱酸化が進行し、新たな界面トラップがＭＯＳ界面に増加するためである。
　尚、窒化処理時間は、１０分～１０時間程度が望ましい。
　窒化処理後、反応炉内の雰囲気を不活性ガス雰囲気に切り替え、取り出し温度まで降温し、この炭化珪素基板１を反応炉外へ取り出す。これにより、窒化処理工程を終了する。
　窒化処理工程終了後、実施の形態１で説明した再酸化処理を行う。
　窒化処理によって、ＭＯＳ界面に存在するＣ＝Ｃなどの浅いエネルギー準位の界面トラップが窒素原子によって不活性化される。この浅い準位の界面トラップ密度の低下によってチャネル移動度は向上するが、閾値電圧も低下してしまい、ノーマリー・オン特性になりやすい。
　実施の形態１で説明した珪素と水素の結合を含む欠陥１０により形成される第１のトラップによって、窒化処理を行なってもノーマリー・オフ特性を実現することが可能となる。
　窒化処理は、９００℃以上１４５０℃以下と比較的高温で実施される。高温の熱処理ではゲート絶縁膜５から酸素原子が脱離し、酸素空孔が生成されやすくなる。酸素空孔は正に帯電するので、酸素空孔が増えるとＭＯＳＦＥＴの閾値電圧は低下する。つまり、窒化処理を行うと閾値電圧は低下する。
　図２２に、本実施の形態を用いた場合のチャネル移動度と閾値電圧の関係を模式的に示す。図中、一点鎖線が従来の再酸化処理及び窒化処理を行わない場合を示し、一点差線で示される従来例に再酸化処理のみを行った場合を点線で示す。点線は、実施の形態１に相当し、従来例に比べて高閾値電圧化が実現できる。
　図中、一点差線で示す従来例に窒化処理のみを行った場合を実線で、窒化処理と再酸化処理の双方を実施した場合を二点差線で示す。一点差線と実線を比較すると、実線は窒化処理することによって高チャネル移動度、低閾値電圧側にシフトする。界面トラップの低減効果に加え、正に帯電した酸素空孔が増えるためである。
　窒化処理後、再酸化処理を行った二点差線では酸素空孔が増えた分、図３で示す珪素と水素の結合を含む欠陥１０がより多く形成される。つまり、第１のトラップや、ゲート絶縁膜５中の負の固定電荷がより多く生成されるため、閾値電圧の増加分を大きくすることができ、より高いチャネル移動度において高い閾値電圧を実現することが可能となる。
　また、窒化処理を行うと、ゲート絶縁膜５中にも窒素原子が過剰に存在し、正に帯電して正の固定電荷となり、閾値電圧の低下につながる。再酸化処理工程では、このような窒素原子とＯＨ－が反応し、ＮＯとなってゲート絶縁膜５の外に脱離する効果が得られ、窒化処理によって増加した正の固定電荷を低減し、高閾値電圧化の実現に寄与する。
　尚、本発明の実施の形態２では本発明の実施の形態１と相違する部分について説明し、同一または対応する部分についての説明は省略した。
　１　炭化珪素基板、２　ドリフト層、３　ベース領域、４　ソース領域、５　ゲート絶縁膜、６　ゲート電極、７　ソース電極、８　ドレイン電極、１０　珪素と水素の結合を含む欠陥。

Claims (11)

  1. 　炭化珪素基板の表面上に形成された第１導電型のドリフト層と、
    　前記ドリフト層の表層部に、互いに間隔をあけて形成された複数の第２導電型のウェル領域と、
    　前記ウェル領域の表層部の一部に形成された第１導電型のソース領域と、
    　前記ウェル領域と前記ソース領域の表面に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜の表面に、前記ソース領域の端部と前記ウェル領域とに対向するように形成されたゲート電極と、
    　を備え、
    　前記ゲート絶縁膜と前記ウェル領域との界面領域に形成された界面トラップの密度をＤｉｔ［ｃｍ－２ｅＶ－１］、炭化珪素の導電帯のエネルギー準位Ｅｃからの深さである前記界面トラップのエネルギー準位を（Ｅｃ－Ｅ）［ｅＶ］、前記界面トラップのエネルギー準位が∞［ｅＶ］において前記界面トラップの密度Ｄｉｔが漸近する値を係数Ａ［ｃｍ－２ｅＶ－１］、係数Ｂ［ｃｍ－２ｅＶ－１］を前記界面トラップのエネルギー準位が０［ｅＶ］のときに前記界面トラップの密度Ｄｉｔが（Ａ＋Ｂ）［ｃｍ－２ｅＶ－１］と等しくなる値とし、さらに、Ｘ［ｅＶ］を係数とすると、数１において、前記界面トラップのエネルギー準位が０．１ｅＶ以上０．４ｅＶ以下の範囲内での前記係数Ｘ［ｅＶ］が、０．０９ｅＶ以上０．１５ｅＶ以下であること、
    　を特徴とする炭化珪素半導体装置。
    Figure JPOXMLDOC01-appb-M000004
  2. 　前記ゲート絶縁膜は、前記ウェル領域との界面領域において、珪素と水素の結合を含む欠陥を有し、
    　前記界面トラップは、前記欠陥によって形成される炭化珪素の導電帯端より深いエネルギー準位をもつ第１のトラップを含むこと、
    　を特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 　前記界面トラップのエネルギー準位が０．１ｅＶのときの前記界面トラップの密度を基準値Ｄｉｔ１［ｃｍ－２ｅＶ－１］とし、前記界面トラップのエネルギー準位が０．２ｅＶのときの前記界面トラップの密度とＤｉｔ１［ｃｍ－２ｅＶ－１］との差をＤｉｔ２［ｃｍ－２ｅＶ－１］とし、前記界面トラップのエネルギー準位が０．８ｅＶのときの前記界面トラップの密度とＤｉｔ１［ｃｍ－２ｅＶ－１］との差をＤｉｔ８［ｃｍ－２ｅＶ－１］、Ｄｉｔ２［ｃｍ－２ｅＶ－１］とＤｉｔ８［ｃｍ－２ｅＶ－１］との比を比率Ｒとすると、数２において、比率Ｒが０．５４以上０．６７以下であること、
    　を特徴とする請求項１又は２に記載の炭化珪素半導体装置。
    Figure JPOXMLDOC01-appb-M000005
  4. 　炭化珪素基板の表面上に形成された第１導電型のドリフト層と、
    　前記ドリフト層の表層部に、互いに間隔をあけて形成された複数の第２導電型のウェル領域と、
    　前記ウェル領域の表層部の一部に形成された第１導電型のソース領域と、
    　前記ウェル領域と前記ソース領域の表面に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜の表面に、前記ソース領域の端部と前記ウェル領域とに対向するように形成されたゲート電極と、
    　を備え、
    　前記ゲート絶縁膜は、前記ウェル領域との界面領域において、炭化珪素の導電帯端より深いエネルギー準位をもつ第１のトラップを形成し、珪素と水素の結合を含む欠陥を有すること、
    　を特徴とする炭化珪素半導体装置。
  5. 　前記第１のトラップは、炭化珪素の導電帯端から０．６ｅＶ以上１．５ｅＶ以下の深さにエネルギー準位を有すること、
    　を特徴とする請求項１乃至４のいずれか１項に記載の炭化珪素半導体装置。
  6. 　前記ゲート絶縁膜は、第２のトラップを形成し、珪素と水素の結合を含む欠陥をさらに有すること、
    　を特徴とする請求項１乃至５のいずれか１項に記載の炭化珪素半導体装置。
  7. 　前記ゲート絶縁膜は、前記ウェル領域との界面領域に窒素原子を含有すること
    　を特徴とする請求項１乃至６のいずれか１項に記載の炭化珪素半導体装置。
  8. 　前記ゲート絶縁膜は、ＳｉＯ２膜であること
    　を特徴とする請求項１乃至７のいずれか１項に記載の炭化珪素半導体装置。
  9. 　前記ウェル領域は、チャネルが形成される領域に第１導電型のチャネル領域を備えたこと
    　を特徴とする請求項１乃至８のいずれか１項に記載の炭化珪素半導体装置。
  10. 　炭化珪素基板の表面上に第１導電型のドリフト層を形成する工程と、
    　前記ドリフト層の表層部に、互いに間隔をあけて複数の第２導電型のウェル領域を形成する工程と、
    　前記ウェル領域の表層部の一部に第１導電型のソース領域を形成する工程と、
    　前記ウェル領域と前記ソース領域の表面にゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜を、Ｈ２／Ｏ２流量比が０．７以上１．９以下で燃焼反応させた水蒸気雰囲気中、６００℃以上９５０℃以下で熱処理する工程と、
    　前記ゲート絶縁膜の表面に、前記ソース領域の端部と前記ウェル領域とに対向するようにゲート電極を形成する工程と、
    　を備えた炭化珪素半導体装置の製造方法。
  11. 　前記ゲート絶縁膜を形成する工程の後、前記熱処理する工程の前に、前記ゲート絶縁膜を窒化ガス雰囲気中、９００℃以上１４５０℃以下で窒化処理する工程を備えたこと
    　を特徴とする請求項１０に記載の炭化珪素半導体装置の製造方法。
PCT/JP2014/001262 2013-07-31 2014-03-07 炭化珪素半導体装置及びその製造方法 WO2015015672A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE112014003518.1T DE112014003518T5 (de) 2013-07-31 2014-03-07 Siliciumcarbid-Halbleitervorrichtung und Verfahren zum Herstellen derselben
JP2015501252A JP5800107B2 (ja) 2013-07-31 2014-03-07 炭化珪素半導体装置
CN201480042898.7A CN105431947B (zh) 2013-07-31 2014-03-07 碳化硅半导体装置
US14/908,411 US10002931B2 (en) 2013-07-31 2014-03-07 Silicon carbide semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013159292 2013-07-31
JP2013-159292 2013-07-31

Publications (1)

Publication Number Publication Date
WO2015015672A1 true WO2015015672A1 (ja) 2015-02-05

Family

ID=52431238

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/001262 WO2015015672A1 (ja) 2013-07-31 2014-03-07 炭化珪素半導体装置及びその製造方法

Country Status (5)

Country Link
US (1) US10002931B2 (ja)
JP (1) JP5800107B2 (ja)
CN (1) CN105431947B (ja)
DE (1) DE112014003518T5 (ja)
WO (1) WO2015015672A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019050294A (ja) * 2017-09-11 2019-03-28 株式会社豊田中央研究所 炭化珪素半導体装置
JP2020047666A (ja) * 2018-09-14 2020-03-26 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2020061475A (ja) * 2018-10-11 2020-04-16 株式会社豊田中央研究所 炭化珪素半導体装置とその製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016124968B4 (de) 2016-12-20 2024-01-18 Infineon Technologies Ag Ausbilden von Siliziumoxidschichten durch Oxidation mit Radikalen
US11282950B2 (en) * 2017-05-31 2022-03-22 Mitsubishi Electric Corporation Method for manufacturing semiconductor device
DE212019000027U1 (de) 2018-01-17 2019-10-18 Rohm Co., Ltd. Halbleitervorrichtung
CN114551576B (zh) * 2022-04-26 2022-07-01 成都蓉矽半导体有限公司 一种高抗浪涌电流能力的栅控二极管

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1131691A (ja) * 1997-05-14 1999-02-02 Fuji Electric Co Ltd 炭化けい素半導体装置の熱酸化膜形成方法
JP2005039138A (ja) * 2003-07-18 2005-02-10 Nippon Telegr & Teleph Corp <Ntt> 不揮発性半導体記憶装置
JP2005277253A (ja) * 2004-03-26 2005-10-06 National Institute Of Advanced Industrial & Technology 半導体装置の作製方法及び水素処理装置
JP2006269641A (ja) * 2005-03-23 2006-10-05 National Institute Of Advanced Industrial & Technology 半導体装置及びその製造方法
JP2011091186A (ja) * 2009-10-22 2011-05-06 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP2011176158A (ja) * 2010-02-25 2011-09-08 Mitsubishi Electric Corp 半導体装置の製造方法
WO2011118101A1 (ja) * 2010-03-23 2011-09-29 住友電気工業株式会社 半導体装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3211874B2 (ja) * 1997-10-29 2001-09-25 サンケン電気株式会社 半導体装置の製造方法
DE10394372B4 (de) * 2002-06-28 2011-07-28 National Institute Of Advanced Industrial Science And Technology Verfahren zur Herstellung einer Halbleitervorrichtung
KR100965968B1 (ko) * 2005-10-19 2010-06-24 미쓰비시덴키 가부시키가이샤 Ｍｏｓｆｅｔ 및 ｍｏｓｆｅｔ의 제조 방법
JP5157843B2 (ja) * 2007-12-04 2013-03-06 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
EP2515336B1 (en) 2009-12-16 2016-03-02 National University Corporation Nara Institute of Science and Technology Sic semiconductor element manufacturing method

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1131691A (ja) * 1997-05-14 1999-02-02 Fuji Electric Co Ltd 炭化けい素半導体装置の熱酸化膜形成方法
JP2005039138A (ja) * 2003-07-18 2005-02-10 Nippon Telegr & Teleph Corp <Ntt> 不揮発性半導体記憶装置
JP2005277253A (ja) * 2004-03-26 2005-10-06 National Institute Of Advanced Industrial & Technology 半導体装置の作製方法及び水素処理装置
JP2006269641A (ja) * 2005-03-23 2006-10-05 National Institute Of Advanced Industrial & Technology 半導体装置及びその製造方法
JP2011091186A (ja) * 2009-10-22 2011-05-06 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP2011176158A (ja) * 2010-02-25 2011-09-08 Mitsubishi Electric Corp 半導体装置の製造方法
WO2011118101A1 (ja) * 2010-03-23 2011-09-29 住友電気工業株式会社 半導体装置およびその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
K. FUKUDA ET AL.: "Effect of oxidation method and post-oxidation annealing on interface properties of metal-oxide- semiconductor structures formed on n-type 4H-SiC C(000-1) face", APPLIED PHYSICS LETTERS, vol. 77, 2000, pages 866, XP012027220, DOI: doi:10.1063/1.1306649 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019050294A (ja) * 2017-09-11 2019-03-28 株式会社豊田中央研究所 炭化珪素半導体装置
JP2020047666A (ja) * 2018-09-14 2020-03-26 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7072148B2 (ja) 2018-09-14 2022-05-20 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2020061475A (ja) * 2018-10-11 2020-04-16 株式会社豊田中央研究所 炭化珪素半導体装置とその製造方法
JP7082558B2 (ja) 2018-10-11 2022-06-08 株式会社豊田中央研究所 炭化珪素半導体装置とその製造方法

Also Published As

Publication number Publication date
CN105431947A (zh) 2016-03-23
US20160190261A1 (en) 2016-06-30
DE112014003518T5 (de) 2016-04-14
CN105431947B (zh) 2018-10-02
JP5800107B2 (ja) 2015-10-28
US10002931B2 (en) 2018-06-19
JPWO2015015672A1 (ja) 2017-03-02

Similar Documents

Publication Publication Date Title
JP5800107B2 (ja) 炭化珪素半導体装置
JP5306193B2 (ja) ｐ型チャネルを含む炭化シリコンスイッチングデバイスおよびその形成方法
JP5608840B1 (ja) 炭化珪素半導体装置およびその製造方法
JP5369464B2 (ja) 炭化珪素ｍｏｓ型半導体装置
US7829402B2 (en) MOSFET devices and methods of making
JP6052911B2 (ja) セシウムイオンで酸化物界面を処理することによって高チャネル移動度を有するＳｉＣ ＭＯＳＦＥＴの形成
US9755064B2 (en) Semiconductor device and method for manufacturing the same
CN106716609B (zh) 碳化硅半导体装置
JP2011082454A (ja) 絶縁膜構造体及びこれを用いた半導体装置
US20150044840A1 (en) Method for producing silicon carbide semiconductor device
JP5982471B2 (ja) 電界効果型炭化珪素トランジスタ
JP6945585B2 (ja) ワイドバンドギャップ半導体デバイスおよびワイドバンドギャップ半導体デバイスを形成する方法
US9478616B2 (en) Semiconductor device having high performance channel
JPWO2012131898A1 (ja) 炭化珪素半導体装置
JP6068042B2 (ja) 炭化珪素半導体装置およびその製造方法
US9373713B2 (en) Silicon carbide semiconductor device and method of manufacture thereof
JP2012038919A (ja) 炭化珪素半導体装置の製造方法
JP4016928B2 (ja) 炭化珪素半導体装置の製造方法
JP2013247141A (ja) 炭化珪素半導体装置の製造方法
JP2018056352A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP5687220B2 (ja) 炭化珪素半導体装置の製造方法
JP2005223003A (ja) 炭化珪素半導体装置の製造方法
JPWO2013145022A1 (ja) 炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201480042898.7

Country of ref document: CN

ENP Entry into the national phase

Ref document number: 2015501252

Country of ref document: JP

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14831955

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 14908411

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 112014003518

Country of ref document: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14831955

Country of ref document: EP

Kind code of ref document: A1