CN105431947A - 碳化硅半导体装置及其制造方法 - Google Patents

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Abstract

提供一种能够有效地提高阈值电压的碳化硅半导体装置及其制造方法。具备：第1导电类型的漂移层(2)，形成于碳化硅基板(1)上；多个第2导电类型的阱区域(3)，相互隔开间隔地形成于漂移层(2)的表层部；第1导电类型的源极区域(4)，形成于阱区域(3)的表层部的一部分；栅极绝缘膜(5)，形成于阱区域(3)和源极区域(4)的表面的一部分；以及栅电极(6)，以与源极区域(4)的端部和阱区域(3)对置的方式形成于栅极绝缘膜(5)的表面。进而，栅极绝缘膜(5)在与阱区域(3)的界面区域中，形成具有比碳化硅的导带边缘更深的能级的第1陷阱，具有包括硅和氢的键合的缺陷部(10)。

Description

碳化硅半导体装置及其制造方法
技术领域
本发明涉及碳化硅半导体装置及其制造方法。
背景技术
碳化硅(SiC)被期待作为能够实现高耐压/低损失的半导体装置的下一代的半导体材料。在使用碳化硅的半导体装置中，特别期待的是能够进行开关动作的MOSFET(Metal-Oxide-SemiconductorFieldEffectTransistor，金属氧化物半导体场效应晶体管)、IGBT(InsulatedGateBipolarTransistor，绝缘栅双极型晶体管)等栅极绝缘型的半导体装置。这些栅极绝缘型的半导体装置期望是在对栅极未施加电压时不流过电流的所谓常关型的特性。
为了用作具有常关型的特性的半导体装置，作为导通电流开始流过的栅极电压的阈值电压(Vth)需要高到一定程度。例如，一般地产品化的使用硅(Si)的IGBT的典型的阈值电压是5V，如果考虑误动作、高温下的动作，则像这样阈值电压需要高到至少几V以上。
阈值电压受栅极绝缘膜中的固定电荷、碳化硅和栅极绝缘膜的所谓MOS界面的界面陷阱影响较大。已知在使用碳化硅的情况下，相比于以往一般被用作半导体装置的材料的硅(Si)的情况，在MOS界面产生更多的界面陷阱，MOS界面的品质低。
在导通动作时形成沟道的MOS界面处，如果从碳化硅的导带边缘起比0.2eV的深度更浅的能级的界面陷阱多，则由于沟道电导(沟道迁移率)的降低而导致导通电阻、即导通损失增大，所以用于减少界面陷阱的开发蓬勃发展。例如，公开了通过氢(H2)气中的热处理(氢退火)、一氧化氮(NO)气体或者一氧化二氮(N2O)气体中的热处理(氮化退火)、三氯氧磷(POCl3)气体中的热处理(POCl3退火)来减少MOS界面的界面陷阱并且提高沟道迁移率的方法(参照例如专利文献1)。
专利文献1：国际公开第2011-074237号公报
发明内容
如果减少MOS界面的界面陷阱，则沟道迁移率提高，但同时阈值电压降低。即，在沟道迁移率的提高和阈值电压的提高之间有折衷的关系，如果将阈值电压维持得较高，则沟道迁移率变低，如果提高沟道迁移率，则阈值电压变低，而成为常开特性。即，存在如果为了提高沟道迁移率而减少界面陷阱，则阈值电压降低而难以得到常关特性这样的问题。
本发明是为了解决上述那样的问题而完成的，其目的在于提供一种能够改善沟道迁移率和阈值电压的折衷关系来实现常关特性的碳化硅半导体装置。
本发明提供一种碳化硅半导体装置，其特征在于，具备：第1导电类型的漂移层，形成于碳化硅基板的表面上；多个第2导电类型的阱区域，相互隔开间隔地形成于漂移层的表层部；第1导电类型的源极区域，形成于阱区域的表层部的一部分；栅极绝缘膜，形成于阱区域和源极区域的表面；以及栅电极，以与源极区域的端部和阱区域对置的方式形成于栅极绝缘膜的表面，如果将在栅极绝缘膜和阱区域的界面区域中形成的界面陷阱的密度设为Dit[cm-2eV-1]，将作为从碳化硅的导带的能级Ec起的深度的界面陷阱的能级设为(Ec-E)[eV]，将在界面陷阱的能级是∞[eV]处界面陷阱的密度Dit逐渐接近的值设为系数A[cm-2eV-1]，将系数B[cm-2eV-1]设为在界面陷阱的能级是0[eV]时界面陷阱的密度Dit与(A+B)[cm- 2eV-1]相等的值，进而，将X[eV]设为系数，则在式1中，界面陷阱的能级是0.1eV以上且0.4eV以下的范围内的系数X[eV]是0.09eV以上且0.15eV以下，
[式1]
D i t ( E ) = A + B exp ( - E c - E X ) . 。
根据本发明的碳化硅半导体装置，能够在抑制沟道迁移率的降低的同时有效地提高阈值电压。即，能够改善沟道迁移率和阈值电压的折衷关系。
附图说明
图1是示出本发明的实施方式1的碳化硅半导体装置的剖面图。
图2是本发明的实施方式1的碳化硅半导体装置的MOS界面附近的放大图。
图3是示意地示出本发明的实施方式1的碳化硅半导体装置中包含的、包括硅和氢的键合的缺陷部的图。
图4是示出本发明的实施方式1的碳化硅半导体装置的栅极特性的图。
图5是示出本发明的实施方式1的碳化硅半导体装置的MOS界面的界面陷阱密度的能级依赖性的图。
图6是为了评价本发明的实施方式1的碳化硅半导体装置的MOS界面的界面陷阱密度而使用的栅控二极管的剖面示意图。
图7是用于说明在本发明的实施方式1的碳化硅半导体装置中直至形成漂移层为止的制造方法的剖面图。
图8是用于说明在本发明的实施方式1的碳化硅半导体装置中直至形成阱区域为止的制造方法的剖面图。
图9是用于说明在本发明的实施方式1的碳化硅半导体装置中直至形成源极区域为止的制造方法的剖面图。
图10是用于说明在本发明的实施方式1的碳化硅半导体装置中直至形成栅极绝缘膜为止的制造方法的剖面图。
图11示出相对于在本发明的实施方式1的碳化硅半导体装置的制造时进行的再氧化处理工序中使用的H2流量和O2的流量之比的、燃烧反应之后的H2O流量和O2流量之比。
图12是示出本发明的实施方式1的碳化硅半导体装置的栅极绝缘膜的升温脱离气体分析结果的图。
图13是示出本发明的实施方式1的碳化硅半导体装置的比率R的温度依赖性的图。
图14是示出本发明的实施方式1的碳化硅半导体装置的阈值电压的温度依赖性的图。
图15是用于说明在本发明的实施方式1的碳化硅半导体装置中直至形成栅电极为止的制造方法的剖面图。
图16示出在本发明的实施方式1的碳化硅半导体装置中使再氧化处理中的温度变化的情况下的MOS界面的界面陷阱密度的能级依赖性。
图17是在本发明的实施方式1的碳化硅半导体装置中系数X的再氧化处理温度依赖性。
图18示出在本发明的实施方式1的碳化硅半导体装置中系数X和阈值电压的关系。
图19是示出本发明的实施方式1的碳化硅半导体装置的沟道迁移率和阈值电压的关系的图。
图20是示出本发明的实施方式1的碳化硅半导体装置的相对于栅极电压的栅极泄漏电流的图。
图21是将本发明的实施方式2的碳化硅半导体装置的MOS界面附近放大而得到的剖面示意图。
图22是示意地示出本发明的实施方式2的碳化硅半导体装置的沟道迁移率和阈值电压的关系的图。
符号说明
1：碳化硅基板；2：漂移层；3：基极区域；4：源极区域；5：栅极绝缘膜；6：栅电极；7：源电极；8：漏电极；10：包括硅和氢的键合的缺陷部。
具体实施方式
实施方式1.
首先，说明本发明的实施方式1中的碳化硅半导体装置的元件构造。图1是示出本发明的实施方式1的碳化硅半导体装置的剖面图。在本实施方式中，作为碳化硅半导体装置的一个例子，说明n沟道碳化硅MOSFET。
如图1那样，在作为第1导电类型的碳化硅基板1的第1主面的表面上，形成了第1导电类型的漂移层2，在漂移层2的表层部相互隔开间隔地设置了2个第2导电类型的阱区域3。在阱区域3的表层部的一部分形成了第1导电类型的源极区域4，在阱区域3和源极区域4的表面的一部分形成了栅极绝缘膜5。在栅极绝缘膜5的表面，以与源极区域4的端部和阱区域3对置的方式形成了栅电极6。在源极区域4的表面形成了源电极7，在作为碳化硅基板1的第2主面的背面形成了漏电极8。
在本实施方式中，说明将第1导电类型设为n型并且将第2导电类型设为p型的n沟道碳化硅MOSFET，但对于将第1导电类型设为p型并且将第2导电类型设为n型的p沟道MOSFET当然也能够适用。
另外，在本实施方式中，将碳化硅基板1的导电类型设为第1导电类型，但也能够适用于设为第2导电类型的IGBT。
图2示出在图1中用虚线包围而表示的、栅极绝缘膜5与阱区域3的界面区域即MOS界面附近的放大图。
图2是将本实施方式中的碳化硅半导体装置的MOS界面附近放大而得到的示意图。如图2所示，栅极绝缘膜5在栅极绝缘膜5内和与阱区域3的界面区域即MOS界面，具有包括硅和氢的键合的缺陷部10。
图3示出表示包括硅和氢的键合的缺陷部10的键合状态的原子构造的示意图。在图3(a)以及图3(b)中示出的缺陷部中，氢原子置换本来应该存在氧原子(O)的氧空穴。在图中，用虚线包围的区域表示氧空穴。图3(a)是包括与氧空穴邻接的2个硅原子(Si)中的一个和氢原子(H)的键合的缺陷部。
这样，如果氢原子置换氧空穴而与氧原子本来应键合的一个硅原子发生键合，则另一个硅原子的键变成未键合，变成电不稳定的状态。在图中，用单点划线表示硅原子的未键合键。如果存在这样的未键合键，则变成电不稳定，成为具有比碳化硅的导带边缘更深的能级的界面陷阱。在那里，如果带负的电荷，则在包括图3(a)的系统整体中实现稳定的构造。即，为了使包括图3(a)的系统形成电稳定的构造，捕获存在于导带的电子。
图3(b)所示的缺陷部与图3(a)所示的缺陷部同样地是氢原子键合到与氧空穴邻接的2个硅原子中的一个的缺陷部。为了形成电稳定的构造，使氢原子未键合的另一个硅原子与存在于最近的位置的硅原子直接键合。在图中，用双点划线示出该键合键。按双点差线键合的硅原子的一方形成第5根键合键。本来的硅原子的键合键是4根，所以为了形成该第5根的键合键，必须带负的电荷。即，图3(b)所示的构造为了形成电稳定的构造，作为具有比碳化硅的导带边缘更深的能级的界面陷阱发挥作用，捕获存在于导带的电子。
这样，如果氢原子置换氧空穴而形成图3所示的键合状态，则变成电不稳定的状态，成为形成能级的界面陷阱。在图3(a)中，在从碳化硅的导带边缘起的1.1eV的深度处形成能级，在图3(b)中，在0.72eV的深度处形成能级，这些能级比碳化硅的导带边缘更深，所以成为电活性的第1陷阱而捕获电子。
关于表示包括硅和氢的键合的缺陷部10的图3(a)以及图3(b)，希望参照PeterE.Blochl,“First-principlescalculationsofdefectsinoxygen-deficientsilicaexposedtohydrogen”,PhysicalreviewB,Volume62,Number10,1SEPTEMBER2000。
以下，说明由这些包括硅和氢的键合的缺陷部10形成的第1陷阱对阈值电压的提高作出贡献。
图4示出使用本实施方式的MOSFET的栅极特性。用黑圆表示使用本实施方式的具有图3所示的缺陷部的情况下的特性，作为比较例，用白圆表示未使用本实施方式的情况、即未具有包括硅和氢的键合的缺陷部10的现有例。根据图4可知，漏极电流上升的栅极电压、即阈值电压Vth在使用本实施方式的情况下大幅地向正偏移。
可知作为在图4中用虚线包围的区域的、漏极电流上升之后的线性区域的斜率依赖于沟道迁移率，但在使用本实施方式的情况和现有例中大致相等。这样，在使用本实施方式的MOSFET中，能够在抑制沟道迁移率的降低的同时，有效地提高阈值电压。
图5示出使用本实施方式的MOSFET的MOS界面的界面陷阱密度Dit的能级依赖性。用黑圆表示使用本实施方式的具有图3所示的缺陷部的情况下的特性，作为比较例，用白圆表示未使用本实施方式的情况、即未具有包括硅和氢的键合的缺陷部10的现有例。另外，如图5的横轴那样，用从导带边缘Ec起的深度(Ec－E)表示界面陷阱的能级。在图5中，用黑圆表示使用本实施方式的情况下的特性，作为比较例，用白圆表示未使用本实施方式的情况下的特性。
另外，图5的界面陷阱密度的能级分布是根据通过栅控电容器得到的电容－电压特性而计算出的。图6示出在本实施方式中使用的栅控电容器的剖面示意图。通过使对图6的栅极施加电压而求出的电容－电压特性和理论曲线拟合，能够求出图5的Dit的能级依赖性。
关于根据电容－电压特性求出Dit的能级依赖性的方法，希望参照S.M.Sze,“PhysicsofSemiconductorDevices”,2ndEdition,Chapter7。
使用图6的栅控电容器而求出了的界面陷阱是在使MOS界面的p型阱区域反转了的状态下求出的，所以能够通过与实际的MOSFET的动作状态相同的构造来评价。因此，与使用简易的n型电容器来评价的情况不同，在使用栅控电容器而求出的情况下，界面陷阱密度和MOSFET的沟道迁移率、阈值电压的关系是准确的关系。
在图5中，可知在使用本实施方式的情况下，界面陷阱密度增加，特别是从导带边缘(Ec－E＝0eV)起的0.6eV以上的深的能级处的界面陷阱密度增加。该在从导带边缘起的深的能级处相比现有例而增加的界面陷阱相当于第1陷阱。可知在从导带边缘起的能级浅到0～0.2eV时，在使用本实施方式的情况和未使用本实施方式的情况下，界面陷阱密度Dit之差小到约2倍，相对于此，在比0.6eV更深的能级处，有1个数量级左右的差。即，通过对现有例的界面陷阱加上第1陷阱，如图5那样得到本实施方式的界面陷阱的能级分布。
MOS界面处的界面陷阱对MOSFET的沟道迁移率、阈值电压造成大的影响。在使用碳化硅的MOSFET中，相比于使用硅的MOSFET，MOS界面的品质变差，界面陷阱密度非常高，所以沟道迁移率变低。
此处，在例如M.Noborio,J.Suda,T.Kimoto,“EnhancedChannelMobilityin4H-SiCMISFETsbyUtilizingDepositedSiN/SiO2StackGateStructures”,Mater.Sci.Forum,Vols.600-6-3(2009)pp.679-682中，报告了使用碳化硅的MOSFET的沟道迁移率在MOS界面受到存在于从导带边缘起至约0.2eV的深度的界面陷阱密度的大幅影响。
碳化硅与硅不同，在MOS界面、氧化膜中存在C所引起的大量缺陷部，这些缺陷部成为具有从导带边缘起约0.2eV的浅的能级的界面陷阱。例如，C＝C键合的能级是0.14eV。C、Si的悬空键也有些在接近导带边缘的浅的能级处形成界面陷阱。另外，在从导带边缘起直至0.2eV的深度的能级当中，特别是，越是约0.1eV的界面陷阱则对沟道迁移率造成的影响越大。在图5中，可知具有0.1eV的深度的能级的界面陷阱密度在使用本实施方式的情况和未使用本实施方式的现有例中是相同的程度。
通过图3所示的包括硅和氢的键合的缺陷部而形成的第1陷阱具有从碳化硅的导带边缘起比0.6eV更深的能级，所以具有图3所示的缺陷部的MOSFET如图5那样，抑制对沟道迁移率有影响的比0.2eV更浅的能级的界面陷阱的增加，同时增加对沟道迁移率不造成大的影响的第1陷阱，从而仅使比0.6eV更深的能级的界面陷阱特别地增加。
在图5中，在将本实施方式的界面陷阱密度与现有例进行比较时，在图3(a)的缺陷部的1.1eV的深度和图3(b)的缺陷部的0.72eV的深度以外的能级处，界面陷阱密度也增加。其中一个原因在于，图3所示的缺陷部不仅是单一的能级，而且还具有以各个能级为中心而具有一定程度的宽度的能级。例如，在生成这些缺陷部时原子配置发生歪斜，或者生成图3所示的缺陷部一部分变形了的键合的缺陷部，从而还生成具有0.72eV和1.1eV以外的不同的能级的界面陷阱。但是，发生界面陷阱的比例在比0.6eV更浅的能级处逐渐变小。
在图5的对数图中，在将A[cm-2eV-1]、B[cm-2eV-1]、X[eV]作为系数时，用式1拟合在从碳化硅的导带边缘的能级Ec起的深度的能级(Ec－E)[eV]处的界面陷阱密度Dit(E)。
[式1]
D i t ( E ) = A + B exp ( - E c - E X )
此处，在能级(Ec－E)是∞[eV]处界面陷阱的密度Dit逐渐接近的值是系数A[cm- 2eV-1]，系数B[cm-2eV-1]设为能级(Ec－E)是0[eV]的界面陷阱的密度Dit与(A+B)[cm-2eV-1]相等的值，系数X[eV]相当于能级是0.1eV以上且0.4eV以下的深度处的界面陷阱密度的能级分布的斜率。
根据图5，使用式1通过最小二乘法来求出斜率X。在图5的现有例的情况下，系数X被求出为0.08eV。另一方面，在使用本实施方式的用黑圆表示的数据的情况下，根据图5，系数X被求出为0.13eV。在本实施方式的碳化硅半导体装置中，能级深的界面陷阱的存在比率提高，所以能够减小从浅的能级向深的能级的迁移区域的购买，所以能够减小作为斜率的系数X。
即，在本实施方式的碳化硅半导体装置中，能够抑制浅的能级的界面陷阱密度的增加率，以使系数X变大。因此，能够在极力抑制对沟道迁移率造成大的影响的浅的能级的界面陷阱的增加的同时，增加深的能级的界面陷阱。
无论能级如何，阈值电压都依赖于界面陷阱密度，与在MOS界面捕获了电子的量相应地，阈值电压变大。在室温下，在例如从碳化硅的导带边缘起比0.1eV更深的界面陷阱中捕获电子的概率高，所以不论在比0.1eV深的哪个能级处，都是界面陷阱越多则阈值电压越增加。即，即使产生具有从导带边缘起比0.6eV更深的能级的界面陷阱，阈值电压也变高。
即，可以说为了在抑制沟道迁移率的减少的同时提高阈值电压，抑制从导带边缘起比0.2eV更浅的能级的界面陷阱的增加，使相比0.2eV足够深的能级、例如从导带边缘起比0.6eV更深的能级的界面陷阱增加即可。
如图5那样，根据使用本实施方式的具有图3所示的缺陷部的MOSFET，相比于比较例，从导带边缘起比0.2eV更浅的能级的界面陷阱几乎不增加，比0.2eV更深的能级、特别是比0.6eV更深的能级的界面陷阱的增加大，从而如图4中的栅极特性所示，能够在抑制沟道迁移率的降低的同时，大幅提高阈值电压。
这样，诸发明人发现了图3所示的包括硅和氢的键合的缺陷部10能够在抑制产生从导带边缘起比0.2eV更浅的能级的界面陷阱的同时，使比0.6eV更深的能级的界面陷阱大幅增加。
接下来，说明本实施方式1的碳化硅半导体装置的制造方法。
图7是用于说明在本实施方式的碳化硅半导体装置中直至形成漂移层2为止的制造方法的剖面图。
首先，准备作为n型的第1导电类型的碳化硅基板1。接下来，如图7那样，通过外延晶体生长法，在作为碳化硅基板1的第1主面的表面上，形成由碳化硅构成的第1导电类型的漂移层2。在本实施方式中，作为碳化硅基板1，使用4H-SiC，第1主面的面方位设为在<11-20>方向上设置了4°的偏移(off)角而得到的(0001)面。
图8示出用于说明在本实施方式的碳化硅半导体装置中直至形成阱区域3为止的制造方法的剖面图。在漂移层2的表层部中的隔开了规定的间隔的部位，以抗蚀剂为掩模，将杂质进行离子注入，形成一对第2导电类型的阱区域3。图8是去除抗蚀剂之后的剖面图。作为进行离子注入时的p型、即第2导电类型的杂质，可以举出例如硼(B)或者铝(Al)。
图9示出用于说明在本实施方式的碳化硅半导体装置中直至形成源极区域4为止的制造方法的剖面图。在阱区域3的表层部，以抗蚀剂为掩模，将杂质进行离子注入，形成第1导电类型的源极区域4。图9是去除抗蚀剂之后的剖面图。作为离子注入时的n型、即第1导电类型的杂质，可以举出例如磷(P)或者氮(N)。
如果在n型以及p型杂质的离子注入之后，通过热处理装置在高温下对图9所示的构造进行热处理，则注入离子被电激活。
图10示出用于说明在本实施方式的碳化硅半导体装置中直至形成栅极绝缘膜5为止的制造方法的剖面图。如图10那样，在漂移层2的整个表面，作为栅极绝缘膜5，对二氧化硅膜(SiO2膜)进行成膜。作为栅极绝缘膜5的SiO2膜既可以是通过热氧化形成的热氧化膜，也可以是通过CVD(ChemicalVaporDeposition，化学气相沉积)法形成的沉积膜。碳化硅上的SiO2膜的绝缘特性良好，所以能够形成可靠性高的栅极绝缘膜5。
为了对碳化硅进行热氧化而形成SiO2膜，需要1100℃以上的高温。此处，成为沟道迁移率降低的主要原因的、在碳化硅的MOS界面存在的界面陷阱如上所述，已知是C所引起的界面陷阱。该C所引起的界面陷阱被认为是由于在碳化硅的热氧化推进时产生的剩余C而生成的。已知在通过碳化硅的热氧化而形成SiO2膜的情况下，在高温下热氧化被促进而剩余C变多，所以产生大量由C所引起的界面陷阱，引起沟道迁移率的降低。
基于CVD法的沉积膜是使硅供给气体和氧供给气体在900℃以下等温度下反应并在碳化硅上沉积SiO2膜而形成的。在这样的CVD法中，具备图8的构造的碳化硅基板1也在包含氧供给气体的环境中被暴露于一定程度的高温下，所以热氧化被推进。但是，由于能够在800℃以下的低温下形成，所以碳化硅的氧化被抑制而导致界面陷阱的减少。
另外，作为栅极绝缘膜5，既可以使用氧化氮化硅膜、Al2O3、HfO2等，或者也可以使用它们的层叠膜。在形成这些膜时也需要供给氧原子，但由于氧原子，碳化硅的热氧化稍微推进，所以在MOS界面附近也少许形成SiO2膜。但是，沉积Al2O3、HfO2等的温度为500℃以下，能够比基于沉积法的SiO2膜更低，所以能够进一步抑制界面陷阱的产生。
在对栅极绝缘膜5进行成膜之后，针对在图9中得到的碳化硅基板1，在水蒸气环境中实施再氧化处理。通过该再氧化处理，能够在图2以及图3所示的MOS界面，通过包括硅和氢的键合的缺陷部10而生成第1陷阱。
作为水蒸气环境下的再氧化处理工序中的热处理温度，优选为500℃以上且1000℃以下、特别优选为600℃以上且950℃以下。
如果使该工序中的热处理温度大于1000℃，则碳化硅被进一步氧化。即，在再氧化处理中，碳化硅的热氧化被促进，在MOS界面新产生剩余C。其结果，在MOS界面新产生大量的界面陷阱，MOSFET的沟道迁移率显著降低。
另外，如果使热处理温度小于500℃，则无法充分得到再氧化处理的效果。即，无法通过在图2以及图3中说明了的那样的包括硅和氢的键合的缺陷部10来生成第1陷阱。其原因为，后述OH－未充分扩散到栅极绝缘膜5中、MOS界面。另外，该第1陷阱的生成速度依赖于温度，越是高温，则越能够在短时间内生成第1陷阱。
如果将热处理温度设为600℃以上且950℃以下，则能够通过图2以及图3所示的包括硅和氢的键合的缺陷部10来高效地生成第1陷阱，进而，能够抑制再氧化处理中的碳化硅的热氧化的推进。
另外，再氧化处理工序中的热处理时间是10分钟至5小时左右，在本实施例中在30分钟至1小时的期间实施。
在使氧气(O2)和氢气(H2)进行燃烧反应而得到的水蒸气环境中，进行再氧化处理。此时的氢和氧的流量比(H2/O2流量比)为0.7以上且1.9以下。
图11示出相对于H2/O2的流量比的燃烧反应后的H2O/O2比。在燃烧反应中形成了的H2O(水蒸气)对图3所示的在硅和氢之间包括键合的缺陷部10的生成作出贡献。另一方面，在燃烧反应中产生了的O2仅引起碳化硅的氧化。即，O2不生成由包括硅和氢的键合的缺陷部10而产生的第1陷阱，而生成剩余C所引起的界面陷阱。
因此，燃烧反应之后的H2O的流量期望比O2的流量多。H2O相比于O2，化学反应速度更快。其原因为，由于例如氢原子比氧原子更小，所以易于扩散到栅极绝缘膜5、MOS界面。因此，如果相比于O2的流量，H2O的流量更多，则相比O2的热氧化反应，H2O的反应更加被促进，抑制剩余C的产生，能够通过包括硅和氢的键合的缺陷部10生成大量的第1陷阱。通过将本实施方式中的再氧化处理工序的温度限制为600℃以上至950℃以下，除了也具有抑制O2的热氧化反应自身的效果以外，通过使H2O的流量比O2的流量更多，抑制剩余C的产生的效果也几何地变大。
根据图11可知，为了使H2O的流量比O2的流量更多，即为了使H2O/O2比成为1以上，H2/O2比是0.7以上即可。如果H2O/O2比是1以上且热处理温度是600℃以上且950℃以下，则实际上O2所产生的热氧化的影响被抑制到几乎可忽略的程度。
另外，为了在燃烧反应时使氢气完全燃烧，需要使H2/O2比成为1.9以下。如果流量比超过2，则所有氢气(H2)未燃烧完，在热处理环境中除了H2O、O2以外还包含H2。
此处，说明H2和H2O的反应的差异。首先，为了简化，说明100％H2环境中的热处理和100％H2O环境中的热处理。
在H2环境中的情况下，基于在高温下H2分解而生成了的H+的反应推进。此时，由于H+，作为MOS界面的界面陷阱的一种的硅、碳的悬空键成为终端。此处，已知硅、碳的悬空键成为具有从导带边缘起0.2eV以下的浅的能级的界面陷阱。即，悬空键带负电。如果具有正的电荷的H+被吸引到这些悬空键，由于H+而悬空键成为终端，则在电气方面变成惰性，界面陷阱减少。
在H2O环境的情况下，基于在高温下H2O分解而生成了的OH－的反应推进。在氧化膜中、MOS界面，存在在本来应该存在氧的位置、即在理想情况下应该存在氧的位置不存在氧的氧空穴这样的缺陷部。在栅极绝缘膜5中，特别是在作为界面区域的MOS界面，氧空穴的密度高。氧空穴是指在理想情况下应该存在O2－而达到电稳定但不存在O2－而成为空穴的缺陷部，通过带正电而达到电稳定。具有负的电荷的OH－被吸引到带正电的氧空穴，发生氢原子置换氧空穴的反应，生成图3所示的缺陷部。
这样，为了生成图3所示的缺陷部，需要使具有负的电荷的OH－被吸引到带正电的氧空穴，但在H2环境的情况下，H+具有正的电荷，所以从带正电的氧空穴脱离的力发挥作用，难以置换氧空穴。
接下来，说明H2O和H2混合存在的环境。如上所述，H2O置换氧空穴而形成图3所示的缺陷部，对从导带边缘起比0.6eV更深的能级的界面陷阱的生成作出贡献。H2具有使悬空键成为终端而减少具有从导带边缘起0.2eV以下的浅的能级的界面陷阱的效果，但同时，通过H2O形成了的图3的缺陷部所形成的第1陷阱也减少。
图3所示的缺陷部形成第1陷阱而捕获电子，带负电。因此，具有正的电荷的H+被吸引，例如使图3(a)的单点划线所示的Si的未键合键成为终端而形成电稳定的构造。另外，解除图3(b)的双点差线所示的键合，与形成了未键合键的Si键合而形成电稳定的构造。即，使通过图3的包括硅和氢的键合的缺陷部10形成了的第1陷阱在电气方面变成惰性。
这样，如果在燃烧反应时H2气体未燃烧完而在再氧化处理行程中存在H2气体，则H2减少用于提高通过H2O形成了的阈值电压的第1陷阱，抑制阈值电压提高的效果。
因此，在燃烧反应时期望使氢气完全燃烧。如果使氢气完全燃烧，则在再氧化处理工序中，不会由于H+而减少图3的缺陷部、即第1陷阱，能够仅通过基于OH－的反应，有效地提高阈值电压。
以为了提高沟道迁移率而整体地减少界面陷阱为目的而进行一般已知的以往的再氧化处理。因此，以硅、碳的悬空键的终端、界面陷阱的惰性化为目的而进行，尚未知道如本实施方式那样增加深的能级的界面陷阱的条件。即使有时通过以往的再氧化处理而阈值电压增加，在栅极绝缘膜5中增加了固定电荷也是主要原因，在该情况下，可生成的固定电荷的密度比在MOS界面可生成的界面陷阱密度更小，并且，根据栅极绝缘膜5的绝缘性等观点，使固定电荷增加是有限度的。另外，关于栅极绝缘膜5中的固定电荷，存在未与硅键合的单一存在的H、OH的情况也较多，通过在电极工艺等中进行的1000℃以下的热处理而从栅极绝缘膜5中被放出，阈值电压也有时发生变动。因此，期望更有效地、稳定地提高期望阈值电压。
在本实施方式中，通过使H2/O2流量比最佳化，能够在存在大量的氧空穴的MOS界面高效地生成图3所示的缺陷部，能够在抑制沟道迁移率的降低的同时有效地提高阈值电压。另外，关于在本实施方式中得到的阈值电压，由于包括硅和氢的键合的缺陷部10相对于热是稳定的，所以还得到针对在电极工艺等中进行的热处理的稳定性。
图12示出本实施方式中的实施了再氧化处理的栅极绝缘膜5的升温脱离气体分析(ThermalDesorptionSpectroscopy)结果。从室温升温至1100℃，评价了从栅极绝缘膜5脱离的氢的检测量。
在图12中，用虚线(a)表示从测定系统检测的背景(background)。可知实线(b)所示的本实施方式的碳化硅半导体装置的栅极绝缘膜5的测定结果除了从背景检测的1000℃附近处的氢以外，未检测到氢。这表示氢并非以单一原子存在或者以键合弱的状态存在，而是以图3所示的与硅键合了的稳定的键合状态存在。
另外，也可以在再氧化处理中，通过N2、Ar等惰性气体稀释H2O气体。
在本实施方式中，通过在上述范围内变更再氧化处理温度、再氧化处理时间，能够在将沟道迁移率保持为大致恒定的值的状态下，在规定的范围内控制阈值电压。
将再氧化处理温度设成600℃至900℃，求出界面陷阱密度的能级依赖性。如果将能级是0.1eV的深度的Dit设为基准值Dit1[cm-2eV-1]，将能级是0.2eV时的Dit与Dit1之差设为Dit2[cm-2eV-1]，将能级是0.8eV时的Dit与Dit1之差设为Dit8[cm-2eV-1]，则通过式2得到比率R。
[式2]
R = D i t 2 D i t 8
图13示出根据0.2eV和0.8eV的界面陷阱密度求出的比率R的再氧化处理温度依赖性。在图中，虚线表示不进行再氧化的现有例。
在图13中，比率R在不进行再氧化的情况下为0.71，相对于此，如果在600℃下进行再氧化，则为0.67，使再氧化温度越高，则比率R线性地越小，再氧化温度是900℃的情况下的比率R为0.54。图14示出与图13对应的MOSFET的阈值电压。在图14中，在不进行再氧化的情况下，阈值电压是1.3V，相对于此，如果在600℃下进行再氧化，则阈值电压变高成2.3V，进而随着提高再氧化处理的温度，阈值电压提高。
在阈值电压小于2V的情况下，有时通过高温动作、阈值电压的随时间的变化等而成为常开特性，需要用半导体装置的外围电路实施常开特性的对策等。在本实施方式中，通过使比率R从0.54变为0.67，能够得到即使在高温下也可靠地得到常关特性的2V以上的阈值电压。另外，如果使比率R小于0.54，则比0.2eV更浅的能级的界面陷阱增加，所以导致沟道迁移率的降低而不优选。
在再氧化处理结束之后，在N2、Ar等惰性气体环境中降温，从而在栅极绝缘膜5中残存的、不与硅键合而以单一原子存在的晶格间氢原子容易放出。晶格间氢原子能够容易地在作为栅极绝缘膜5的氧化膜中移动，可能成为可动离子等，所以通过被放出而氧化膜的可靠性提高。
图15是用于说明在本实施方式的碳化硅半导体装置的制造方法中直至完成栅电极6为止的剖面图。在栅极绝缘膜5上对栅电极6进行成膜以及图案化。栅电极6被图案化为一对基极区域3以及源极区域4位于两端部、且在基极区域3之间露出了的漂移层2位于中央那样的形状。
进而，针对各源极区域4上的栅极绝缘膜5的残余的部分，在通过光刻技术以及蚀刻技术去除之后，在源极区域4向表面露出了的部位，对源电极7进行成膜以及图案化。如果在作为碳化硅基板1的第2主面的背面侧形成漏电极8，则完成图1所示的本实施方式的碳化硅半导体装置。
根据本实施方式的碳化硅半导体装置，不会使沟道迁移率降低，能够提高阈值电压，能够改善沟道迁移率和阈值电压的折衷关系。
改变再氧化处理中的热处理温度，评价了MOS界面的界面陷阱密度的能级依赖性。图16示出在本实施方式的碳化硅半导体装置中，使再氧化处理中的温度条件变化了的情况下的MOS界面的界面陷阱密度的能级依赖性。在图16中，白三角的标绘点表示未使用本实施方式的以往的情况。图17示出根据图16使用最小二乘法求出式1中的系数X的结果。图17是系数X的再氧化处理温度依赖性。在图17中，再氧化温度是600℃以上且950℃以下的范围，系数X是0.09以上且0.14以下。另外，在图16中，能级是0.8eV的深度的Dit在以往是6×1010cm-2eV-1，但在本实施方式中求出为1×1011cm-2eV-1以上。
即，如果使用本实施方式，则能够增大系数X，所以能够在抑制浅的能级的界面陷阱密度的增加的同时，使比0.6eV更深的能级的界面陷阱密度增加，能够将0.8eV的深度的Dit设为1×1011cm-2eV-1以上。能够通过这样的界面陷阱的能级分布，实现阈值电压高并且沟道迁移率高的MOSFET。
图18示出本实施方式的碳化硅半导体装置中的系数X和阈值电压的关系。在未使用本实施方式的现有例的情况、即不进行再氧化处理而不具有包括硅和氢的键合的缺陷部10的情况下，在图5中系数X被求出为0.08，这在上面已叙述。此时，阈值电压是1.7V。在图18中，可知系数X是0.09以上且阈值电压Vth逐渐地提高。即，为了提高阈值电压，需要使系数X为0.09以上。
在系数X是0.09的情况下，阈值电压是2.01V。进而，可知随着系数X变大，阈值电压提高。如果系数X大于0.14，则如上所述，从导带边缘起的深度比0.2eV更浅的能级的界面陷阱的增加也变大，所以为了实现阈值电压2V来抑制沟道迁移率的减少，期望系数X为0.09以上且0.14。
图19示出本实施方式的碳化硅半导体装置的沟道迁移率μch和阈值电压Vth的关系。用黑圆表示使用本实施方式的情况，用白圆表示未使用本实施方式的现有例。作为半导体装置的特性，期望实现低导通电阻、即高沟道迁移率并且高阈值电压。如图19那样，以往，存在如果想要实现高沟道迁移率则阈值电压降低、如果想要实现高阈值电压则沟道迁移率降低那样的折衷关系。即，沟道迁移率和阈值电压难以得到偏离于在图16中在单点差线的曲线上描绘的折衷曲线的特性。另外，通过变更阱区域3的浓度，得到不同的沟道迁移率。即，关于图19的白圆的数据，通过变更阱区域3的浓度而得到单点划线上的数据。
在使用本实施方式的情况下，能够实现高阈值电压化，所以在图16中，能够使单点差线的曲线如虚线所示的曲线那样向高阈值电压侧移动。
在图16中，如果想要实现33cm2/Vs的沟道迁移率μch，则在以往，阈值电压Vth是0.5V，需要在外围电路中进行常开特性的对策，但如果使用本实施方式，则在维持相同程度的沟道迁移率的同时，阈值电压为3.5V，在外围电路中能够实现无需常开特性的对策的常关特性。
另外，在本实施方式中，说明了在MOS界面存在的界面陷阱，但也可以在栅极绝缘膜5中形成图3所示的缺陷部。即使在图3所示的缺陷部形成于栅极绝缘膜5内的情况下，由于变成电不稳定，所以在栅极绝缘膜5内形成第2陷阱，电子被捕获。即，为了带负电，捕获了电子的第2陷阱作为负的固定电荷发挥作用，提高阈值电压。另外，即使在形成于栅极绝缘膜5中的情况下，也不会对沟道迁移率造成影响。
即，在栅极绝缘膜5中，如果在MOS界面和栅极绝缘膜5处形成包括硅和氢的键合的缺陷部10所导致的陷阱，则得到进一步提高阈值电压的效果。
此处，包括硅和氢的键合的缺陷部10被认为也存在于图3所示的缺陷部的构造以外，但具有比碳化硅的导带边缘更深的能级而形成界面陷阱的缺陷部仅为具有从导带边缘起比0.6eV更深的能级的缺陷部。
图20示出在本实施方式的MOSFET中针对栅极绝缘膜5的电场的栅极泄漏电流。另外，图20是通过测定对栅极绝缘膜5施加了电压时的栅极电流而求出的。即，横轴是将施加了的栅极电压除以栅极绝缘膜5的厚度而求出的电场。
另外，作为比较例，用白圆表示未使用本实施方式的情况，在本实施方式中，将再氧化处理设为600℃、700℃、800℃，将再氧化时间设为均相同。根据图20可知，如果使用本实施方式，则栅极泄漏电流降低。进而，再氧化处理的温度越高，泄漏电流越降低。
再氧化处理的温度越高，图3所示的包括硅和氢的键合的缺陷部10越增加，形成大量的第1陷阱，所以阈值电压变高。如果阈值电压变高，则所施加了的栅极电压中的实际上对栅极绝缘膜5施加的电压成为减去阈值电压而得到的电压量，所以关于对栅极绝缘膜5实际上施加的电压，认为如果进行再氧化处理则变小，并且其温度越高则变得越小，栅极绝缘膜5的可靠性提高。
在本实施方式中，作为形成从导带边缘起的深的能级的第1陷阱的缺陷部，说明了包括硅和氢的键合的缺陷部10，但除了氢以外，也可以是Na、P、V、N、As、K、Li等。即，只要是在MOS界面在从导带边缘起的浅的能级处不形成界面陷阱、在深的能级处能够形成界面陷阱的缺陷部即可。
在本实施方式中，说明了阱区域3的导电类型从第2导电类型反转为第1导电类型而形成沟道的所谓反转型MOSFET，但在形成阱区域3的沟道的区域中预先设置了第1导电类型的沟道区域的蓄积型MOSFET中也能够应用本实施方式。在蓄积型MOSFET的情况下，沟道的导电类型预先是第1导电类型，所以阈值电压特别容易降低，难以控制性优良地实现常关特性。因此，应用本实施方式的效果大，通过提高阈值电压，能够控制性良好地得到常关特性。
另外，蓄积型MOSFET的第1导电类型的沟道区域既可以通过外延生长而形成，也可以通过离子注入而形成。
另外，在本实施方式中，说明了所谓平板型的MOSFET，但即使应用于沟槽型的MOSFET，也得到相同的效果。
另外，在本实施方式中，使用了在碳化硅基板1的第1主面设置了4°的偏移角而得到的(0001)面，但既可以是(11-20)面，也可以是(000-1)面。进而，偏移角也不限于4°。
在本实施方式中，做成从形成于碳化硅基板1的第1主面上的漂移层2的表面朝向作为碳化硅基板2的第2主面的背面流过导通电流的所谓纵向的半导体装置，但也可以是从漂移层2的表面向漂移层2的表面横向地流过导通电流的所谓横向的半导体装置。
另外，在本实施方式中，将碳化硅MOSFET作为一个例子而进行了说明，但在其他半导体装置中的具有在碳化硅上形成了栅极绝缘膜5的栅极绝缘型的构造的使用碳化硅的半导体装置中，只要应用本实施方式，则当然也起到同样的效果。
实施方式2.
图21是在本实施方式2的碳化硅半导体装置中将MOS界面附近放大而得到的剖面图。在本实施方式中，其特征在于，栅极绝缘膜5包括氮原子。关于其以外，与实施方式1相同。根据本实施方式，能够进一步提高阈值电压。
以使用碳化硅的MOSFET的高沟道迁移率化为目的，在一氧化氮气体(NO)或者一氧化二氮气体(N2O)等氮化气体环境中对栅极绝缘膜5进行热处理的氮化处理受到了瞩目。通过氮化处理，MOS界面的剩余C所引起的界面陷阱被惰性化，沟道迁移率提高。
在本实施方式中，在对实施方式1的图10中的栅极绝缘膜5进行成膜之后，在再氧化处理之前，在氮化炉中导入具备图10的构造的碳化硅基板1。使氮化炉内的温度在惰性气体环境中升温，在到达处理温度的时间点，切换为一氧化氮气体或者一氧化二氮气体环境，将这些氮化气体环境以及处理温度维持规定的时间，从而进行氮化处理。
关于该氮化处理用反应炉内的氮化处理中的环境，既可以使用用氮、氩、氦或者氪等惰性气体稀释了的一氧化氮气体或者一氧化二氮气体，并且也可以采用一氧化氮气体和一氧化二氮气体混合存在的环境。
作为氮化处理温度，期望是900℃以上且1450℃以下。其原因为：在小于900℃的低温下，氮化速度非常慢，氮原子所导致的MOS界面的界面陷阱的惰性化几乎不推进。另外，其原因为：在比1450℃更高的高温条件下，一氧化氮气体或者一氧化二氮气体分解而产生的氧所导致的碳化硅的热氧化推进，新的界面陷阱在MOS界面增加。
另外，氮化处理时间期望是10分～10小时左右。
在氮化处理之后，将反应炉内的环境切换为惰性气体环境，降温至取出温度，将该碳化硅基板1取出到反应炉外。由此，结束氮化处理工序。
在氮化处理工序结束之后，进行在实施方式1中说明了的再氧化处理。
通过氮化处理，在MOS界面存在的C＝C等浅的能级的界面陷阱通过氮原子而被惰性化。由于该浅的能级的界面陷阱密度的降低而沟道迁移率提高，但阈值电压也降低，易于成为常开特性。
通过由在实施方式1中说明了的包括硅和氢的键合的缺陷部10形成的第1陷阱，即使进行氮化处理也能够实现常关特性。
在900℃以上且1450℃以下这样的较高的温度下实施氮化处理。在高温的热处理中，氧原子容易从栅极绝缘膜5脱离而生成氧空穴。由于氧空穴带正电，所以如果氧空穴增加，则MOSFET的阈值电压降低。即，如果进行氮化处理，则阈值电压降低。
图22示意地示出使用本实施方式的情况下的沟道迁移率和阈值电压的关系。在图中，单点划线表示以往的不进行再氧化处理以及氮化处理的情况，虚线表示在用单点差线表示的现有例中仅进行了再氧化处理的情况。虚线相当于实施方式1，相比于现有例，能够实现高阈值电压化。
在图中，用实线表示在单点差线所示的现有例中仅进行了氮化处理的情况，用双点差线表示实施了氮化处理和再氧化处理这两者的情况。如果比较单点差线和实线，则实线通过进行氮化处理而向高沟道迁移率、低阈值电压侧移动。其原因为，除了界面陷阱的降低效果以外，带正电的氧空穴增加。
在氮化处理之后进行了再氧化处理的双点差线中，与氧空穴增加了的量对应地，形成更多的图3所示的包括硅和氢的键合的缺陷部10。即，生成更多的第1陷阱、栅极绝缘膜5中的负的固定电荷，所以能够增大阈值电压的增加量，能够在更高的沟道迁移率下实现高的阈值电压。
另外，如果进行氮化处理，则在栅极绝缘膜5中也过剩地存在氮原子，带正电而成为正的固定电荷，导致阈值电压的降低。在再氧化处理工序中，这样的氮原子和OH－发生反应，成为NO而得到向栅极绝缘膜5外脱离的效果，降低通过氮化处理而增加了的正的固定电荷，对高阈值电压化的实现作出贡献。
另外，在本发明的实施方式2中，说明与本发明的实施方式1不同的部分，省略关于相同或者对应的部分的说明。

Claims (11)

1.一种碳化硅半导体装置，其特征在于，具备：
第1导电类型的漂移层，形成于碳化硅基板的表面上；
多个第2导电类型的阱区域，相互隔开间隔地形成于所述漂移层的表层部；
第1导电类型的源极区域，形成于所述阱区域的表层部的一部分；
栅极绝缘膜，形成于所述阱区域和所述源极区域的表面；以及
栅电极，以与所述源极区域的端部和所述阱区域对置的方式形成于所述栅极绝缘膜的表面，
如果将在所述栅极绝缘膜和所述阱区域的界面区域中形成的界面陷阱的密度设为Dit[cm-2eV-1]，将作为从碳化硅的导带的能级Ec起的深度的所述界面陷阱的能级设为(Ec-E)[eV]，将在所述界面陷阱的能级是∞[eV]处所述界面陷阱的密度Dit逐渐接近的值设为系数A[cm-2eV-1]，将系数B[cm-2eV-1]设为在所述界面陷阱的能级是0[eV]时所述界面陷阱的密度Dit与(A+B)[cm-2eV-1]相等的值，进而，将X[eV]设为系数，则在式1中，所述界面陷阱的能级是0.1eV以上且0.4eV以下的范围内的所述系数X[eV]是0.09eV以上且0.15eV以下，
[式1]
D i t ( E ) = A + B exp ( - E c - E X ) . 。
2.根据权利要求1所述的碳化硅半导体装置，其特征在于，
所述栅极绝缘膜在与所述阱区域的界面区域中，具有包括硅和氢的键合的缺陷部，
所述界面陷阱包括通过所述缺陷部形成的具有比碳化硅的导带边缘更深的能级的第1陷阱。
3.根据权利要求1或者2所述的碳化硅半导体装置，其特征在于，
如果将所述界面陷阱的能级是0.1eV时的所述界面陷阱的密度设为基准值Dit1[cm-2eV-1]，将所述界面陷阱的能级是0.2eV时的所述界面陷阱的密度与Dit1[cm-2eV-1]之差设为Dit2[cm-2eV-1]，将所述界面陷阱的能级是0.8eV时的所述界面陷阱的密度与Dit1[cm-2eV-1]之差设为Dit8[cm-2eV-1]，将Dit2[cm-2eV-1]与Dit8[cm-2eV-1]之比设为比率R，则在式2中，比率R是0.54以上且0.67以下，
[式2]
R = D i t 2 D i t 8 . 。
4.一种碳化硅半导体装置，其特征在于，具备：
第1导电类型的漂移层，形成于碳化硅基板的表面上；
多个第2导电类型的阱区域，相互隔开间隔地形成于所述漂移层的表层部；
第1导电类型的源极区域，形成于所述阱区域的表层部的一部分；
栅极绝缘膜，形成于所述阱区域和所述源极区域的表面；以及
栅电极，以与所述源极区域的端部和所述阱区域对置的方式形成于所述栅极绝缘膜的表面，
所述栅极绝缘膜在与所述阱区域的界面区域中，形成具有比碳化硅的导带边缘更深的能级的第1陷阱，具有包括硅和氢的键合的缺陷部。
5.根据权利要求1至4中的任意一项所述的碳化硅半导体装置，其特征在于，
所述第1陷阱在从碳化硅的导带边缘起0.6eV以上且1.5eV以下的深度处具有能级。
6.根据权利要求1至5中的任意一项所述的碳化硅半导体装置，其特征在于，
所述栅极绝缘膜形成第2陷阱，还具有包括硅和氢的键合的缺陷部。
7.根据权利要求1至6中的任意一项所述的碳化硅半导体装置，其特征在于，
所述栅极绝缘膜在与所述阱区域的界面区域中含有氮原子。
8.根据权利要求1至7中的任意一项所述的碳化硅半导体装置，其特征在于，
所述栅极绝缘膜是SiO2膜。
9.根据权利要求1至8中的任意一项所述的碳化硅半导体装置，其特征在于，
所述阱区域在形成沟道的区域中具备第1导电类型的沟道区域。
10.一种碳化硅半导体装置的制造方法，其特征在于，具备：
在碳化硅基板的表面上形成第1导电类型的漂移层的工序；
在所述漂移层的表层部相互隔开间隔地形成多个第2导电类型的阱区域的工序；
在所述阱区域的表层部的一部分形成第1导电类型的源极区域的工序；
在所述阱区域和所述源极区域的表面形成栅极绝缘膜的工序；
在H2/O2流量比是0.7以上且1.9以下的条件下进行了燃烧反应的水蒸气环境中、在600℃以上且950℃以下对所述栅极绝缘膜进行热处理的工序；以及
在所述栅极绝缘膜的表面以与所述源极区域的端部和所述阱区域对置的方式形成栅电极的工序。
11.根据权利要求10所述的碳化硅半导体装置的制造方法，其特征在于，
在形成所述栅极绝缘膜的工序之后并且所述热处理的工序之前，具备在氮化气体环境中在900℃以上且1450℃以下对所述栅极绝缘膜进行氮化处理的工序。
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