CN110663105A - 半导体装置的制造方法 - Google Patents

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Abstract

提供在使用氮化半导体的场效应型晶体管中，得到充分的大小的漏极电流的技术。在半导体基板(1)的上表面，形成作为Alx1Iny1Ga1‑x1‑y1N的沟道层(3)，在沟道层(3)的上表面，形成具有比沟道层(3)的带隙大的带隙的作为Alx2Iny2Ga1‑x2‑y2N的势垒层(4)。然后，在势垒层(4)的上表面，至少部分性地形成具有比势垒层(4)大的带隙的、作为绝缘体或者半导体的栅极绝缘膜(9)，在栅极绝缘膜(9)的上表面，形成栅电极(10)。然后，一边对栅电极(10)施加正的电压，一边进行热处理。

Description

半导体装置的制造方法
技术领域
本申请说明书公开的技术例如涉及使用包含氮化物的半导体的场效应型晶体管。
背景技术
在使用包含氮化物的半导体的场效应型晶体管中，在半导体基板的上表面，依次形成GaN沟道层以及AlGaN势垒层。而且，进而在AlGaN势垒层的上表面，分别形成源电极、漏电极以及栅电极。
另外，在一起位于源电极以及漏电极的下方的沟道层以及AlGaN势垒层中，分别形成高浓度且n型的杂质区域。在介于这些杂质区域之间的、未形成高浓度且n型的杂质区域的AlGaN势垒层的上表面，以覆盖该区域的方式，形成由AlGaxOy构成的栅极绝缘膜。进而，在该栅极绝缘膜的上表面，形成栅电极。
例如，专利文献1(日本特开2008-305816号公报)记载的由氮化物半导体构成的异质结场效应型晶体管是如上述的构造。
现有技术文献
专利文献
专利文献1：日本特开2008-305816号公报
发明内容
在开关元件等中使用利用氮化物半导体的场效应型晶体管的情况下，最好为在未施加栅极电压的状态下不形成沟道的常断(normally-off)型。
即使是如专利文献1例示的构造，只要设计成在位于栅电极的下方的AlGaN势垒层与GaN沟道层之间的异质界面不发生二维电子气、即成为栅电极的下方的沟道层与AlGaN势垒层之间的异质界面中的导带下端的能量比费米能高的状态，而且能够在由AlGaxOy等构成的栅极绝缘膜与AlGaN势垒层之间的界面形成不存在界面陷阱的理想的界面，则在常断动作中能够得到充分的漏极电流。
然而，在通过如专利文献1例示的只是在AlGaN势垒层的上表面堆积栅极绝缘膜的单纯的工艺制造晶体管的情况下，在栅极绝缘膜与作为其下方的半导体层的AlGaN势垒层之间的界面形成高浓度的界面陷阱能级。由此，利用栅极电压的漏极电流的控制性降低，所以得不到充分的漏极电流。
本申请说明书公开的技术是为了解决如以上记载的问题而完成的，其目的在于提供一种在使用氮化半导体的场效应型晶体管中得到充分的大小的漏极电流的技术。
在本申请说明书公开的技术的第1方案中，在半导体基板的上表面，形成作为Alx1Iny1Ga1-x1-y1N(其中0≤x1≤1、0≤y1≤1)的沟道层，在所述沟道层的上表面，形成具有比所述沟道层的带隙大的带隙的作为Alx2Iny2Ga1-x2-y2N(其中0≤x2≤1、0≤y2≤1)的势垒层，在所述势垒层的上表面，至少部分性地形成具有比所述势垒层大的带隙的作为绝缘体或者半导体的栅极绝缘膜，在所述栅极绝缘膜的上表面，形成栅电极，一边对所述栅电极施加正的电压，一边进行热处理。
另外，在本申请说明书公开的技术的第2方案中，在半导体基板的上表面，形成作为Alx1Iny1Ga1-x1-y1N(其中0≤x1≤1、0≤y1≤1)的沟道层，在所述沟道层的上表面，至少部分性地形成具有比所述沟道层的带隙大的带隙的作为绝缘体或者半导体的栅极绝缘膜，在所述栅极绝缘膜的上表面，形成栅电极，一边对所述栅电极施加正的电压，一边进行热处理。
在本申请说明书公开的技术的第1方案中，在半导体基板的上表面，形成作为Alx1Iny1Ga1-x1-y1N(其中0≤x1≤1、0≤y1≤1)的沟道层，在所述沟道层的上表面，形成具有比所述沟道层的带隙大的带隙的作为Alx2Iny2Ga1-x2-y2N(其中0≤x2≤1、0≤y2≤1)的势垒层，在所述势垒层的上表面，至少部分性地形成具有比所述势垒层大的带隙的作为绝缘体或者半导体的栅极绝缘膜，在所述栅极绝缘膜的上表面，形成栅电极，一边对所述栅电极施加正的电压，一边进行热处理。根据这样的结构，通过一边对栅电极施加正的电压一边进行热处理，形成于势垒层与栅极绝缘膜之间的界面陷阱能级降低。因此，能够在使用氮化半导体的场效应型晶体管中得到充分大的漏极电流。
另外，在本申请说明书公开的技术的第2方案中，在半导体基板的上表面，形成作为Alx1Iny1Ga1-x1-y1N(其中0≤x1≤1、0≤y1≤1)的沟道层，在所述沟道层的上表面，至少部分性地形成具有比所述沟道层的带隙大的带隙的作为绝缘体或者半导体的栅极绝缘膜，在所述栅极绝缘膜的上表面，形成栅电极，一边对所述栅电极施加正的电压，一边进行热处理。根据这样的结构，通过一边对栅电极施加正的电压一边进行热处理，形成于沟道层与栅极绝缘膜之间的界面陷阱能级降低。因此，能够在使用氮化半导体的场效应型晶体管中得到充分大的漏极电流。
本申请说明书公开的技术所涉及的目的、特征、方案、以及优点通过以下所示的详细的说明和附图将更加明确。
附图说明
图1是概略性地例示实施方式的半导体装置的构造的图。
图2是例示图1例示的构造的使用氮化物半导体的异质结场效应型晶体管的制造工艺的图。
图3是例示图1例示的构造的使用氮化物半导体的异质结场效应型晶体管的制造工艺的图。
图4是例示图1例示的构造的使用氮化物半导体的异质结场效应型晶体管的制造工艺的图。
图5是例示图1例示的构造的使用氮化物半导体的异质结场效应型晶体管的制造工艺的图。
图6是例示图1例示的构造的使用氮化物半导体的异质结场效应型晶体管的制造工艺的图。
图7是例示图1例示的构造的使用氮化物半导体的异质结场效应型晶体管的制造工艺的图。
图8是例示制造的构造的异质结场效应型晶体管中的、将漏极电压设为5V测定的漏极电流-栅极电压特性的图。
图9是例示在图1例示的构造的异质结场效应型晶体管中，将漏极电压设为5V测定的漏极电流-栅极电压特性的图。
图10是例示在图1例示的构造的异质结场效应型晶体管中，将漏极电压设为5V测定的漏极电流-栅极电压特性的图。
图11是例示在大气中实施偏置退火(bias annealing)而制造的晶体管中的、最大漏极电流的退火电压依赖性的图。
图12是例示在大气中实施偏置退火而制造的晶体管中的、最大漏极电流的退火温度依赖性的图。
图13是例示在大气中实施偏置退火而制造的晶体管中的、最大漏极电流的退火时间依赖性的图。
图14是概略性地例示实施方式的半导体装置的构造的图。
图15是概略性地例示实施方式的半导体装置的构造的图。
图16是概略性地例示实施方式的半导体装置的构造的图。
图17是概略性地例示实施方式的半导体装置的构造的图。
图18是概略性地例示实施方式的半导体装置的构造的图。
图19是概略性地例示实施方式的半导体装置的构造的图。
图20是概略性地例示实施方式的半导体装置的构造的图。
图21是概略性地例示实施方式的半导体装置的构造的图。
图22是概略性地例示实施方式的半导体装置的构造的图。
图23是概略性地例示实施方式的半导体装置的构造的图。
图24是概略性地例示实施方式的半导体装置的构造的图。
图25是概略性地例示实施方式的半导体装置的构造的图。
图26是概略性地例示实施方式的半导体装置的构造的图。
图27是概略性地例示实施方式的半导体装置的构造的图。
图28是概略性地例示实施方式的半导体装置的构造的图。
图29是概略性地例示实施方式的半导体装置的构造的图。
图30是概略性地例示实施方式的半导体装置的构造的图。
图31是概略性地例示实施方式的半导体装置的构造的图。
图32是概略性地例示实施方式的半导体装置的构造的图。
(附图标记说明)
1、1a：半导体基板；2：缓冲层；3、3a、3b：沟道层；4、4a、4b、4c：势垒层；5、5c、5d：源电极；6、6a：漏电极；7、7a、7b、7c、7d、8、8a、8b、12、12a、12b、12c：n型杂质区域；9、9a、9b、9c、9d：栅极绝缘膜；10、10c：栅电极；11：元件分离区域；13：漂移层；14：狭窄层；15c、15d：p型杂质区域。
具体实施方式
以下，参照附图，说明实施方式。
此外，附图是概略地示出的图，为便于说明，适宜地进行结构的省略、或者、结构的简化。另外，在不同的附图中分别示出的结构等的大小以及位置的相互关系未必正确地记载，而可能适宜地变更。
另外，在以下所示的说明中，对同样的构成要素附加相同的符号而图示，关于它们的名称和功能也是同样的。因此，为了避免重复有时省略关于它们的详细的说明。
另外，在以下记载的说明中，即便有使用“上”、“下”、“左”、“右”、“侧”、“底”、“表”或者“背”等意味着特定的位置和方向的用语的情况，这些用语是为了容易地理解实施方式的内容而方便地使用的用语，与实际上实施时的方向无关。
另外，在以下记载的说明中，即便有使用“第1”或者“第2”等序数的情况，这些用语是为了容易地理解实施方式的内容而方便地使用的用语，不限定于通过这些序数可能产生的顺序等。
<第1实施方式>
以下，说明本实施方式的半导体装置、以及半导体装置的制造方法。
<关于半导体装置的结构>
图1是概略性地例示本实施方式的半导体装置的构造的图。具体而言，图1是概略性地例示本实施方式的使用氮化物半导体的异质结场效应型晶体管的构造的图。
如图1例示，异质结场效应型晶体管在最下层具备半导体基板1。而且，在异质结场效应型晶体管中，在半导体基板1的上表面，隔着缓冲层2，形成由非掺杂的GaN构成的沟道层3a。进而，在异质结场效应型晶体管中，在沟道层3a的上表面，形成与沟道层3a形成异质结的由非掺杂的AlN构成的势垒层4a。
在从势垒层4a的上表面到沟道层3a内的深度处，分别部分性地形成高浓度的n型杂质区域7和高浓度的n型杂质区域8。在n型杂质区域7以及n型杂质区域8中，包含高浓度的Si。
而且，在n型杂质区域7的上表面，形成源电极5。另外，在n型杂质区域8的上表面，形成漏电极6。
另外，在从势垒层4a的上表面到缓冲层2内的深度处，隔着元件区域形成元件分离区域11。
另外，覆盖元件分离区域11、势垒层4a、n型杂质区域7、源电极5、n型杂质区域8以及漏电极6，而形成栅极绝缘膜9a。
而且，在栅极绝缘膜9a的上表面中的、在俯视时介于源电极5和漏电极6之间的位置，形成栅电极10。
在上述构造中，栅极绝缘膜9a以及栅电极10被形成为覆盖在俯视时介于n型杂质区域7和n型杂质区域8之间的势垒层4a的上表面全部。
另外，平衡状态、即未对源电极5、漏电极6以及栅电极10施加电压的状态下的、位于栅电极10的下方的沟道层3a与该位置处的势垒层4a之间的异质界面的导带下端的能量成为比费米能高的状态。
在图1例示的构造中，例如，如果使由非掺杂的AlN构成的势垒层4a的厚度成为1nm，则在上述平衡状态下，位于栅电极10的下方的沟道层3a与该位置处的势垒层4a之间的异质界面的导带下端的能量成为比费米能高的状态。
在上述构造中，在沟道区域即位于栅电极10的下方的介于n型杂质区域7和n型杂质区域8之间的区域中的、势垒层4a与栅极绝缘膜9a之间的界面的界面陷阱能级浓度低的理想状态的情况下，通过如上述的条件实现常断动作。该界面陷阱能级浓度越低，利用栅极电压的漏极电流的控制性越提高，得到大的漏极电流。
<第2实施方式>
说明本实施方式的半导体装置、以及半导体装置的制造方法。在以下的说明中，对与在以上记载的实施方式中说明的结构同样的结构附加相同的符号而图示，关于其详细的说明适宜地省略。
<关于半导体装置的制造方法>
图2至图7是例示图1例示的构造的使用氮化物半导体的异质结场效应型晶体管的制造工艺的图。
首先，如图2例示，通过针对半导体基板1应用有机金属化学气相堆积(metalorganic chemical vapor deposition、即MOCVD)法、或者分子线外延(molecular beamepitaxy、即MBE)法等外延生长法，使缓冲层2、沟道层3a以及势垒层4a分别从下方依次生长。
接下来，如图3例示，以抗蚀剂图案等为掩模，通过离子注入法，将Si离子打入到期望的区域。作为离子注入的条件，例如是注入剂量1×1015cm-2、注入能量50keV。
之后，通过使用瞬间热处理(rapid thermal annealing、即RTA)法，例如在1150℃的温度下进行热处理，使掺杂的Si离子活性化，分别形成n型杂质区域7以及n型杂质区域8。
接下来，如图4例示，通过蒸镀以及提离(lift-off)，形成由金属的多层膜构成的源电极5以及漏电极6。
接下来，如图5例示，使用离子注入法，在位于制造晶体管的元件区域的外侧的沟道层3a以及势垒层4a中，形成到达缓冲层2的元件分离区域11。
接下来，如图6例示，使用以臭氧为氧供给源且以三甲基铝为Al供给源的原子层堆积(atomic layer deposition、即ALD)法，使由AlOa构成的栅极绝缘膜9a堆积。
接下来，如图7例示，通过蒸镀以及提离，形成由金属膜构成的栅电极10。
通过以上的方法，能够制造图1例示的构造的异质结场效应型晶体管。此外，在本实施方式中，仅记载作为晶体管动作的必要最小限的要素，但最终地经由保护膜、场板电极、布线、空气桥或者通孔等的形成工艺来用作设备。
图8是例示通过上述方法制造的构造的异质结场效应型晶体管中的、将漏极电压设为5V测定的漏极电流-栅极电压特性的图。在图8中，纵轴表示漏极电流密度[mA/mm]，横轴表示栅极电压[V]。此外，制造的元件是单指(single finger)型，栅电极宽度是100μm，沟道长度是1μm。在此，沟道长度是指，具体而言，n型杂质区域7与n型杂质区域8之间的距离。
如图8例示，在通过上述制造工艺制造的晶体管中，虽然进行常断型的动作，但得到的漏极电流是3mA/mm，是非常小的值。
其原因考虑为，在沟道区域中的势垒层4a与栅极绝缘膜9a之间的界面形成有高浓度的界面陷阱能级，所以得不到充分高的利用栅极电压的漏极电流的控制性。
图9是例示在图1例示的构造的异质结场效应型晶体管中，将漏极电压设为5V测定的漏极电流-栅极电压特性的图。在图9中，纵轴表示漏极电流密度[A/mm]，横轴表示栅极电压[V]。在此，该异质结场效应型晶体管是在形成图7例示的栅电极10之后，实施通过RTA法退火的工艺(NA：normal annealing，普通退火)而制造的。
普通退火工艺以在氮气氛中在500℃的温度下5分钟的条件进行。栅电极10的宽度以及沟道长度与上述晶体管的情况相同。
如图9例示，通过在形成栅电极10之后实施500℃的热处理，得到超过300mA/mm的漏极电流。此外，在该情况下也进行常断动作。
作为这样增加漏极电流的主要原因，可以举出在沟道区域中的势垒层4a与栅极绝缘膜9a之间的界面形成的界面陷阱能级由于热处理降低。在假设通过界面的悬挂键形成界面陷阱能级时，能够说明为悬挂键通过热处理再结合，由此界面陷阱能级减少。
图10是例示在图1例示的构造的异质结场效应型晶体管中，将漏极电压设为5V测定的漏极电流-栅极电压特性的图。在图10中，纵轴表示漏极电流密度[A/mm]，横轴表示栅极电压[V]。在此，该异质结场效应型晶体管是在形成图7例示的栅电极10之后，实施一边对栅电极-源电极之间施加偏置一边进行退火的工艺(BA：偏置退火)而制造的。
关于偏置退火工艺，对栅电极10施加+8V的正向偏置而在大气中实施，在退火温度300℃下进行10分钟。晶体管的栅电极10的宽度以及沟道长度与上述晶体管相同。
如图10例示，通过在形成栅电极10之后实施偏置退火，漏极电流进一步增加，得到700mA/mm这样的充分高的电流值。此外，在该情况下也进行常断动作。
作为漏极电流增加的主要原因，与上述栅电极10形成后的普通退火的情况同样地，能够通过热处理所致的界面陷阱能级的减少来进行说明。关于在实施偏置退火的情况下与实施普通退火的情况相比漏极电流的增加量更大的原因，考虑为是减少的界面陷阱能级的量更多。
通过在栅电极10中形成正向偏置，位于栅电极10的下方的势垒层4a以及栅极绝缘膜9a的能带构造变化。由此，认为悬挂键的再结合化被促进，所以界面陷阱能级的减少量增加。
另外，通过在大气中进行退火，包含于栅极绝缘膜9a块(bulk)中的氢减少这一点也被认为是另1个主要原因。
在堆积栅极绝缘膜9a时，将三甲基铝用作Al的供给源。因此，在栅极绝缘膜9a块中，混入有以甲基为起因的氢，存在该氢在栅极绝缘膜9a中形成陷阱能级的可能性。
在大气中，包含20％程度的氧，所以能够说明为通过以该氧为起因的氢的吸杂作用，在偏置退火中形成陷阱能级的氢减少，漏极电流增加。此外，通过在比大气中高的氧浓度的气氛中，例如在氧浓度为20％以上的气氛中进行偏置退火，有助于形成陷阱能级的氢的降低，促进漏极电流的增加。
图11是例示在大气中实施偏置退火而制造的晶体管中的、最大漏极电流的退火电压依赖性的图。在图11中，纵轴表示最大漏极电流密度[A/mm]，横轴表示退火电压[V]。另外，在图11中，例示漏极电压是5V且栅极电压是10V的情况下的最大漏极电流密度。该晶体管是使退火温度成为300℃、使退火时间成为300秒并在0V至+9V的退火电压下在大气中实施偏置退火而制造的。此外，退火电压是指，在实施偏置退火时施加到栅电极10的电压。
另外，在图11中，还例示在氮气氛中使退火温度成为500℃并使退火时间成为300秒来实施普通退火而制造的晶体管中的最大漏极电流。关于实施普通退火而制造的晶体管，也例示漏极电压是5V且栅极电压是10V的情况下的最大漏极电流密度。在图11中，用圆圈标记表示实施偏置退火而制造的晶体管的最大漏极电流密度，用四角标记表示实施普通退火而制造的晶体管的最大漏极电流密度。此外，晶体管的栅电极10的宽度以及沟道长度与上述晶体管相同。
根据图11可知，在对栅电极10施加+5V以上的电压而实施偏置退火的情况下，得到比普通退火高的漏极电流。
图12是例示在大气中实施偏置退火而制造的晶体管中的、最大漏极电流的退火温度依赖性的图。在图12中，纵轴表示最大漏极电流密度[A/mm]，横轴表示退火温度[℃]。另外，在图12中，例示漏极电压是5V且栅极电压是10V的情况下的最大漏极电流密度。该晶体管是在使退火电压成为+8V、使退火时间成为300秒并在0℃至300℃的退火温度下在大气中实施偏置退火而制造的。
另外，在图12中，还例示在氮气氛中使退火时间成为300秒并在0℃至600℃的退火温度下实施普通退火而制造的晶体管中的最大漏极电流的退火温度依赖性。关于实施普通退火而制造的晶体管，也例示漏极电压是5V且栅极电压是10V的情况下的最大漏极电流密度。在图12中，用圆圈标记表示实施偏置退火而制造的晶体管的最大漏极电流密度，用四角标记表示实施普通退火而制造的晶体管的最大漏极电流密度。此外，晶体管的栅电极10的宽度以及沟道长度与上述晶体管相同。
如图12例示，在普通退火的情况下，在500℃下得到最大的漏极电流(0.35A/mm)。另一方面，在偏置退火的情况下，在装置的结构上无法实施300℃以上的热处理，但在250℃至300℃下的偏置退火中，得到比实施普通退火的情况高的漏极电流。
图13是例示在大气中实施偏置退火而制造的晶体管中的、最大漏极电流的退火时间依赖性的图。在图13中，纵轴表示最大漏极电流密度[A/mm]，横轴表示退火时间[秒]。另外，在图13中，例示漏极电压是5V且栅极电压是10V的情况下的最大漏极电流密度。该晶体管是使退火电压成为+8V、使退火温度成为300℃并在0秒至600秒的退火时间中在大气中实施偏置退火而制造的。
另外，在图13中，还例示在氮气氛中使退火温度成为500℃并使退火时间成为300秒实施普通退火而制造的晶体管中的最大漏极电流。关于实施普通退火而制造的晶体管，也例示漏极电压是5V且栅极电压是10V的情况下的最大漏极电流密度。在图13中，用圆圈标记表示实施偏置退火而制造的晶体管的最大漏极电流密度，用四角标记表示实施普通退火而制造的晶体管的最大漏极电流密度。此外，晶体管的栅电极10的宽度以及沟道长度与上述晶体管相同。
根据图13可知，在将偏置退火实施60秒以上的时间的情况下，得到比普通退火高的漏极电流。
一般，在使用Si、GaAs或者SiC的绝缘栅极型的金属-氧化膜-半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor、即MOSFET)中，在由单层构成的半导体层的上表面，形成栅极绝缘膜、例如氧化膜，使半导体层与氧化膜之间的界面作为沟道动作。
另一方面，在本实施方式的使用氮化物半导体的场效应型晶体管中，半导体层经由势垒层与栅极绝缘膜接合，沟道成为势垒层与沟道层之间的异质界面。
在这样的构造的情况下，在势垒层中产生压电极化以及自发极化这样的在其他半导体中不产生的2个强的极化电场，势垒层的栅极绝缘膜侧的电势被提高。而且，在单层的情况下，几乎不对特性造成影响的深的陷阱能级位于费米面附近，对半导体装置的特性造成大的影响。
在未实施如图8例示的热处理的情况下，作为漏极电流几乎不流过的主要原因，可以举出栅极氧化膜与势垒层之间的界面的深的能级的影响。为了使深的陷阱能级减少，作为1个方法，可以举出在高温下热处理，但在如图12例示的情况的超过600℃的热处理中，导致漏极电流相反地减少。作为其主要原因，考虑不仅是在栅极绝缘膜9a与势垒层4a之间的界面，而且在这些块之间也产生相互反应，相反地界面以及块中的陷阱能级增加。
根据实验结果证明，在高温退火处理中也有这样的界限，相对于此，本实施方式的偏置退火即便在250℃至300℃的低温下，仍充分地具有减少深的陷阱能级的效果。
如以上所述，偏置退火的效果可以说是在具备具有强的极化电场的由氮化物半导体构成的异质结的构造中特有的。
此外，即便是本实施方式的偏置退火，与超过600℃的普通退火同样地，在实施不仅是在栅极绝缘膜9a与势垒层4a之间的界面，而且在这些块之间也引起相互反应的程度的高温并且长时间的偏置退火时，有特性相反地劣化的可能性。
在本实施方式中，由于在实验中使用的装置的制约上的问题，无法取得所记载的以上的温度以及时间的数据，所以未设置偏置退火时的温度以及时间的上限。然而，关于这些上限，需要设置成在特性不劣化的范围内实施偏置退火。
另外，在对栅电极10施加超过栅极绝缘膜9a的破坏电场的电压时，栅极绝缘膜9a破坏，在该情况下，特性也相反地劣化。因此，施加到栅电极10的电压需要成为不超过栅极绝缘膜9a的破坏电场的值。
另外，在平衡状态、即未对源电极5、漏电极6以及栅电极10施加电压的状态下的位于栅电极10的下方的沟道层3a与该位置处的势垒层4a之间的异质界面的导带下端的能量成为比费米能低的状态的常通(normally-on)动作的构造中，在承担漏极电流的异质界面中发生的二维电子气高浓度地存在。
因此，相比于位于栅电极10的下方的沟道层3a与该位置处的势垒层4a之间的异质界面的导带下端的能量成为比费米能高的状态的常断动作的构造，势垒层4a与栅极绝缘膜9之间的界面陷阱能级的变化对漏极电流量产生的影响小。
因此，可以说堆积栅极绝缘膜9a之后、以及形成栅电极10之后的热处理对平衡状态下的位于栅电极10的下方的沟道层3a与该位置处的势垒层4a之间的异质界面的导带下端的能量比费米能高的常断动作的构造中的漏极电流的增加更有效。
<第3实施方式>
说明本实施方式的半导体装置以及半导体装置的制造方法。在以下的说明中，对与在以上记载的实施方式中说明的结构同样的结构附加相同的符号而图示，关于其详细的说明适宜地省略。
<关于半导体装置的结构>
图14是概略性地例示本实施方式的半导体装置的构造的图。具体而言，图14是概略性地例示本实施方式的使用氮化物半导体的异质结场效应型晶体管的构造的图。
在上述图1中，例示以具有图8至图13例示的特性的方式实际试作的晶体管的构造，但是关于在第2实施方式中例示的栅电极10形成后的偏置退火处理的效果，即便是图1例示的晶体管的构造以外的构造，只要是在栅电极10的下方形成栅极绝缘膜与由氮化物半导体构成的层之间的界面的构造，认为仍同样地得到。因此，也可以成为如图14例示的构造，无需一定与图1例示的构造相同。
如图14例示，异质结场效应型晶体管成为将图1中的由GaN构成的沟道层3a和由AlN构成的势垒层4a分别变更为由Alx1Iny1Ga1-x1-y1N(其中0≤x1≤1、0≤y1≤1)构成的沟道层3和由Alx2Iny2Ga1-x2-y2N(其中0≤x2≤1、0≤y2≤1)构成的势垒层4的构造。此外，构成势垒层4的Alx2Iny2Ga1-x2-y2N的带隙大于构成沟道层3的Alx1Iny1Ga1-x1-y1N。
另外，图14例示的由氮化物半导体构成的异质结场效应型晶体管成为将图1中的由AlOa构成的栅极绝缘膜9a变更为由带隙比作为构成势垒层4的材料的Alx1Iny1Ga1-x1-y1N大的绝缘体或者半导体构成的栅极绝缘膜9的构造。
在这样的构造中，栅电极10的下方的构造也与第1实施方式的图1例示的构造等同，能够得到通过在第2实施方式中例示的栅电极10形成后的偏置退火处理产生的效果。
这样的构造的异质结场效应型晶体管能够通过如下方式制造：在第2实施方式的图2例示的缓冲层2、沟道层3a以及势垒层4a的生长时，调整作为AlxInyGa1-x-yN(0≤x≤1、0≤y≤1)的原料气体的三甲基铟、三甲基铝、三甲基镓、氨等的流量、压力以及温度(生长条件)，使缓冲层2、沟道层3以及势垒层4成为期望的组成。
<第4实施方式>
说明本实施方式的半导体装置以及半导体装置的制造方法。在以下的说明中，对与在以上记载的实施方式中说明的结构同样的结构附加相同的符号而图示，关于其详细的说明适宜地省略。
<关于半导体装置的结构>
图15以及图16是概略性地例示本实施方式的半导体装置的构造的图。具体而言，图15以及图16是概略性地例示本实施方式的使用氮化物半导体的异质结场效应型晶体管的构造的图。
在图14例示的由氮化物半导体构成的异质结场效应型晶体管中，n型杂质区域7的一部分的区域在俯视时与栅电极10重叠地形成。相对于此，在图15例示的晶体管中，n型杂质区域7a在俯视时与栅电极10不重叠。
在这样的构造中，栅电极10的下方的构造也与第1实施方式以及第3实施方式例示的构造等同，能够得到通过在第2实施方式中例示的栅电极10形成后的偏置退火处理产生的效果。
但是，在该情况下，源电极5的下方的n型杂质区域7a与栅电极10之间的区域由于不存在载流子而成为高电阻区域。而且，该区域的形成距离越长，电阻变得越高，另一方面，漏极电流减少。因此，图14例示的构造相比于图15例示的构造，得到更大的漏极电流。
此外，在图14例示的构造中，栅电极10成为覆盖n型杂质区域7的一部分的构造，在这样n型杂质区域7和栅电极10在俯视时重叠的情况下，在n型杂质区域7和栅电极10在俯视时重叠的区域中发生寄生电容。而且，该寄生电容成为高频动作的妨碍。
因此，n型杂质区域7和栅电极10在俯视时重叠的区域优选尽可能少，最佳的构造是栅电极10的端部与n型杂质区域7b的端部在俯视时一致的、例如图16例示的构造。
图15或者图16例示的构造的异质结场效应型晶体管能够通过改变第2实施方式的图3例示的离子注入时的掩模图案来制造。
<第5实施方式>
说明本实施方式的半导体装置以及半导体装置的制造方法。在以下的说明中，对与在以上记载的实施方式中说明的结构同样的结构附加相同的符号而图示，关于其详细的说明适宜地省略。
<关于半导体装置的结构>
图17以及图18是概略性地例示本实施方式的半导体装置的构造的图。具体而言，图17以及图18是概略性地例示本实施方式的使用氮化物半导体的异质结场效应型晶体管的构造的图。
在图14例示的由氮化物半导体构成的异质结场效应型晶体管中，n型杂质区域8的一部分的区域在俯视时与栅电极10重叠地形成。相对于此，在图17例示的晶体管中，n型杂质区域8a在俯视时与栅电极10不重叠。
在这样的构造中，栅电极10的下方的构造也与第1实施方式、第3实施方式以及第4实施方式例示的构造等同，能够得到通过在第2实施方式中例示的栅电极10形成后的偏置退火处理产生的效果。
但是，在该情况下，漏电极6的下方的n型杂质区域8a与栅电极10之间的区域由于不存在载流子而成为高电阻区域。而且，该区域的形成距离越长，电阻变得越高，另一方面，漏极电流减少。因此，图14例示的构造相比于图17例示的构造，得到更大的漏极电流。
此外，在图14例示的构造中，栅电极10成为覆盖n型杂质区域8的一部分的构造，在这样n型杂质区域8和栅电极10在俯视时重叠的情况下，在n型杂质区域8和栅电极10在俯视时重叠的区域中发生寄生电容。而且，该寄生电容成为高频动作的妨碍。
因此，n型杂质区域8和栅电极10在俯视时重叠的区域优选尽可能少，期望的构造是栅电极10的端部与n型杂质区域8b的端部在俯视时一致的、例如图18例示的构造。
图17或者图18例示的构造的异质结场效应型晶体管能够通过改变第2实施方式的图3例示的离子注入时的掩模图案来制造。
<第6实施方式>
说明本实施方式的半导体装置以及半导体装置的制造方法。在以下的说明中，对与在以上记载的实施方式中说明的结构同样的结构附加相同的符号而图示，关于其详细的说明适宜地省略。
<关于半导体装置的结构>
图19、图20以及图21是概略性地例示本实施方式的半导体装置的构造的图。具体而言，图19、图20以及图21是概略性地例示本实施方式的使用氮化物半导体的异质结场效应型晶体管的构造的图。
图19、图20以及图21例示的由氮化物半导体构成的异质结场效应型晶体管是在图17例示的构造中，具备在俯视时介于n型杂质区域7与n型杂质区域8a之间形成的低浓度的n型杂质区域12的构造。n型杂质区域12与n型杂质区域8a相邻地形成。另外，n型杂质区域12的杂质浓度低于n型杂质区域8a的杂质浓度。
通过成为这样的构造，在对漏电极6施加高电压时，在栅电极10与位于漏电极6的下方的n型杂质区域8a之间发生的电场被缓和。因此，能够对漏电极6施加更高的电压。
在这样的构造中，栅电极10的下方的构造也与第1实施方式、第3实施方式、第4实施方式以及第5实施方式例示的构造等同，能够得到通过在第2实施方式中例示的栅电极10形成后的偏置退火处理产生的效果。
此外，在图20例示的构造中，n型杂质区域12a和栅电极10在俯视时不重叠。在这样的构造的情况下，栅电极10和n型杂质区域12a不重叠的区域的寄生电阻变高。因此，为了得到充分大的漏极电流，栅电极10和n型杂质区域12在俯视时重叠的图19例示的构造更能够降低寄生电阻，所以优选。
此外，在图19例示的构造中，栅电极10在俯视时与n型杂质区域12一部分重叠地形成，但在n型杂质区域12和栅电极10在俯视时重叠的情况下，在n型杂质区域12和栅电极10在俯视时重叠的区域中发生寄生电容，成为高频动作的妨碍。因此，n型杂质区域12和栅电极10在俯视时重叠的区域优选尽可能少，期望的构造是栅电极10的端部与n型杂质区域12b的端部在俯视时一致的、例如图21例示的构造。
图19、图20以及图21例示的构造的异质结场效应型晶体管能够通过针对第2实施方式的图3例示的离子注入改变离子注入条件以及掩模图案而分成2次实施来制造。
<第7实施方式>
说明本实施方式的半导体装置以及半导体装置的制造方法。在以下的说明中，对与在以上记载的实施方式中说明的结构同样的结构附加相同的符号而图示，关于其详细的说明适宜地省略。
<关于半导体装置的结构>
图22是概略性地例示本实施方式的半导体装置的构造的图。具体而言，图22是概略性地例示本实施方式的使用氮化物半导体的异质结场效应型晶体管的构造的图。
如图22例示，异质结场效应型晶体管具备由n型的Alx3Iny3Ga1-x3-y3N构成的半导体基板1a。而且，在异质结场效应型晶体管中，在半导体基板1a的上表面，形成浓度比半导体基板1a低且由n型的Alx4Iny4Ga1-x4-y4N构成的漂移层13。进而，在异质结场效应型晶体管中，在漂移层13的上表面，形成由p型的Alx5Iny5Ga1-x5-y5N构成的狭窄层14。
在狭窄层14的上表面形成沟道层3，进而在沟道层3的上表面形成势垒层4。
在从势垒层4的上表面到沟道层3内的深度，分别部分性地形成n型杂质区域7c和n型杂质区域7d。而且，在n型杂质区域7c的上表面以及n型杂质区域7d的上表面，分别形成源电极5c以及源电极5d。
另外，漏电极6a形成于半导体基板1a的下表面。进而，在源电极5c以及源电极5d的下方，包含相对氮化物半导体成为p型的杂质的p型杂质区域15c以及p型杂质区域15d分别形成至到达狭窄层14的深度。
另外，在异质结场效应型晶体管中，从势垒层4至到达漂移层13的深度，形成n型杂质区域12c。另外，栅极绝缘膜9以及栅电极10c覆盖介于n型杂质区域7c和n型杂质区域12c之间的沟道区域地形成。
在上述构造中，漏极电流从源电极5c或者源电极5d，经由n型杂质区域7c或者n型杂质区域7d、介于n型杂质区域7c或者n型杂质区域7d和n型杂质区域12c之间的沟道区域、n型杂质区域12c、漂移层13以及半导体基板1a，流入到漏电极6a。
因此，上述构造可以称为纵型晶体管。通过成为这样的纵型的晶体管构造，能够研究各个构成要素的配置，增大每单位面积的漏极电流。
在这样的纵型晶体管中，介于n型杂质区域7c或者n型杂质区域7d和n型杂质区域12c之间的沟道区域也与第1实施方式、第3实施方式、第4实施方式、第5实施方式以及第6实施方式例示的构造等同，能够得到通过在第2实施方式中例示的栅电极10形成后的偏置退火处理产生的效果。
此外，在图22例示的构造中，n型杂质区域7c或者n型杂质区域7d和栅电极10c的位置关系与第3实施方式的图14、第4实施方式的图15以及第4实施方式的图16例示的位置关系相同，n型杂质区域12c和栅电极10c的位置关系与第6实施方式的图19、第6实施方式的图20以及第6实施方式的图21所示的位置关系相同，可以成为这些中的任意的位置关系。
<第8实施方式>
说明本实施方式的半导体装置以及半导体装置的制造方法。在以下的说明中，对与在以上记载的实施方式中说明的结构同样的结构附加相同的符号而图示，关于其详细的说明适宜地省略。
<关于半导体装置的结构>
图23以及图24是概略性地例示本实施方式的半导体装置的构造的图。具体而言，图23以及图24是概略性地例示本实施方式的使用氮化物半导体的异质结场效应型晶体管的构造的图。
如图23例示，异质结场效应型晶体管成为在图19例示的构造中，将由Alx1Iny1Ga1-x1-y1N构成的沟道层3变更为由Alx1Ga1-x1N(y1＝0)构成的沟道层3b的构造。
这样，通过具备由Alx1Ga1-x1N构成的沟道层3b，相比于具备由4个元素构成的Alx1Iny1Ga1-x1-y1N的沟道层3的情况，抑制合金散射(alloy scattering)。因此，形成于异质界面的沟道中的电子的迁移率提高，能够使漏极电流增加。
进而，如果在沟道层3b中使用Al组成(x1)比较大的材料，则带隙变大。因此，针对高电压的耐性提高，能够实现高电压动作。
进而，图24例示的由氮化物半导体构成的异质结场效应型晶体管成为将图23例示的由Alx1Ga1-x1N构成的沟道层3b变更为由GaN(xl＝0、y1＝0)构成的沟道层3a的构造。
这样，通过具备由GaN构成的沟道层3a，相比于由3个元素构成的Alx1Ga1-x1N的沟道层3b，进一步抑制合金散射。因此，形成于异质界面的沟道中的电子的迁移率进一步提高，进而能够使漏极电流增加。
进而，结晶生长也变得容易，也能够降低未意图地混入到沟道层3a的杂质，所以能够抑制因这些杂质所产生的电子陷阱成为主要原因而产生的电流崩塌。
此外，在本实施方式中，为了对比图19例示的构造、和图23例示的构造以及图24例示的构造而提到构成沟道层3a以及沟道层3b的材料，但针对图1、图2至图7、图14、图15、图16、图17、图18、图19至图21、以及图22例示的所有构造都起到通过本实施方式产生的效果。
图23以及图24例示的构造的异质结场效应型晶体管能够通过如下方式来制造：在第2实施方式的图2例示的沟道层3的生长时，调整作为AlxInyGa1-x-yN(0≤x≤1、0≤y≤1)的原料气体的三甲基铟、三甲基铝、三甲基镓、氨等的流量或者压力、温度(生长条件)，使沟道层3成为期望的组成。
<第9实施方式>
说明本实施方式的半导体装置以及半导体装置的制造方法。在以下的说明中，对与在以上记载的实施方式中说明的结构同样的结构附加相同的符号而图示，关于其详细的说明适宜地省略。
<关于半导体装置的结构>
图25、图26以及图27是概略性地例示本实施方式的半导体装置的构造的图。具体而言，图25、图26以及图27是概略性地例示本实施方式的使用氮化物半导体的异质结场效应型晶体管的构造的图。
如图25例示，异质结场效应型晶体管成为将图19例示的由Alx2Iny2Ga1-x2-y2N构成的势垒层4变更为由Alx2Ga1-x2N(y2＝0、例如AlGaN)构成的势垒层4b的构造。
这样，通过具备由Alx2Ga1-x2N构成的势垒层4b，在沟道层3与势垒层4b之间的异质界面中作为载流子前进的电子接受的合金散射减少。因此，电子的迁移率提高，能够使漏极电流增加。
另外，图26例示的由氮化物半导体构成的异质结场效应型晶体管成为将图19例示的由Alx2Iny2Ga1-x2-y2N构成的势垒层4变更为由Iny2Aly2N(x2+y2＝1)构成的势垒层4c的构造。
这样，通过具备由Iny2Aly2N构成的势垒层4c，在沟道层3与势垒层4c之间的异质界面中作为载流子前进的电子接受的合金散射减少。因此，电子的迁移率提高，能够使漏极电流增加。
进而，图27例示的由氮化物半导体构成的异质结场效应型晶体管成为将图19例示的由Alx2Iny2Ga1-x2-y2N构成的势垒层4变更为由AlN(x2＝0、y2＝0)构成的势垒层4a的构造。
这样，通过具备由AlN构成的势垒层4a，在沟道层3与势垒层4a之间的异质界面中作为载流子前进的电子接受的合金散射进一步减少。因此，电子的迁移率进一步提高，进而能够使漏极电流增加。
此外，在本实施方式中，为了对比图19例示的构造、和图25例示的构造、图26例示的构造以及图27例示的构造而提到构成势垒层4a、势垒层4b以及势垒层4c的材料，但针对图1、图2至图7、图14、图15、图16、图17、图18、图19至图21、图22、图23、以及图24例示的所有构造都起到通过本实施方式产生的效果。
图25、图26以及图27例示的构造的异质结场效应型晶体管能够通过如下方式来制造：在第2实施方式的图2例示的势垒层4的生长时，调整作为AlxInyGa1-x-yN(0≤x≤1、0≤y≤1)的原料气体的三甲基铟、三甲基铝、三甲基镓、氨等的流量或者压力、温度(生长条件)，使势垒层4成为期望的组成。
<第10实施方式>
说明本实施方式的半导体装置以及半导体装置的制造方法。在以下的说明中，对与在以上记载的实施方式中说明的结构同样的结构附加相同的符号而图示，关于其详细的说明适宜地省略。
<关于半导体装置的结构>
图28、图29以及图30是概略性地例示本实施方式的半导体装置的构造的图。具体而言，图28、图29以及图30是概略性地例示本实施方式的使用氮化物半导体的异质结场效应型晶体管的构造的图。
如图28例示，异质结场效应型晶体管成为将图19例示的由带隙比Alx1Iny1Ga1-x1-y1N大的绝缘体或者半导体构成的栅极绝缘膜9变更为由AlGacOaNb构成的栅极绝缘膜9b的构造。
AlGacOaNb除了氧以外与构成势垒层4的半导体的构成元素相同。因此，相比于如构成元素不同的SiO2这样的材料，易于降低在势垒层4与栅极绝缘膜9b之间的界面发生的界面陷阱能级，易于得到大的漏极电流。
进而，图29例示的由氮化物半导体构成的异质结场效应型晶体管成为将图28例示的由AlGacOaNb构成的栅极绝缘膜9b变更为由AlOaNb构成的栅极绝缘膜9c的构造。
AlOaNb的带隙大于AlGacOaNb。因此，通过成为这样的构造，能够针对栅电极施加大的正的电压，得到更大的漏极电流。
进而，图30例示的由氮化物半导体构成的异质结场效应型晶体管成为将图29例示的由AlOaNb构成的栅极绝缘膜9c变更为由AlOa(例如AlO)构成的栅极绝缘膜9a的构造。
AlOa的带隙还大于AlOaNb。因此，通过成为这样的构造，能够针对栅电极10施加更大的正的电压，得到更大的漏极电流。
此外，在本实施方式中，为了对比图19例示的构造和图28、图29以及图30例示的构造而提到构成栅极绝缘膜9a、栅极绝缘膜9b以及栅极绝缘膜9c的材料，但针对图1、图2至图7、图14、图15、图16、图17、图18、图19至图21、图22、图23、图24、图25至图27例示的所有构造都起到通过本实施方式产生的效果。
图28、图29以及图30例示的构造的异质结场效应型晶体管能够通过如下方式来制造：在第2实施方式的图6例示的栅极绝缘膜9的堆积时，调整作为栅极绝缘膜的原料气体的三甲基铝、三甲基镓、氧、臭氧、氮等的流量或者压力、温度(生长条件)，使栅极绝缘膜9a成为期望的组成。
<第11实施方式>
说明本实施方式的半导体装置以及半导体装置的制造方法。在以下的说明中，对与在以上记载的实施方式中说明的结构同样的结构附加相同的符号而图示，关于其详细的说明适宜地省略。
<关于半导体装置的结构>
图31是概略性地例示本实施方式的半导体装置的构造的图。具体而言，图31是概略性地例示本实施方式的使用氮化物半导体的异质结场效应型晶体管的构造的图。
如图31例示，异质结场效应型晶体管成为图19例示的构造中的由Alx2Iny2Ga1-x2-y2N构成的势垒层4未形成的构造。
即使在这样未形成势垒层4的情况下，如果在平衡状态下在沟道层3与栅极绝缘膜9之间的界面未发生电子，则实现常断动作，并且，如果沟道层3与栅极绝缘膜9之间的界面陷阱能级充分低，则得到充分大的漏极电流。
认为即使在这样的构造中也在沟道层3与栅极绝缘膜9之间形成界面陷阱能级，所以认为得到在第2实施方式中例示的栅极绝缘膜9堆积后、以及栅电极10形成后的热处理的效果。
但是，在上述构造中，担心相比于形成有由Alx2Iny2Ga1-x2-y2N构成的势垒层4的情况，迁移率降低，漏极电流减少。
因此，形成有图1、图2至图7、图14、图15、图16、图17、图18、图19至图21、图22、图23、图24、图25至图27、图28至图30例示的势垒层4、势垒层4a或者势垒层4b的构造更易于得到大的漏极电流，可以说是适合的构造。
此外，在本实施方式中，为了对比图19例示的构造和图31例示的构造而提到势垒层4的构造，但针对图1、图2至图7、图14、图15、图16、图17、图18、图19至图21、图22、图23、图24、图25至图27、图28至图30例示的所有构造都起到通过本实施方式产生的效果。
关于图31例示的构造的异质结场效应型晶体管，如果不使第2实施方式的图2例示的势垒层4a生长就能够制造。
<第12实施方式>
说明本实施方式的半导体装置以及半导体装置的制造方法。在以下的说明中，对与在以上记载的实施方式中说明的结构同样的结构附加相同的符号而图示，关于其详细的说明适宜地省略。
<关于半导体装置的结构>
图32是概略性地例示本实施方式的半导体装置的构造的图。具体而言，图32是概略性地例示本实施方式的使用氮化物半导体的异质结场效应型晶体管的构造的图。
在上述第1实施方式至第11实施方式例示的由氮化物半导体构成的场效应型晶体管中，仅摘录记载在各个实施方式中关注的构造，但只要作为晶体管动作，则也可以成为如以下例示的构造，无需一定与第1实施方式至第11实施方式例示的构造相同。
在作为半导体基板使用与沟道层不同的SiC或者Si的情况下，需要缓冲层2，但在作为半导体基板使用与沟道层相同的材料的GaN、AlGaN或者InAlGaN的情况下，缓冲层2并非必须。另外，缓冲层2无需一定成为非掺杂。但是，在成为如第7实施方式例示那样的纵型的构造的情况下，半导体基板最好成为n型。
另外，如果在半导体基板上形成沟道层、势垒层以及栅极绝缘膜这3层，则在沟道层与势垒层之间的界面形成使晶体管动作时的沟道，作为晶体管动作。在上述实施方式中，仅记载作为晶体管动作的最小限的半导体层，但只要作为晶体管动作，则也可以除了上述3层以外还形成多个其他层。
例如，也可以在沟道层3的下方，形成与沟道层3或者势垒层4不同组成的氮化物半导体层。另外，包括沟道层3或者势垒层4的这些氮化物半导体层无需一定是非掺杂，只要是不对晶体管动作造成障碍的量，则也可以包含Si、Mg、Fe、C或者Ge等杂质。
另外，在上述实施方式中，栅极绝缘膜是在半导体装置的表面整个面堆积的构造，但只要至少形成于势垒层4与栅电极10之间，则得到上述效果，所以无需一定成为在整个面堆积的构造，也可以如图32例示，成为在栅电极10与源电极5之间、或者栅电极10与漏电极6之间未堆积栅极绝缘膜9d的构造。
<关于通过以上记载的实施方式产生的效果>
接下来，例示通过以上记载的实施方式产生的效果。此外，在以下的说明中，根据以上记载的实施方式例示的具体的结构记载该效果，但也可以在产生同样的效果的范围中，与本申请说明书例示的其他具体的结构置换。
另外，该置换也可以跨越多个实施方式进行。即，也可以是组合在不同的实施方式中例示的各个结构，产生同样的效果的情况。
另外，第1实施方式至第11实施方式例示的构造无需分别成为独立的构造，也可以成为将它们组合的构造。
根据以上记载的实施方式，在半导体装置的制造方法中，在半导体基板1的上表面，形成作为Alx1Iny1Ga1-x1-y1N(其中0≤x1≤1、0≤y1≤1)的沟道层3。然后，在沟道层3的上表面，形成具有比沟道层3的带隙大的带隙的作为Alx2Iny2Ga1-x2-y2N(其中0≤x2≤1、0≤y2≤1)的势垒层4。然后，在势垒层4的上表面，至少部分性地形成具有比势垒层4大的带隙的、作为绝缘体或者半导体的栅极绝缘膜9。然后，在栅极绝缘膜9的上表面形成栅电极10。然后，一边对栅电极10施加正的电压一边进行热处理。
根据这样的结构，通过对栅电极10进行偏置退火而在势垒层4与栅极绝缘膜9之间形成的界面陷阱能级降低。因此，能够在使用氮化半导体的场效应型晶体管中得到充分大的漏极电流。
此外，这些结构以外的本申请说明书例示的其他结构可适宜地省略。即，只要具备至少这些结构，则能够产生以上记载的效果。
然而，即使在将本申请说明书例示的其他结构中的至少1个适宜地追加到以上记载的结构的情况、即把未记载为以上记载的结构的本申请说明书例示的其他结构追加到以上记载的结构的情况下，也能够同样地产生以上记载的效果。
另外，在无特别的限制的情况下，进行各个处理的顺序可变更。
另外，根据以上记载的实施方式，形成从势垒层4的上表面到达沟道层3的多个第1杂质区域。在此，第1杂质区域与例如n型杂质区域7、n型杂质区域7a、n型杂质区域7b、n型杂质区域7c、n型杂质区域7d、n型杂质区域8、n型杂质区域8a以及n型杂质区域8b中的至少1个对应。而且，至少在俯视时介于n型杂质区域7和n型杂质区域8a之间的势垒层4的上表面，形成栅极绝缘膜9。根据这样的结构，通过对栅电极10进行偏置退火而在势垒层4与栅极绝缘膜9之间形成的界面陷阱能级降低。因此，能够得到充分大的漏极电流。
另外，根据以上记载的实施方式，在栅极绝缘膜9的上表面、并且在俯视时不与n型杂质区域7a重叠的范围中，形成栅电极10。另外，根据以上记载的实施方式，在栅极绝缘膜9的上表面、并且在俯视时不与n型杂质区域8a重叠的范围中，形成栅电极10。根据这样的结构，能够抑制在杂质区域和栅电极10在俯视时重叠的区域中发生的寄生电容。
另外，根据以上记载的实施方式，在栅极绝缘膜9的上表面、并且在俯视时端部与n型杂质区域7b一致的范围中，形成栅电极10。另外，根据以上记载的实施方式，在栅极绝缘膜9的上表面、并且在俯视时端部与n型杂质区域8b一致的范围中，形成栅电极10。根据这样的结构，能够抑制在杂质区域和栅电极10在俯视时重叠的区域中发生的寄生电容和通过杂质区域与栅电极10之间的区域产生的电阻这双方。
另外，根据以上记载的实施方式，形成从势垒层4的上表面到达沟道层3、并且在俯视时介于n型杂质区域7c和n型杂质区域7d之间的第2杂质区域。在此，第2杂质区域例如与n型杂质区域12、n型杂质区域12a、n型杂质区域12b以及n型杂质区域12c中的至少1个对应。n型杂质区域12c的杂质浓度低于n型杂质区域7c的杂质浓度以及n型杂质区域7d的杂质浓度。根据这样的结构，在对漏电极6施加高电压时，在栅电极10与位于漏电极6的下方的n型杂质区域8a之间发生的电场被缓和。因此，能够对漏电极6施加更高的电压。
根据以上记载的实施方式，在与n型杂质区域8a相邻的位置，形成n型杂质区域12。根据这样的结构，在对漏电极6施加高电压时，在栅电极10与位于漏电极6的下方的n型杂质区域8a之间发生的电场被有效地缓和。因此，能够对漏电极6施加更高的电压。
另外，根据以上记载的实施方式，一边对栅电极10作为正的电压施加+5V，一边在250℃以上的温度下将热处理进行60秒以上。根据这样的结构，形成于势垒层4a与栅极绝缘膜9a之间的界面陷阱能级降低，所以得到充分大的漏极电流。
另外，根据以上记载的实施方式，一边对栅电极10施加正的电压，一边在氧浓度为20％以上的气氛中进行热处理。根据这样的结构，在偏置退火中形成陷阱能级的氢减少，能够使漏极电流增加。
另外，根据以上记载的实施方式，在未对栅电极10施加电压的状态下，位于栅电极10的下方的沟道层3a与势垒层4a之间的异质界面中的导带下端的能量高于费米能。根据这样的结构，在沟道层3a与势垒层4a之间的异质界面中不发生二维电子气。因此，能够使晶体管进行常断动作。
另外，根据以上记载的实施方式，在半导体基板1的上表面，形成作为GaN的沟道层3a。根据这样的结构，相比于由3个元素构成的Alx1Ga1-x1N的沟道层3b，抑制合金散射。因此，形成于异质界面的沟道中的电子的迁移率提高，能够使漏极电流增加。
另外，根据以上记载的实施方式，在沟道层3的上表面，形成作为AlGaN的势垒层4b。根据这样的结构，在沟道层3与势垒层4b之间的异质界面中作为载流子前进的电子接受的合金散射减少。因此，电子的迁移率提高，能够使漏极电流增加。
另外，根据以上记载的实施方式，在沟道层3的上表面，形成作为InAlN的势垒层4c。根据这样的结构，在沟道层3与势垒层4c之间的异质界面中作为载流子前进的电子接受的合金散射减少。因此，电子的迁移率提高，能够使漏极电流增加。
另外，根据以上记载的实施方式，在沟道层3的上表面，形成作为AlN的势垒层4a。根据这样的结构，在沟道层3与势垒层4a之间的异质界面中作为载流子前进的电子接受的合金散射减少。因此，电子的迁移率提高，能够使漏极电流增加。
另外，根据以上记载的实施方式，在势垒层4的上表面，至少部分性地形成作为AlO的栅极绝缘膜9a。根据这样的结构，AlO的带隙比较大，所以能够针对栅电极10施加大的正的电压。因此，得到大的漏极电流。
另外，根据以上记载的实施方式，在半导体装置的制造方法中，在半导体基板1的上表面，形成作为Alx1Iny1Ga1-x1-y1N(其中0≤x1≤1、0≤y1≤1)的沟道层3。然后，在沟道层3的上表面，至少部分性地形成具有比沟道层3的带隙大的带隙的、作为绝缘体或者半导体的栅极绝缘膜9。然后，在栅极绝缘膜9的上表面形成栅电极10。然后，一边对栅电极10施加正的电压一边进行热处理。根据这样的结构，通过对栅电极10进行偏置退火而形成于沟道层3与栅极绝缘膜9之间的界面陷阱能级降低。因此，能够得到充分大的漏极电流。
<关于以上记载的实施方式中的变形例>
作为向n型杂质区域7、n型杂质区域7a、n型杂质区域7b、n型杂质区域7c、n型杂质区域7d、n型杂质区域8、n型杂质区域8a、n型杂质区域8b、n型杂质区域12、n型杂质区域12a、n型杂质区域12b、n型杂质区域12c、漂移层13或者半导体基板1a掺杂的n型的杂质，是Si、Ge、氧、氮或者空穴等在氮化物半导体中作为n型的掺杂剂进行动作的杂质即可。
另外，作为向p型杂质区域15c、p型杂质区域15d或者狭窄层14掺杂的p型的杂质，是Mg或者Fe等在氮化物半导体中作为p型的掺杂剂进行动作的杂质即可。
另外，栅极绝缘膜9、栅极绝缘膜9a、栅极绝缘膜9b、栅极绝缘膜9c或者栅极绝缘膜9d无需一定由1层构成，也可以由AlGacOaNb、AlOaNb、AlOa、SiO2或者Si3N4等多个层构成。
另外，在上述实施方式中，仅记载作为晶体管动作的必要最小限的要素，但最终地在形成有保护膜、场板电极、布线、空气桥或者通孔等的构造中，被用作设备。
另外，在以上记载的实施方式中，有时还记载各个构成要素的材质、材料、尺寸、形状、相对的配置关系或者实施的条件等，但它们在所有方案中仅为例示，不限于本申请说明书记载的例子。
因此，能够在本申请说明书公开的技术的范围内，设想未例示的无数的变形例、以及均等物。例如，包括将至少1个构成要素变形的情况、追加的情况或者省略的情况、进而抽出至少1个实施方式中的至少1个构成要素并与其他实施方式的构成要素组合的情况。
另外，只要不产生矛盾，在以上记载的实施方式中记载为具备“1个”的构成要素也可以具备“1个以上”。
进而，在以上记载的实施方式中的各个构成要素是概念性的单位，在本申请说明书公开的技术的范围内，包括1个构成要素由多个构造物构成的情况、1个构成要素与某个构造物的一部分对应的情况、进而在1个构造物中具备多个构成要素的情况。
另外，在以上记载的实施方式中的各个构成要素中，只要发挥同一功能，还包括具有其他构造或者形状的构造物。
另外，本申请说明书中的说明是为了本技术所涉及的所有目的而参照的，都不应认为是现有技术。
另外，在以上记载的实施方式中，在未特别指定而记载材料名等的情况下，只要不产生矛盾，在该材料中包含其他添加物、例如包含合金等。

Claims (15)

1.一种半导体装置的制造方法，
在半导体基板(1、1a)的上表面，形成作为Alx1Iny1Ga1-x1-y1N的沟道层(3、3a、3b)，其中，0≤x1≤1、0≤y1≤1，
在所述沟道层(3、3a、3b)的上表面，形成具有比所述沟道层(3、3a、3b)的带隙大的带隙的作为Alx2Iny2Ga1-x2-y2N的势垒层(4、4a、4b、4c)，其中，0≤x2≤1、0≤y2≤1，
在所述势垒层(4、4a、4b、4c)的上表面，至少部分性地形成具有比所述势垒层(4、4a、4b、4c)大的带隙的作为绝缘体或者半导体的栅极绝缘膜(9、9a、9b、9c、9d)，
在所述栅极绝缘膜(9、9a、9b、9c、9d)的上表面形成栅电极(10、10c)，
一边对所述栅电极(10、10c)施加正的电压，一边进行热处理。
2.根据权利要求1所述的半导体装置的制造方法，其中，
形成从所述势垒层(4、4a、4b、4c)的上表面到达所述沟道层(3、3a、3b)的多个第1杂质区域(7、7a、7b、7c、7d、8、8a、8b)，
至少在俯视时介于所述第1杂质区域(7、7a、7b、7c、7d、8、8a、8b)之间的所述势垒层(4、4a、4b、4c)的上表面，形成所述栅极绝缘膜(9、9a、9b、9c、9d)。
3.根据权利要求2所述的半导体装置的制造方法，其中，
在所述栅极绝缘膜(9、9a、9b、9c、9d)的上表面、并且在俯视时不与所述第1杂质区域(7a、7b、8a、8b)重叠的范围，形成所述栅电极(10)。
4.根据权利要求2或者3所述的半导体装置的制造方法，其中，
在所述栅极绝缘膜(9、9a、9b、9c、9d)的上表面、并且在俯视时端部与所述第1杂质区域(7b、8b)一致的范围，形成所述栅电极(10)。
5.根据权利要求2至4中的任意一项所述的半导体装置的制造方法，其中，
形成从所述势垒层(4、4a、4b、4c)的上表面到达所述沟道层(3、3a、3b)、并且在俯视时介于所述第1杂质区域(7、7a、7b、7c、7d、8、8a、8b)之间的第2杂质区域(12、12a、12b、12c)，
所述第2杂质区域(12、12a、12b、12c)的杂质浓度低于所述第1杂质区域(7、7a、7b、7c、7d、8、8a、8b)的杂质浓度。
6.根据权利要求5所述的半导体装置的制造方法，其中，
在与所述第1杂质区域(7、7a、7b、8、8a、8b)相邻的位置，形成所述第2杂质区域(12、12a、12b)。
7.根据权利要求1至6中的任意一项所述的半导体装置的制造方法，其中，
一边对所述栅电极(10、10c)作为正的电压施加+5V，一边在250℃以上的温度下将所述热处理进行60秒以上。
8.根据权利要求1至7中的任意一项所述的半导体装置的制造方法，其中，
一边对所述栅电极(10、10c)施加正的电压，一边在氧浓度为20％以上的气氛中进行所述热处理。
9.根据权利要求1至8中的任意一项所述的半导体装置的制造方法，其中，
在未对所述栅电极(10、10c)施加电压的状态下，位于所述栅电极(10、10c)的下方的所述沟道层(3、3a、3b)与所述势垒层(4、4a、4b、4c)之间的异质界面中的导带下端的能量高于费米能。
10.根据权利要求1至9中的任意一项所述的半导体装置的制造方法，其中，
在所述半导体基板(1、1a)的上表面，形成作为GaN的所述沟道层(3a)。
11.根据权利要求1至10中的任意一项所述的半导体装置的制造方法，其中，
在所述沟道层(3、3a、3b)的上表面，形成作为AlGaN的所述势垒层(4b)。
12.根据权利要求1至10中的任意一项所述的半导体装置的制造方法，其中，
在所述沟道层(3、3a、3b)的上表面，形成作为InAlN的所述势垒层(4c)。
13.根据权利要求1至10中的任意一项所述的半导体装置的制造方法，其中，
在所述沟道层(3、3a、3b)的上表面，形成作为AlN的所述势垒层(4a)。
14.根据权利要求1至13中的任意一项所述的半导体装置的制造方法，其中，
在所述势垒层(4、4a、4b、4c)的上表面，至少部分性地形成作为AlO的所述栅极绝缘膜(9a)。
15.一种半导体装置的制造方法，
在半导体基板(1、1a)的上表面，形成作为Alx1Iny1Ga1-x1-y1N的沟道层(3、3a、3b)，其中，0≤x1≤1、0≤y1≤1，
在所述沟道层(3、3a、3b)的上表面，至少部分性地形成具有比所述沟道层(3、3a、3b)的带隙大的带隙的作为绝缘体或者半导体的栅极绝缘膜(9、9a、9b、9c、9d)，
在所述栅极绝缘膜(9、9a、9b、9c、9d)的上表面，形成栅电极(10、10c)，
一边对所述栅电极(10、10c)施加正的电压，一边进行热处理。
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