JPH118255A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH118255A JPH118255A JP17900897A JP17900897A JPH118255A JP H118255 A JPH118255 A JP H118255A JP 17900897 A JP17900897 A JP 17900897A JP 17900897 A JP17900897 A JP 17900897A JP H118255 A JPH118255 A JP H118255A
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Abstract
(57)【要約】
【課題】 プラズマ処理により形成された高抵抗層を有
するＧａＡｓＭＥＳＦＥＴ等の半導体装置において、素
子特性を安定化する。 【解決手段】 能動層２の上にソース電極３とドレイン
電極４を形成した後、ソース電極３とドレイン電極４の
中間において能動層２にＲＩＥ装置によりプラズマ処理
を施して高抵抗層７を形成する。この高抵抗層７の上に
ゲート電極を形成した後、処理温度３００℃、１０時間
の条件で加熱処理し、プラズマ処理により形成された高
抵抗層７を安定化する。
するＧａＡｓＭＥＳＦＥＴ等の半導体装置において、素
子特性を安定化する。 【解決手段】 能動層２の上にソース電極３とドレイン
電極４を形成した後、ソース電極３とドレイン電極４の
中間において能動層２にＲＩＥ装置によりプラズマ処理
を施して高抵抗層７を形成する。この高抵抗層７の上に
ゲート電極を形成した後、処理温度３００℃、１０時間
の条件で加熱処理し、プラズマ処理により形成された高
抵抗層７を安定化する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関する。特に、本発明は、ＧａＡｓＭＥＳＦＥＴの
ようなショットキーゲート型電界効果トランジスタやシ
ョットキーバリアダイオードのようなショットキー接合
型ダイオード等の、能動層とショットキー接合をなす電
極を有する半導体装置の製造方法に関する。
法に関する。特に、本発明は、ＧａＡｓＭＥＳＦＥＴの
ようなショットキーゲート型電界効果トランジスタやシ
ョットキーバリアダイオードのようなショットキー接合
型ダイオード等の、能動層とショットキー接合をなす電
極を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】一般に、ＧａＡｓショットキーゲート型
電界効果トランジスタ（以下、ＧａＡｓＭＥＳＦＥＴと
記す）やＧａＡｓショットキーバリアダイオードは、そ
の優れた高周波特性（高速性）により、高周波増幅装置
等の高周波帯の高出力用半導体装置として使用されてい
る。
電界効果トランジスタ（以下、ＧａＡｓＭＥＳＦＥＴと
記す）やＧａＡｓショットキーバリアダイオードは、そ
の優れた高周波特性（高速性）により、高周波増幅装置
等の高周波帯の高出力用半導体装置として使用されてい
る。
【０００３】しかしながら、ＧａＡｓＭＥＳＦＥＴに
は、ＧａＡｓ基板に設けられた能動層の表面に高密度の
表面欠陥準位が存在していたり、ショットキー電極直下
の能動層に電界集中が生じていたりするため、これらの
影響によりドレイン耐圧やゲート耐圧が低いという問題
がある。特に、高出力用ＧａＡｓＭＥＳＦＥＴにとって
は、ドレイン耐圧やゲート耐圧を向上させることは、Ｇ
ａＡｓＭＥＳＦＥＴの飽和出力電力と信頼性の向上のた
めなどに必要不可欠となっている。
は、ＧａＡｓ基板に設けられた能動層の表面に高密度の
表面欠陥準位が存在していたり、ショットキー電極直下
の能動層に電界集中が生じていたりするため、これらの
影響によりドレイン耐圧やゲート耐圧が低いという問題
がある。特に、高出力用ＧａＡｓＭＥＳＦＥＴにとって
は、ドレイン耐圧やゲート耐圧を向上させることは、Ｇ
ａＡｓＭＥＳＦＥＴの飽和出力電力と信頼性の向上のた
めなどに必要不可欠となっている。
【０００４】そこで従来より、耐圧性を向上させるため
の方法として、高出力用ＧａＡｓＭＥＳＦＥＴでは、Ｌ
ＤＤ（Lightly Doped Drain）構造や多段リセス構造が
提案されており、ショットキーバリアダイオードでは、
ガードリングの形成等の方法が提案されており、さらに
は、トンネル現象の抑制、障壁高さの改善、リーク電流
の低減などの方法も検討され実施されている。
の方法として、高出力用ＧａＡｓＭＥＳＦＥＴでは、Ｌ
ＤＤ（Lightly Doped Drain）構造や多段リセス構造が
提案されており、ショットキーバリアダイオードでは、
ガードリングの形成等の方法が提案されており、さらに
は、トンネル現象の抑制、障壁高さの改善、リーク電流
の低減などの方法も検討され実施されている。
【０００５】さらに、本発明の出願人は、特開平８−９
７２３８号公報に開示されているように、プラズマ処理
によりＧａＡｓＭＥＳＦＥＴの耐圧性を向上させる方法
を提案している。これは次のような工程によりＧａＡｓ
ＭＥＳＦＥＴを製造するものである。例えば、図９
（ａ）に示すように、半絶縁性ＧａＡｓ基板２１の上部
に能動層２２を形成した後、能動層２２の上にソース電
極２３及びドレイン電極２４を形成し、熱処理して合金
化する。ついで、図９（ｂ）に示すように、ソース電極
２３及びドレイン電極２４を覆うレジスト膜２５ａ，２
５Ｂに窓２６を開口し、この窓２６を通してＧａＡｓ基
板２１にプラズマ処理を行なって高抵抗層２７を形成す
る。この後、必要に応じ、高抵抗層２７の一部をリセス
エッチングし、続けてＧａＡｓ基板２１を６Ｎ−ＨＣｌ
（６規定の塩酸）に１分間浸漬して高抵抗層２７の表面
に形成された酸化膜を除去した後、図９（ｃ）に示すよ
うに窓２６を通してリセス２８内にＴｉ／Ｐｔ／Ａｕ等
からなる金属を蒸着させ、図９（ｄ）に示すようにレジ
スト膜２５ａ，２５ｂを剥離させてリセス２８内にショ
ットキー電極２９を形成する。
７２３８号公報に開示されているように、プラズマ処理
によりＧａＡｓＭＥＳＦＥＴの耐圧性を向上させる方法
を提案している。これは次のような工程によりＧａＡｓ
ＭＥＳＦＥＴを製造するものである。例えば、図９
（ａ）に示すように、半絶縁性ＧａＡｓ基板２１の上部
に能動層２２を形成した後、能動層２２の上にソース電
極２３及びドレイン電極２４を形成し、熱処理して合金
化する。ついで、図９（ｂ）に示すように、ソース電極
２３及びドレイン電極２４を覆うレジスト膜２５ａ，２
５Ｂに窓２６を開口し、この窓２６を通してＧａＡｓ基
板２１にプラズマ処理を行なって高抵抗層２７を形成す
る。この後、必要に応じ、高抵抗層２７の一部をリセス
エッチングし、続けてＧａＡｓ基板２１を６Ｎ−ＨＣｌ
（６規定の塩酸）に１分間浸漬して高抵抗層２７の表面
に形成された酸化膜を除去した後、図９（ｃ）に示すよ
うに窓２６を通してリセス２８内にＴｉ／Ｐｔ／Ａｕ等
からなる金属を蒸着させ、図９（ｄ）に示すようにレジ
スト膜２５ａ，２５ｂを剥離させてリセス２８内にショ
ットキー電極２９を形成する。
【０００６】ＧａＡｓＭＥＳＦＥＴ等のゲート耐圧（ソ
ース・ゲート間耐圧、ドレイン・ゲート間耐圧）の向上
には、ゲート電極付近の電界集中の緩和が有効であり、
その手法としては、従来よりリセス構造やＬＤＤ構造な
どが行われていたが、このプラズマ処理法も、それらと
同様、ゲート電極付近の電界集中を緩和する手法のーつ
である。
ース・ゲート間耐圧、ドレイン・ゲート間耐圧）の向上
には、ゲート電極付近の電界集中の緩和が有効であり、
その手法としては、従来よりリセス構造やＬＤＤ構造な
どが行われていたが、このプラズマ処理法も、それらと
同様、ゲート電極付近の電界集中を緩和する手法のーつ
である。
【０００７】
【発明が解決しようとする課題】しかし、特開平８−９
７２３８号公報に開示されている方法では、使用条件に
よって、ＧａＡｓＭＥＳＦＥＴの特性に経時変化が起き
るという問題があった。図１０は、雰囲気温度１２５
℃、ゲート電極に印加する逆バイアス電圧ＶGS＝−９Ｖ
という条件下において測定された、プラズマ処理を施し
たＧａＡｓＭＥＳＦＥＴとプラズマ処理を施していない
ＧａＡｓＭＥＳＦＥＴの各特性変化を示す図であって、
横軸はストレス印加時間（経過時間）を表わし、縦軸は
ピンチオフ電圧ＶGS（ＯＦＦ）の変化率を示している。
プラズマ処理を施すと、ゲート耐圧等は向上するが、図
１０に示されているように、プラズマ処理を施さない場
合と比較すると、大きな経時変化を示している。これ
は、プラズマ処理により形成された高低抗層が準安定状
態であり、外部からのエネルギーにより電子の捕獲準位
が変動することに起因するものと考えられる。
７２３８号公報に開示されている方法では、使用条件に
よって、ＧａＡｓＭＥＳＦＥＴの特性に経時変化が起き
るという問題があった。図１０は、雰囲気温度１２５
℃、ゲート電極に印加する逆バイアス電圧ＶGS＝−９Ｖ
という条件下において測定された、プラズマ処理を施し
たＧａＡｓＭＥＳＦＥＴとプラズマ処理を施していない
ＧａＡｓＭＥＳＦＥＴの各特性変化を示す図であって、
横軸はストレス印加時間（経過時間）を表わし、縦軸は
ピンチオフ電圧ＶGS（ＯＦＦ）の変化率を示している。
プラズマ処理を施すと、ゲート耐圧等は向上するが、図
１０に示されているように、プラズマ処理を施さない場
合と比較すると、大きな経時変化を示している。これ
は、プラズマ処理により形成された高低抗層が準安定状
態であり、外部からのエネルギーにより電子の捕獲準位
が変動することに起因するものと考えられる。
【０００８】このような経時変化があると、ＧａＡｓＭ
ＥＳＦＥＴの特性が安定せず、信頼性が低下し、特に、
ＧａＡｓＭＥＳＦＥＴの製造工程における特性検査が困
難になる。
ＥＳＦＥＴの特性が安定せず、信頼性が低下し、特に、
ＧａＡｓＭＥＳＦＥＴの製造工程における特性検査が困
難になる。
【０００９】本発明は叙上の従来例の欠点に鑑みてなさ
れたものであり、その目的とするところは、プラズマ処
理により形成された高抵抗層を有するＭＥＳＦＥＴやシ
ョットキーバリアダイオード等の半導体装置において、
素子特性の安定化を実現することにある。
れたものであり、その目的とするところは、プラズマ処
理により形成された高抵抗層を有するＭＥＳＦＥＴやシ
ョットキーバリアダイオード等の半導体装置において、
素子特性の安定化を実現することにある。
【００１０】
【発明の開示】本発明による半導体装置の製造方法は、
化合物半導体基板上部に形成された能動層とショットキ
ー接合をなすショットキー電極を有する半導体装置にお
いて、前記能動層のショットキー電極が形成された領域
及びその近傍のうち少なくとも一部に、プラズマ処理に
よって高抵抗層を形成し、当該プラズマ処理後に安定化
処理を施すことを特徴としている。
化合物半導体基板上部に形成された能動層とショットキ
ー接合をなすショットキー電極を有する半導体装置にお
いて、前記能動層のショットキー電極が形成された領域
及びその近傍のうち少なくとも一部に、プラズマ処理に
よって高抵抗層を形成し、当該プラズマ処理後に安定化
処理を施すことを特徴としている。
【００１１】本発明によれば、ショットキー電極が形成
された領域及びその近傍のうち少なくとも一部におい
て、能動層にプラズマ処理によって高抵抗層を形成して
いるので、半導体装置の耐圧性を向上させることができ
る。しかも、プラズマ処理を行った後、安定化処理を施
しているので、プラズマ処理を行った後の素子特性の経
時的な変化も抑制することができ、素子特性を安定させ
ることができる。特に、素子特性が安定することによっ
て半導体装置の製造工程における特性検査の検査精度も
向上する。
された領域及びその近傍のうち少なくとも一部におい
て、能動層にプラズマ処理によって高抵抗層を形成して
いるので、半導体装置の耐圧性を向上させることができ
る。しかも、プラズマ処理を行った後、安定化処理を施
しているので、プラズマ処理を行った後の素子特性の経
時的な変化も抑制することができ、素子特性を安定させ
ることができる。特に、素子特性が安定することによっ
て半導体装置の製造工程における特性検査の検査精度も
向上する。
【００１２】前記安定化処理としては、処理温度４００
℃以下、処理時間７秒以上で熱処理を行なえばよい。特
に好ましくは、処理温度２９０〜４００℃、処理時間７
秒〜２４時間の範囲で熱処理を行えばよい。例えば、熱
処理温度２９０℃では、２４時間以上の熱処理を行えば
よく、熱処理温度４００℃では、７秒以上の熱処理を行
えばよい。ここで、熱処理温度を２９０℃よりも低くす
ると、熱処理時間が２４時間から急激に長くなるので、
実用性に問題が生じ、また、熱処理温度を４００℃より
も高くすると、オーミック電極等の劣化が生じるので、
処理温度は２９０〜４００℃が好ましい。そして、この
処理温度に対応する処理時間は７秒〜２４時間となる。
℃以下、処理時間７秒以上で熱処理を行なえばよい。特
に好ましくは、処理温度２９０〜４００℃、処理時間７
秒〜２４時間の範囲で熱処理を行えばよい。例えば、熱
処理温度２９０℃では、２４時間以上の熱処理を行えば
よく、熱処理温度４００℃では、７秒以上の熱処理を行
えばよい。ここで、熱処理温度を２９０℃よりも低くす
ると、熱処理時間が２４時間から急激に長くなるので、
実用性に問題が生じ、また、熱処理温度を４００℃より
も高くすると、オーミック電極等の劣化が生じるので、
処理温度は２９０〜４００℃が好ましい。そして、この
処理温度に対応する処理時間は７秒〜２４時間となる。
【００１３】本発明は、特に、能動層の上にショットキ
ー電極とオーミツク電極を形成された電界効果型のトラ
ンジスタ素子の製造方法に適用することができる。電界
効果型のトランジスタ素子の場合には、プラズマ処理を
施すことによってゲート耐圧やドレイン耐圧を向上させ
ることができ、さらに、安定化処理によってゲート耐圧
やドレイン耐圧等の特性を安定させることができる。
ー電極とオーミツク電極を形成された電界効果型のトラ
ンジスタ素子の製造方法に適用することができる。電界
効果型のトランジスタ素子の場合には、プラズマ処理を
施すことによってゲート耐圧やドレイン耐圧を向上させ
ることができ、さらに、安定化処理によってゲート耐圧
やドレイン耐圧等の特性を安定させることができる。
【００１４】また、電界効果型トランジスタ素子のショ
ットキー電極とオーミック電極間に逆方向電界が生じる
ように０Ｖ以上でショットキー障壁が破壊に至らない電
圧を印加した状態では、安定化処理は、処理温度１００
〜４００℃、処理時間７秒〜２４時間の範囲で熱処理す
ればよい。
ットキー電極とオーミック電極間に逆方向電界が生じる
ように０Ｖ以上でショットキー障壁が破壊に至らない電
圧を印加した状態では、安定化処理は、処理温度１００
〜４００℃、処理時間７秒〜２４時間の範囲で熱処理す
ればよい。
【００１５】このように、電界効果型トランジスタ素子
のショットキー電極とオーミック電極間に逆方向電界が
生じるように０Ｖ以上でショットキー障壁が破壊に至ら
ない電圧を印加した状態で安定化処理を行えば、低い熱
処理温度で短時間の熱処理を施すことにより、素子特性
の経時的変化を抑制することができる。例えば、１０Ｖ
の逆方向電圧を印加した状態では、１００℃、５分の熱
処理で足りる。従って、半導体装置に熱的損傷を与える
恐れを小さくできる。
のショットキー電極とオーミック電極間に逆方向電界が
生じるように０Ｖ以上でショットキー障壁が破壊に至ら
ない電圧を印加した状態で安定化処理を行えば、低い熱
処理温度で短時間の熱処理を施すことにより、素子特性
の経時的変化を抑制することができる。例えば、１０Ｖ
の逆方向電圧を印加した状態では、１００℃、５分の熱
処理で足りる。従って、半導体装置に熱的損傷を与える
恐れを小さくできる。
【００１６】
（第１の実施形態）図１（ａ）〜（ｄ）は本発明の一実
施形態によるＧａＡｓＭＥＳＦＥＴの製造工程を示す概
略断面図である。図１（ａ）〜（ｄ）に従って、この製
造工程を説明すると、まず、ＧａＡｓウエハ（半絶縁性
ＧａＡｓ基板）１の上部に、イオン注入法もしくはＭＢ
Ｅ法等により能動層２を形成する。次に、フォトリソグ
ラフィ法等により能動層２の上にレジスト膜（図示せ
ず）をパターニングした後、Ａｕ−Ｇｅ／Ｎｉ系の金属
を蒸着しリフトオフして能動層２上にソース電極３及び
ドレイン電極４を形成し、ソース電極３及びドレイン電
極４を熱処理して合金化する（図１（ａ））。
施形態によるＧａＡｓＭＥＳＦＥＴの製造工程を示す概
略断面図である。図１（ａ）〜（ｄ）に従って、この製
造工程を説明すると、まず、ＧａＡｓウエハ（半絶縁性
ＧａＡｓ基板）１の上部に、イオン注入法もしくはＭＢ
Ｅ法等により能動層２を形成する。次に、フォトリソグ
ラフィ法等により能動層２の上にレジスト膜（図示せ
ず）をパターニングした後、Ａｕ−Ｇｅ／Ｎｉ系の金属
を蒸着しリフトオフして能動層２上にソース電極３及び
ドレイン電極４を形成し、ソース電極３及びドレイン電
極４を熱処理して合金化する（図１（ａ））。
【００１７】つぎに、ＧａＡｓウエハ１、ソース電極３
及びドレイン電極４を覆うようにしてレジスト膜５を塗
布、焼付けした後、フォトリソグラフィ法によりレジス
ト膜５にゲート電極形成用のパターン窓６を開口する
（図１（ｂ））。
及びドレイン電極４を覆うようにしてレジスト膜５を塗
布、焼付けした後、フォトリソグラフィ法によりレジス
ト膜５にゲート電極形成用のパターン窓６を開口する
（図１（ｂ））。
【００１８】ついで、ゲート電極形成用のパターン窓６
を通して所定条件でプラズマ処理を行って能動層２に高
抵抗層７を形成する（図１（ｃ））。このプラズマ処理
は、ＲＩＥ（Reactive Ion Etching）装置により、例え
ば、ガス種（プラズマ源）：Ｏ2、ＲＦバイアス：４０
Ｗ、ガス流量：５０sccm、ガス圧１００mTorr等の条件
で実施する。
を通して所定条件でプラズマ処理を行って能動層２に高
抵抗層７を形成する（図１（ｃ））。このプラズマ処理
は、ＲＩＥ（Reactive Ion Etching）装置により、例え
ば、ガス種（プラズマ源）：Ｏ2、ＲＦバイアス：４０
Ｗ、ガス流量：５０sccm、ガス圧１００mTorr等の条件
で実施する。
【００１９】この後、レジスト膜５の上からゲート金属
を蒸着させ、レジスト膜５を剥離することによってリフ
トオフ法で高抵抗層７の上にゲート電極８を形成する
（図１（ｄ））。ついで、処理温度３００℃、１０時間
の条件でＧａＡｓウエハ１を加熱処理し、プラズマ処理
により形成された高抵抗層７を安定化する。
を蒸着させ、レジスト膜５を剥離することによってリフ
トオフ法で高抵抗層７の上にゲート電極８を形成する
（図１（ｄ））。ついで、処理温度３００℃、１０時間
の条件でＧａＡｓウエハ１を加熱処理し、プラズマ処理
により形成された高抵抗層７を安定化する。
【００２０】上記製造工程のように、能動層２にプラズ
マ処理を施すことによってゲート電極８の付近における
電界集中を緩和し、ＧａＡｓＭＥＳＦＥＴのゲート耐圧
を向上させることができるが、プラズマ処理により作ら
れた高抵抗層７は、外部からのエネルギーに対して安定
でない。しかし、プラズマ処理を施した部分に熱処理を
行うことにより、高抵抗層７を安定化層に変化させるこ
とができる。熱処理により安定化された高抵抗層７は、
外部からのエネルギーに対して安定であり、また高抵抗
の特徴は残っているため、ＧａＡｓＭＥＳＦＥＴのゲー
ト耐圧の向上効果をもたらす。
マ処理を施すことによってゲート電極８の付近における
電界集中を緩和し、ＧａＡｓＭＥＳＦＥＴのゲート耐圧
を向上させることができるが、プラズマ処理により作ら
れた高抵抗層７は、外部からのエネルギーに対して安定
でない。しかし、プラズマ処理を施した部分に熱処理を
行うことにより、高抵抗層７を安定化層に変化させるこ
とができる。熱処理により安定化された高抵抗層７は、
外部からのエネルギーに対して安定であり、また高抵抗
の特徴は残っているため、ＧａＡｓＭＥＳＦＥＴのゲー
ト耐圧の向上効果をもたらす。
【００２１】（サンプル測定）能動層にプラズマ処理し
て高抵抗層を形成されたＧａＡｓＭＥＳＦＥＴのサンプ
ルに対して、熱処理温度３００℃で、０時間、２時間、
５時間、１０時間及び２０時間の熱処理を施した後、こ
れら５種類のサンプルの、雰囲気温度１２５℃、逆バイ
アス電圧ＶGS＝−９Ｖのストレス条件下におけるピンチ
オフ電圧ＶGS（ＯＦＦ）の経時的変化を測定した。この
結果を図２に示す。図２の横軸はストレス印加時間（経
過時間）を表わし、縦軸はピンチオフ電圧ＶGS（ＯＦ
Ｆ）の変化率を示している。
て高抵抗層を形成されたＧａＡｓＭＥＳＦＥＴのサンプ
ルに対して、熱処理温度３００℃で、０時間、２時間、
５時間、１０時間及び２０時間の熱処理を施した後、こ
れら５種類のサンプルの、雰囲気温度１２５℃、逆バイ
アス電圧ＶGS＝−９Ｖのストレス条件下におけるピンチ
オフ電圧ＶGS（ＯＦＦ）の経時的変化を測定した。この
結果を図２に示す。図２の横軸はストレス印加時間（経
過時間）を表わし、縦軸はピンチオフ電圧ＶGS（ＯＦ
Ｆ）の変化率を示している。
【００２２】図２によれば、熱処理温度が３００℃で
は、１０時間以上の熱処理を施すことによって、ＧａＡ
ｓＭＥＳＦＥＴの特性が安定化されることが分かる。
は、１０時間以上の熱処理を施すことによって、ＧａＡ
ｓＭＥＳＦＥＴの特性が安定化されることが分かる。
【００２３】また、ＧａＡｓＭＥＳＦＥＴの特性を安定
化させるために必要な熱処理時間（特性安定化時間）
は、熱処理温度Ｔ［゜Ｋ］によって変化すると考えられ
るが、この特性安定化時間と熱処理温度Ｔとの関係を測
定した結果を図３に示す。図３によれば、熱処理温度Ｔ
と特性安定化時間との関係は、対数関数で表わされ、熱
処理温度Ｔが低くなると、特性安定化時間（熱処理時
間）は急激に長くなる。例えば、熱処理温度２９０℃で
特性安定化時間は２４時間、２７０℃で２４２時間、２
５０℃で２４４０時間となり、２９０℃よりも低い熱処
理温度では処理時間が長くなり過ぎて実用性がない。ま
た、熱処理温度が４００℃よりも高くなると、ソース電
極やドレイン電極等の劣化が起こるので、４００℃より
も高い温度での熱処理も好ましくない。従って、プラズ
マ処理後の安定化処理の温度は、２９０℃以上４００℃
以下が好ましく、これに対応する熱処理時間は７秒〜２
４時間となる。
化させるために必要な熱処理時間（特性安定化時間）
は、熱処理温度Ｔ［゜Ｋ］によって変化すると考えられ
るが、この特性安定化時間と熱処理温度Ｔとの関係を測
定した結果を図３に示す。図３によれば、熱処理温度Ｔ
と特性安定化時間との関係は、対数関数で表わされ、熱
処理温度Ｔが低くなると、特性安定化時間（熱処理時
間）は急激に長くなる。例えば、熱処理温度２９０℃で
特性安定化時間は２４時間、２７０℃で２４２時間、２
５０℃で２４４０時間となり、２９０℃よりも低い熱処
理温度では処理時間が長くなり過ぎて実用性がない。ま
た、熱処理温度が４００℃よりも高くなると、ソース電
極やドレイン電極等の劣化が起こるので、４００℃より
も高い温度での熱処理も好ましくない。従って、プラズ
マ処理後の安定化処理の温度は、２９０℃以上４００℃
以下が好ましく、これに対応する熱処理時間は７秒〜２
４時間となる。
【００２４】また、図４はプラズマ処理を施していない
ＧａＡｓＭＥＳＦＥＴのゲート・ソース間耐圧ＢＶGSを
測定した結果を示し、図５はプラズマ処理後さらに安定
化処理を施されたＧａＡｓＭＥＳＦＥＴのゲート・ソー
ス間耐圧ＢＶGSを測定した結果を示しており、いずれも
横軸はゲート・ソース間耐圧ＢＶGSを表わし、縦軸は当
該耐圧のサンプル個数を表わしている。図４のプラズマ
処理を施していないＧａＡｓＭＥＳＦＥＴでは、ゲート
・ソース間耐圧ＢＶGSは、平均値Ａvg＝−８.８Ｖ、分
散値（ばらつき）２σ＝６.２Ｖとなっている。図５の
プラズマ処理後さらに安定化処理を施されたＧａＡｓＭ
ＥＳＦＥＴでは、ゲート・ソース間耐圧ＢＶGSは、平均
値Ａvg＝−１１.９Ｖ、分散値２σ＝１.１Ｖとなってい
る。図４と図５の比較から分かるように、安定化のため
の熱処理を施してもプラズマ処理によって得られた高抵
抗層の特徴は損われておらず、プラズマ処理を施してい
ないサンプルと比較して、ゲート耐圧の向上および均一
性が実現されている。
ＧａＡｓＭＥＳＦＥＴのゲート・ソース間耐圧ＢＶGSを
測定した結果を示し、図５はプラズマ処理後さらに安定
化処理を施されたＧａＡｓＭＥＳＦＥＴのゲート・ソー
ス間耐圧ＢＶGSを測定した結果を示しており、いずれも
横軸はゲート・ソース間耐圧ＢＶGSを表わし、縦軸は当
該耐圧のサンプル個数を表わしている。図４のプラズマ
処理を施していないＧａＡｓＭＥＳＦＥＴでは、ゲート
・ソース間耐圧ＢＶGSは、平均値Ａvg＝−８.８Ｖ、分
散値（ばらつき）２σ＝６.２Ｖとなっている。図５の
プラズマ処理後さらに安定化処理を施されたＧａＡｓＭ
ＥＳＦＥＴでは、ゲート・ソース間耐圧ＢＶGSは、平均
値Ａvg＝−１１.９Ｖ、分散値２σ＝１.１Ｖとなってい
る。図４と図５の比較から分かるように、安定化のため
の熱処理を施してもプラズマ処理によって得られた高抵
抗層の特徴は損われておらず、プラズマ処理を施してい
ないサンプルと比較して、ゲート耐圧の向上および均一
性が実現されている。
【００２５】（第２の実施形態）図６（ａ）〜（ｄ）は
本発明の別な実施形態によるＧａＡｓＭＥＳＦＥＴの製
造工程を示す概略断面図である。この製造工程において
は、能動層２が形成されたＧａＡｓウエハ１の上にソー
ス電極３とドレイン電極４を形成した（図６（ａ））
後、ソース電極３及びドレイン電極４の上からＧａＡｓ
ウエハ１の上にレジスト膜１１を形成し、フォトリソグ
ラフィ法によって当該レジスト膜１１にプラズマ処理用
のパターン窓１２を開口し、このパターン窓１２を通し
て所定条件で能動層２にプラズマ処理を行って高抵抗層
７を形成する（図６（ｂ））。このプラズマ処理もＲＩ
Ｅ装置によって実施し、その処理条件は、例えばガス
種：Ｏ2、ＲＦバイアス：４０Ｗ、ガス流量：５０scc
m、ガス圧：１００mTorr等とする。
本発明の別な実施形態によるＧａＡｓＭＥＳＦＥＴの製
造工程を示す概略断面図である。この製造工程において
は、能動層２が形成されたＧａＡｓウエハ１の上にソー
ス電極３とドレイン電極４を形成した（図６（ａ））
後、ソース電極３及びドレイン電極４の上からＧａＡｓ
ウエハ１の上にレジスト膜１１を形成し、フォトリソグ
ラフィ法によって当該レジスト膜１１にプラズマ処理用
のパターン窓１２を開口し、このパターン窓１２を通し
て所定条件で能動層２にプラズマ処理を行って高抵抗層
７を形成する（図６（ｂ））。このプラズマ処理もＲＩ
Ｅ装置によって実施し、その処理条件は、例えばガス
種：Ｏ2、ＲＦバイアス：４０Ｗ、ガス流量：５０scc
m、ガス圧：１００mTorr等とする。
【００２６】ついで、このレジスト膜１１を剥離した
後、新たなレジスト膜１３をＧａＡｓウエハ１の上に形
成し、フォトリソグラフィ法によって当該レジスト膜１
３にゲート電極形成用のパターン窓１４を開口する（図
６（ｃ））。このパターン窓１４は、プラズマ処理によ
る高抵抗層７から少しずれた位置に開口される。そし
て、このパターン窓１４を通して蒸着によりＧａＡｓウ
エハ１の上にゲート金属を蒸着させ、レジスト膜１３を
剥離することによってリフトオフ法によりゲート電極８
を形成する（図６（ｄ））。
後、新たなレジスト膜１３をＧａＡｓウエハ１の上に形
成し、フォトリソグラフィ法によって当該レジスト膜１
３にゲート電極形成用のパターン窓１４を開口する（図
６（ｃ））。このパターン窓１４は、プラズマ処理によ
る高抵抗層７から少しずれた位置に開口される。そし
て、このパターン窓１４を通して蒸着によりＧａＡｓウ
エハ１の上にゲート金属を蒸着させ、レジスト膜１３を
剥離することによってリフトオフ法によりゲート電極８
を形成する（図６（ｄ））。
【００２７】この後、プラズマ処理により形成された高
抵抗層７を、処理温度３００℃、１０時間の条件で熱処
理して高抵抗層７を安定化させる。
抵抗層７を、処理温度３００℃、１０時間の条件で熱処
理して高抵抗層７を安定化させる。
【００２８】この実施形態では、ソース電極３とドレイ
ン電極４の中間に設けられているゲート電極８よりも少
しドレイン電極４側へ偏らせて高抵抗層７を形成してい
る。それによって、プラズマ処理後の熱処理を行う領域
を、耐圧が特に要求されるドレイン電極４側でのみ行う
ことにより、ソース抵抗の増大を招くことなくドレイン
耐圧の向上を行えるという効果を付加することができ
る。
ン電極４の中間に設けられているゲート電極８よりも少
しドレイン電極４側へ偏らせて高抵抗層７を形成してい
る。それによって、プラズマ処理後の熱処理を行う領域
を、耐圧が特に要求されるドレイン電極４側でのみ行う
ことにより、ソース抵抗の増大を招くことなくドレイン
耐圧の向上を行えるという効果を付加することができ
る。
【００２９】（第３の実施形態）図７（ａ）〜（ｅ）は
本発明のさらに別な実施形態によるＧａＡｓＭＥＳＦＥ
Ｔの製造工程を示す概略断面図である。この製造工程に
あっては、まず、ＧａＡｓウエハ１の上部に、イオン注
入法もしくはＭＢＥ法等により能動層２を形成する。次
に、フォトリソグラフィ法等により能動層２の上にレジ
スト膜（図示せず）をパターニングした後、Ａｕ−Ｇｅ
／Ｎｉ系の金属を蒸着しリフトオフして能動層２上にソ
ース電極３及びドレイン電極４を形成し、ソース電極３
及びドレイン電極４を熱処理して合金化する（図７
（ａ））。
本発明のさらに別な実施形態によるＧａＡｓＭＥＳＦＥ
Ｔの製造工程を示す概略断面図である。この製造工程に
あっては、まず、ＧａＡｓウエハ１の上部に、イオン注
入法もしくはＭＢＥ法等により能動層２を形成する。次
に、フォトリソグラフィ法等により能動層２の上にレジ
スト膜（図示せず）をパターニングした後、Ａｕ−Ｇｅ
／Ｎｉ系の金属を蒸着しリフトオフして能動層２上にソ
ース電極３及びドレイン電極４を形成し、ソース電極３
及びドレイン電極４を熱処理して合金化する（図７
（ａ））。
【００３０】つぎに、ＧａＡｓウエハ１、ソース電極３
及びドレイン電極４を覆うようにしてレジスト膜５を塗
布、焼付けした後、フォトリソグラフィ法によりレジス
ト膜５にゲート電極形成用のパターン窓６を開口する
（図７（ｂ））。
及びドレイン電極４を覆うようにしてレジスト膜５を塗
布、焼付けした後、フォトリソグラフィ法によりレジス
ト膜５にゲート電極形成用のパターン窓６を開口する
（図７（ｂ））。
【００３１】ついで、ゲート電極形成用のパターン窓６
を通して所定条件でプラズマを打ち込み、能動層２にプ
ラズマ処理を行って高抵抗層７を形成する（図７
（ｃ））。このプラズマ処理は、ＲＩＥ（Reactive Ion
Etching）装置により、例えば、ガス種（プラズマ
源）：Ｏ2、ＲＦバイアス：４０Ｗ、ガス流量：５０scc
m、ガス圧１００mTorr等の条件で実施する。
を通して所定条件でプラズマを打ち込み、能動層２にプ
ラズマ処理を行って高抵抗層７を形成する（図７
（ｃ））。このプラズマ処理は、ＲＩＥ（Reactive Ion
Etching）装置により、例えば、ガス種（プラズマ
源）：Ｏ2、ＲＦバイアス：４０Ｗ、ガス流量：５０scc
m、ガス圧１００mTorr等の条件で実施する。
【００３２】ついで、レジスト膜５の上からゲート金属
を蒸着させ、レジスト膜５を剥離することによってリフ
トオフ法で高抵抗層７の上にゲート電極８を形成する
（図７（ｄ））。
を蒸着させ、レジスト膜５を剥離することによってリフ
トオフ法で高抵抗層７の上にゲート電極８を形成する
（図７（ｄ））。
【００３３】この後、ゲート電極８とソース電極３及び
ドレイン電極４との間に逆方向バイアス電圧ＶGS（＝Ｖ
GD＜０）を印加した状態で、プラズマ処理により形成さ
れた高抵抗層７の安定化処理を行う（図７（ｅ））。
ドレイン電極４との間に逆方向バイアス電圧ＶGS（＝Ｖ
GD＜０）を印加した状態で、プラズマ処理により形成さ
れた高抵抗層７の安定化処理を行う（図７（ｅ））。
【００３４】（サンプル測定）プラズマ処理を行っただ
けのＧａＡｓＭＥＳＦＥＴのサンプルと、プラズマ処理
後さらに逆方向バイアス電圧ＶGS＝−１０Ｖを印加しな
がら１００℃で５分間の熱処理を行ったＧａＡｓＭＥＳ
ＦＥＴのサンプルを準備し、両サンプルの、雰囲気温度
１２５℃、逆バイアス電圧ＶGS＝−９Ｖのストレス条件
下におけるピンチオフ電圧ＶGS（ＯＦＦ）の経時的変化
を測定した。この結果を図８に示す。図８の横軸はスト
レス印加時間（経過時間）を表わし、縦軸はピンチオフ
電圧ＶGS（ＯＦＦ）の変化率を示している。
けのＧａＡｓＭＥＳＦＥＴのサンプルと、プラズマ処理
後さらに逆方向バイアス電圧ＶGS＝−１０Ｖを印加しな
がら１００℃で５分間の熱処理を行ったＧａＡｓＭＥＳ
ＦＥＴのサンプルを準備し、両サンプルの、雰囲気温度
１２５℃、逆バイアス電圧ＶGS＝−９Ｖのストレス条件
下におけるピンチオフ電圧ＶGS（ＯＦＦ）の経時的変化
を測定した。この結果を図８に示す。図８の横軸はスト
レス印加時間（経過時間）を表わし、縦軸はピンチオフ
電圧ＶGS（ＯＦＦ）の変化率を示している。
【００３５】図８から分かるように、熱処理（安定化処
理）を行うことによって特性が極めて安定化される。し
かも、逆方向バイアス電圧ＶGSを印加することにより、
第１の実施形態の場合と比べて低い熱処理温度で、しか
も短い処理時間で特性を安定させられることも分かる。
理）を行うことによって特性が極めて安定化される。し
かも、逆方向バイアス電圧ＶGSを印加することにより、
第１の実施形態の場合と比べて低い熱処理温度で、しか
も短い処理時間で特性を安定させられることも分かる。
【００３６】上記のサンプル測定値より逆方向バイアス
電圧ＶGSの大きさ（絶対値）を小さくすれば、熱処理温
度が高くなり、処理時間も長くなるので、熱処理条件と
しては、逆方向バイアス電圧ＶGS＝−０〜−１０Ｖ、熱
処理温度１００〜３５０℃、熱処理時間５分〜２４時間
が好ましい。ここで、熱処理温度の上限を３５０℃とし
たのは、これ以上の温度ではソース電極やドレイン電極
が劣化する恐れがあり、熱処理時間の上限を２４時間と
したのは、これ以上長時間になると実用性に欠けるから
である。
電圧ＶGSの大きさ（絶対値）を小さくすれば、熱処理温
度が高くなり、処理時間も長くなるので、熱処理条件と
しては、逆方向バイアス電圧ＶGS＝−０〜−１０Ｖ、熱
処理温度１００〜３５０℃、熱処理時間５分〜２４時間
が好ましい。ここで、熱処理温度の上限を３５０℃とし
たのは、これ以上の温度ではソース電極やドレイン電極
が劣化する恐れがあり、熱処理時間の上限を２４時間と
したのは、これ以上長時間になると実用性に欠けるから
である。
【００３７】なお、上記実施形態においては、ＧａＡｓ
ＭＥＳＦＥＴの場合について説明したが、ショットキー
バリアダイオード等に本発明を適用しても同様な効果を
得ることができる。
ＭＥＳＦＥＴの場合について説明したが、ショットキー
バリアダイオード等に本発明を適用しても同様な効果を
得ることができる。
【図１】（ａ）〜（ｄ）は本発明の一実施形態によるＧ
ａＡｓＭＥＳＦＥＴの製造工程を示す概略断面図であ
る。
ａＡｓＭＥＳＦＥＴの製造工程を示す概略断面図であ
る。
【図２】プラズマ処理後の安定化のための熱処理時間を
変化させたＧａＡｓＭＥＳＦＥＴのサンプルにおけるピ
ンチオフ電圧の経時的な変化を示す図である。
変化させたＧａＡｓＭＥＳＦＥＴのサンプルにおけるピ
ンチオフ電圧の経時的な変化を示す図である。
【図３】安定化のための熱処理温度と特性安定化時間
（要処理時間）との関係を示す図である。
（要処理時間）との関係を示す図である。
【図４】プラズマ処理を施していないサンプルにおける
ゲート・ソース間耐圧の分布を示す図である。
ゲート・ソース間耐圧の分布を示す図である。
【図５】プラズマ処理後さらに安定化処理を施されたサ
ンプルにおけるゲート・ソース間耐圧の分布を示す図で
ある。
ンプルにおけるゲート・ソース間耐圧の分布を示す図で
ある。
【図６】（ａ）〜（ｄ）は本発明の別な実施形態による
ＧａＡｓＭＥＳＦＥＴの製造工程を示す概略断面図であ
る。
ＧａＡｓＭＥＳＦＥＴの製造工程を示す概略断面図であ
る。
【図７】（ａ）〜（ｅ）は本発明のさらに別な実施形態
によるＧａＡｓＭＥＳＦＥＴの製造工程を示す概略断面
図である。
によるＧａＡｓＭＥＳＦＥＴの製造工程を示す概略断面
図である。
【図８】プラズマ処理後に安定化のための熱処理を施し
たサンプルと、プラズマ処理のみのサンプルにおけるピ
ンチオフ電圧の経時的な変化を示す図である。
たサンプルと、プラズマ処理のみのサンプルにおけるピ
ンチオフ電圧の経時的な変化を示す図である。
【図９】（ａ）〜（ｄ）は従来におけるＧａＭＥＳＦＥ
Ｔの製造工程を説明する概略断面図である。
Ｔの製造工程を説明する概略断面図である。
【図１０】プラズマ処理を施したＧａＭＥＳＦＥＴとプ
ラズマ処理を施していないＧａＡｓＭＥＳＦＥＴのピン
チオフ電圧の経時的な変化を示す図である。
ラズマ処理を施していないＧａＡｓＭＥＳＦＥＴのピン
チオフ電圧の経時的な変化を示す図である。
２ 能動層 ３ ソース電極 ４ ドレイン電極 ７ 高抵抗層 ８ ゲート電極
Claims (5)
- 【請求項１】 化合物半導体基板上部に形成された能動
層とショットキー接合をなすショットキー電極を有する
半導体装置において、 前記能動層のショットキー電極が形成された領域及びそ
の近傍のうち少なくとも一部に、プラズマ処理によって
高抵抗層を形成し、当該プラズマ処理後に安定化処理を
施すことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記半導体装置は、能動層の上にショッ
トキー電極とオーミツク電極を形成された電界効果型の
トランジスタ素子であることを特徴とする、請求項１に
記載の半導体装置の製造方法。 - 【請求項３】 前記安定化処理は、処理温度４００℃以
下、処理時間７秒以上で熱処理するものであることを特
徴とする、請求項１に記載の半導体装置の製造方法。 - 【請求項４】 前記安定化処理は、処理温度２９０〜４
００℃、処理時間７秒〜２４時間の範囲で熱処理するも
のであることを特徴とする、請求項１に記載の半導体装
置の製造方法。 - 【請求項５】 前記安定化処理は、前記ショットキー電
極と前記オーミック電極間に逆方向電界が生じるように
０Ｖ以上でショットキー障壁が破壊に至らない電圧を印
加した状態で、処理温度１００〜４００℃、処理時間７
秒〜２４時間の範囲で熱処理するものであることを特徴
とする、請求項２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17900897A JPH118255A (ja) | 1997-06-18 | 1997-06-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17900897A JPH118255A (ja) | 1997-06-18 | 1997-06-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH118255A true JPH118255A (ja) | 1999-01-12 |
Family
ID=16058510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17900897A Pending JPH118255A (ja) | 1997-06-18 | 1997-06-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH118255A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018220741A1 (ja) * | 2017-05-31 | 2018-12-06 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-06-18 JP JP17900897A patent/JPH118255A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018220741A1 (ja) * | 2017-05-31 | 2018-12-06 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JPWO2018220741A1 (ja) * | 2017-05-31 | 2019-11-07 | 三菱電機株式会社 | 半導体装置の製造方法 |
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