JPH08124939A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH08124939A JPH08124939A JP25664594A JP25664594A JPH08124939A JP H08124939 A JPH08124939 A JP H08124939A JP 25664594 A JP25664594 A JP 25664594A JP 25664594 A JP25664594 A JP 25664594A JP H08124939 A JPH08124939 A JP H08124939A
- Authority
- JP
- Japan
- Prior art keywords
- film
- entire surface
- forming
- gate electrode
- fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 自己整合ＦＥＴプロセスにおいて、ピンチオ
フ特性に優れたＦＥＴを安定に作製することのできる半
導体装置の製造方法を提供することである。 【構成】 半絶縁性ＧａＡｓ基板１にＳｉの選択イオン
注入を行い活性層２を形成し、全面に高融点金属膜３で
形成する。ＣＦ4とＳＦ6の混合ガスを用いた異方性ドラ
イエッチングでゲートパターンに高融点金属２３を加工
しゲート電極４を形成する。全面を酸素プラズマ処理
し、ＧａＡｓ基板表面に残存するエッチングガス成分の
硫黄を除去する。ゲート電極４をマスクとしてＳｉの選
択イオン注入を行い低濃度ｎ型層５を形成する。全面に
第１の絶縁膜６例えばシリコン窒化膜を形成しこの絶縁
膜を通して高濃度ｎ型注入領域７を形成する。保護膜８
を全面に形成してアニールを行う。アニール膜８を除去
してソースドレイン電極９を形成してＧａＡｓＦＥＴを
完成する。
フ特性に優れたＦＥＴを安定に作製することのできる半
導体装置の製造方法を提供することである。 【構成】 半絶縁性ＧａＡｓ基板１にＳｉの選択イオン
注入を行い活性層２を形成し、全面に高融点金属膜３で
形成する。ＣＦ4とＳＦ6の混合ガスを用いた異方性ドラ
イエッチングでゲートパターンに高融点金属２３を加工
しゲート電極４を形成する。全面を酸素プラズマ処理
し、ＧａＡｓ基板表面に残存するエッチングガス成分の
硫黄を除去する。ゲート電極４をマスクとしてＳｉの選
択イオン注入を行い低濃度ｎ型層５を形成する。全面に
第１の絶縁膜６例えばシリコン窒化膜を形成しこの絶縁
膜を通して高濃度ｎ型注入領域７を形成する。保護膜８
を全面に形成してアニールを行う。アニール膜８を除去
してソースドレイン電極９を形成してＧａＡｓＦＥＴを
完成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関するもので、特にＧａＡｓなどの化合物半導体のＭ
ＥＳＦＥＴ(Metal Semiconductor Field Effect Transi
stor) の製造方法に関するものである。
に関するもので、特にＧａＡｓなどの化合物半導体のＭ
ＥＳＦＥＴ(Metal Semiconductor Field Effect Transi
stor) の製造方法に関するものである。
【０００２】
【従来の技術】近年、ＧａＡｓなど化合物半導体を用い
たＭＥＳＦＥＴの開発が盛んに行なわれている。ＧａＡ
ｓＭＥＳＦＥＴにおいては特性の高性能化、均一化のた
めに自己整合プロセスが一般的に用いられている。この
自己整合プロセスはイオン注入法を用いてソース・ドレ
イン抵抗を下げるために、高融点金属からなるゲート金
属を形成して、そのゲート金属をマスクとしてゲート金
属の両側に自己整合でキャリア濃度が高いソース・ドレ
イン領域を形成する方法である。さらに、最近ではＦＥ
Ｔ特性のドレイン耐圧向上のためにゲート電極と高濃度
ソース・ドレイン領域の間に低濃度ｎ型領域を形成した
ＬＤＤ（Lightly Doped Drain）構造が盛んに導入さ
れている。そのＬＤＤ構造ＧａＡｓＭＥＳＦＥＴの従来
の製造方法の断面図を図５（ａ）−（ｆ）に示す。
たＭＥＳＦＥＴの開発が盛んに行なわれている。ＧａＡ
ｓＭＥＳＦＥＴにおいては特性の高性能化、均一化のた
めに自己整合プロセスが一般的に用いられている。この
自己整合プロセスはイオン注入法を用いてソース・ドレ
イン抵抗を下げるために、高融点金属からなるゲート金
属を形成して、そのゲート金属をマスクとしてゲート金
属の両側に自己整合でキャリア濃度が高いソース・ドレ
イン領域を形成する方法である。さらに、最近ではＦＥ
Ｔ特性のドレイン耐圧向上のためにゲート電極と高濃度
ソース・ドレイン領域の間に低濃度ｎ型領域を形成した
ＬＤＤ（Lightly Doped Drain）構造が盛んに導入さ
れている。そのＬＤＤ構造ＧａＡｓＭＥＳＦＥＴの従来
の製造方法の断面図を図５（ａ）−（ｆ）に示す。
【０００３】半絶縁性ＧａＡｓ基板１１にＳｉの選択イ
オン注入を行いｎ型注入領域１２を形成し、全面に高融
点金属１３例えばＷＳｉをスパッタで形成する（ａ）。
次にＣＦ4とＳＦ6の混合ガスを用いた異方性ドライエッ
チンでグ所望のゲートパターンに前記高融点金属１３を
加工しゲート電極１４を形成する（ｂ）。次に、前記ゲ
ート電極１４をマスクとしてＳｉの選択イオン注入を行
い低濃度ｎ型層１５を自己整合で形成する（ｃ）。次
に、全面に第１の絶縁膜１６例えばシリコン窒化膜を２
００ｎｍ形成しこの絶縁膜を通して高濃度ｎ型注入領域
１７をゲート電極１４に対して自己整合で形成する
（ｄ）。その後、注入層の活性化のためアニール保護膜
１８例えばシリコン酸化膜を全面に形成して８２０℃、
２０分間のアニールを行う（ｅ）。最後にアニール膜１
８を除去してソースドレイン電極１９を形成してＧａＡ
ｓＦＥＴを完成する（ｆ）。
オン注入を行いｎ型注入領域１２を形成し、全面に高融
点金属１３例えばＷＳｉをスパッタで形成する（ａ）。
次にＣＦ4とＳＦ6の混合ガスを用いた異方性ドライエッ
チンでグ所望のゲートパターンに前記高融点金属１３を
加工しゲート電極１４を形成する（ｂ）。次に、前記ゲ
ート電極１４をマスクとしてＳｉの選択イオン注入を行
い低濃度ｎ型層１５を自己整合で形成する（ｃ）。次
に、全面に第１の絶縁膜１６例えばシリコン窒化膜を２
００ｎｍ形成しこの絶縁膜を通して高濃度ｎ型注入領域
１７をゲート電極１４に対して自己整合で形成する
（ｄ）。その後、注入層の活性化のためアニール保護膜
１８例えばシリコン酸化膜を全面に形成して８２０℃、
２０分間のアニールを行う（ｅ）。最後にアニール膜１
８を除去してソースドレイン電極１９を形成してＧａＡ
ｓＦＥＴを完成する（ｆ）。
【０００４】
【発明が解決しようとする課題】しかしながら、前述の
ような作製方法では、ゲート電極形成のためのＣＦ4と
ＳＦ6の混合ガスによる異方性ドライエッチング後にＧ
ａＡｓ基板表面にエッチングガスの成分である硫黄Ｓが
付着し、これが次の低濃度ｎ型注入時にＳｉと同時にＧ
ａＡｓ基板内に注入され、後の活性化のためのアニール
時にキャリアとなりＦＥＴ特性を劣化させたり、ＦＥＴ
特性が不安定になるといった問題を発生させた。図６は
従来の方法で作製したＬＤＤ構造ＦＥＴの静特性を示
す。
ような作製方法では、ゲート電極形成のためのＣＦ4と
ＳＦ6の混合ガスによる異方性ドライエッチング後にＧ
ａＡｓ基板表面にエッチングガスの成分である硫黄Ｓが
付着し、これが次の低濃度ｎ型注入時にＳｉと同時にＧ
ａＡｓ基板内に注入され、後の活性化のためのアニール
時にキャリアとなりＦＥＴ特性を劣化させたり、ＦＥＴ
特性が不安定になるといった問題を発生させた。図６は
従来の方法で作製したＬＤＤ構造ＦＥＴの静特性を示
す。
【０００５】低濃度ｎ領域への硫黄の拡散によりドレイ
ン耐圧が低くなり、ＦＥＴのピンチオフ特性が悪いこと
がわかる。
ン耐圧が低くなり、ＦＥＴのピンチオフ特性が悪いこと
がわかる。
【０００６】この発明の目的は、このような課題を解決
して、高融点金属ゲートを用いた自己整合プロセスにお
いて、ＦＥＴ特性の劣化のない、また特性の安定したＦ
ＥＴを作製することのできる半導体装置の製造方法を提
供することである。
して、高融点金属ゲートを用いた自己整合プロセスにお
いて、ＦＥＴ特性の劣化のない、また特性の安定したＦ
ＥＴを作製することのできる半導体装置の製造方法を提
供することである。
【０００７】
【課題を解決するための手段】本発明は上記課題を解決
するために、半導体基板にイオン注入により活性層を形
成する工程と、全面に高融点金属膜を形成する工程と、
前記高融点金属膜を所定のエッチングガスでドライエッ
チング加工しゲート電極を形成する工程と、前記半導体
基板表面に付着したエッチングガス成分を除去する工程
と、前記ゲート電極の両側に高濃度注入領域を形成する
工程と、注入イオンの活性化を行なうためのアニールを
行う工程を含む。
するために、半導体基板にイオン注入により活性層を形
成する工程と、全面に高融点金属膜を形成する工程と、
前記高融点金属膜を所定のエッチングガスでドライエッ
チング加工しゲート電極を形成する工程と、前記半導体
基板表面に付着したエッチングガス成分を除去する工程
と、前記ゲート電極の両側に高濃度注入領域を形成する
工程と、注入イオンの活性化を行なうためのアニールを
行う工程を含む。
【０００８】
【作用】本発明によれば、アニールを行う時、高融点金
属薄膜はゲート電極部のみの小面積でなくゲート電極よ
り引き出した領域にも形成されていたり、またゲート電
極上部より取り出した領域に大面積で形成しているた
め、従来とゲート電極端にかかる応力が異なり、短ゲー
ト長ＦＥＴを自己整合プロセスで形成してもＦＥＴ静特
性にキンクが発生することなく、ゲート耐圧に優れた特
性を得ることが可能となる。
属薄膜はゲート電極部のみの小面積でなくゲート電極よ
り引き出した領域にも形成されていたり、またゲート電
極上部より取り出した領域に大面積で形成しているた
め、従来とゲート電極端にかかる応力が異なり、短ゲー
ト長ＦＥＴを自己整合プロセスで形成してもＦＥＴ静特
性にキンクが発生することなく、ゲート耐圧に優れた特
性を得ることが可能となる。
【０００９】
【実施例】以下、本発明の半導体装置の製造方法の実施
例について、図面を参照しながら説明する。図１（ａ）
−（ｇ）は本発明半導体装置の製造方法の実施例を示す
断面図である。
例について、図面を参照しながら説明する。図１（ａ）
−（ｇ）は本発明半導体装置の製造方法の実施例を示す
断面図である。
【００１０】半絶縁性ＧａＡｓ基板１にＳｉ の選択イ
オン注入を行い活性層２を形成し、全面に高融点金属膜
３例えばＷＳｉをスパッタで形成する（ａ）。次にＣＦ
4とＳＦ6の混合ガスを用いた異方性ドライエッチンでグ
所望のゲートパターンに前記高融点金属２３を加工しゲ
ート電極４を形成する（ｂ）。次に、全面を酸素プラズ
マ処理し、ＧａＡｓ基板表面に残存するエッチングガス
成分の硫黄を除去する（ｃ）。次に、前記ゲート電極４
をマスクとしてＳｉの選択イオン注入を行い低濃度ｎ型
層５を自己整合で形成する（ｄ）。次に、全面に第１の
絶縁膜６例えばシリコン窒化膜を２００ｎｍ形成しこの
絶縁膜を通して高濃度ｎ型注入領域７をゲート電極４に
対して自己整合で形成する（ｅ）。その後、注入層の活
性化のためアニール保護膜８例えばシリコン酸化膜を全
面に形成して８２０℃、２０分間のアニールを行う
（ｆ）。最後にアニール膜８を除去してソースドレイン
電極９を形成してＧａＡｓＦＥＴを完成する（ｇ）。
オン注入を行い活性層２を形成し、全面に高融点金属膜
３例えばＷＳｉをスパッタで形成する（ａ）。次にＣＦ
4とＳＦ6の混合ガスを用いた異方性ドライエッチンでグ
所望のゲートパターンに前記高融点金属２３を加工しゲ
ート電極４を形成する（ｂ）。次に、全面を酸素プラズ
マ処理し、ＧａＡｓ基板表面に残存するエッチングガス
成分の硫黄を除去する（ｃ）。次に、前記ゲート電極４
をマスクとしてＳｉの選択イオン注入を行い低濃度ｎ型
層５を自己整合で形成する（ｄ）。次に、全面に第１の
絶縁膜６例えばシリコン窒化膜を２００ｎｍ形成しこの
絶縁膜を通して高濃度ｎ型注入領域７をゲート電極４に
対して自己整合で形成する（ｅ）。その後、注入層の活
性化のためアニール保護膜８例えばシリコン酸化膜を全
面に形成して８２０℃、２０分間のアニールを行う
（ｆ）。最後にアニール膜８を除去してソースドレイン
電極９を形成してＧａＡｓＦＥＴを完成する（ｇ）。
【００１１】本発明に示すように、ＷＳｉゲート電極を
形成する場合、電極形状を良好な矩型形状にするためエ
ッチングガスにはＣＦ4とＳＦ6の混合ガスが一般によく
用いられる。しかし、このガスを用いてエッチングを行
った後のＧａＡｓ基板表面には多量の硫黄が残存してい
る。この状態で次の工程である低濃度ｎ型領域形成のた
めのイオン注入を行うと、前記硫黄原子もＧａＡｓ内に
入り込み後のアニール工程で活性化しキャリアとなる。
そのため、所望の濃度よりキャリア濃度は高くなり耐圧
不良やＦＥＴ特性劣化の原因となった。したがって、こ
の問題を解決するには、ゲート加工後にＧａＡｓ表面に
付着した硫黄を除去しなければならない。しかし、この
硫黄は薬品処理や熱処理では除去できない。
形成する場合、電極形状を良好な矩型形状にするためエ
ッチングガスにはＣＦ4とＳＦ6の混合ガスが一般によく
用いられる。しかし、このガスを用いてエッチングを行
った後のＧａＡｓ基板表面には多量の硫黄が残存してい
る。この状態で次の工程である低濃度ｎ型領域形成のた
めのイオン注入を行うと、前記硫黄原子もＧａＡｓ内に
入り込み後のアニール工程で活性化しキャリアとなる。
そのため、所望の濃度よりキャリア濃度は高くなり耐圧
不良やＦＥＴ特性劣化の原因となった。したがって、こ
の問題を解決するには、ゲート加工後にＧａＡｓ表面に
付着した硫黄を除去しなければならない。しかし、この
硫黄は薬品処理や熱処理では除去できない。
【００１２】図２はゲート加工後のＧａＡｓ表面および
いろいろな処理を行った後のＧａＡｓ表面を全反射蛍光
Ｘ線分析した結果である。比較のためにゲート加工をし
ていない清浄なＧａＡｓ基板の分析結果も示す。塩酸や
弗酸の薬品処理や４００℃の熱処理ではほとんど硫黄の
強度は変化を示さないが、酸素プラズマ処理では硫黄の
強度は清浄なＧａＡｓ基板に近いところまで減少してい
る。これは酸素プラズマ処理によりＧａＡｓ表面の硫黄
が除去されたことを示している。
いろいろな処理を行った後のＧａＡｓ表面を全反射蛍光
Ｘ線分析した結果である。比較のためにゲート加工をし
ていない清浄なＧａＡｓ基板の分析結果も示す。塩酸や
弗酸の薬品処理や４００℃の熱処理ではほとんど硫黄の
強度は変化を示さないが、酸素プラズマ処理では硫黄の
強度は清浄なＧａＡｓ基板に近いところまで減少してい
る。これは酸素プラズマ処理によりＧａＡｓ表面の硫黄
が除去されたことを示している。
【００１３】図３は本実施例により作製されたＦＥＴの
静特性を示す。ドレイン耐圧も充分でピンチオフ特性に
優れたＦＥＴであることがわかる。
静特性を示す。ドレイン耐圧も充分でピンチオフ特性に
優れたＦＥＴであることがわかる。
【００１４】また、図４は本発明実施前後におけるＦＥ
Ｔのしきい値電圧のロット推移を示したものである。本
発明実施以前はロット内およびロット間のしきい値電圧
のばらつきは大きかったが、本発明によりばらつきは小
さくなっている。これは、ＧａＡｓ表面に残存する硫黄
の量がロット内およびロット間で異なり、これがしきい
値電圧に大きな影響を与えていたものと思われる。
Ｔのしきい値電圧のロット推移を示したものである。本
発明実施以前はロット内およびロット間のしきい値電圧
のばらつきは大きかったが、本発明によりばらつきは小
さくなっている。これは、ＧａＡｓ表面に残存する硫黄
の量がロット内およびロット間で異なり、これがしきい
値電圧に大きな影響を与えていたものと思われる。
【００１５】なお、本実施例では高融点金属膜にＷＳｉ
用いたが、これに限定されることなく他の高融点金属膜
であっても良い。また、本実施例ではエッチングガスに
ＣＦ 4とＳＦ6の混合ガスを用いたが、他のガスであって
もよい。また、本実施例ではＧａＡｓ基板表面に残存す
る硫黄について説明したが、これは硫黄に限らず炭素や
他の半導体基板に対してドーパントとなる元素であって
もよい。また、本実施例では基板表面の残留物をプラズ
マ処理により除去したが、これに限らず他の方法で除去
してもかまわない。
用いたが、これに限定されることなく他の高融点金属膜
であっても良い。また、本実施例ではエッチングガスに
ＣＦ 4とＳＦ6の混合ガスを用いたが、他のガスであって
もよい。また、本実施例ではＧａＡｓ基板表面に残存す
る硫黄について説明したが、これは硫黄に限らず炭素や
他の半導体基板に対してドーパントとなる元素であって
もよい。また、本実施例では基板表面の残留物をプラズ
マ処理により除去したが、これに限らず他の方法で除去
してもかまわない。
【００１６】
【発明の効果】本発明によれば、ゲート加工後にＧａＡ
ｓ表面に付着したエッチングガスの成分である硫黄等の
不純物を酸素プラズマにより除去することにより、ドレ
イン耐圧も充分でピンチオフ特性に優れたＦＥＴを安定
良く作製することが可能となる。
ｓ表面に付着したエッチングガスの成分である硫黄等の
不純物を酸素プラズマにより除去することにより、ドレ
イン耐圧も充分でピンチオフ特性に優れたＦＥＴを安定
良く作製することが可能となる。
【図１】本発明の実施例を示す工程断面図
【図２】本発明の効果を示す図
【図３】本発明の効果を示す図
【図４】本発明の効果を示す図
【図５】従来の半導体装置の製造方法を示す工程断面図
【図６】従来の半導体装置の特性を示す図
１ 半導体基板 ２ 活性層 ３ 高融点金属膜 ４ ゲート電極 ５ 低濃度ｎ層 ６ 第１の絶縁膜 ７ 高濃度ｎ領域 ８ アニール保護膜 ９ オーミック電極
Claims (3)
- 【請求項１】半導体基板にイオン注入により活性層を形
成する工程と、全面に高融点金属膜を形成する工程と、
前記高融点金属膜を所定のエッチングガスでドライエッ
チング加工しゲート電極を形成する工程と、前記半導体
基板表面に付着したエッチングガス成分を除去する工程
と、前記ゲート電極の両側に高濃度注入領域を形成する
工程と、注入イオンの活性化を行なうためのアニールを
行う工程を有することを特徴とする半導体装置の製造方
法。 - 【請求項２】前記半導体基板表面に付着したエッチング
ガス成分をプラズマ処理で除去することを特徴とする特
許請求の範囲請求項１記載の半導体装置の製造方法。 - 【請求項３】前記高融点金属膜がタングステン、シリコ
ンまたは窒素の混晶物であり、エッチングガスがＣＦ4
とＳＦ6の混合ガスであること、また酸素プラズマ処理
で前記半導体基板表面に付着したエッチングガス成分を
除去することを特徴とする特許請求の範囲請求項１記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25664594A JPH08124939A (ja) | 1994-10-21 | 1994-10-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25664594A JPH08124939A (ja) | 1994-10-21 | 1994-10-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08124939A true JPH08124939A (ja) | 1996-05-17 |
Family
ID=17295491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25664594A Pending JPH08124939A (ja) | 1994-10-21 | 1994-10-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08124939A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006511095A (ja) * | 2002-12-17 | 2006-03-30 | レイセオン・カンパニー | 硫化物封止パッシベーション技法 |
| US8143621B2 (en) | 2006-03-10 | 2012-03-27 | Samsung Electronics Co., Ltd. | Active type display device |
-
1994
- 1994-10-21 JP JP25664594A patent/JPH08124939A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006511095A (ja) * | 2002-12-17 | 2006-03-30 | レイセオン・カンパニー | 硫化物封止パッシベーション技法 |
| US8143621B2 (en) | 2006-03-10 | 2012-03-27 | Samsung Electronics Co., Ltd. | Active type display device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920002090B1 (ko) | 전계효과 트랜지스터의 제조방법 | |
| EP0268298B1 (en) | Method of producing a Schottky-barrier field effect transistor | |
| JPH02253632A (ja) | 電界効果型トランジスタの製造方法 | |
| US5763311A (en) | High performance asymmetrical MOSFET structure and method of making the same | |
| US6548363B1 (en) | Method to reduce the gate induced drain leakage current in CMOS devices | |
| KR20030027795A (ko) | 산화물/규소 질화물 계면 하부 구조 개선을 위한 방법 및구조 | |
| JP3061736B2 (ja) | 低濃度ドーピングドレインを有するｍｏｓ型電界効果トランジスタの製造方法 | |
| US6358798B1 (en) | Method for forming gate electrode by damascene process | |
| JPH08124939A (ja) | 半導体装置の製造方法 | |
| US5514606A (en) | Method of fabricating high breakdown voltage FETs | |
| JP3277910B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| US5923949A (en) | Semiconductor device having fluorine bearing sidewall spacers and method of manufacture thereof | |
| JP2792948B2 (ja) | 半導体装置の製造方法 | |
| US6130164A (en) | Semiconductor device having gate oxide formed by selective oxide removal and method of manufacture thereof | |
| KR100204015B1 (ko) | 모스트랜지스터 제조방법 | |
| US6127284A (en) | Method of manufacturing a semiconductor device having nitrogen-bearing oxide gate insulating layer | |
| JPH09172163A (ja) | 半導体装置の製造方法 | |
| JPH04291732A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6142963A (ja) | 半導体装置の製造方法 | |
| JPH0737905A (ja) | 半導体装置の製造方法 | |
| KR930007197B1 (ko) | 내열성 자기정렬 게이트 GaAs MESFET의 제조방법 | |
| KR100228334B1 (ko) | 반도체 장치의 전계효과트랜지스터 제조방법 | |
| KR20000021070A (ko) | 모스형 트랜지스터 형성방법 | |
| KR940004262B1 (ko) | 갈륨비소 금속반도체 전계효과 트랜지스터의 제조방법 | |
| JPH028454B2 (ja) |