JP3061736B2 - 低濃度ドーピングドレインを有するｍｏｓ型電界効果トランジスタの製造方法 - Google Patents
低濃度ドーピングドレインを有するｍｏｓ型電界効果トランジスタの製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01—ELECTRIC ELEMENTS
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
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Description
【０００１】
【産業上の利用分野】本発明は半導体素子の製造方法に
係り、特に高集積度を必要とする半導体素子における低
濃度でドーピングされたドレイン（ＬＤＤ：lightly do
ped drain）を有するＭＯＳ（metal oxide semiconduct
or）型電界効果トランジスタ（ＦＥＴ:field effect tr
ansistor）の製造方法に関する。
係り、特に高集積度を必要とする半導体素子における低
濃度でドーピングされたドレイン（ＬＤＤ：lightly do
ped drain）を有するＭＯＳ（metal oxide semiconduct
or）型電界効果トランジスタ（ＦＥＴ:field effect tr
ansistor）の製造方法に関する。
【０００２】
【従来の技術】一般に、半導体装置の集積回路の製造方
法において、高性能の回路動作特性および高集積度が要
求されるようになっている。したがって、ＭＯＳ型電界
効果トランジスタ（metal oxide semicondutor field e
ffect transistor：以下、“ＭＯＳ ＦＥＴ”と言う）
の場合においても素子の大きさを縮小するための技術改
善が行われ、その結果、半導体集積回路の製造技術はミ
クロン単位以下にスケールダウンされた。半導体素子の
回路の集積は、水平ディメンションの縮小と共に、それ
に比例する垂直ディメンションの縮小がなされないと、
各種素子の特性の均衡を保つことができない。例えば、
素子の大きさの縮小によって、ソースとドレインとの間
隔が接近すると予期しない素子の特性変化が現われるよ
うになり、その代表的な現象がショットチャネル効果で
ある。このショットチャネル効果の問題をを解決するた
めには、水平方向のスケールダウン、すなわち、ゲート
の長さの縮小と共に垂直方向のスケールダウン、言い換
えれば、ゲート絶縁膜の厚さ、そして接合の深さなどを
縮小しなければならない。さらに、それにしたがって印
加電力を低下し、半導体基板のドーピング濃度を高め、
特にチャネル領域の不純物イオン注入深さの断面（プロ
ファイル）を調整しなければならない。しかしながら、
半導体素子の動作電力は、その素子を用いる電子製品に
おいて求められる電力値を満たさなければならないの
で、半導体素子のディメンションについてはスケールダ
ウンされているが、集積回路において求められる動作電
力に対する電気的ディメンションは縮小されていなかっ
た。半導体装置におけるＭＯＳ素子、特にＮＭＯＳトラ
ンジスタの場合は、チャネルの長さが短くなるにしたが
ってソース／ドレイン間の間隔が縮まる。したがって、
ソースから印加された電子がドレイン接合（drain junc
tion）のチャネル方向のエッジ付近の高い電場により急
速に加速されて発生するホットキャリヤ（hot carrier
s）に対し弱い構造を持つようになった〔Chenming Hu e
tal, “hot-electron-induced MOSFET degradation met
al, monitor and improvement”, IEEEtransactions on
electron devices, Vol.ED-32, No.2 (February 198
5), pp.375〜385〕。上記した文献によると、ホットキ
ャリヤの不安定性は、短いチャネルの長さおよび高い印
加電圧に起因したドレイン接合近傍の非常に高い電場が
原因するようである。このようにして発生したホットキ
ャリヤ（電子）は、ゲート絶縁膜に注入されて、再び基
板電流として流れる。したがって、縮小されたチャネル
長さを有し、ホットキャリヤに弱い従来のＮＭＯＳ素子
構造を改善した低濃度でドーピングされたドレイン（Ｌ
ＤＤ：lightly doped drain）構造を持つＭＯＳ ＦＥＴ
が１９７８年に提案された〔K. Saito et al., “A new
short channel MOSFETwith lightly doped drain”, d
enshi tsushin rengo taikai (in Japanese)(April 197
8), p.220〕。このＬＤＤ構造の特徴は、側面の長さが
狭く自己整合的（self−aligned）に低濃度でドーピン
グされたｎ型領域（ｎ- 領域）がチャネルと高濃度でド
ーピングされたｎ型（ｎ+）のソース／ドレイン領域と
の間に位置する。このようなｎ-領域がドレイン接合の
近傍において高い電場が広がるようになり、高い印加電
圧においてもソースから印加されたキャリヤである電子
が急激に加速されないようにするものであり、ホットキ
ャリヤによる電流の不安定性を解決するものである。１
Ｍ ＤＲＡＭ級以上の集積度を有する半導体素子の製造
技術の研究の過程でＬＤＤを有するＭＯＳ ＦＥＴを製
造する多様な技術が提案された。その中で、ゲートの側
面の絶縁体に側壁スペーサを形成する方法を用いたＬＤ
Ｄの製造方法が最も典型的なものであり、この技術が現
在にまで大部分の量産技術として用いられている。図３
および図４に示す（ａ）〜（ｆ）工程は、従来の技術に
よってＬＤＤを有するＮＭＯＳトランジスタの作製過程
を示す工程図である。まず、図３（ａ）に示すように、
通常の方法でシリコン基板１１上に、活性領域１１ａ
と、隔離領域１１ｂとを形成した後、全面にゲート絶縁
膜１２を形成し、その上にポリシリコン層１３ａおよび
ゲート酸化膜１４ａを順に蒸着する。そして、図３
（ｂ）に示すように、ホトエッチング工程により、ゲー
ト酸化膜１４ａからなるキャップゲート酸化膜１４およ
びポリシリコン層１３ａからなるゲート１３を形成す
る。その後、図３（Ｃ）に示すように、ｎ- 領域１６を
形成するために注入量を少なくし、低い注入エネルギー
で、全面にリン（Ｐ+）イオン注入を行う。
法において、高性能の回路動作特性および高集積度が要
求されるようになっている。したがって、ＭＯＳ型電界
効果トランジスタ（metal oxide semicondutor field e
ffect transistor：以下、“ＭＯＳ ＦＥＴ”と言う）
の場合においても素子の大きさを縮小するための技術改
善が行われ、その結果、半導体集積回路の製造技術はミ
クロン単位以下にスケールダウンされた。半導体素子の
回路の集積は、水平ディメンションの縮小と共に、それ
に比例する垂直ディメンションの縮小がなされないと、
各種素子の特性の均衡を保つことができない。例えば、
素子の大きさの縮小によって、ソースとドレインとの間
隔が接近すると予期しない素子の特性変化が現われるよ
うになり、その代表的な現象がショットチャネル効果で
ある。このショットチャネル効果の問題をを解決するた
めには、水平方向のスケールダウン、すなわち、ゲート
の長さの縮小と共に垂直方向のスケールダウン、言い換
えれば、ゲート絶縁膜の厚さ、そして接合の深さなどを
縮小しなければならない。さらに、それにしたがって印
加電力を低下し、半導体基板のドーピング濃度を高め、
特にチャネル領域の不純物イオン注入深さの断面（プロ
ファイル）を調整しなければならない。しかしながら、
半導体素子の動作電力は、その素子を用いる電子製品に
おいて求められる電力値を満たさなければならないの
で、半導体素子のディメンションについてはスケールダ
ウンされているが、集積回路において求められる動作電
力に対する電気的ディメンションは縮小されていなかっ
た。半導体装置におけるＭＯＳ素子、特にＮＭＯＳトラ
ンジスタの場合は、チャネルの長さが短くなるにしたが
ってソース／ドレイン間の間隔が縮まる。したがって、
ソースから印加された電子がドレイン接合（drain junc
tion）のチャネル方向のエッジ付近の高い電場により急
速に加速されて発生するホットキャリヤ（hot carrier
s）に対し弱い構造を持つようになった〔Chenming Hu e
tal, “hot-electron-induced MOSFET degradation met
al, monitor and improvement”, IEEEtransactions on
electron devices, Vol.ED-32, No.2 (February 198
5), pp.375〜385〕。上記した文献によると、ホットキ
ャリヤの不安定性は、短いチャネルの長さおよび高い印
加電圧に起因したドレイン接合近傍の非常に高い電場が
原因するようである。このようにして発生したホットキ
ャリヤ（電子）は、ゲート絶縁膜に注入されて、再び基
板電流として流れる。したがって、縮小されたチャネル
長さを有し、ホットキャリヤに弱い従来のＮＭＯＳ素子
構造を改善した低濃度でドーピングされたドレイン（Ｌ
ＤＤ：lightly doped drain）構造を持つＭＯＳ ＦＥＴ
が１９７８年に提案された〔K. Saito et al., “A new
short channel MOSFETwith lightly doped drain”, d
enshi tsushin rengo taikai (in Japanese)(April 197
8), p.220〕。このＬＤＤ構造の特徴は、側面の長さが
狭く自己整合的（self−aligned）に低濃度でドーピン
グされたｎ型領域（ｎ- 領域）がチャネルと高濃度でド
ーピングされたｎ型（ｎ+）のソース／ドレイン領域と
の間に位置する。このようなｎ-領域がドレイン接合の
近傍において高い電場が広がるようになり、高い印加電
圧においてもソースから印加されたキャリヤである電子
が急激に加速されないようにするものであり、ホットキ
ャリヤによる電流の不安定性を解決するものである。１
Ｍ ＤＲＡＭ級以上の集積度を有する半導体素子の製造
技術の研究の過程でＬＤＤを有するＭＯＳ ＦＥＴを製
造する多様な技術が提案された。その中で、ゲートの側
面の絶縁体に側壁スペーサを形成する方法を用いたＬＤ
Ｄの製造方法が最も典型的なものであり、この技術が現
在にまで大部分の量産技術として用いられている。図３
および図４に示す（ａ）〜（ｆ）工程は、従来の技術に
よってＬＤＤを有するＮＭＯＳトランジスタの作製過程
を示す工程図である。まず、図３（ａ）に示すように、
通常の方法でシリコン基板１１上に、活性領域１１ａ
と、隔離領域１１ｂとを形成した後、全面にゲート絶縁
膜１２を形成し、その上にポリシリコン層１３ａおよび
ゲート酸化膜１４ａを順に蒸着する。そして、図３
（ｂ）に示すように、ホトエッチング工程により、ゲー
ト酸化膜１４ａからなるキャップゲート酸化膜１４およ
びポリシリコン層１３ａからなるゲート１３を形成す
る。その後、図３（Ｃ）に示すように、ｎ- 領域１６を
形成するために注入量を少なくし、低い注入エネルギー
で、全面にリン（Ｐ+）イオン注入を行う。
【０００３】ついで、図３（ｄ）に示すように、側壁ス
ペーサを形成するために化学気相蒸着（ＣＶＤ）法に
て、シリコン酸化膜１５を全面に蒸着する。上記工程の
後、図４（ｅ）に示すように、反応性イオンエッチング
技術により、全面にエッチバック（etched back）を進
行させてシリコン酸化膜１５の１部をゲート１３および
キャップゲート酸化膜１４の側面に残留させる。この
時、ゲート１３に保護されないゲート絶縁膜１２もエッ
チングされて、シリコン基板１１の表面部が露出され
る。したがって、シリコン酸化膜１５の１部とゲート絶
縁膜１２の１部とからなるゲート側壁スペーサ１５ａ
が、ゲート１３およびキャップゲート酸化膜１４の側面
に形成される。その後、図４（ｆ）に示すように、接合
（junction）の深さが深い高濃度でドーピングされたｎ
+ソース／ドレインを作るためにイオン注入量を多くし
て、ｎ型不純物イオン注入を促進させてｎ+ ソース／ド
レイン１７を形成する。この時、ゲート側壁スペーサ１
５ａが、ｎ+ ソース／ドレインを形成するための高濃度
イオン注入時の障害膜の役割をするので、ゲートのチャ
ネルＣと、ｎ+ ソース／ドレイン１７との間にかかる高
濃度のドーピングに影響を受けないｎ- ジャンクション
(接合)１６ａが形成できる〔Paul J. Tsang et al.,
“fabrication of high performance LDDFET's with ox
ide sidewall-spacer technology”, IEEE transaction
s on electron devices, Vol.ED-29, No.4 (April 198
2）〕。しかしながら、上記のようなゲートの側壁スペ
ーサ１５ａの形成によるＬＤＤ素子の製造方法は、特に
高集積高品位を要する次世代半導体素子製造の実用化技
術としては適合しないという問題がある。これは、製造
工程に、さらにゲートの側壁スペーサの形成のためのＣ
ＶＤ法による酸化膜の蒸着およびエッチバックを実施す
ることを特徴とするものであり、かかるエッチングの際
に活性領域のシリコン基板の表面が露出され汚染された
り、また露出された活性領域が過度にエッチングされて
シリコン基板が損傷され、この過度にエッチングされた
深さが、シリコンウエハ（基板）の位置およびパターン
集積度に応じて互いに異なる形状の激しい不均一性を現
わすことになり、半導体素子の電気的特性がその位置に
よって著しく不均一となる問題がある。すなわち、図５
に示すように、エッチバックの際に、酸化膜エッチング
に用いられるＣＦ3、ＣＨＦ3、Ｏ2等のプラズマラジカ
ル種が、シリコン基板に浸透し、エッチングの際のＲＦ
パワーによって異なるが、シリコン表面から５００Åの
範囲において、ＣＦｘ-高分子、Ｓｉ−Ｃ、Ｓｉ−Ｏ、
Ｓｉ−Ｏ−Ｃ結合などの化合物層が形成される。図５
は、従来技術において、ＣＦ3、ＣＨＦ3、Ｏ2などの気
体からなる酸化膜エッチングの際のプラズマ状態のラジ
カル等がシリコン基板に侵入して汚染される現象によっ
て過度にエッチングされたシリコン基板を、ＳＩＭＳ
（SecondaryIon Mass Spectroscopy）により分析した結
果を示すグラフである。図５において、Ｘ軸はシリコン
表面からの深さ、すなわちスパッタリング時間（ｍｉ
ｎ）依存するＲP（projected range）値を示し、Ｙ軸は
汚染されたプラズマラジカル種の濃度に比例する相対値
（カウント）をログ値（対数値）で示したものである。
上記グラフから明らかなように、シリコン基板の表面付
近にフッ素、酸素および炭素の濃度が、いずれもがシリ
コンの濃度よりも大きくなっており、上記の汚染元素が
シリコン基板表面から５００Å範囲において、ＣＦｘ-
高分子、Ｓｉ−Ｃ、Ｓｉ−Ｏ、Ｓｉ−Ｏ−Ｃ結合の化合
物層が形成されていることが分かる。したがって、深さ
の浅い接合を求める高集積素子においては、上記のよう
な化合物層の接合部位が、接合部に印加される電場下で
空乏層領域内に存在するようになるので、キャリヤを発
生させるトラップの役割をして、接合部の漏洩電流を増
加させる原因となっている（Jeong Kim et al., “clea
ning process for removing of oxide etch residue”
proceedings of contamination control and defect re
duction in semiconductor manufacturing I, P.P.408
〜415,(1992),Toronto）。図６は、側壁酸化膜のエッチ
ングに伴うキャリヤのライフタイムの変化を示すグラフ
である。側壁酸化膜のエッチングの前はキャリヤのライ
フタイムが１００μｓ程度であったが、側壁形成用酸化
膜のエッチング直後には１０μｓ程度にライフタイムが
悪化し、この時損傷されたシリコン基板を、さらに化学
的乾式エッチ（chemical dry etch）した後は１００μ
ｓ以上に回復し、また、反応性イオンエッチ（ＲＩＥ）
を用いて、損傷を受けた基板を浄化すると５０μｓ以上
に回復されることが分かる。図６において、“ａ”はエ
ッチングの前、“ｂ”は反応性イオンエッチ（ＲＩＥ）
の後の基板、“ｃ”は基板に物理的な損傷を与えない化
学的乾式エッチ時の基板、そして、“ｄ”は反応性イオ
ンエッチの後の基板におけるキャリヤライフタイムを示
すものである。すなわち、汚染やエッチングによる損傷
を除去すると、シリコン基板の品質は元のウエハ水準の
品質に回復することが分かる。図７は、ゲート側壁スペ
ーサの形成時の酸化膜エッチング方法と接合部の漏洩電
流の変化の関係を示す図表である。すなわち、シリコン
基板が過度にエッチングされると損傷領域が大きくな
り、これによって接合部の漏洩電流が増加することを示
している。したがって、上記の汚染層あるいはエッチン
グ損傷層を除去すると接合特性が改善されることにな
る。従来技術における他の問題点として、図８に示すよ
うに、ゲート２１の側壁スペーサ２２は、一般的にシリ
コン基板２０に対してほぼ垂直に形成されるため、シリ
コン基板２０と接合する角領域にストレスが集中して、
側壁スペーサ２２の角部からシリコン基板２０のバルク
方向に転位線２５が示すように結晶欠陥を作る。この転
位線２５は、接合部における漏洩電流およびデータ記憶
特性を劣化させる。図８は、従来の方法により製造され
た半導体装置、すなわちＬＤＤを有するＭＯＳ ＦＥＴ
の部分断面構造を示すものである。図において、ヒ素
（Ａｓ+）イオン注入による結晶欠陥２３、２４が、シ
リコン基板２０にループ状に形成される。上層に位置す
る結晶欠陥２３は、不純物イオンの中心深さＲPに位置
し、下層に位置する結晶欠陥２４は、非晶質／結晶質の
界面の深さに位置する。特に、ゲート２１の側壁スペー
サ２２の角部分において、熱特性の差異によるストレス
が集中して転位線２５に示すように結晶欠陥が発生す
る。これらの結晶欠陥は、熱特性の差異による熱的なス
トレスがシリコン基板２０の結晶の結合エネルギーより
も大きくなると転位が発生するものと推定される。この
ため、次の図９（ａ）、（ｂ）に示すように、ゲート側
壁スペーサの形態によってシリコン基板へのストレス分
布が異なってくる。図９（ａ）、（ｂ）は、従来の方法
により製造されたＬＤＤを有するＮＭＯＳＦＥＴからな
る半導体装置のゲート３１、３１ａの側壁スペーサ３
２、３２ａからのシリコン基板３０、３０ａへのストレ
ス分布を示すものである。図９（ａ）は、シリコン基板
３０と反応性イオンエッチング法により形成されたゲー
ト側壁酸化膜からなる側壁スペーサ３２との間の熱膨張
率の差異に起因して側壁スペーサ３２、不純物拡散領域
３３、３４およびゲート３１電極が影響を受ける。すな
わち、シリコン基板３０の表面部位に形成された不純物
拡散領域３３、３４は、発生する上記ストレスにより、
側壁スペーサ３２の角部分において最大５．４×１０9
ｄｙｎ(ダイン)／ｃｍ2の大きさのストレスＳを受けて
結晶の結合エネルギー以上となり欠陥を発生する。これ
は、上記ストレスの大きさがシリコン結晶の結合エネル
ギー以上となって転位が発生したものである。図９
（ｂ）は、シリコン基板３０ａと反応性イオンエッチン
グ法により形成されたゲート側壁酸化膜３２ａとの間の
熱膨張率に起因して側壁スペーサ３２ａと不純物拡散領
域３３ａ、３４ａおよびゲート３１ａ電極が影響を受け
る。すなわち、シリコン基板３０ａの表面部位に形成さ
れた不純物拡散領域３３ａ、３４ａは、発生するストレ
スにより側壁スペーサ３２ａの角部分において、最大
２．７×１０9ｄｙｎ／ｃｍ2の大きさのストレスを受け
るが、この時はストレスＳ′の大きさがシリコンの結合
エネルギーより小さいので転位は発生しない。このよう
に、ゲートの側壁スペーサの形状によって、シリコン基
板となす角度に応じてシリコン基板に印加されるストレ
スが２．７×１０9〜５．４×１０9ｄｙｎ／ｃｍ2の大
きさで現れ、このストレスが側壁スペーサの傾斜が急激
なほど結晶欠陥、すなわち、転位が容易に発生する（Sh
igeo Onishi et al., “formatic of a defect free ju
nction layer by controlling defects due As+ Implan
tation,” IEEE/ERPS, 1991, PP.255〜259）。図１１
は、側壁スペーサにおいての転位線の深さと接合部の漏
洩電流との関係を示すグラフである。従来技術において
形成されたゲート３１、３１ａの側壁スペーサ３２、３
２ａのプロファイルによる転位線の深さ（ｎｍ）をＸ軸
に示し、これによる接合部の漏洩電流（Ａ）の大きさで
示される電気的特性をＹ軸に示している。すなわち、側
壁スペーサの傾きが大きいほど漏洩電流が増加すること
が分かる。素子の大きさをスケールダウンしながら製造
工程において許容し得る範囲で縮小したため、ゲートの
側壁スペーサの形成方法におけるＣＶＤ法による酸化膜
の蒸着およびエッチング工程において発生するシリコン
基板の過度のエッチングによって、プラズマ種の基板へ
の浸入、側壁スペーサのプロファイルに起因した結晶欠
陥等による素子特性の低下（特に、接合部における漏洩
電流の増加）が大きな問題である。したがって、従来の
側壁スペーサを用いたＬＤＤ素子の製造方法を改善する
ための研究と、これを代替する方法として側壁スペーサ
を通したＬＤＤ形成方法の問題点を解決するための研究
が目下行われている。図１０（ａ）ないし（ｃ）は、従
来の技術を改善したものであり、エッチストップ層（et
ch stop layer）を追加して側壁スペーサを用いたＬＤ
Ｄトランジスタの製造工程を示すものである。まず、ゲ
ート４２のパターニングの後、側壁スペーサ４３の形成
のためのＣＶＤ ＳｉＯ2膜のエッチバックの際にシリコ
ン基板４０を保護できるエッチストップ層（ポリシリコ
ンまたはＳｉ3Ｎ4層）４４を、ゲート絶縁膜４１および
パッド酸化膜４１上に形成した後（図１０（ａ））、Ｃ
ＶＤ ＳｉＯ2膜４３を蒸着しエッチバックしてゲート４
２の側壁スペーサ４３を形成する（図１０（ｂ））。こ
の時、シリコン基板４０の過度のエッチングおよびエッ
チング剤であるプラズマ種の汚染を防止することができ
る。次に、図１０（ｃ）に示すように、ｎ+ 領域形成用
のイオン注入を行い、スペーサ４３を除去し、ｎ- 領域
形成用のイオン注入を行いＭＯＳ ＦＥＴを作製する。
しかしながら、上述した技術は、側壁スペーサのプロフ
ァイルが原因となる転位線の発生の問題を完全に解消す
ることはできない。さらに、他の方法として、米国特許
第４,５９９,１１８号公報に記載されているオーバハン
グ（overhang）技術があり、この方法は、ＳｉＯ2／Ｓ
ｉ3Ｎ4／ポリシリコン／ＳｉＯ2膜からなる積層膜をゲ
ートパターニングした後、ポリシリコンを過度にエッチ
ングしてＳｉＯ2／Ｓｉ3Ｎ4オーバハングを作る。この
オーバハングをイオン注入妨害膜マスクとして用いて、
ｎ+ ソース／ドレインイオン注入を行い、オーバハング
を除去した後、ｎ- イオン注入を行ってｎ- 領域を形成
する〔p.1360, of Seiki Ogura et al., “design and
characteristics of the lightly doped drain-source
(LDD) insulated gate field-effect transistor” IEE
E transactions on electron devices, Vol.ED-27, No.
8 (August 1980）〕。１Ｍ ＤＲＡＭ級以上の集積度を
要求されスケールダウンされたトランジスタで発生する
短いチャネルの長さが原因となるホットキャリヤの不安
定性の問題を解決するためにＬＤＤ構造のトランジスタ
が提案され、その作製方法としてゲートの側壁スペーサ
を用いるＬＤＤ素子の製造技術は実用化された。しかし
ながら、１６Ｍ ＤＲＡＭ級以上の高集積素子において
は、上記の側壁スペーサを用いてＬＤＤを作製する技術
ではＬＤＤ素子の特性を十分に満足させることができな
いという問題があった。
ペーサを形成するために化学気相蒸着（ＣＶＤ）法に
て、シリコン酸化膜１５を全面に蒸着する。上記工程の
後、図４（ｅ）に示すように、反応性イオンエッチング
技術により、全面にエッチバック（etched back）を進
行させてシリコン酸化膜１５の１部をゲート１３および
キャップゲート酸化膜１４の側面に残留させる。この
時、ゲート１３に保護されないゲート絶縁膜１２もエッ
チングされて、シリコン基板１１の表面部が露出され
る。したがって、シリコン酸化膜１５の１部とゲート絶
縁膜１２の１部とからなるゲート側壁スペーサ１５ａ
が、ゲート１３およびキャップゲート酸化膜１４の側面
に形成される。その後、図４（ｆ）に示すように、接合
（junction）の深さが深い高濃度でドーピングされたｎ
+ソース／ドレインを作るためにイオン注入量を多くし
て、ｎ型不純物イオン注入を促進させてｎ+ ソース／ド
レイン１７を形成する。この時、ゲート側壁スペーサ１
５ａが、ｎ+ ソース／ドレインを形成するための高濃度
イオン注入時の障害膜の役割をするので、ゲートのチャ
ネルＣと、ｎ+ ソース／ドレイン１７との間にかかる高
濃度のドーピングに影響を受けないｎ- ジャンクション
(接合)１６ａが形成できる〔Paul J. Tsang et al.,
“fabrication of high performance LDDFET's with ox
ide sidewall-spacer technology”, IEEE transaction
s on electron devices, Vol.ED-29, No.4 (April 198
2）〕。しかしながら、上記のようなゲートの側壁スペ
ーサ１５ａの形成によるＬＤＤ素子の製造方法は、特に
高集積高品位を要する次世代半導体素子製造の実用化技
術としては適合しないという問題がある。これは、製造
工程に、さらにゲートの側壁スペーサの形成のためのＣ
ＶＤ法による酸化膜の蒸着およびエッチバックを実施す
ることを特徴とするものであり、かかるエッチングの際
に活性領域のシリコン基板の表面が露出され汚染された
り、また露出された活性領域が過度にエッチングされて
シリコン基板が損傷され、この過度にエッチングされた
深さが、シリコンウエハ（基板）の位置およびパターン
集積度に応じて互いに異なる形状の激しい不均一性を現
わすことになり、半導体素子の電気的特性がその位置に
よって著しく不均一となる問題がある。すなわち、図５
に示すように、エッチバックの際に、酸化膜エッチング
に用いられるＣＦ3、ＣＨＦ3、Ｏ2等のプラズマラジカ
ル種が、シリコン基板に浸透し、エッチングの際のＲＦ
パワーによって異なるが、シリコン表面から５００Åの
範囲において、ＣＦｘ-高分子、Ｓｉ−Ｃ、Ｓｉ−Ｏ、
Ｓｉ−Ｏ−Ｃ結合などの化合物層が形成される。図５
は、従来技術において、ＣＦ3、ＣＨＦ3、Ｏ2などの気
体からなる酸化膜エッチングの際のプラズマ状態のラジ
カル等がシリコン基板に侵入して汚染される現象によっ
て過度にエッチングされたシリコン基板を、ＳＩＭＳ
（SecondaryIon Mass Spectroscopy）により分析した結
果を示すグラフである。図５において、Ｘ軸はシリコン
表面からの深さ、すなわちスパッタリング時間（ｍｉ
ｎ）依存するＲP（projected range）値を示し、Ｙ軸は
汚染されたプラズマラジカル種の濃度に比例する相対値
（カウント）をログ値（対数値）で示したものである。
上記グラフから明らかなように、シリコン基板の表面付
近にフッ素、酸素および炭素の濃度が、いずれもがシリ
コンの濃度よりも大きくなっており、上記の汚染元素が
シリコン基板表面から５００Å範囲において、ＣＦｘ-
高分子、Ｓｉ−Ｃ、Ｓｉ−Ｏ、Ｓｉ−Ｏ−Ｃ結合の化合
物層が形成されていることが分かる。したがって、深さ
の浅い接合を求める高集積素子においては、上記のよう
な化合物層の接合部位が、接合部に印加される電場下で
空乏層領域内に存在するようになるので、キャリヤを発
生させるトラップの役割をして、接合部の漏洩電流を増
加させる原因となっている（Jeong Kim et al., “clea
ning process for removing of oxide etch residue”
proceedings of contamination control and defect re
duction in semiconductor manufacturing I, P.P.408
〜415,(1992),Toronto）。図６は、側壁酸化膜のエッチ
ングに伴うキャリヤのライフタイムの変化を示すグラフ
である。側壁酸化膜のエッチングの前はキャリヤのライ
フタイムが１００μｓ程度であったが、側壁形成用酸化
膜のエッチング直後には１０μｓ程度にライフタイムが
悪化し、この時損傷されたシリコン基板を、さらに化学
的乾式エッチ（chemical dry etch）した後は１００μ
ｓ以上に回復し、また、反応性イオンエッチ（ＲＩＥ）
を用いて、損傷を受けた基板を浄化すると５０μｓ以上
に回復されることが分かる。図６において、“ａ”はエ
ッチングの前、“ｂ”は反応性イオンエッチ（ＲＩＥ）
の後の基板、“ｃ”は基板に物理的な損傷を与えない化
学的乾式エッチ時の基板、そして、“ｄ”は反応性イオ
ンエッチの後の基板におけるキャリヤライフタイムを示
すものである。すなわち、汚染やエッチングによる損傷
を除去すると、シリコン基板の品質は元のウエハ水準の
品質に回復することが分かる。図７は、ゲート側壁スペ
ーサの形成時の酸化膜エッチング方法と接合部の漏洩電
流の変化の関係を示す図表である。すなわち、シリコン
基板が過度にエッチングされると損傷領域が大きくな
り、これによって接合部の漏洩電流が増加することを示
している。したがって、上記の汚染層あるいはエッチン
グ損傷層を除去すると接合特性が改善されることにな
る。従来技術における他の問題点として、図８に示すよ
うに、ゲート２１の側壁スペーサ２２は、一般的にシリ
コン基板２０に対してほぼ垂直に形成されるため、シリ
コン基板２０と接合する角領域にストレスが集中して、
側壁スペーサ２２の角部からシリコン基板２０のバルク
方向に転位線２５が示すように結晶欠陥を作る。この転
位線２５は、接合部における漏洩電流およびデータ記憶
特性を劣化させる。図８は、従来の方法により製造され
た半導体装置、すなわちＬＤＤを有するＭＯＳ ＦＥＴ
の部分断面構造を示すものである。図において、ヒ素
（Ａｓ+）イオン注入による結晶欠陥２３、２４が、シ
リコン基板２０にループ状に形成される。上層に位置す
る結晶欠陥２３は、不純物イオンの中心深さＲPに位置
し、下層に位置する結晶欠陥２４は、非晶質／結晶質の
界面の深さに位置する。特に、ゲート２１の側壁スペー
サ２２の角部分において、熱特性の差異によるストレス
が集中して転位線２５に示すように結晶欠陥が発生す
る。これらの結晶欠陥は、熱特性の差異による熱的なス
トレスがシリコン基板２０の結晶の結合エネルギーより
も大きくなると転位が発生するものと推定される。この
ため、次の図９（ａ）、（ｂ）に示すように、ゲート側
壁スペーサの形態によってシリコン基板へのストレス分
布が異なってくる。図９（ａ）、（ｂ）は、従来の方法
により製造されたＬＤＤを有するＮＭＯＳＦＥＴからな
る半導体装置のゲート３１、３１ａの側壁スペーサ３
２、３２ａからのシリコン基板３０、３０ａへのストレ
ス分布を示すものである。図９（ａ）は、シリコン基板
３０と反応性イオンエッチング法により形成されたゲー
ト側壁酸化膜からなる側壁スペーサ３２との間の熱膨張
率の差異に起因して側壁スペーサ３２、不純物拡散領域
３３、３４およびゲート３１電極が影響を受ける。すな
わち、シリコン基板３０の表面部位に形成された不純物
拡散領域３３、３４は、発生する上記ストレスにより、
側壁スペーサ３２の角部分において最大５．４×１０9
ｄｙｎ(ダイン)／ｃｍ2の大きさのストレスＳを受けて
結晶の結合エネルギー以上となり欠陥を発生する。これ
は、上記ストレスの大きさがシリコン結晶の結合エネル
ギー以上となって転位が発生したものである。図９
（ｂ）は、シリコン基板３０ａと反応性イオンエッチン
グ法により形成されたゲート側壁酸化膜３２ａとの間の
熱膨張率に起因して側壁スペーサ３２ａと不純物拡散領
域３３ａ、３４ａおよびゲート３１ａ電極が影響を受け
る。すなわち、シリコン基板３０ａの表面部位に形成さ
れた不純物拡散領域３３ａ、３４ａは、発生するストレ
スにより側壁スペーサ３２ａの角部分において、最大
２．７×１０9ｄｙｎ／ｃｍ2の大きさのストレスを受け
るが、この時はストレスＳ′の大きさがシリコンの結合
エネルギーより小さいので転位は発生しない。このよう
に、ゲートの側壁スペーサの形状によって、シリコン基
板となす角度に応じてシリコン基板に印加されるストレ
スが２．７×１０9〜５．４×１０9ｄｙｎ／ｃｍ2の大
きさで現れ、このストレスが側壁スペーサの傾斜が急激
なほど結晶欠陥、すなわち、転位が容易に発生する（Sh
igeo Onishi et al., “formatic of a defect free ju
nction layer by controlling defects due As+ Implan
tation,” IEEE/ERPS, 1991, PP.255〜259）。図１１
は、側壁スペーサにおいての転位線の深さと接合部の漏
洩電流との関係を示すグラフである。従来技術において
形成されたゲート３１、３１ａの側壁スペーサ３２、３
２ａのプロファイルによる転位線の深さ（ｎｍ）をＸ軸
に示し、これによる接合部の漏洩電流（Ａ）の大きさで
示される電気的特性をＹ軸に示している。すなわち、側
壁スペーサの傾きが大きいほど漏洩電流が増加すること
が分かる。素子の大きさをスケールダウンしながら製造
工程において許容し得る範囲で縮小したため、ゲートの
側壁スペーサの形成方法におけるＣＶＤ法による酸化膜
の蒸着およびエッチング工程において発生するシリコン
基板の過度のエッチングによって、プラズマ種の基板へ
の浸入、側壁スペーサのプロファイルに起因した結晶欠
陥等による素子特性の低下（特に、接合部における漏洩
電流の増加）が大きな問題である。したがって、従来の
側壁スペーサを用いたＬＤＤ素子の製造方法を改善する
ための研究と、これを代替する方法として側壁スペーサ
を通したＬＤＤ形成方法の問題点を解決するための研究
が目下行われている。図１０（ａ）ないし（ｃ）は、従
来の技術を改善したものであり、エッチストップ層（et
ch stop layer）を追加して側壁スペーサを用いたＬＤ
Ｄトランジスタの製造工程を示すものである。まず、ゲ
ート４２のパターニングの後、側壁スペーサ４３の形成
のためのＣＶＤ ＳｉＯ2膜のエッチバックの際にシリコ
ン基板４０を保護できるエッチストップ層（ポリシリコ
ンまたはＳｉ3Ｎ4層）４４を、ゲート絶縁膜４１および
パッド酸化膜４１上に形成した後（図１０（ａ））、Ｃ
ＶＤ ＳｉＯ2膜４３を蒸着しエッチバックしてゲート４
２の側壁スペーサ４３を形成する（図１０（ｂ））。こ
の時、シリコン基板４０の過度のエッチングおよびエッ
チング剤であるプラズマ種の汚染を防止することができ
る。次に、図１０（ｃ）に示すように、ｎ+ 領域形成用
のイオン注入を行い、スペーサ４３を除去し、ｎ- 領域
形成用のイオン注入を行いＭＯＳ ＦＥＴを作製する。
しかしながら、上述した技術は、側壁スペーサのプロフ
ァイルが原因となる転位線の発生の問題を完全に解消す
ることはできない。さらに、他の方法として、米国特許
第４,５９９,１１８号公報に記載されているオーバハン
グ（overhang）技術があり、この方法は、ＳｉＯ2／Ｓ
ｉ3Ｎ4／ポリシリコン／ＳｉＯ2膜からなる積層膜をゲ
ートパターニングした後、ポリシリコンを過度にエッチ
ングしてＳｉＯ2／Ｓｉ3Ｎ4オーバハングを作る。この
オーバハングをイオン注入妨害膜マスクとして用いて、
ｎ+ ソース／ドレインイオン注入を行い、オーバハング
を除去した後、ｎ- イオン注入を行ってｎ- 領域を形成
する〔p.1360, of Seiki Ogura et al., “design and
characteristics of the lightly doped drain-source
(LDD) insulated gate field-effect transistor” IEE
E transactions on electron devices, Vol.ED-27, No.
8 (August 1980）〕。１Ｍ ＤＲＡＭ級以上の集積度を
要求されスケールダウンされたトランジスタで発生する
短いチャネルの長さが原因となるホットキャリヤの不安
定性の問題を解決するためにＬＤＤ構造のトランジスタ
が提案され、その作製方法としてゲートの側壁スペーサ
を用いるＬＤＤ素子の製造技術は実用化された。しかし
ながら、１６Ｍ ＤＲＡＭ級以上の高集積素子において
は、上記の側壁スペーサを用いてＬＤＤを作製する技術
ではＬＤＤ素子の特性を十分に満足させることができな
いという問題があった。
【０００４】
【発明が解決しようとする課題】本発明は、上述した従
来技術における問題点を解消し、ＶＬＳＩ〔very large
scaled integrated circuit:超大規模集積回路〕に適合
したＬＤＤ構造を有するＭＯＳ素子の製造方法に係り、
目的とするところは、側壁スペーサをイオン注入障害膜
として用いることなくＬＤＤ素子を作製する方法を提案
し、特に、１６Ｍ ＤＲＡＭ級以上の高集積素子に適合
したＬＤＤ構造を有するＭＯＳ ＦＥＴの製造方法を提
供することにある。
来技術における問題点を解消し、ＶＬＳＩ〔very large
scaled integrated circuit:超大規模集積回路〕に適合
したＬＤＤ構造を有するＭＯＳ素子の製造方法に係り、
目的とするところは、側壁スペーサをイオン注入障害膜
として用いることなくＬＤＤ素子を作製する方法を提案
し、特に、１６Ｍ ＤＲＡＭ級以上の高集積素子に適合
したＬＤＤ構造を有するＭＯＳ ＦＥＴの製造方法を提
供することにある。
【０００５】
【課題を解決するための手段】上記本発明の目的を達成
するために、本発明は特許請求の範囲に記載のような構
成とするものである。すなわち、本発明は請求項１に記
載のように、低濃度ドーピングドレインを有するＭＯＳ
型電界効果トランジスタの製造方法において、 （ａ）半導体基板上に第１の絶縁膜を形成する段階と、 （ｂ）上記第１の絶縁膜上に導電層を形成する段階と、（ｃ）上記導電層上に、シリコン酸化物に対してエッチ
ングの選択性を有し、ポリシリコンと反応性を有する物
質として、ケイ化物を形成する金属またはケイ化物から
なる上層膜を形成する段階と、 （ｄ）上記上層膜上に第２の絶縁膜を形成する段階と、 （ｅ）上記第２の絶縁膜をホトエッチング方法によりエ
ッチングして、残留する上記第２の絶縁膜からなるオー
バサイズのゲート形成用エッチング障害膜パターンを所
定部位に形成する段階と、 （ｆ）上記エッチング障害膜パターンから保護される部
位を除いて、上記上層膜および導電層をエッチングによ
り除去し、残留する第２の絶縁膜からなるエッチング障
害膜パターン、上層膜および導電膜からなる積層パター
ンを形成する段階と、 （ｇ）ソース／ドレイン形成のため上記積層パターンを
マスクとしてイオン注入を行い、第１の不純物イオン注
入層を形成する段階と、 （ｈ）上記積層パターンの残留する上層膜を側面方向に
所定の部分エッチング除去する段階と、 （ｉ）上記エッチング障害膜パターンを除去する段階
と、 （ｊ）上記側面方向に所定の部分エッチング除去した上
層膜をマスクとして、上記積層パターンに残留する導電
膜をエッチング除去して最終ゲートを形成する段階と、 （ｋ）低濃度ドーピングドレイン形成のための第２の不
純物イオン注入層を半導体基板の所定部位に形成する段
階と、 （L）第３の絶縁膜を上記基板全面に形成する段階と、 （ｍ）上記第１、第２の不純物イオン注入層を活性化す
る段階を、少なくとも含む低濃度ドーピングドレインを
有するＭＯＳ型電界効果トランジスタの製造方法とする
ものである。上述した請求項１に記載のＭＯＳ型電界効
果トランジスタの製造方法の（ｃ）段階において、導電
層上に、シリコン酸化物に対してエッチングの選択性を
有し、ポリシリコンと反応性を有する物質として、ケイ
化物を形成する金属または金属ケイ化物等からなる上層
膜を形成する段階と、該ケイ化物を形成する金属または
金属ケイ化物等からなる上層膜は除去することなく、以
後に示されている（ｄ）段階以降の工程により、ケイ化
物を形成する金属または金属ケイ化物等からなる上層膜
をゲート電極の構成物質として用いることができ、この
ような構成とすることにより、ゲート抵抗の低い特性を
持つゲート電極を、従来よりも簡略化した工程で形成す
ることが可能となり、高性能のＬＤＤを有するＭＯＳ型
電界効果トランジスタを実現できる効果がある。また、
本発明は請求項２に記載のように、請求項１の（ａ）段
階において、第１の絶縁膜はシリコンと酸素を含む絶縁
体からなる低濃度ドーピングドレインを有するＭＯＳ型
電界効果トランジスタの製造方法とするものである。ま
た、本発明は請求項３に記載のように、請求項１の
（ｂ）段階において、導電層は減圧ＣＶＤ法によりリン
イオンを本来の場所にドーピングしたポリシリコン膜で
ある低濃度ドーピングドレインを有するＭＯＳ型電界効
果トランジスタの製造方法とするものである。また、本
発明は請求項４に記載のように、請求項１の（ｄ）段階
において、第２の絶縁膜は、ＣＶＤ方法により形成した
シリコン酸化膜である低濃度ドーピングドレインを有す
るＭＯＳ型電界効果トランジスタの製造方法とするもの
である。また、本発明は請求項５に記載のように、請求
項１において、上層膜と第２の絶縁膜は、互いにエッチ
ングの選択性が異なる材料を用いる低濃度ドーピングド
レインを有するＭＯＳ型電界効果トランジスタの製造方
法とするものである。また、本発明は請求項６に記載の
ように、請求項１の（ｆ）段階において、積層パターン
の形成は、エッチング障害膜パターンを用いて上層膜を
非等方性エッチングした後、さらに導電層を上記と同様
にエッチングする２段階のエッチングによる低濃度ドー
ピングドレインを有するＭＯＳ型電界効果トランジスタ
の製造方法とするものである。また、本発明は請求項７
に記載のように、請求項１の（ｇ）段階において、第１
の不純物イオン注入層は、ソース／ドレイン接合を構成
するものであり、ＮＭＯＳ素子の場合には、積層パター
ンをイオン注入障害膜として、ヒ素イオンを１.０×１
０15〜１.０×１０16イオン／ｃｍ2の濃度範囲にイオン
注入する低濃度ドーピングドレインを有するＭＯＳ型電
界効果トランジスタの製造方法とするものである。ま
た、本発明は請求項８に記載のように、請求項１の
（ｈ）段階において、積層パターンの上層膜を側面方向
に所定の部分除去するエッチングは、リン酸溶液に浸漬
して、上記上層膜の側面から０.１μｍ程度エッチング
除去する低濃度ドーピングドレインを有するＭＯＳ型電
界効果トランジスタの製造方法とするものである。ま
た、本発明は請求項９に記載のように、請求項１の
（ｋ）段階において、第２の不純物イオン注入層は、Ｎ
ＭＯＳ素子の場合に、リンイオンを不純物として５.０
×１０12〜５.０×１０13イオン／ｃｍ2の濃度範囲にイ
オン注入する低濃度ドーピングドレインを有するＭＯＳ
型電界効果トランジスタの製造方法とするものである。
また、本発明は請求項１０に記載のように、請求項１の
（ｋ）段階において、第２の不純物イオン注入層は、Ｐ
ＭＯＳ素子の場合に、ホウ素イオンあるいはフッ化ホウ
素イオンを不純物として５.０×１０12〜５.０×１０13
イオン／ｃｍ2の濃度範囲にイオン注入する低濃度ドー
ピングドレインを有するＭＯＳ型電界効果トランジスタ
の製造方法とするものである。また、本発明は請求項１
１に記載のように、請求項１の（ｍ）段階において、不
純物イオンの活性化は８７０℃程度の温度で４０分間程
度アニーリングする低濃度ドーピングドレインを有する
ＭＯＳ型電界効果トランジスタの製造方法とするもので
ある。また、本発明は請求項１２に記載のように、請求
項１において、積層パターンの残留する上層膜を側面方
向に所定の部分除去するエッチングは、アンモニア水と
過酸化水素水の溶液に浸漬して行う低濃度ドーピングド
レインを有するＭＯＳ型電界効果トランジスタの製造方
法とするものである。また、本発明は請求項１３に記載
のように、請求項１において、オーバサイズは最終ゲー
トの側面の長さよりも両側面の方向にほぼ０.１μｍず
つ大きい長さとする低濃度ドーピングドレインを有する
ＭＯＳ型電界効果トランジスタの製造方法とするもので
ある。また、本発明は請求項１４に記載のように、請求
項１において、エッチング障害膜は第２の絶縁膜とフォ
トレジストとにより形成する低濃度ドーピングドレイン
を有するＭＯＳ型電界効果トランジスタの製造方法とす
るものである。また、本発明は請求項１５に記載のよう
に、請求項１の（ｇ）段階を、上記（ｈ）段階もしくは
上記（ｉ）段階の後に行う低濃度ドーピングドレインを
有するＭＯＳ型電界効果トランジスタの製造方法とする
ものである。上述した請求項２ないし請求項１５に記載
のＭＯＳ型電界効果トランジスタの製造方法とすること
により、上記請求項１におけるゲート抵抗の低い優れた
特性を持つゲート電極を、従来よりも簡略化した工程で
形成することが可能となる共通の効果に加え、さらに、
従来技術における側壁スペーサの形成のための酸化膜の
エッチングの際に発生する諸問題、すなわち、シリコン
基板の不均一性をもたらす過度のエッチングおよび酸化
膜エッチングの際のエッチング気体であるプラズマ種が
シリコン基板内へ侵入し汚染され素子特性の劣化（例え
ば接合部における漏洩電流の増加）等の問題を解決する
ことができ、さらにゲート側壁スペーサのプロファイル
が原因となるスペーサの角部から基板内に発生するスト
レスによる基板のバルク方向に成長する結晶欠陥の発生
を抑止できる効果がある。
するために、本発明は特許請求の範囲に記載のような構
成とするものである。すなわち、本発明は請求項１に記
載のように、低濃度ドーピングドレインを有するＭＯＳ
型電界効果トランジスタの製造方法において、 （ａ）半導体基板上に第１の絶縁膜を形成する段階と、 （ｂ）上記第１の絶縁膜上に導電層を形成する段階と、（ｃ）上記導電層上に、シリコン酸化物に対してエッチ
ングの選択性を有し、ポリシリコンと反応性を有する物
質として、ケイ化物を形成する金属またはケイ化物から
なる上層膜を形成する段階と、 （ｄ）上記上層膜上に第２の絶縁膜を形成する段階と、 （ｅ）上記第２の絶縁膜をホトエッチング方法によりエ
ッチングして、残留する上記第２の絶縁膜からなるオー
バサイズのゲート形成用エッチング障害膜パターンを所
定部位に形成する段階と、 （ｆ）上記エッチング障害膜パターンから保護される部
位を除いて、上記上層膜および導電層をエッチングによ
り除去し、残留する第２の絶縁膜からなるエッチング障
害膜パターン、上層膜および導電膜からなる積層パター
ンを形成する段階と、 （ｇ）ソース／ドレイン形成のため上記積層パターンを
マスクとしてイオン注入を行い、第１の不純物イオン注
入層を形成する段階と、 （ｈ）上記積層パターンの残留する上層膜を側面方向に
所定の部分エッチング除去する段階と、 （ｉ）上記エッチング障害膜パターンを除去する段階
と、 （ｊ）上記側面方向に所定の部分エッチング除去した上
層膜をマスクとして、上記積層パターンに残留する導電
膜をエッチング除去して最終ゲートを形成する段階と、 （ｋ）低濃度ドーピングドレイン形成のための第２の不
純物イオン注入層を半導体基板の所定部位に形成する段
階と、 （L）第３の絶縁膜を上記基板全面に形成する段階と、 （ｍ）上記第１、第２の不純物イオン注入層を活性化す
る段階を、少なくとも含む低濃度ドーピングドレインを
有するＭＯＳ型電界効果トランジスタの製造方法とする
ものである。上述した請求項１に記載のＭＯＳ型電界効
果トランジスタの製造方法の（ｃ）段階において、導電
層上に、シリコン酸化物に対してエッチングの選択性を
有し、ポリシリコンと反応性を有する物質として、ケイ
化物を形成する金属または金属ケイ化物等からなる上層
膜を形成する段階と、該ケイ化物を形成する金属または
金属ケイ化物等からなる上層膜は除去することなく、以
後に示されている（ｄ）段階以降の工程により、ケイ化
物を形成する金属または金属ケイ化物等からなる上層膜
をゲート電極の構成物質として用いることができ、この
ような構成とすることにより、ゲート抵抗の低い特性を
持つゲート電極を、従来よりも簡略化した工程で形成す
ることが可能となり、高性能のＬＤＤを有するＭＯＳ型
電界効果トランジスタを実現できる効果がある。また、
本発明は請求項２に記載のように、請求項１の（ａ）段
階において、第１の絶縁膜はシリコンと酸素を含む絶縁
体からなる低濃度ドーピングドレインを有するＭＯＳ型
電界効果トランジスタの製造方法とするものである。ま
た、本発明は請求項３に記載のように、請求項１の
（ｂ）段階において、導電層は減圧ＣＶＤ法によりリン
イオンを本来の場所にドーピングしたポリシリコン膜で
ある低濃度ドーピングドレインを有するＭＯＳ型電界効
果トランジスタの製造方法とするものである。また、本
発明は請求項４に記載のように、請求項１の（ｄ）段階
において、第２の絶縁膜は、ＣＶＤ方法により形成した
シリコン酸化膜である低濃度ドーピングドレインを有す
るＭＯＳ型電界効果トランジスタの製造方法とするもの
である。また、本発明は請求項５に記載のように、請求
項１において、上層膜と第２の絶縁膜は、互いにエッチ
ングの選択性が異なる材料を用いる低濃度ドーピングド
レインを有するＭＯＳ型電界効果トランジスタの製造方
法とするものである。また、本発明は請求項６に記載の
ように、請求項１の（ｆ）段階において、積層パターン
の形成は、エッチング障害膜パターンを用いて上層膜を
非等方性エッチングした後、さらに導電層を上記と同様
にエッチングする２段階のエッチングによる低濃度ドー
ピングドレインを有するＭＯＳ型電界効果トランジスタ
の製造方法とするものである。また、本発明は請求項７
に記載のように、請求項１の（ｇ）段階において、第１
の不純物イオン注入層は、ソース／ドレイン接合を構成
するものであり、ＮＭＯＳ素子の場合には、積層パター
ンをイオン注入障害膜として、ヒ素イオンを１.０×１
０15〜１.０×１０16イオン／ｃｍ2の濃度範囲にイオン
注入する低濃度ドーピングドレインを有するＭＯＳ型電
界効果トランジスタの製造方法とするものである。ま
た、本発明は請求項８に記載のように、請求項１の
（ｈ）段階において、積層パターンの上層膜を側面方向
に所定の部分除去するエッチングは、リン酸溶液に浸漬
して、上記上層膜の側面から０.１μｍ程度エッチング
除去する低濃度ドーピングドレインを有するＭＯＳ型電
界効果トランジスタの製造方法とするものである。ま
た、本発明は請求項９に記載のように、請求項１の
（ｋ）段階において、第２の不純物イオン注入層は、Ｎ
ＭＯＳ素子の場合に、リンイオンを不純物として５.０
×１０12〜５.０×１０13イオン／ｃｍ2の濃度範囲にイ
オン注入する低濃度ドーピングドレインを有するＭＯＳ
型電界効果トランジスタの製造方法とするものである。
また、本発明は請求項１０に記載のように、請求項１の
（ｋ）段階において、第２の不純物イオン注入層は、Ｐ
ＭＯＳ素子の場合に、ホウ素イオンあるいはフッ化ホウ
素イオンを不純物として５.０×１０12〜５.０×１０13
イオン／ｃｍ2の濃度範囲にイオン注入する低濃度ドー
ピングドレインを有するＭＯＳ型電界効果トランジスタ
の製造方法とするものである。また、本発明は請求項１
１に記載のように、請求項１の（ｍ）段階において、不
純物イオンの活性化は８７０℃程度の温度で４０分間程
度アニーリングする低濃度ドーピングドレインを有する
ＭＯＳ型電界効果トランジスタの製造方法とするもので
ある。また、本発明は請求項１２に記載のように、請求
項１において、積層パターンの残留する上層膜を側面方
向に所定の部分除去するエッチングは、アンモニア水と
過酸化水素水の溶液に浸漬して行う低濃度ドーピングド
レインを有するＭＯＳ型電界効果トランジスタの製造方
法とするものである。また、本発明は請求項１３に記載
のように、請求項１において、オーバサイズは最終ゲー
トの側面の長さよりも両側面の方向にほぼ０.１μｍず
つ大きい長さとする低濃度ドーピングドレインを有する
ＭＯＳ型電界効果トランジスタの製造方法とするもので
ある。また、本発明は請求項１４に記載のように、請求
項１において、エッチング障害膜は第２の絶縁膜とフォ
トレジストとにより形成する低濃度ドーピングドレイン
を有するＭＯＳ型電界効果トランジスタの製造方法とす
るものである。また、本発明は請求項１５に記載のよう
に、請求項１の（ｇ）段階を、上記（ｈ）段階もしくは
上記（ｉ）段階の後に行う低濃度ドーピングドレインを
有するＭＯＳ型電界効果トランジスタの製造方法とする
ものである。上述した請求項２ないし請求項１５に記載
のＭＯＳ型電界効果トランジスタの製造方法とすること
により、上記請求項１におけるゲート抵抗の低い優れた
特性を持つゲート電極を、従来よりも簡略化した工程で
形成することが可能となる共通の効果に加え、さらに、
従来技術における側壁スペーサの形成のための酸化膜の
エッチングの際に発生する諸問題、すなわち、シリコン
基板の不均一性をもたらす過度のエッチングおよび酸化
膜エッチングの際のエッチング気体であるプラズマ種が
シリコン基板内へ侵入し汚染され素子特性の劣化（例え
ば接合部における漏洩電流の増加）等の問題を解決する
ことができ、さらにゲート側壁スペーサのプロファイル
が原因となるスペーサの角部から基板内に発生するスト
レスによる基板のバルク方向に成長する結晶欠陥の発生
を抑止できる効果がある。
【０００６】
【作用】本発明の低濃度ドーピングドレインを有するＭ
ＯＳ型電界効果トランジスタの製造方法は、請求項１な
いし請求項１５のいずれか１項に記載のように、半導体
基板上に第１の絶縁膜を形成する段階と、第１の絶縁膜
上に導電層を形成する段階と、上記導電層上に、シリコ
ン酸化物に対してエッチングの選択性を有し、ポリシリ
コンと反応性を有する物質として、ケイ化物を形成する
金属またはケイ化物からなる上層膜を形成する段階と、
上層膜上に第２の絶縁膜を形成する段階と、第２の絶縁
膜をホトエッチング方法によりエッチングして残留して
いる上記第２の絶縁膜からなるオーバサイズのゲート形
成用エッチング障害膜パターンを所定部位に形成する段
階と、エッチング障害膜パターンから保護される部位を
除いた上記上層膜および導電層を除去して残留してい
る、第２の絶縁膜からなるエッチング障害膜パターン、
上層膜および導電膜からなる積層パターンを形成する段
階と、ソース／ドレイン形成のため上記積層パターンを
マスクにしたイオン注入を行い第１の不純物イオン注入
層を形成する段階と、積層パターンの残留する上層膜の
所定部分を側面方向に除去する段階と、エッチング障害
膜パターンを除去する段階と、所定部分が側面方向に除
去された上層膜をマスクに用いて上記積層パターンの残
留している導電膜をエッチングして最終的ゲートを形成
する段階と、ＬＤＤ形成のため第２の不純物イオン注入
層を半導体基板の所定部位に形成する段階と、第３の絶
縁膜をウェーハ全面に形成する段階と、第１、第２の不
純物イオン注入層を活性化させる段階からなる低濃度ド
ーピングドレインを有するＭＯＳ型電界効果トランジス
タの製造方法であり、本発明の特徴とするところは、請
求項１に記載のＭＯＳ型電界効果トランジスタの製造方
法の（ｃ）段階において、導電層上に、シリコン酸化物
に対してエッ チングの選択性を有し、ポリシリコンと反
応性を有する物質として、ケイ化物を形成する金属また
は金属ケイ化物等からなる上層膜を形成する段階にあっ
て、このようにケイ化物を形成する金属または金属ケイ
化物等からなる上層膜は、以下の製造段階において除去
することなく、以後に示されている（ｄ）段階以降の工
程により、ゲート電極の構成物質として用いられるもの
であり、このような構成とすることにより、ゲート抵抗
の低い優れた特性を持つゲート電極を、従来よりも簡略
化した工程で形成することが可能となる。さらに、従来
技術における側壁スペーサの形成のための酸化膜のエッ
チングの際に発生する諸問題、すなわち、シリコン基板
の不均一性をもたらす過度のエッチングおよび酸化膜エ
ッチングの際のエッチング気体であるプラズマ種がシリ
コン基板内へ侵入し汚染され素子特性の劣化（例えば接
合部における漏洩電流の増加）等の問題も解決すること
ができ、さらに、ゲート側壁スペーサのプロファイルが
原因となるスペーサの角部から基板内に発生するストレ
スによる基板のバルク方向に成長する結晶欠陥の発生を
抑止することができる。
ＯＳ型電界効果トランジスタの製造方法は、請求項１な
いし請求項１５のいずれか１項に記載のように、半導体
基板上に第１の絶縁膜を形成する段階と、第１の絶縁膜
上に導電層を形成する段階と、上記導電層上に、シリコ
ン酸化物に対してエッチングの選択性を有し、ポリシリ
コンと反応性を有する物質として、ケイ化物を形成する
金属またはケイ化物からなる上層膜を形成する段階と、
上層膜上に第２の絶縁膜を形成する段階と、第２の絶縁
膜をホトエッチング方法によりエッチングして残留して
いる上記第２の絶縁膜からなるオーバサイズのゲート形
成用エッチング障害膜パターンを所定部位に形成する段
階と、エッチング障害膜パターンから保護される部位を
除いた上記上層膜および導電層を除去して残留してい
る、第２の絶縁膜からなるエッチング障害膜パターン、
上層膜および導電膜からなる積層パターンを形成する段
階と、ソース／ドレイン形成のため上記積層パターンを
マスクにしたイオン注入を行い第１の不純物イオン注入
層を形成する段階と、積層パターンの残留する上層膜の
所定部分を側面方向に除去する段階と、エッチング障害
膜パターンを除去する段階と、所定部分が側面方向に除
去された上層膜をマスクに用いて上記積層パターンの残
留している導電膜をエッチングして最終的ゲートを形成
する段階と、ＬＤＤ形成のため第２の不純物イオン注入
層を半導体基板の所定部位に形成する段階と、第３の絶
縁膜をウェーハ全面に形成する段階と、第１、第２の不
純物イオン注入層を活性化させる段階からなる低濃度ド
ーピングドレインを有するＭＯＳ型電界効果トランジス
タの製造方法であり、本発明の特徴とするところは、請
求項１に記載のＭＯＳ型電界効果トランジスタの製造方
法の（ｃ）段階において、導電層上に、シリコン酸化物
に対してエッ チングの選択性を有し、ポリシリコンと反
応性を有する物質として、ケイ化物を形成する金属また
は金属ケイ化物等からなる上層膜を形成する段階にあっ
て、このようにケイ化物を形成する金属または金属ケイ
化物等からなる上層膜は、以下の製造段階において除去
することなく、以後に示されている（ｄ）段階以降の工
程により、ゲート電極の構成物質として用いられるもの
であり、このような構成とすることにより、ゲート抵抗
の低い優れた特性を持つゲート電極を、従来よりも簡略
化した工程で形成することが可能となる。さらに、従来
技術における側壁スペーサの形成のための酸化膜のエッ
チングの際に発生する諸問題、すなわち、シリコン基板
の不均一性をもたらす過度のエッチングおよび酸化膜エ
ッチングの際のエッチング気体であるプラズマ種がシリ
コン基板内へ侵入し汚染され素子特性の劣化（例えば接
合部における漏洩電流の増加）等の問題も解決すること
ができ、さらに、ゲート側壁スペーサのプロファイルが
原因となるスペーサの角部から基板内に発生するストレ
スによる基板のバルク方向に成長する結晶欠陥の発生を
抑止することができる。
【０００７】
【実施例】以下、本発明の実施例を挙げ図面に基づいて
さらに詳細に説明する。図１は本実施例において例示す
る半導体素子であるＬＤＤ ＭＯＳ ＦＥＴの製造方法を
示す工程図である。まず、図１（ａ）に示すように、シ
リコン基板１上に、隔離領域２と活性領域（符号なし）
とを、通常のフィールド酸化工程により形成した後、以
後に形成されるゲートをシリコン基板１と絶縁させるゲ
ート絶縁膜であるシリコン酸化膜を第１の絶縁膜３とし
て１００Åの厚さに成長させる。そして、ＬＰＣＶＤ方
法によりゲート電極を形成する導電膜４の本来の場所に
ドーピングしたポリシリコン膜を２５０Åの厚さで第１
の絶縁膜３上に蒸着し、ついで、導電膜４であるポリシ
リコン膜および以後に形成される第３の絶縁膜６である
シリコン酸化膜と、高いエッチング選択比を有する第２
の絶縁膜５として窒化膜（Ｓｉ3Ｎ4）をＬＰＣＶＤ法を
用いて３００Å厚さに導電膜４上に蒸着する。次に、第
３の絶縁膜６としてＣＶＤ法により酸化膜を導電膜４で
あるポリシリコン膜上に５００Åの厚さに蒸着する。そ
して、第３の絶縁膜６上にフォトレジスト８を塗布す
る。そして、図１（ｂ）に示すように、最終的に形成さ
れるトランジスタの最終ゲートパターンよりも若干オー
バサイズ（ほぼ０．１μｍ程度）のゲート形成用マスク
を用いて露光および現像してフォトレジストパターン
（図示せず）を形成する。その後、フォトレジストパタ
ーンを用いて第３の絶縁膜６であるＣＶＤ法による酸化
膜および第２の絶縁膜５である窒化膜を非等方性エッチ
ングして、フォトレジストパターンに保護されない部位
の第３の絶縁膜６と第２の絶縁膜５とを除去した後、つ
いで、同一のフォトレジストパターンを用いて導電膜４
であるポリシリコン膜を第１の絶縁膜３であるゲート絶
縁膜が露出されるまでエッチングし、残留する第３の絶
縁膜６ａ／第２の絶縁膜５ａ／導電膜４ａにより構成さ
れる積層構造膜のパターン（符号なし）を形成する。こ
のとき、残留する導電膜４ａはオーバサイズのゲート４
ａである。そして、フォトレジストパターンを通常の方
法に除去する。ついで、図１（ｃ）に示すように、以後
の工程において形成される高濃度でドーピングされたｎ
型（ｎ+）ソース／ドレインを形成するための第１のイ
オン注入をＡｓ+イオンを用いて行い、半導体基板１の
活性領域（符号なし）に、第１の不純物イオン注入層１
０を形成する。この時、以前の段階において形成された
積層構造膜パターンは、イオン注入に対抗するイオン注
入妨害膜の役割をなし、かつ、０．１μｍずつ合計０．
２μｍずつ両側面にオーバサイズしているので、結局、
このオーバサイズされている部分には第１の不純物イオ
ン注入層１０が形成されず以後の工程においてＬＤＤ形
成部位となる。このように、本発明においてはソース／
ドレイン形成のためのイオン注入の際に側壁スペーサを
用いないので、図５ないし図９において述べた素子の物
性変化による素子特性の劣化、すなわち、シリコン基板
の汚染およびストレスによる転位線の発生による接合部
における漏洩電流の増加の問題を解決することができ、
また、図１１に示した転位線の発生問題もすべて解消で
きることになる。次の段階として、１６０℃の温度を有
するＨ3ＰＯ4溶液を用いる湿式エッチングを行い、積層
構造膜パターンの残留する第２の絶縁膜〔図１（ｂ）の
５ａ〕であるＳｉ3Ｎ4を、積層構造膜パターンの側面の
方向からエッチングされるようにして、０．１μｍ（オ
ーバサイズ）ほど側面からリセスされるようにする。こ
のようにして形成したリセスされた第２の絶縁膜５ｂを
形成するため、第２の絶縁膜と第３の絶縁膜そして導電
膜はそれぞれ異なるエッチング選択性を有する物質によ
り構成しなければならない。そして、この時の除去量
は、結局残留している第２の絶縁膜５であるシリコン窒
化膜のパターンがオーバサイズのゲート４ａと同一長さ
のパターンを有しているので、最終的に作ろうとするト
ランジスタのゲート長さを有する導電膜パターンを形成
するためにはオーバサイズの０．１μｍほどの嵩になる
ものである。このようにリセスされた第２の絶縁膜５ｂ
は、以後の第２イオン注入の際にイオン注入障害膜の役
割および最終的ゲート電極を形成するためのエッチング
時のエッチング障害マスクの役割を果たす。次に、図１
（ｄ）に示すように、リセスされた第２の絶縁膜５ｂを
最終的ゲートの形成の際のエッチング障害膜として用い
るため、積層構造膜パターンの上部に位置して残留する
第３の絶縁膜６ａを除去する。上記工程の後、図２
（ｅ）に示すように、リセスされた第２の絶縁膜５ｂで
ある窒化膜をマスクにしてオーバサイズのゲート４ａを
非等方性エッチングによりエッチングして最終的ゲート
４ｂを形成する。ついで、低濃度でドーピングされたド
レイン（ＬＤＤ）領域を形成するためリン（Ｐ+）イオ
ンを用いる第２のイオン注入を半導体基板表面に行い、
第２の不純物イオン注入層９を形成する。この時、第２
の不純物イオン注入層９は、ＮＭＯＳの場合は、リン
（Ｐ+）イオンを不純物として用いて５．０×１０12〜
５．０×１０13イオン／ｃｍ2の濃度範囲でイオン注入
して形成し、ＰＭＯＳの場合は、Ｂ+あるいはＢＦ+イオ
ンを不純物として用いて、５．０×１０12〜５．０×１
０13イオン／ｃｍ2の濃度範囲でイオン注入して形成す
る。
さらに詳細に説明する。図１は本実施例において例示す
る半導体素子であるＬＤＤ ＭＯＳ ＦＥＴの製造方法を
示す工程図である。まず、図１（ａ）に示すように、シ
リコン基板１上に、隔離領域２と活性領域（符号なし）
とを、通常のフィールド酸化工程により形成した後、以
後に形成されるゲートをシリコン基板１と絶縁させるゲ
ート絶縁膜であるシリコン酸化膜を第１の絶縁膜３とし
て１００Åの厚さに成長させる。そして、ＬＰＣＶＤ方
法によりゲート電極を形成する導電膜４の本来の場所に
ドーピングしたポリシリコン膜を２５０Åの厚さで第１
の絶縁膜３上に蒸着し、ついで、導電膜４であるポリシ
リコン膜および以後に形成される第３の絶縁膜６である
シリコン酸化膜と、高いエッチング選択比を有する第２
の絶縁膜５として窒化膜（Ｓｉ3Ｎ4）をＬＰＣＶＤ法を
用いて３００Å厚さに導電膜４上に蒸着する。次に、第
３の絶縁膜６としてＣＶＤ法により酸化膜を導電膜４で
あるポリシリコン膜上に５００Åの厚さに蒸着する。そ
して、第３の絶縁膜６上にフォトレジスト８を塗布す
る。そして、図１（ｂ）に示すように、最終的に形成さ
れるトランジスタの最終ゲートパターンよりも若干オー
バサイズ（ほぼ０．１μｍ程度）のゲート形成用マスク
を用いて露光および現像してフォトレジストパターン
（図示せず）を形成する。その後、フォトレジストパタ
ーンを用いて第３の絶縁膜６であるＣＶＤ法による酸化
膜および第２の絶縁膜５である窒化膜を非等方性エッチ
ングして、フォトレジストパターンに保護されない部位
の第３の絶縁膜６と第２の絶縁膜５とを除去した後、つ
いで、同一のフォトレジストパターンを用いて導電膜４
であるポリシリコン膜を第１の絶縁膜３であるゲート絶
縁膜が露出されるまでエッチングし、残留する第３の絶
縁膜６ａ／第２の絶縁膜５ａ／導電膜４ａにより構成さ
れる積層構造膜のパターン（符号なし）を形成する。こ
のとき、残留する導電膜４ａはオーバサイズのゲート４
ａである。そして、フォトレジストパターンを通常の方
法に除去する。ついで、図１（ｃ）に示すように、以後
の工程において形成される高濃度でドーピングされたｎ
型（ｎ+）ソース／ドレインを形成するための第１のイ
オン注入をＡｓ+イオンを用いて行い、半導体基板１の
活性領域（符号なし）に、第１の不純物イオン注入層１
０を形成する。この時、以前の段階において形成された
積層構造膜パターンは、イオン注入に対抗するイオン注
入妨害膜の役割をなし、かつ、０．１μｍずつ合計０．
２μｍずつ両側面にオーバサイズしているので、結局、
このオーバサイズされている部分には第１の不純物イオ
ン注入層１０が形成されず以後の工程においてＬＤＤ形
成部位となる。このように、本発明においてはソース／
ドレイン形成のためのイオン注入の際に側壁スペーサを
用いないので、図５ないし図９において述べた素子の物
性変化による素子特性の劣化、すなわち、シリコン基板
の汚染およびストレスによる転位線の発生による接合部
における漏洩電流の増加の問題を解決することができ、
また、図１１に示した転位線の発生問題もすべて解消で
きることになる。次の段階として、１６０℃の温度を有
するＨ3ＰＯ4溶液を用いる湿式エッチングを行い、積層
構造膜パターンの残留する第２の絶縁膜〔図１（ｂ）の
５ａ〕であるＳｉ3Ｎ4を、積層構造膜パターンの側面の
方向からエッチングされるようにして、０．１μｍ（オ
ーバサイズ）ほど側面からリセスされるようにする。こ
のようにして形成したリセスされた第２の絶縁膜５ｂを
形成するため、第２の絶縁膜と第３の絶縁膜そして導電
膜はそれぞれ異なるエッチング選択性を有する物質によ
り構成しなければならない。そして、この時の除去量
は、結局残留している第２の絶縁膜５であるシリコン窒
化膜のパターンがオーバサイズのゲート４ａと同一長さ
のパターンを有しているので、最終的に作ろうとするト
ランジスタのゲート長さを有する導電膜パターンを形成
するためにはオーバサイズの０．１μｍほどの嵩になる
ものである。このようにリセスされた第２の絶縁膜５ｂ
は、以後の第２イオン注入の際にイオン注入障害膜の役
割および最終的ゲート電極を形成するためのエッチング
時のエッチング障害マスクの役割を果たす。次に、図１
（ｄ）に示すように、リセスされた第２の絶縁膜５ｂを
最終的ゲートの形成の際のエッチング障害膜として用い
るため、積層構造膜パターンの上部に位置して残留する
第３の絶縁膜６ａを除去する。上記工程の後、図２
（ｅ）に示すように、リセスされた第２の絶縁膜５ｂで
ある窒化膜をマスクにしてオーバサイズのゲート４ａを
非等方性エッチングによりエッチングして最終的ゲート
４ｂを形成する。ついで、低濃度でドーピングされたド
レイン（ＬＤＤ）領域を形成するためリン（Ｐ+）イオ
ンを用いる第２のイオン注入を半導体基板表面に行い、
第２の不純物イオン注入層９を形成する。この時、第２
の不純物イオン注入層９は、ＮＭＯＳの場合は、リン
（Ｐ+）イオンを不純物として用いて５．０×１０12〜
５．０×１０13イオン／ｃｍ2の濃度範囲でイオン注入
して形成し、ＰＭＯＳの場合は、Ｂ+あるいはＢＦ+イオ
ンを不純物として用いて、５．０×１０12〜５．０×１
０13イオン／ｃｍ2の濃度範囲でイオン注入して形成す
る。
【０００８】次に、図２（ｆ）に示すように、ウエハ全
面に第４の絶縁膜７である酸化膜をＣＶＤ法により蒸着
する。最後に、注入された不純物イオンを活性化したソ
ース／ドレイン接合をつくるためのアニーリングを８７
０℃の温度で４０分間行い、第１の不純物イオン注入層
１０および第２の不純物イオン注入層９のイオンが十分
に拡散されるようにして、ＬＤＤ接合９ａおよびソース
／ドレイン接合１０ａを形成することにより本発明のＬ
ＤＤ ＭＯＳ ＦＥＴを完成することができる。特に、本
発明のＬＤＤ ＭＯＳ ＦＥＴ素子の製造方法を、ポリサ
イド（polycide）ゲートを有するＭＯＳ素子の製造工程
に適用するといっそう特長を発現する。すなわち、オー
バサイズのゲートパターンに高濃度でドーピングされた
ｎ形ソース／ドレイン領域を限定し、作製しようとする
トランジスタのゲート長さを決める側壁から湿式エッチ
ングにより側面方向にリセスされたパターンを形成する
時、第２の絶縁膜である窒化膜の代わりに、ポリシリコ
ンと反応してケイ化物を作る金属（例えば、Ｔｉ、Ｗ、
Ｔａ、Ｃｏ、Ｍｏ等）およびＣＶＤ法で反応させた状態
でそのまま蒸着が可能な金属ケイ化物、さらに伝導性を
有する他の金属化合物（例えば、ＴｉＮ、ＺｒＮ等）を
用いる場合には、追加の工程を必要とすることなしにＬ
ＤＤ素子を容易に作製することができる。また、かかる
場合のリセスされたパターンの形成は、ＮＨ4ＯＨ／Ｈ2
Ｏ2溶液を用いて湿式エッチングにより行うことが好ま
しい。
面に第４の絶縁膜７である酸化膜をＣＶＤ法により蒸着
する。最後に、注入された不純物イオンを活性化したソ
ース／ドレイン接合をつくるためのアニーリングを８７
０℃の温度で４０分間行い、第１の不純物イオン注入層
１０および第２の不純物イオン注入層９のイオンが十分
に拡散されるようにして、ＬＤＤ接合９ａおよびソース
／ドレイン接合１０ａを形成することにより本発明のＬ
ＤＤ ＭＯＳ ＦＥＴを完成することができる。特に、本
発明のＬＤＤ ＭＯＳ ＦＥＴ素子の製造方法を、ポリサ
イド（polycide）ゲートを有するＭＯＳ素子の製造工程
に適用するといっそう特長を発現する。すなわち、オー
バサイズのゲートパターンに高濃度でドーピングされた
ｎ形ソース／ドレイン領域を限定し、作製しようとする
トランジスタのゲート長さを決める側壁から湿式エッチ
ングにより側面方向にリセスされたパターンを形成する
時、第２の絶縁膜である窒化膜の代わりに、ポリシリコ
ンと反応してケイ化物を作る金属（例えば、Ｔｉ、Ｗ、
Ｔａ、Ｃｏ、Ｍｏ等）およびＣＶＤ法で反応させた状態
でそのまま蒸着が可能な金属ケイ化物、さらに伝導性を
有する他の金属化合物（例えば、ＴｉＮ、ＺｒＮ等）を
用いる場合には、追加の工程を必要とすることなしにＬ
ＤＤ素子を容易に作製することができる。また、かかる
場合のリセスされたパターンの形成は、ＮＨ4ＯＨ／Ｈ2
Ｏ2溶液を用いて湿式エッチングにより行うことが好ま
しい。
【０００９】
【発明の効果】以上詳細に説明したように、本発明のＬ
ＤＤを有するＭＯＳ型電界効果トランジスタの製造方法
によれば、導電層上に、シリコン酸化物に対してエッチ
ングの選択性を有し、ポリシリコンと反応性を有する物
質として、ケイ化物を形成する金属または金属ケイ化物
からなる上層膜を形成する段階を有し、このようにケイ
化物を形成する金属または金属ケイ化物からなる上層膜
は、以下の製造工程において除去されることなく、ゲー
ト電極の構成物質として用いられるものであり、このよ
うな構造とすることにより、ゲート抵抗の低い優れた特
性を持つゲート電極を、従来よりも簡略化した工程で形
成することが可能となり、高性能のＬＤＤを有するＭＯ
Ｓ型電界効果トランジスタを実現できる効果がある。さ
らに、従来技術における側壁スペーサの形成のための酸
化膜のエッチングの際に発生する諸問題、すなわち、シ
リコン基板の不均一性をもたらす過度のエッチングおよ
び酸化膜エッチングの際のエッチング気体であるプラズ
マ種がシリコン基板内へ侵入し汚染され素子特性の劣化
（例えば接合部における漏洩電流の増加）等の問題も解
決することができ、さらに、ゲート側壁スペーサのプロ
ファイルが原因となるスペーサの角部から基板内に発生
するストレスによる基板のバルク方向に成長する結晶欠
陥の発生を抑止することができる。
ＤＤを有するＭＯＳ型電界効果トランジスタの製造方法
によれば、導電層上に、シリコン酸化物に対してエッチ
ングの選択性を有し、ポリシリコンと反応性を有する物
質として、ケイ化物を形成する金属または金属ケイ化物
からなる上層膜を形成する段階を有し、このようにケイ
化物を形成する金属または金属ケイ化物からなる上層膜
は、以下の製造工程において除去されることなく、ゲー
ト電極の構成物質として用いられるものであり、このよ
うな構造とすることにより、ゲート抵抗の低い優れた特
性を持つゲート電極を、従来よりも簡略化した工程で形
成することが可能となり、高性能のＬＤＤを有するＭＯ
Ｓ型電界効果トランジスタを実現できる効果がある。さ
らに、従来技術における側壁スペーサの形成のための酸
化膜のエッチングの際に発生する諸問題、すなわち、シ
リコン基板の不均一性をもたらす過度のエッチングおよ
び酸化膜エッチングの際のエッチング気体であるプラズ
マ種がシリコン基板内へ侵入し汚染され素子特性の劣化
（例えば接合部における漏洩電流の増加）等の問題も解
決することができ、さらに、ゲート側壁スペーサのプロ
ファイルが原因となるスペーサの角部から基板内に発生
するストレスによる基板のバルク方向に成長する結晶欠
陥の発生を抑止することができる。
【図１】本発明の実施例で例示したＬＤＤを有するＭＯ
Ｓ形電界効果トランジスタの製造工程を示す説明図。
Ｓ形電界効果トランジスタの製造工程を示す説明図。
【図２】本発明の実施例で例示したＬＤＤを有するＭＯ
Ｓ形電界効果トランジスタの製造工程を示す説明図。
Ｓ形電界効果トランジスタの製造工程を示す説明図。
【図３】従来のＬＤＤを有するＮＭＯＳトランジスタの
製造工程を示す説明図。
製造工程を示す説明図。
【図４】従来のＬＤＤを有するＮＭＯＳトランジスタの
製造工程を示す説明図。
製造工程を示す説明図。
【図５】従来技術におけるＣＦ3、ＣＨＦ3、Ｏ2などの
気体からなる酸化膜エッチングの際のプラズマ状態のラ
ジカル種により浸入汚染されたシリコン基板のＳＩＭＳ
による分析結果を示すグラフ。
気体からなる酸化膜エッチングの際のプラズマ状態のラ
ジカル種により浸入汚染されたシリコン基板のＳＩＭＳ
による分析結果を示すグラフ。
【図６】従来技術における酸化膜エッチング後のシリコ
ン基板の浄化処理によるキャリヤのライフタイムの回復
現象を示すグラフ。
ン基板の浄化処理によるキャリヤのライフタイムの回復
現象を示すグラフ。
【図７】従来技術における酸化膜エッチング方法と接合
部の漏洩電流との関係を示す図表。
部の漏洩電流との関係を示す図表。
【図８】従来の方法により製造されたＬＤＤを有するＮ
ＭＯＳ ＦＥＴの部分断面構造を示す模式図。
ＭＯＳ ＦＥＴの部分断面構造を示す模式図。
【図９】従来の方法により製造されたＬＤＤを有するＮ
ＭＯＳ ＦＥＴにおけるゲートの側壁スペーサからシリ
コン基板へのストレス分布を示す模式図。
ＭＯＳ ＦＥＴにおけるゲートの側壁スペーサからシリ
コン基板へのストレス分布を示す模式図。
【図１０】従来の製造技術を改善しエッチストップ層を
追加した側壁スペーサを用いたＬＤＤトランジスタの製
造工程を示す説明図。
追加した側壁スペーサを用いたＬＤＤトランジスタの製
造工程を示す説明図。
【図１１】従来技術における側壁スペーサの転位線の深
さと接合部の漏洩電流との関係を示すグラフ。
さと接合部の漏洩電流との関係を示すグラフ。
１…シリコン基板 ２…隔離領域 ３…第１の絶縁膜 ４…導電膜 ４ａ…残留する導電膜（オーバサイズのゲート） ４ｂ…最終的ゲート ５…第２の絶縁膜 ５ａ…残留する第２の絶縁膜 ５ｂ…リセスされた第２の絶縁膜 ６…第３の絶縁膜 ６ａ…残留する第３の絶縁膜 ７…第４の絶縁膜 ８…フォトレジスト ９…第２のイオン注入層 ９ａ…ＬＤＤ接合 １０…第１のイオン注入層 １０ａ…ソース／ドレイン接合 １１…シリコン基板 １１ａ…活性領域 １１ｂ…隔離領域 １２…ゲート絶縁膜 １３…ゲート １３ａ…ポリシリコン層 １４…キャップゲート酸化膜 １４ａ…ゲート酸化膜 １５…シリコン酸化膜 １５ａ…ゲート側壁スペーサ １６…ｎ- 領域 １６ａ…ｎ- ジャンクション（接合） １７…ｎ+ ソース／ドレイン ２０…シリコン基板 ２１…ゲート ２２…側壁スペーサ ２３、２４…結晶欠陥 ２５…転位線 ３０…シリコン基板 ３０ａ…シリコン基板 ３１…ゲート ３１ａ…ゲート ３２…側壁スペーサ（ゲート側壁酸化膜） ３２ａ…側壁スペーサ（ゲート側壁酸化膜） ３３、３４…不純物拡散領域 ３３ａ、３４ａ…不純物拡散領域 ４０…シリコン基板 ４１…ゲート絶縁膜 ４２…ゲート ４３…側壁スペーサ（ＣＶＤ ＳｉＯ2膜） ４４…エッチストップ層（ポリシリコンまたはＳｉＯ2
層） Ｓ、Ｓ′…ストレス Ｃ…ゲートのチャネル
層） Ｓ、Ｓ′…ストレス Ｃ…ゲートのチャネル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨウング−ジン ソング 大韓民国 チュングチェオンブグ−ド チェオンジュ−シ ガエスィン−ドン ドゥジンバクロ−アパート 102−1002 (56)参考文献 特開 昭62−92474（ＪＰ，Ａ) 特開 平５−136402（ＪＰ，Ａ)
Claims (15)
- 【請求項１】低濃度ドーピングドレインを有するＭＯＳ
型電界効果トランジスタの製造方法において、 （ａ）半導体基板上に第１の絶縁膜を形成する段階と、 （ｂ）上記第１の絶縁膜上に導電層を形成する段階と、（ｃ）上記導電層上に、シリコン酸化物に対してエッチ
ングの選択性を有し、ポリシリコンと反応性を有する物
質として、ケイ化物を形成する金属またはケイ化物から
なる上層膜を形成する段階と、 （ｄ）上記上層膜上に第２の絶縁膜を形成する段階と、 （ｅ）上記第２の絶縁膜をホトエッチング方法によりエ
ッチングして、残留する上記第２の絶縁膜からなるオー
バサイズのゲート形成用エッチング障害膜パターンを所
定部位に形成する段階と、 （ｆ）上記エッチング障害膜パターンから保護される部
位を除いて、上記上層膜および導電層をエッチングによ
り除去し、残留する第２の絶縁膜からなるエッチング障
害膜パターン、上層膜および導電膜からなる積層パター
ンを形成する段階と、 （ｇ）ソース／ドレイン形成のため上記積層パターンを
マスクとしてイオン注入を行い、第１の不純物イオン注
入層を形成する段階と、 （ｈ）上記積層パターンの残留する上層膜を側面方向に
所定の部分エッチング除去する段階と、 （ｉ）上記エッチング障害膜パターンを除去する段階
と、 （ｊ）上記側面方向に所定の部分エッチング除去した上
層膜をマスクとして、上記積層パターンに残留する導電
膜をエッチング除去して最終ゲートを形成する段階と、 （ｋ）低濃度ドーピングドレイン形成のための第２の不
純物イオン注入層を半導体基板の所定部位に形成する段
階と、 （L）第３の絶縁膜を上記基板全面に形成する段階と、 （ｍ）上記第１、第２の不純物イオン注入層を活性化す
る段階を、少なくとも含むことを特徴とする低濃度ドー
ピングドレインを有するＭＯＳ型電界効果トランジスタ
の製造方法。 - 【請求項２】請求項１の（ａ）段階において、第１の絶
縁膜はシリコンと酸素を含む絶縁体からなることを特徴
とする低濃度ドーピングドレインを有するＭＯＳ型電界
効果トランジスタの製造方法。 - 【請求項３】請求項１の（ｂ）段階において、導電層は
減圧ＣＶＤ法によりリンイオンを本来の場所にドーピン
グしたポリシリコン膜であることを特徴とする低濃度ド
ーピングドレインを有するＭＯＳ型電界効果トランジス
タの製造方法。 - 【請求項４】請求項１の（ｄ）段階において、第２の絶
縁膜は、ＣＶＤ方法により形成したシリコン酸化膜であ
ることを特徴とする低濃度ドーピングドレインを有する
ＭＯＳ型電界効果トランジスタの製造方法。 - 【請求項５】請求項１において、上層膜と第２の絶縁膜
は、互いにエッチングの選択性が異なる材料を用いるこ
とを特徴とする低濃度ドーピングドレインを有するＭＯ
Ｓ型電界効果トランジスタの製造方法。 - 【請求項６】請求項１の（ｆ）段階において、積層パタ
ーンの形成は、エッチング障害膜パターンを用いて上層
膜を非等方性エッチングした後、さらに導電層を上記と
同様にエッチングする２段階のエッチングによることを
特徴とする低濃度ドーピングドレインを有するＭＯＳ型
電界効果トランジスタの製造方法。 - 【請求項７】請求項１の（ｇ）段階において、第１の不
純物イオン注入層は、ソース／ドレイン接合を構成する
ものであり、ＮＭＯＳ素子の場合には、積層パターンを
イオン注入障害膜として、ヒ素イオンを１．０×１０15
〜１．０×１０16イオン／ｃｍ2の濃度範囲にイオン注
入することを特徴とする低濃度ドーピングドレインを有
するＭＯＳ型電界効果トランジスタの製造方法。 - 【請求項８】請求項１の（ｈ）段階において、積層パタ
ーンの上層膜を側面方向に所定の部分除去するエッチン
グは、リン酸溶液に浸漬して、上記上層膜の側面から
０．１μｍ程度エッチング除去することを特徴とする低
濃度ドーピングドレインを有するＭＯＳ型電界効果トラ
ンジスタの製造方法。 - 【請求項９】請求項１の（ｋ）段階において、第２の不
純物イオン注入層は、ＮＭＯＳ素子の場合に、リンイオ
ンを不純物として５．０×１０12〜５．０×１０13イオ
ン／ｃｍ2の濃度範囲にイオン注入することを特徴とす
る低濃度ドーピングドレインを有するＭＯＳ型電界効果
トランジスタの製造方法。 - 【請求項１０】請求項１の（ｋ）段階において、第２の
不純物イオン注入層は、ＰＭＯＳ素子の場合に、ホウ素
イオンあるいはフッ化ホウ素イオンを不純物として５．
０×１０12〜５．０×１０13イオン／ｃｍ2の濃度範囲
にイオン注入することを特徴とする低濃度ドーピングド
レインを有するＭＯＳ型電界効果トランジスタの製造方
法。 - 【請求項１１】請求項１の（ｍ）段階において、不純物
イオンの活性化は８７０℃程度の温度で４０分間程度ア
ニーリングすることを特徴とする低濃度ドーピングドレ
インを有するＭＯＳ型電界効果トランジスタの製造方
法。 - 【請求項１２】請求項１において、積層パターンの残留
する上層膜を側面方向に所定の部分除去するエッチング
は、アンモニア水と過酸化水素水の溶液に浸漬して行う
ことを特徴とする低濃度ドーピングドレインを有するＭ
ＯＳ型電界効果トランジスタの製造方法。 - 【請求項１３】請求項１において、オーバサイズは最終
ゲートの側面の長さよりも両側面の方向にほぼ０．１μ
ｍずつ大きい長さとすることを特徴とする低濃度ドーピ
ングドレインを有するＭＯＳ型電界効果トランジスタの
製造方法。 - 【請求項１４】請求項１において、エッチング障害膜は
第２の絶縁膜とフォトレジストとにより形成することを
特徴とする低濃度ドーピングドレインを有するＭＯＳ型
電界効果トランジスタの製造方法。 - 【請求項１５】請求項１の（ｇ）段階を、上記（ｈ）段
階もしくは上記（ｉ）段階の後に行うことをことを特徴
とする低濃度ドーピングドレインを有するＭＯＳ型電界
効果トランジスタの製造方法。
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|---|---|---|---|
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| KR1993-28013 | 1993-12-16 |
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|---|---|
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|---|---|
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| JPH0982808A (ja) * | 1995-09-08 | 1997-03-28 | Nittetsu Semiconductor Kk | 半導体装置の製造方法 |
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| US6100173A (en) * | 1998-07-15 | 2000-08-08 | Advanced Micro Devices, Inc. | Forming a self-aligned silicide gate conductor to a greater thickness than junction silicide structures using a dual-salicidation process |
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