JPH0442579A - 薄膜トランジスタ及び製造方法 - Google Patents
薄膜トランジスタ及び製造方法Info
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- JPH0442579A JPH0442579A JP2150151A JP15015190A JPH0442579A JP H0442579 A JPH0442579 A JP H0442579A JP 2150151 A JP2150151 A JP 2150151A JP 15015190 A JP15015190 A JP 15015190A JP H0442579 A JPH0442579 A JP H0442579A
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- gate electrode
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- film
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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-
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は特にアクティブマトリクス型の液晶デイスプレ
ィやイメージセンサや３次元集積回路など応用される薄
膜トランジスタに関する。
ィやイメージセンサや３次元集積回路など応用される薄
膜トランジスタに関する。
［従来の技術］
従来の薄膜トランジスタの構造の一例を第２図を用いて
説明する。この図はチャネル方向の構造断面図であるが
、ガラス、石英、サファイア等の絶縁基板２０１上にド
ナーあるいはアクセプタとなる不純物を添加した多結晶
シリコン、非結晶シリコン等のシリコン薄膜からなるソ
ース傾＠２０２及びドレイン領域２０３が形成されてい
る。このソース領域端の上側とドレイン領域の上側に接
して、この両者を結ぶ様に多結晶シリコン、あるいは非
結晶シリコン等のシリコン薄膜からなるチャネル領域２
０４が設けられている。また金属、透明導電膜等から成
るソース電極２０５がソース領域２０２に接しており、
同じくド、レイン領域２０６がドレイン領域２０３に接
している。これら全体をシリコン酸化膜等の絶縁膜から
成るゲート絶縁膜２０７が被覆しており、この上に金属
、透明導電膜等から成るゲート電極２０８がソース領域
２０２及びドレイン領域２０３の両方に、少なくても一
部がかぶさる様に設けられている。ゲート絶縁膜２０７
は配線間の絶縁を保持する眉間絶縁膜も兼ねている。
説明する。この図はチャネル方向の構造断面図であるが
、ガラス、石英、サファイア等の絶縁基板２０１上にド
ナーあるいはアクセプタとなる不純物を添加した多結晶
シリコン、非結晶シリコン等のシリコン薄膜からなるソ
ース傾＠２０２及びドレイン領域２０３が形成されてい
る。このソース領域端の上側とドレイン領域の上側に接
して、この両者を結ぶ様に多結晶シリコン、あるいは非
結晶シリコン等のシリコン薄膜からなるチャネル領域２
０４が設けられている。また金属、透明導電膜等から成
るソース電極２０５がソース領域２０２に接しており、
同じくド、レイン領域２０６がドレイン領域２０３に接
している。これら全体をシリコン酸化膜等の絶縁膜から
成るゲート絶縁膜２０７が被覆しており、この上に金属
、透明導電膜等から成るゲート電極２０８がソース領域
２０２及びドレイン領域２０３の両方に、少なくても一
部がかぶさる様に設けられている。ゲート絶縁膜２０７
は配線間の絶縁を保持する眉間絶縁膜も兼ねている。
［発明が解決しようとする課題］
しかし、前述の従来技術には以下に述べるような課題が
ある。
ある。
第３図は第２図で説明した様な構造を持つ薄膜トランジ
スタの特性の一例を示すグラフであり、横軸がゲート電
圧Ｖｇｓ、縦軸はドレイン電流Ｉｄの対数値である。こ
こでトランジスタがオフ状態の時にソース、ドレイン間
に流れる電流をオフ電流Ｉｏｆｆ、トランジスタがオン
状態の時にソース、ドレイン間に流れる電流をオン電流
Ｉｏｎと呼ぶ。オン電流が大きくオフ電流の小さな特性
、言い賛えるとオン／オフ比Ｉ ｏ ｎ ／ １ｏｆｆ
の大きな特性が望ましい。ところが一般にオン電流を上
げるとオフ電流も増加する傾向にあり、この事は特にド
ライバー内蔵型の液晶デイスプレィを実現する上で問題
となる。即ち液晶デイスプレィの画素部に用いるトラン
ジスタには特にオフ電流の少ない特性が要求されるのに
対し、周辺回路に用いるトランジスタには高速動作をさ
せる為に、オン電流の大きい特性が要求される。
スタの特性の一例を示すグラフであり、横軸がゲート電
圧Ｖｇｓ、縦軸はドレイン電流Ｉｄの対数値である。こ
こでトランジスタがオフ状態の時にソース、ドレイン間
に流れる電流をオフ電流Ｉｏｆｆ、トランジスタがオン
状態の時にソース、ドレイン間に流れる電流をオン電流
Ｉｏｎと呼ぶ。オン電流が大きくオフ電流の小さな特性
、言い賛えるとオン／オフ比Ｉ ｏ ｎ ／ １ｏｆｆ
の大きな特性が望ましい。ところが一般にオン電流を上
げるとオフ電流も増加する傾向にあり、この事は特にド
ライバー内蔵型の液晶デイスプレィを実現する上で問題
となる。即ち液晶デイスプレィの画素部に用いるトラン
ジスタには特にオフ電流の少ない特性が要求されるのに
対し、周辺回路に用いるトランジスタには高速動作をさ
せる為に、オン電流の大きい特性が要求される。
本発明はこの様な問題点を解決するものであり、その目
的とするところはオン／オフ比Ｉｏｎ／ Ｉ ｏ ｆ
ｆの大きな特性を持つ薄膜トランジスタを提供する事に
ある。
的とするところはオン／オフ比Ｉｏｎ／ Ｉ ｏ ｆ
ｆの大きな特性を持つ薄膜トランジスタを提供する事に
ある。
［課題を解決するための手段］
本発明の薄膜トランジスタではゲート電極がソース領域
及び前記ドレイン領域上にかぶさっていない、いわゆる
オフセット構造になっている事を特徴とする。
及び前記ドレイン領域上にかぶさっていない、いわゆる
オフセット構造になっている事を特徴とする。
第３図で示した従来型薄膜トランジスタの特性から判る
様に、オフ電流にはゲート電圧依存性、詳しく言うとゲ
ート−ドレイン間電圧依存性がある。そしてその値は、
チャネル部へしきい地制御の為の不純物添加を行ってい
なければゲート電圧ＯＶ付近で最小となる。本発明の薄
膜、トランジスタの構成によれば、ゲート電極がソース
領域及びドレイン領域上にかぶさっていない、いわゆる
オフセット構造になっているので、オフ時のケート−ド
レイン間の電圧を実効的に下げる効果がある。従って、
そのオフ電流は第四図に示す如く。
様に、オフ電流にはゲート電圧依存性、詳しく言うとゲ
ート−ドレイン間電圧依存性がある。そしてその値は、
チャネル部へしきい地制御の為の不純物添加を行ってい
なければゲート電圧ＯＶ付近で最小となる。本発明の薄
膜、トランジスタの構成によれば、ゲート電極がソース
領域及びドレイン領域上にかぶさっていない、いわゆる
オフセット構造になっているので、オフ時のケート−ド
レイン間の電圧を実効的に下げる効果がある。従って、
そのオフ電流は第四図に示す如く。
従来型トランジスタにおけるゲート電圧Ｏｖ付近のオフ
電流の値をそのまま保つ事ができ、そのオフ特性は大幅
に改善される。一方オン電流は従来型トランジスタに比
べてそれほど低下していない。これは薄膜トランジスタ
に於いてはチャネル部のシリコン層が薄い為空乏層の延
びる範囲が限られ、反転層ができやすいのでオフセット
部の距離を最適化してやればオン電流の減少を抑える事
ができるからであるにの結果オン／オフ比の大きい優れ
た特性を持つ薄膜トランジスタを提供する事が可能にな
った。
電流の値をそのまま保つ事ができ、そのオフ特性は大幅
に改善される。一方オン電流は従来型トランジスタに比
べてそれほど低下していない。これは薄膜トランジスタ
に於いてはチャネル部のシリコン層が薄い為空乏層の延
びる範囲が限られ、反転層ができやすいのでオフセット
部の距離を最適化してやればオン電流の減少を抑える事
ができるからであるにの結果オン／オフ比の大きい優れ
た特性を持つ薄膜トランジスタを提供する事が可能にな
った。
［実 施 例］
以下実施例に基づいて本発明の詳細な説明する。
第１図は本発明による薄膜トランジスタを示す断面構造
図の一例である。ガラス、石英、サファイア等の絶縁基
板１０１上にドナーあるいはアクセブタとなる不純物を
添加した多結晶シリコン、非結晶シリコン等のシリコン
薄膜からなるソース領域１０２及びドレイン領域１０３
が形成されている。このソース領域とドレイン領域に接
して、この両者を結ぶ様に多結晶シリコン、あるいは非
結晶シリコン等のシリコン薄膜からなるチャネル領域１
０４が設けられている。また金属、透明導電膜等から成
るソース電極１０５がソース領域１０２に接しており、
同じくドレイン電極１０６がドレイン領域１０３に接し
ている。これら全体をシリコン酸化膜等の絶縁膜から成
るゲート絶縁膜１０７が被覆しており、この上に金属、
透明導電膜、不純物を添加して多結晶シリコン膜等から
成るゲート電極１０Ｂがソース領＠１０２及びドレイン
領域１０３の少なくても片方にかぶさらない様に設けら
れている。ゲート絶縁膜１０７は配線間の絶縁を保持す
る眉間絶縁膜も兼ねている。
図の一例である。ガラス、石英、サファイア等の絶縁基
板１０１上にドナーあるいはアクセブタとなる不純物を
添加した多結晶シリコン、非結晶シリコン等のシリコン
薄膜からなるソース領域１０２及びドレイン領域１０３
が形成されている。このソース領域とドレイン領域に接
して、この両者を結ぶ様に多結晶シリコン、あるいは非
結晶シリコン等のシリコン薄膜からなるチャネル領域１
０４が設けられている。また金属、透明導電膜等から成
るソース電極１０５がソース領域１０２に接しており、
同じくドレイン電極１０６がドレイン領域１０３に接し
ている。これら全体をシリコン酸化膜等の絶縁膜から成
るゲート絶縁膜１０７が被覆しており、この上に金属、
透明導電膜、不純物を添加して多結晶シリコン膜等から
成るゲート電極１０Ｂがソース領＠１０２及びドレイン
領域１０３の少なくても片方にかぶさらない様に設けら
れている。ゲート絶縁膜１０７は配線間の絶縁を保持す
る眉間絶縁膜も兼ねている。
（発明の他の実施例１）
このような薄膜トランジスタは例えば次の様な工程でも
実現できる。第５図は本発明による薄膜トランジスタを
実現する為の工程を示す工程断面図の一例である。ガラ
ス、石英、サファイア等の絶縁基板５０１上に多結晶シ
リコン、非結晶シリコン等のシリコン薄膜からなるパタ
ーン５０２及び５０３を形成する１両者上側に接して、
かつ、この両者を結ぶ様に多結晶シリコン、あるいは非
結晶シリコン等のシリコン薄膜からなるパターン５０４
を設ける。次にこれら全体をシリコン酸化膜等の絶縁膜
から成るゲート絶縁膜５０５で被覆し、この上に金属、
透明導電膜、不純物を添加した多結晶シリコン膜等から
成るゲート電極５０６を形成する。（第５図（ａ）参照
） 続いて、全体にたとえばシリコン酸化膜等の絶縁膜５０
７を形成し、ドナー或はアクセプタとなる不純物をイオ
ン注入により添加して自己整合的にソース領域５０８及
びドレイン領域５０９を形成する。この時、ゲート側壁
に形成されたシリコン酸化Ｍ５０７は、垂直方向から見
た場合、実効的に厚い膜であり、打ち込まれるイオンの
ストッパーとなる。したがってオフセット構造のトラン
ジスタが形成される。（第５図（ｂ）参照）後は通常の
工程に従って金属、透明導電膜等から成るソース！Ｗ５
１０、同じくドレイン電極５１１をそれぞれソース領域
５０８、ドレイン領域５０９に接続して本発明による薄
膜トランジスタが完成する。（第５図（ｃ）参照） （発明の他の実施例２） 第６図は本発明による薄膜トランジスタを実現する工程
の他の実施例を示す工程断面図である。
実現できる。第５図は本発明による薄膜トランジスタを
実現する為の工程を示す工程断面図の一例である。ガラ
ス、石英、サファイア等の絶縁基板５０１上に多結晶シ
リコン、非結晶シリコン等のシリコン薄膜からなるパタ
ーン５０２及び５０３を形成する１両者上側に接して、
かつ、この両者を結ぶ様に多結晶シリコン、あるいは非
結晶シリコン等のシリコン薄膜からなるパターン５０４
を設ける。次にこれら全体をシリコン酸化膜等の絶縁膜
から成るゲート絶縁膜５０５で被覆し、この上に金属、
透明導電膜、不純物を添加した多結晶シリコン膜等から
成るゲート電極５０６を形成する。（第５図（ａ）参照
） 続いて、全体にたとえばシリコン酸化膜等の絶縁膜５０
７を形成し、ドナー或はアクセプタとなる不純物をイオ
ン注入により添加して自己整合的にソース領域５０８及
びドレイン領域５０９を形成する。この時、ゲート側壁
に形成されたシリコン酸化Ｍ５０７は、垂直方向から見
た場合、実効的に厚い膜であり、打ち込まれるイオンの
ストッパーとなる。したがってオフセット構造のトラン
ジスタが形成される。（第５図（ｂ）参照）後は通常の
工程に従って金属、透明導電膜等から成るソース！Ｗ５
１０、同じくドレイン電極５１１をそれぞれソース領域
５０８、ドレイン領域５０９に接続して本発明による薄
膜トランジスタが完成する。（第５図（ｃ）参照） （発明の他の実施例２） 第６図は本発明による薄膜トランジスタを実現する工程
の他の実施例を示す工程断面図である。
ガラス、石英、サファイア等の絶縁基板６０１上に多結
晶シリコン、非結晶シリコン等のシリコン薄膜からなる
パターン６０２及び６０３を形成する。両者上側に接し
て、かつ、この両者を結ぶ様に多結晶シリコン、あるい
は非結晶シリコン等のシリコン薄膜からなるパターン６
０４を設ける。
晶シリコン、非結晶シリコン等のシリコン薄膜からなる
パターン６０２及び６０３を形成する。両者上側に接し
て、かつ、この両者を結ぶ様に多結晶シリコン、あるい
は非結晶シリコン等のシリコン薄膜からなるパターン６
０４を設ける。
次にこれら全体をシリコン酸化膜等の絶縁膜から成るゲ
ート絶縁膜６０５で被覆し、この上に金属、透明導電膜
、不純物を添加した多結晶シリコン膜等から成るゲート
電極６０６を形成する。
ート絶縁膜６０５で被覆し、この上に金属、透明導電膜
、不純物を添加した多結晶シリコン膜等から成るゲート
電極６０６を形成する。
（第６図（ａ）参照）
続いて、全体にたとえばシリコン酸化膜等の絶縁膜６０
７を形成した後、異方性エツチングによりこの絶縁膜６
０７をエツチングしてゲート１ｆ極６０６の側壁のみに
残す。次に、ドナー或はアクセプタとなる不純物をイオ
ン注入により添加して自己整合的にソース領＠６０８及
びドレイン領域６０９を形成するが、この時ゲート側壁
に残ったシリコン酸化ＩＩ！６０７がイオン注入される
際のストッパーとなり、オフセット構造のトランジスタ
が形成する。（第６図（ｂ）参り召） 後は通常の工程に従って金属、透明導電膜等から成るソ
ース電極６１０、同じくドレイン電極６１１をそれぞれ
ソース領域６０８、ドレイン領域６０９に接続して本発
明による薄膜トランジスタが完成する。（第６図（ｃ）
参照） （発明の他の実施例３） 第７図も本発明による薄膜トランジスタを実現する工程
の他の実施例を示す工程断面図である。
７を形成した後、異方性エツチングによりこの絶縁膜６
０７をエツチングしてゲート１ｆ極６０６の側壁のみに
残す。次に、ドナー或はアクセプタとなる不純物をイオ
ン注入により添加して自己整合的にソース領＠６０８及
びドレイン領域６０９を形成するが、この時ゲート側壁
に残ったシリコン酸化ＩＩ！６０７がイオン注入される
際のストッパーとなり、オフセット構造のトランジスタ
が形成する。（第６図（ｂ）参り召） 後は通常の工程に従って金属、透明導電膜等から成るソ
ース電極６１０、同じくドレイン電極６１１をそれぞれ
ソース領域６０８、ドレイン領域６０９に接続して本発
明による薄膜トランジスタが完成する。（第６図（ｃ）
参照） （発明の他の実施例３） 第７図も本発明による薄膜トランジスタを実現する工程
の他の実施例を示す工程断面図である。
ガラス、石英、サファイア等の絶縁基板７０１上に多結
晶シリコン、非結晶シリコン等のシリコン薄膜からなる
パターン７０２及び７０３を形成する。両者上側に接し
て、かつ、この両者を結ぶ様に多結晶シリコン、あるい
は非結晶シリコン等のシリコン薄膜からなるパターン７
０４を設ける０次にこれら全体をシリコン酸化膜等の絶
縁膜から成るゲート絶縁膜７０５、ゲート電極となる導
電膜７０６を順次形成する。（第７図（ａ） ？照）
次に導電膜７０６上に光露光技術を用いてレジストパタ
ーン７０７を形成し、これをマスクにして選択的に、か
つレジストパターンに対して細くなるように導電膜７０
６をエツチングしてゲート電極７０８を形成する。続い
て、ドナー或はアクセプタとなる不純物をイオン注入に
より添加して自己整合的にソース領域７０９及びドレイ
ン領域７１０を形成した後、レジストパターン７０７を
除去する。（第７図（ｂ）参照） 後は通常の工程に従って金属、透明導電膜等から成るソ
ース電極７１１、同じくドレイン電極７１２をそれぞれ
ソース領域７０９、ドレイン領域７１０に接続して本発
明による薄膜トランジスタが完成する。（第７図（ｃ）
参照） （発明の他の実施例４） 第８図も本発明による薄膜トランジスタを実現する工程
の他の実施例を示す工程断面図である。
晶シリコン、非結晶シリコン等のシリコン薄膜からなる
パターン７０２及び７０３を形成する。両者上側に接し
て、かつ、この両者を結ぶ様に多結晶シリコン、あるい
は非結晶シリコン等のシリコン薄膜からなるパターン７
０４を設ける０次にこれら全体をシリコン酸化膜等の絶
縁膜から成るゲート絶縁膜７０５、ゲート電極となる導
電膜７０６を順次形成する。（第７図（ａ） ？照）
次に導電膜７０６上に光露光技術を用いてレジストパタ
ーン７０７を形成し、これをマスクにして選択的に、か
つレジストパターンに対して細くなるように導電膜７０
６をエツチングしてゲート電極７０８を形成する。続い
て、ドナー或はアクセプタとなる不純物をイオン注入に
より添加して自己整合的にソース領域７０９及びドレイ
ン領域７１０を形成した後、レジストパターン７０７を
除去する。（第７図（ｂ）参照） 後は通常の工程に従って金属、透明導電膜等から成るソ
ース電極７１１、同じくドレイン電極７１２をそれぞれ
ソース領域７０９、ドレイン領域７１０に接続して本発
明による薄膜トランジスタが完成する。（第７図（ｃ）
参照） （発明の他の実施例４） 第８図も本発明による薄膜トランジスタを実現する工程
の他の実施例を示す工程断面図である。
ガラス、石英、サファイア等の絶縁基板８０１上に多結
晶シリコン、非結晶シリコン等のシリコン薄膜からなる
パターン８０２及び８０３を形成する。両者上側に接し
て、かつこの両者を結ぶ様に多結晶シリコン、あるいは
非結晶シリコン等のシリコン薄膜からなるパターン８０
４を設ける。
晶シリコン、非結晶シリコン等のシリコン薄膜からなる
パターン８０２及び８０３を形成する。両者上側に接し
て、かつこの両者を結ぶ様に多結晶シリコン、あるいは
非結晶シリコン等のシリコン薄膜からなるパターン８０
４を設ける。
次にこれら全体をシリコン酸化膜等の絶縁膜から成るゲ
ート絶縁膜８０５、ゲート電極となる導電膜８０６を順
次形成する。（第８図（ａ）Ｉ照）次に導電膜８０６上
に光露光技術を用いてレジストパターン８０７を形成し
、これをマスクにして選択的に、導電膜８０６をエツチ
ングしてゲート電極８０８を形成する。続いて、ドナー
或はアクセプタとなる不純物をイオン注入により添加し
て自己整合的にソース領域８０９及びドレイン領域８１
０を形成した後、レジストパターン８０７に対して細く
なるようにゲート電極８０８をエツチングする。その後
レジストパターン８０７を除去する。（第８図（ｂ）参
照） 後は通常の工程に従って金属、透明導電膜等がら成るソ
ース電極８１１、同じくドレイン電極８１２をそれぞれ
ソース領域８０９、ドレイン領域８１０に接続して本発
明による薄膜トランジスタが完成する。（第８図（ｃ）
参照） （発明の他の実施例５） 第９図も本発明による薄膜トランジスタを実現する工程
の他の実施例を示す工程断面図である。
ート絶縁膜８０５、ゲート電極となる導電膜８０６を順
次形成する。（第８図（ａ）Ｉ照）次に導電膜８０６上
に光露光技術を用いてレジストパターン８０７を形成し
、これをマスクにして選択的に、導電膜８０６をエツチ
ングしてゲート電極８０８を形成する。続いて、ドナー
或はアクセプタとなる不純物をイオン注入により添加し
て自己整合的にソース領域８０９及びドレイン領域８１
０を形成した後、レジストパターン８０７に対して細く
なるようにゲート電極８０８をエツチングする。その後
レジストパターン８０７を除去する。（第８図（ｂ）参
照） 後は通常の工程に従って金属、透明導電膜等がら成るソ
ース電極８１１、同じくドレイン電極８１２をそれぞれ
ソース領域８０９、ドレイン領域８１０に接続して本発
明による薄膜トランジスタが完成する。（第８図（ｃ）
参照） （発明の他の実施例５） 第９図も本発明による薄膜トランジスタを実現する工程
の他の実施例を示す工程断面図である。
ガラス、石英、サファイア等の絶縁基板９０１上に多結
晶シリコン、非結晶シリコン等のシリコン薄膜からなる
パターン９０２及び９０３を形成する０両者上側に接し
て、がっ、この両者を結ぶ様に多結晶シリコン、あるい
は非結晶シリコン等のシリコン薄膜からなるパターン９
０４を設ける。次にこれら全体をシリコン酸化膜算の絶
縁膜から成るゲート絶縁Ｉｔ！９０５、ゲート電極とな
る導電膜９０６、例えばシリコン酸化膜等の１ｉ９０７
を順次形成する。（第９図（ａ）参照）次にシリコン酸
化膜９０７上に光露光技術を用いてレジストパターン９
０８を形成し、これをマスクにして選択的にシリコン酸
化膜９０７をエツチングする。（第９図（ｂ）参照） その後レジストパターン９０８を除去する。続いて、シ
リコン酸化膜９０７をマスクにして選択的に、かつ、シ
リコン酸化膜パターンに対して細くなるように導電膜９
０６をエツチングしてゲート電極９０９を形成する６続
いて、ドナー或はアクセプタとなる不純物をイオン注入
により添加して自己整合的にソース領域９１０及びドレ
イン領域９１１を形成する。（第９図（Ｃ）参照）後は
通常の工程に従って金属、透明導電膜等がら成るソース
電極９１２、同じくドレイン電極９１３をそれぞれソー
ス領域９１０、ドレイン領域９１１に接続して本発明に
よる薄膜トランジスタが完成する。（第９図（ｄ）参照
） （発明の他の実施例６） 第１Ｏ図も本発明による薄膜トランジスタを実現する工
程の他の実施例を示す工程断面図である。
晶シリコン、非結晶シリコン等のシリコン薄膜からなる
パターン９０２及び９０３を形成する０両者上側に接し
て、がっ、この両者を結ぶ様に多結晶シリコン、あるい
は非結晶シリコン等のシリコン薄膜からなるパターン９
０４を設ける。次にこれら全体をシリコン酸化膜算の絶
縁膜から成るゲート絶縁Ｉｔ！９０５、ゲート電極とな
る導電膜９０６、例えばシリコン酸化膜等の１ｉ９０７
を順次形成する。（第９図（ａ）参照）次にシリコン酸
化膜９０７上に光露光技術を用いてレジストパターン９
０８を形成し、これをマスクにして選択的にシリコン酸
化膜９０７をエツチングする。（第９図（ｂ）参照） その後レジストパターン９０８を除去する。続いて、シ
リコン酸化膜９０７をマスクにして選択的に、かつ、シ
リコン酸化膜パターンに対して細くなるように導電膜９
０６をエツチングしてゲート電極９０９を形成する６続
いて、ドナー或はアクセプタとなる不純物をイオン注入
により添加して自己整合的にソース領域９１０及びドレ
イン領域９１１を形成する。（第９図（Ｃ）参照）後は
通常の工程に従って金属、透明導電膜等がら成るソース
電極９１２、同じくドレイン電極９１３をそれぞれソー
ス領域９１０、ドレイン領域９１１に接続して本発明に
よる薄膜トランジスタが完成する。（第９図（ｄ）参照
） （発明の他の実施例６） 第１Ｏ図も本発明による薄膜トランジスタを実現する工
程の他の実施例を示す工程断面図である。
ガラス、石英、サファイア等の絶縁基板１００１上に多
結晶シリコン、非結晶シリコン等のシリコン薄膜からな
るパターン１００２及び１００３を形成する０両者上側
に接して、かつ、この両者を結ぶ様に多結晶シリコン、
あるいは非結晶シリコン等のシリコン薄膜からなるパタ
ーン１００４を設ける０次にこれら全体をシリコン酸化
膜等の絶縁膜から成るゲート絶縁膜１０ｏ５、ゲート電
極となる導電膜１００６、例えばシリコン酸化膜等の膜
１００７を順次形成する。（第１０図（ａ）参照） 次にシリコン酸化膜１００７上に光露光技術を用いてレ
ジストパターン１００８を形成し、これをマスクにして
選択的にシリコン酸化膜１００７をエツチングする。（
第１０図（ｂ）Ｉ照）その後レジストパターン１００８
を除去する。
結晶シリコン、非結晶シリコン等のシリコン薄膜からな
るパターン１００２及び１００３を形成する０両者上側
に接して、かつ、この両者を結ぶ様に多結晶シリコン、
あるいは非結晶シリコン等のシリコン薄膜からなるパタ
ーン１００４を設ける０次にこれら全体をシリコン酸化
膜等の絶縁膜から成るゲート絶縁膜１０ｏ５、ゲート電
極となる導電膜１００６、例えばシリコン酸化膜等の膜
１００７を順次形成する。（第１０図（ａ）参照） 次にシリコン酸化膜１００７上に光露光技術を用いてレ
ジストパターン１００８を形成し、これをマスクにして
選択的にシリコン酸化膜１００７をエツチングする。（
第１０図（ｂ）Ｉ照）その後レジストパターン１００８
を除去する。
続いて、シリコン酸化１１ｉ１００７をマスクにして選
択的に導電膜１００Ｂをエツチングしてゲート電極１０
０９を形成する。続いて、ドナー或はアクセプタとなる
不純物をイオン注入により添加して自己整合的にソース
領域１０１０及びドレイン領域１０１１を形成する。次
にゲート電極１００９をシリコン酸化膜１００７に対し
て細くなるようにゲート電極１００９をエツチングする
。（第１０図（ｃ）参照） 後は通常の工程に従って金属、透明導電膜等から成るソ
ース電極１０１２、同じくドレイン電極１０１３をそれ
ぞれソース領域１０１０、ドレイン領域１０１１に接続
して本発明による薄膜トランジスタが完成する。（第１
０図（ｄ）参照）（発明の他の実施例７） 第１１図も本発明による薄膜トランジスタを実現する工
程の他の実施例を示す工程断面図である。
択的に導電膜１００Ｂをエツチングしてゲート電極１０
０９を形成する。続いて、ドナー或はアクセプタとなる
不純物をイオン注入により添加して自己整合的にソース
領域１０１０及びドレイン領域１０１１を形成する。次
にゲート電極１００９をシリコン酸化膜１００７に対し
て細くなるようにゲート電極１００９をエツチングする
。（第１０図（ｃ）参照） 後は通常の工程に従って金属、透明導電膜等から成るソ
ース電極１０１２、同じくドレイン電極１０１３をそれ
ぞれソース領域１０１０、ドレイン領域１０１１に接続
して本発明による薄膜トランジスタが完成する。（第１
０図（ｄ）参照）（発明の他の実施例７） 第１１図も本発明による薄膜トランジスタを実現する工
程の他の実施例を示す工程断面図である。
ガラス、石英、サファイア等の絶縁基板１１０１上に多
結晶シリコン、非結晶シリコン等のシリコン薄膜からな
るパターン１１０２及び１１０３を形成する。両者上側
に接して、かつ、この両者を結ぶ様に多結晶シリコン、
あるいは非結晶シリコン等のシリコン薄膜からなるパタ
ーン１１０４を設ける０次にこれら全体をシリコン酸化
膜等の絶縁膜から成るゲート絶縁膜１１０５、ゲート電
極となる導１１ｉ１１１１１０６を順次形成する。（第
１１図（ａ）参照） 次に導電膜１１０６上に光露光技術を用いてレジストパ
ターン１１０７を形成し、これをマスクにして選択的に
導電膜１１０６をエツチングしてゲート電極１１０８を
形成する。（第１１図（ｂ）参照） その後レジストパターン１１０７を除去する。
結晶シリコン、非結晶シリコン等のシリコン薄膜からな
るパターン１１０２及び１１０３を形成する。両者上側
に接して、かつ、この両者を結ぶ様に多結晶シリコン、
あるいは非結晶シリコン等のシリコン薄膜からなるパタ
ーン１１０４を設ける０次にこれら全体をシリコン酸化
膜等の絶縁膜から成るゲート絶縁膜１１０５、ゲート電
極となる導１１ｉ１１１１１０６を順次形成する。（第
１１図（ａ）参照） 次に導電膜１１０６上に光露光技術を用いてレジストパ
ターン１１０７を形成し、これをマスクにして選択的に
導電膜１１０６をエツチングしてゲート電極１１０８を
形成する。（第１１図（ｂ）参照） その後レジストパターン１１０７を除去する。
続いて、ドナー或はアクセプタとなる不純物をイオン注
入により添加して自己整合的にソース領域１１０９及び
ドレイン領域１１１０を形成する。
入により添加して自己整合的にソース領域１１０９及び
ドレイン領域１１１０を形成する。
次にゲート電極１１０８をエツチングして細（する。（
第１１図（ｃ）参照） 後は通常の工程に従って金属、透明導電膜等から成るソ
ース電極１１１１、同じくドレイン電極１１１２をそれ
ぞれソース領域１１１ｏ、ドレイン領域１１１１に接続
して本発明による薄膜トランジスタが完成する。（第１
１図（ｄ）参照）（発明の他の実施例８） 第１２図も本発明による薄膜トランジスタを実現する工
程の他の実施例を示す工程断面図である。
第１１図（ｃ）参照） 後は通常の工程に従って金属、透明導電膜等から成るソ
ース電極１１１１、同じくドレイン電極１１１２をそれ
ぞれソース領域１１１ｏ、ドレイン領域１１１１に接続
して本発明による薄膜トランジスタが完成する。（第１
１図（ｄ）参照）（発明の他の実施例８） 第１２図も本発明による薄膜トランジスタを実現する工
程の他の実施例を示す工程断面図である。
ガラス、石英、サファイア等の絶縁基板１２０工上に多
結晶シリコン、非結晶シリコン等のシリコン薄膜からな
るパターン１２０２及び１２０３を形成する。両者上側
に接して、かつ、この両者を結ぶ様に多結晶シリコン、
あるいは非結晶シリコン等のシリコン薄膜からなるパタ
ーン１２０４を設ける１次にこれら全体をシリコン酸化
膜等の絶縁膜から成るゲート絶縁膜１２０５、ゲート電
極となる導電ｆｌｉ１２０６、例えばシリコン酸化膜等
の絶縁膜１２０７を順次形成する。（第１２図（ａ）参
照） 次にシリコン酸化膜１２０７上に光露光技術を用いてレ
ジストパターン１２０８を形成し、これをマスクにして
選択的にシリコン酸化膜１２０７をエツチングする。（
第１２図（ｂ）！照）続いて、シリコン酸化膜１２０７
をマスクにして選択的に導電膜１２０６をエツチングし
てゲート電極１２０９を形成し、その後レジストパター
ン１２０８を除去する。続いて、全体にたとえばシリコ
ン酸化膜等の絶縁膜１２１０を形成した後、異方性エツ
チングによりこのシリコン酸化膜１２１０をエツチング
してゲート電極１２０９の側壁に残す、この時ゲート電
極１２０９はシリコン酸化膜１２０７、及び１２１０で
覆われている。続いて、ドナー或はアクセプタとなる不
純物をイオン注入により添加して自己整合的にソース領
域１２１１及びドレイン領域１２１２を形成する。（第
１２図（ｃ）参照） 後は通常の工程に従って金属、透明導電膜等から成るソ
ース電極１２１３、同じくドレイン電極１２１４をそれ
ぞれソース領域１２１１、ドレイン領域１２１２に接続
して本発明による薄膜トランジスタが完成する。（第１
２図（ｄ）？照）（発明の他の実施例９） 第１３図も本発明による薄膜トランジスタを実現する工
程の他の実施例を示す工程断面図である。
結晶シリコン、非結晶シリコン等のシリコン薄膜からな
るパターン１２０２及び１２０３を形成する。両者上側
に接して、かつ、この両者を結ぶ様に多結晶シリコン、
あるいは非結晶シリコン等のシリコン薄膜からなるパタ
ーン１２０４を設ける１次にこれら全体をシリコン酸化
膜等の絶縁膜から成るゲート絶縁膜１２０５、ゲート電
極となる導電ｆｌｉ１２０６、例えばシリコン酸化膜等
の絶縁膜１２０７を順次形成する。（第１２図（ａ）参
照） 次にシリコン酸化膜１２０７上に光露光技術を用いてレ
ジストパターン１２０８を形成し、これをマスクにして
選択的にシリコン酸化膜１２０７をエツチングする。（
第１２図（ｂ）！照）続いて、シリコン酸化膜１２０７
をマスクにして選択的に導電膜１２０６をエツチングし
てゲート電極１２０９を形成し、その後レジストパター
ン１２０８を除去する。続いて、全体にたとえばシリコ
ン酸化膜等の絶縁膜１２１０を形成した後、異方性エツ
チングによりこのシリコン酸化膜１２１０をエツチング
してゲート電極１２０９の側壁に残す、この時ゲート電
極１２０９はシリコン酸化膜１２０７、及び１２１０で
覆われている。続いて、ドナー或はアクセプタとなる不
純物をイオン注入により添加して自己整合的にソース領
域１２１１及びドレイン領域１２１２を形成する。（第
１２図（ｃ）参照） 後は通常の工程に従って金属、透明導電膜等から成るソ
ース電極１２１３、同じくドレイン電極１２１４をそれ
ぞれソース領域１２１１、ドレイン領域１２１２に接続
して本発明による薄膜トランジスタが完成する。（第１
２図（ｄ）？照）（発明の他の実施例９） 第１３図も本発明による薄膜トランジスタを実現する工
程の他の実施例を示す工程断面図である。
ガラス、石英、サファイア等の絶縁基板１３０１上に多
結晶シリコン、非結晶シリコン等のシリコン薄膜からな
るパターン１３０２を設ける８次にこれら全体をシリコ
ン酸化膜等の絶縁膜から成るゲート絶縁膜１３０３で被
覆し、この上に金属、透明導電膜、不純物を添加した多
結晶シリコン膜等から成るゲート電極１３０４を形成す
る。
結晶シリコン、非結晶シリコン等のシリコン薄膜からな
るパターン１３０２を設ける８次にこれら全体をシリコ
ン酸化膜等の絶縁膜から成るゲート絶縁膜１３０３で被
覆し、この上に金属、透明導電膜、不純物を添加した多
結晶シリコン膜等から成るゲート電極１３０４を形成す
る。
（第１３図（ａ）参照）
続いて、全体にたとえばシリコン酸化膜等の絶縁膜１３
０５を形成した後、このシリコン酸化膜１３０５及びゲ
ート絶縁膜１３０３を選択的にエツチングして、少なく
ても多結晶シリコン、非結晶シリコン等のシリコン薄膜
からなるパターン１３０２の一部を露出させる４次に、
多結晶シリコン、非結晶シリコン等のシリコン薄膜から
なるパターン１３０２と接続させて、たとえば不純物を
添加した多結晶シリコン膜からなるソース１３０６、及
びドレイン１３０７をそれぞれ形成する。
０５を形成した後、このシリコン酸化膜１３０５及びゲ
ート絶縁膜１３０３を選択的にエツチングして、少なく
ても多結晶シリコン、非結晶シリコン等のシリコン薄膜
からなるパターン１３０２の一部を露出させる４次に、
多結晶シリコン、非結晶シリコン等のシリコン薄膜から
なるパターン１３０２と接続させて、たとえば不純物を
添加した多結晶シリコン膜からなるソース１３０６、及
びドレイン１３０７をそれぞれ形成する。
（第１３図（ｂ）参照）
後は通常の工程に従って金属、透明導電膜等から成るソ
ース電極１３０８、同じくドレイン電極１３０９をそれ
ぞれソース領域１３０６、ドレイン領域１３０７に接続
して本発明による薄膜トランジスタが完成する。（第１
３図（ｃ）参照）（発明の他の実施例１０） 第１４図も本発明による薄膜トランジスタを実現する工
程の他の実施例を示す工程断面図である。
ース電極１３０８、同じくドレイン電極１３０９をそれ
ぞれソース領域１３０６、ドレイン領域１３０７に接続
して本発明による薄膜トランジスタが完成する。（第１
３図（ｃ）参照）（発明の他の実施例１０） 第１４図も本発明による薄膜トランジスタを実現する工
程の他の実施例を示す工程断面図である。
ガラス、石英、サファイア等の絶縁基板１４０１上に多
結晶シリコン、非結晶シリコン等のシリコン薄膜からな
るパターン１４０２及び１４０３を形成する。両者上側
に接して、かつこの両者を結ぶ様に多結晶シリコン、あ
るいは非結晶シリコン等のシリコン薄膜からなるパター
ン１４０４を設ける。次にこれら全体をシリコン酸化膜
等の絶縁膜から成るゲート絶縁膜１４０５で被覆し、こ
の上に金属、透明導電膜、不純物を添加した多結晶シリ
コン膜等から成るゲート電極１４０６を形成する。（第
１４図（ａ）参照） 続いて、全体にたとえばシリコン酸化膜等の絶縁１１ｉ
１４０７を形成し、次にこの上に光露光技術を用いてレ
ジストパターン１４０８を形成し、これをマスクにして
少なくとも多結晶シリコン、非結晶シリコン等のシリコ
ン薄膜からなるパターン１４０２及び１４０３の一部に
ドナー或はアクセプタとなる不純物をイオン注入により
添加してソース領域１４０９及びドレイン領域１４１Ｏ
を形成する。（第１４図（ｂ）参照） その後レジストパターン１４０８を除去し、後は通常の
工程に従って金属、透明導電膜等から成るソース電極１
４１１、同しくドレイン電極１４１２をそれぞれソース
領域ｉ ４０９、ドレイン領域１４１０に接続して本発
明による薄膜トランジスタが完成する。（第１４図（Ｃ
）参照）以上本発明を実現する為の実施例を説明したが
ここで述べられた材料以外でも実現可能であり、特許請
求の範囲を逸脱しない。また、実施例は主にソース、ド
レイン領域とチャネル部のシリコン膜厚の異なる構造で
説明したが、例えば第十五図に示す如くソース１５０１
、ドレイン１５０２領域とチャネル部１５０３のシリコ
ン膜厚が同じ構造の薄膜トランジスタ等に於いても１本
発明の主旨を逸脱しない。
結晶シリコン、非結晶シリコン等のシリコン薄膜からな
るパターン１４０２及び１４０３を形成する。両者上側
に接して、かつこの両者を結ぶ様に多結晶シリコン、あ
るいは非結晶シリコン等のシリコン薄膜からなるパター
ン１４０４を設ける。次にこれら全体をシリコン酸化膜
等の絶縁膜から成るゲート絶縁膜１４０５で被覆し、こ
の上に金属、透明導電膜、不純物を添加した多結晶シリ
コン膜等から成るゲート電極１４０６を形成する。（第
１４図（ａ）参照） 続いて、全体にたとえばシリコン酸化膜等の絶縁１１ｉ
１４０７を形成し、次にこの上に光露光技術を用いてレ
ジストパターン１４０８を形成し、これをマスクにして
少なくとも多結晶シリコン、非結晶シリコン等のシリコ
ン薄膜からなるパターン１４０２及び１４０３の一部に
ドナー或はアクセプタとなる不純物をイオン注入により
添加してソース領域１４０９及びドレイン領域１４１Ｏ
を形成する。（第１４図（ｂ）参照） その後レジストパターン１４０８を除去し、後は通常の
工程に従って金属、透明導電膜等から成るソース電極１
４１１、同しくドレイン電極１４１２をそれぞれソース
領域ｉ ４０９、ドレイン領域１４１０に接続して本発
明による薄膜トランジスタが完成する。（第１４図（Ｃ
）参照）以上本発明を実現する為の実施例を説明したが
ここで述べられた材料以外でも実現可能であり、特許請
求の範囲を逸脱しない。また、実施例は主にソース、ド
レイン領域とチャネル部のシリコン膜厚の異なる構造で
説明したが、例えば第十五図に示す如くソース１５０１
、ドレイン１５０２領域とチャネル部１５０３のシリコ
ン膜厚が同じ構造の薄膜トランジスタ等に於いても１本
発明の主旨を逸脱しない。
［発明の効果］
以上述べた様に本発明の薄膜トランジスタによると、オ
ン電流を殆ど減少させる事なく、オフ電流を劇的に低減
させる事が可能になった。これは、特にドライバーを内
蔵した大型液晶デイスプレィに道を開ぐ画期的な発明で
あり、また、それだけに留まらず従来の薄膜トランジス
タと置き換える事によって大幅な性能向上やコストダウ
ンが望める。たとえば、従来の液晶デイスプレィでは１
画素部に用いられている薄膜トランジスタのオフ電流が
大きい為、トランジスタを直列につないでその低減を計
っていたが、本発明の薄膜トランジスタを用いる事によ
り、その必要がなくなり、これによって、歩留の向上と
画質の改善がなされる。
ン電流を殆ど減少させる事なく、オフ電流を劇的に低減
させる事が可能になった。これは、特にドライバーを内
蔵した大型液晶デイスプレィに道を開ぐ画期的な発明で
あり、また、それだけに留まらず従来の薄膜トランジス
タと置き換える事によって大幅な性能向上やコストダウ
ンが望める。たとえば、従来の液晶デイスプレィでは１
画素部に用いられている薄膜トランジスタのオフ電流が
大きい為、トランジスタを直列につないでその低減を計
っていたが、本発明の薄膜トランジスタを用いる事によ
り、その必要がなくなり、これによって、歩留の向上と
画質の改善がなされる。
この様に、本発明はイメージセンサ−１液晶デイプレイ
等薄膜トランジスタを用いたすべての分野に応用できる
もので、その性能向上とコストダウンに多大な貢献をす
るものである。
等薄膜トランジスタを用いたすべての分野に応用できる
もので、その性能向上とコストダウンに多大な貢献をす
るものである。
第１図は本発明に於ける薄膜トランジスタの断面構造の
一例を示す図。 第２図は従来の薄膜トランジスタの断面構造の一例をし
めす図。 第３図は従来の薄膜トランジスタの特性を示すグラフ。 第４図は本発明に於ける薄膜トランジスタの特性を示す
グラフ。 第５図（ａ）〜（Ｃ）、第６図（ａ）〜（Ｃ）、第７図
（ａ） 〜（ｃ）、第８図（ａ）〜（Ｃ）、第９図（ａ
） 〜（ｄ） 、第１Ｏ図（ａ）〜（ｄ） 、第１１図
（ａ） 〜（ｄ） 、第１２図（ａ）〜（ｄ）、第１３
図（ａ） 〜（ｃ） 、第１４図（ａ）〜（Ｃ）は本発
明に於ける薄膜トランジスタを実現する実施例を示す工
程断面図。 第１５図は薄膜トランジスタの断面構造の一例を示す図
。 １０１ 、２０１ 、５０１、６０１ 、７０１．８０
１ 、９０１、１００１、１ ｌ ０１．１２０１、１
３０１、 ｌ ４０１、１５０８・・・・・基板 ５０２、５０３、５１１ 、６０２．６０３．６０４、
７０２、７０３． ７０４、８０２．８０３、８０４、
９０２、９０３、９０４．１００２、１００３、１００
４、 ｌ １０２、ｌ １０３、１１０４、 ｌ ２０
２、１２０３．１２０４、１３０２、 ｌ ４０２、１
４０３．１４０４・・シリコンパターン １０７７．２０７．５０５．６０５．７０５．８０５．
９０５．１００５．１１０５．１２０５．１３０３．１
４０５．１５０５・・・・・ゲート絶縁膜 ７０７、８０７、９０８、１００８． １１０７、１２０８、１４０８ ・・・・・レジストパターン ７０６．８０６．９０６．１００６． １１０６．１２０６ ・・・・・導電膜 ５０７．６０７．９０７．１００７． １２０７．１２１０．１３０５．１４０７・・・・・シ
リコン酸化膜 １０８．２０８．５０６．６０６．７０８．８０８．９
０９．１００９．１１０８．１２０９．１３０４．１４
０６．１５０４・・・・・ゲート電極 １０２．２０２．５０８．６０８．７０９．８０９．９
１０．１０１０．１１０９．１２１１．１３０６．１４
０９．１５０１・・・・・ソース領域 １０３．２０３．５０９．６０９．７１０．８１０．９
１１．１０１１．１１１０．１２１２．１３０７．１４
１Ｏ２１５０２・・ ・ ・ ・ドレイン領域 １０４．２０４．１５０３ ・・・・・チャネル領域 １０５．２０５，５１０，６１０．７１１．８１１．９
１２．１０１２．１１１１．１２１３．１３０８．１４
１１．１５０６・・・・・ソース電極 １０６．２０６．５１１．６１１．７１２．８１２．９
１３．１０１３．１１１２．１２１４．１３０９．１４
１２．１５０７・ ・ ・・・ドレイン電極 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）−１＜１ 旬 Ｖ（ＴＳ （Ｖｏｌｆ） 第 ろ図 ｏ ｌ。 ％ｓ （Ｖｏｌｔ） 第５図 （へ） 第五図 ＜ｂ） 第 図 第 ７起 （し〕 第 ■ 口 （Ｃ） 第 ろ 図 （久） 第６ 図 （ｂ） 第 図 （Ｃ） 栴 図 （久） 島８図 （ｂ） 第８図 （ｃ） １ｏｏｚ 第 ９図 （久） 第 図 （ｂ） 第 １０図 （へ） 第 １０図 （ｂ） 躬９ 図 （ｃ） 第 ９図 （ｄ） 第１０図 （ｃ） 第 １０図 （ｊ） 第 １１図 （ｄ） 第１５図 （＾） 第 １５図 （ｂ） 第 １５図 （Ｃ） 第 図 （久） 第１４図 （ｂ） 第 図
一例を示す図。 第２図は従来の薄膜トランジスタの断面構造の一例をし
めす図。 第３図は従来の薄膜トランジスタの特性を示すグラフ。 第４図は本発明に於ける薄膜トランジスタの特性を示す
グラフ。 第５図（ａ）〜（Ｃ）、第６図（ａ）〜（Ｃ）、第７図
（ａ） 〜（ｃ）、第８図（ａ）〜（Ｃ）、第９図（ａ
） 〜（ｄ） 、第１Ｏ図（ａ）〜（ｄ） 、第１１図
（ａ） 〜（ｄ） 、第１２図（ａ）〜（ｄ）、第１３
図（ａ） 〜（ｃ） 、第１４図（ａ）〜（Ｃ）は本発
明に於ける薄膜トランジスタを実現する実施例を示す工
程断面図。 第１５図は薄膜トランジスタの断面構造の一例を示す図
。 １０１ 、２０１ 、５０１、６０１ 、７０１．８０
１ 、９０１、１００１、１ ｌ ０１．１２０１、１
３０１、 ｌ ４０１、１５０８・・・・・基板 ５０２、５０３、５１１ 、６０２．６０３．６０４、
７０２、７０３． ７０４、８０２．８０３、８０４、
９０２、９０３、９０４．１００２、１００３、１００
４、 ｌ １０２、ｌ １０３、１１０４、 ｌ ２０
２、１２０３．１２０４、１３０２、 ｌ ４０２、１
４０３．１４０４・・シリコンパターン １０７７．２０７．５０５．６０５．７０５．８０５．
９０５．１００５．１１０５．１２０５．１３０３．１
４０５．１５０５・・・・・ゲート絶縁膜 ７０７、８０７、９０８、１００８． １１０７、１２０８、１４０８ ・・・・・レジストパターン ７０６．８０６．９０６．１００６． １１０６．１２０６ ・・・・・導電膜 ５０７．６０７．９０７．１００７． １２０７．１２１０．１３０５．１４０７・・・・・シ
リコン酸化膜 １０８．２０８．５０６．６０６．７０８．８０８．９
０９．１００９．１１０８．１２０９．１３０４．１４
０６．１５０４・・・・・ゲート電極 １０２．２０２．５０８．６０８．７０９．８０９．９
１０．１０１０．１１０９．１２１１．１３０６．１４
０９．１５０１・・・・・ソース領域 １０３．２０３．５０９．６０９．７１０．８１０．９
１１．１０１１．１１１０．１２１２．１３０７．１４
１Ｏ２１５０２・・ ・ ・ ・ドレイン領域 １０４．２０４．１５０３ ・・・・・チャネル領域 １０５．２０５，５１０，６１０．７１１．８１１．９
１２．１０１２．１１１１．１２１３．１３０８．１４
１１．１５０６・・・・・ソース電極 １０６．２０６．５１１．６１１．７１２．８１２．９
１３．１０１３．１１１２．１２１４．１３０９．１４
１２．１５０７・ ・ ・・・ドレイン電極 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）−１＜１ 旬 Ｖ（ＴＳ （Ｖｏｌｆ） 第 ろ図 ｏ ｌ。 ％ｓ （Ｖｏｌｔ） 第５図 （へ） 第五図 ＜ｂ） 第 図 第 ７起 （し〕 第 ■ 口 （Ｃ） 第 ろ 図 （久） 第６ 図 （ｂ） 第 図 （Ｃ） 栴 図 （久） 島８図 （ｂ） 第８図 （ｃ） １ｏｏｚ 第 ９図 （久） 第 図 （ｂ） 第 １０図 （へ） 第 １０図 （ｂ） 躬９ 図 （ｃ） 第 ９図 （ｄ） 第１０図 （ｃ） 第 １０図 （ｊ） 第 １１図 （ｄ） 第１５図 （＾） 第 １５図 （ｂ） 第 １５図 （Ｃ） 第 図 （久） 第１４図 （ｂ） 第 図
Claims (10)
- （１）ドナー或はアクセプタとなる不純物を添加したシ
リコン薄膜からなるソース領域及びドレイン領域と、前
記ソース領域及び前記ドレイン領域の間に前記ソース領
域及び前記ドレイン領域と接して形成されたシリコン薄
膜からなるチャネル領域と、前記ソース領域及び前記ド
レイン領域とチャネル領域を被覆するように形成された
ゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲ
ート電極を具備した薄膜トランジスタに於て、前記ゲー
ト電極が前記ソース領域及び前記ドレイン領域の上にか
ぶさっていない事を特徴とする薄膜トランジスタ。 - （２）前記ゲート電極が前記ソース領域及び前記ドレイ
ン領域のどちらか一方の上にかぶさっていない事を特徴
とする請求項１記載の薄膜トランジスタ。 - （３）前記ゲート電極が前記ドレイン領域の上にかぶさ
っていない事を特徴とする請求項１記載の薄膜トランジ
スタ。 - （４）シリコン薄膜を選択的にエッチングして素子領域
を形成する工程と、前記シリコン薄膜上に前記ゲート絶
縁膜及び前記ゲート電極となる導電膜を順次形成する工
程と、前記導電膜を選択的にエッチングして前記ゲート
電極を形成する工程と、前記ゲート電極上に絶縁膜を形
成した後、ドナー或はアクセプタとなる不純物を添加し
て自己整合的に前記ソース領域及び前記ドレイン領域を
形成する工程を含む事を特徴とした請求項１記載の薄膜
トランジスタの製造方法。 - （５）シリコン薄膜を選択的にエッチングして素子領域
を形成する工程と、前記シリコン薄膜上に前記ゲート絶
縁膜及び前記ゲート電極となる導電膜を順次形成する工
程と、前記導電膜を選択的にエッチングして前記ゲート
電極を形成する工程と、前記ゲート電極上に絶縁膜を形
成する工程と、異方性エッチングにより少なくとも前記
ゲート電極上に形成した前記絶縁膜をエッチングして前
記ゲート電極の側壁のみに残す工程と、ドナー或はアク
セプタとなる不純物を添加して自己整合的に前記ソース
領域及び前記ドレイン領域を形成する工程を含む事を特
徴とした請求項１記載の薄膜トランジスタの製造方法。 - （６）シリコン薄膜を選択的にエッチングして素子領域
を形成する工程と、前記シリコン薄膜上に前記ゲート絶
縁膜及び前記ゲート電極となる導電膜を順次形成する工
程と、前記導電膜をマスク材料からなるパターンをマス
クにして選択的に、かつマスク材料からなるパターンに
対して細くなるようにエッチングし、前記ゲート電極を
形成する工程と、ドナー或はアクセプタとなる不純物を
添加して自己整合的に前記ソース領域及び前記ドレイン
領域を形成する工程を含む事を特徴とした請求項１記載
の薄膜トランジスタの製造方法。 - （７）シリコン薄膜を選択的にエッチングして素子領域
を形成する工程と、前記シリコン薄膜上に前記ゲート絶
縁膜及び前記ゲート電極となる導電膜を順次形成する工
程と、前記導電膜をマスク材料からなるパターンをマス
クにして選択的にエッチングし、前記ゲート電極を形成
する工程と、ドナー或はアクセプタとなる不純物を添加
して自己整合的に前記ソース領域及び前記ドレイン領域
を形成する工程と、前記ゲート電極を前記マスク材料か
らなるパターンに対して細らせる工程を含む事を特徴と
した請求項１記載の薄膜トランジスタの製造方法。 - （８）シリコン薄膜を選択的にエッチングして素子領域
を形成する工程と、前記シリコン薄膜上に前記ゲート絶
縁膜及び前記ゲート電極となる導電膜を順次形成する工
程と、前記導電膜をマスク材料からなるパターンをマス
クにして選択的にエッチングし、前記ゲート電極を形成
する工程と、前記マスク材料からなるパターンを除去す
る工程と、ドナー或はアクセプタとなる不純物を添加し
て自己整合的に前記ソース領域及び前記ドレイン領域を
形成する工程と、前記ゲート電極を細らせる工程を含む
事を特徴とした請求項１記載の薄膜トランジスタ。 - （９）前記ゲート電極が前記ソース領域及び前記ドレイ
ン領域上にかぶさっていない薄膜トランジスタの製造工
程に於て、シリコン薄膜を選択的にエッチングして素子
領域を形成する工程と、前記シリコン薄膜上に前記ゲー
ト絶縁膜及び前記ゲート電極となる導電膜及び第一の絶
縁膜を順次形成する工程と、前記第一の絶縁膜及び前記
導電膜を選択的に順次エッチングして絶縁膜が上に乗っ
た構造の前記ゲート電極を形成する工程と、前記ゲート
電極上に第二の絶縁膜を形成する工程と、異方性エッチ
ングにより少なくとも前記第二の絶縁膜をエッチングし
て前記ゲート電極の側壁のみに残す工程と、ドナー或は
アクセプタとなる不純物添加したシリコン膜を前記素子
領域の一部に形成し前記ソース領域及び前記ドレイン領
域を形成する工程を含む事を特徴とした請求項１記載の
薄膜トランジスタ。 - （１０）前記ゲート電極が前記ソース領域及び前記ドレ
イン領域上にかぶさっていない薄膜トランジスタの製造
工程に於て、シリコン薄膜を選択的にエッチングして素
子領域を形成する工程と、前記シリコン薄膜上に前記ゲ
ート絶縁膜及び前記ゲート電極となる導電膜を順次形成
する工程と、前記導電膜を選択的にエッチングして前記
ゲート電極を形成する工程と、少なくともチャネル領域
上にかかった前記ゲート電極を覆う様なマスクパターン
を形成する工程と、前記マスクパターンをマスクとして
ドナー或はアクセプタとなる不純物を添加して前記ソー
ス領域及び前記ドレイン領域を形成する工程を含む事を
特徴とした請求項１記載の薄膜トランジスタ。
Priority Applications (7)
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|---|---|---|---|
| JP2150151A JPH0442579A (ja) | 1990-06-08 | 1990-06-08 | 薄膜トランジスタ及び製造方法 |
| TW080103075A TW204414B (ja) | 1990-06-08 | 1991-04-20 | |
| US07/708,154 US5208476A (en) | 1990-06-08 | 1991-05-31 | Low leakage current offset-gate thin film transistor structure |
| DE69124009T DE69124009T2 (de) | 1990-06-08 | 1991-06-04 | Dünnfilmtransistor und Verfahren zur Herstellung |
| KR1019910009192A KR920001763A (ko) | 1990-06-08 | 1991-06-04 | 박막 트랜지스터 및 그의 제조방법 |
| EP91109110A EP0460605B1 (en) | 1990-06-08 | 1991-06-04 | Thin film transistor and method of manufacturing it |
| US08/184,619 US5482870A (en) | 1990-06-08 | 1994-01-18 | Methods for manufacturing low leakage current offset-gate thin film transistor |
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|---|---|---|---|
| JP2150151A JPH0442579A (ja) | 1990-06-08 | 1990-06-08 | 薄膜トランジスタ及び製造方法 |
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|---|---|---|---|
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| JP15140997A Division JP2904188B2 (ja) | 1997-06-09 | 1997-06-09 | 薄膜トランジスタの製造方法 |
| JP15140797A Division JPH1065183A (ja) | 1997-06-09 | 1997-06-09 | 薄膜トランジスタの製造方法 |
| JP15140697A Division JPH1098198A (ja) | 1997-06-09 | 1997-06-09 | 薄膜トランジスタの製造方法 |
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| Publication Number | Publication Date |
|---|---|
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ID=15490616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2150151A Pending JPH0442579A (ja) | 1990-06-08 | 1990-06-08 | 薄膜トランジスタ及び製造方法 |
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| Country | Link |
|---|---|
| US (2) | US5208476A (ja) |
| EP (1) | EP0460605B1 (ja) |
| JP (1) | JPH0442579A (ja) |
| KR (1) | KR920001763A (ja) |
| DE (1) | DE69124009T2 (ja) |
| TW (1) | TW204414B (ja) |
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