JPS63124033A - 薄膜トランジスタ基板 - Google Patents
薄膜トランジスタ基板Info
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- JPS63124033A JPS63124033A JP61271301A JP27130186A JPS63124033A JP S63124033 A JPS63124033 A JP S63124033A JP 61271301 A JP61271301 A JP 61271301A JP 27130186 A JP27130186 A JP 27130186A JP S63124033 A JPS63124033 A JP S63124033A
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- Japan
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- electrode
- thin film
- gate electrode
- film transistor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000010409 thin film Substances 0.000 title claims abstract description 22
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- 238000004519 manufacturing process Methods 0.000 abstract description 7
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Landscapes
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は液晶ディスプレイに用いる薄膜トランジスタ基
板に関し、特に製造歩留りの高い薄膜トランジスタ基板
に関する。
板に関し、特に製造歩留りの高い薄膜トランジスタ基板
に関する。
近年、オフィスオートメーションの進展に伴い、マンマ
シンインターフェイスとしての平板表示デバイスの開発
が活発に進められている。液晶ディスプレイにおいても
ＣＲＴと同等の表示情報量を得るため、薄膜トランジス
タ基板の開発が盛・んである。
シンインターフェイスとしての平板表示デバイスの開発
が活発に進められている。液晶ディスプレイにおいても
ＣＲＴと同等の表示情報量を得るため、薄膜トランジス
タ基板の開発が盛・んである。
従来の薄膜トランジスタを用いた液晶ディスプレイの１
例を等価回路を示す模式図である第５図と、断面を示す
模式図である第６図とを用いて説明する。
例を等価回路を示す模式図である第５図と、断面を示す
模式図である第６図とを用いて説明する。
第５図および第６図にそれぞれ示すように、第ｌの基板
９にゲート電極１とゲート電極配線２を形成し、ゲート
絶縁体１２．半導体８．ドレイン電極４．ドレイン電極
配線５．ソース電極６．透明表示電極７を膜形成とパタ
ーニングを順次繰り返して行ないながら積層して形成す
る。第２の基板１０には透明共通電極３を設ける。この
２枚の基板を一定間隔をおいて固定し液晶１１を封入し
て液晶ディスプレイを構成する。
９にゲート電極１とゲート電極配線２を形成し、ゲート
絶縁体１２．半導体８．ドレイン電極４．ドレイン電極
配線５．ソース電極６．透明表示電極７を膜形成とパタ
ーニングを順次繰り返して行ないながら積層して形成す
る。第２の基板１０には透明共通電極３を設ける。この
２枚の基板を一定間隔をおいて固定し液晶１１を封入し
て液晶ディスプレイを構成する。
上述したように構成された液晶ディスプレイは線欠陥や
点欠陥が発生し歩留りが悪い、特に表示面積や表示素子
数の増加に伴って歩留りが極端に低下してしまう、この
主原因はゲート電極配線とドレイン電極配線とが交差し
ているためにおこる断線やショートであり、本質的な改
善を行なうのが困難である。
点欠陥が発生し歩留りが悪い、特に表示面積や表示素子
数の増加に伴って歩留りが極端に低下してしまう、この
主原因はゲート電極配線とドレイン電極配線とが交差し
ているためにおこる断線やショートであり、本質的な改
善を行なうのが困難である。
本発明の目的は、かかる従来の欠点を除去し、製造歩留
りの高い薄膜トランジスタ基板を提供することにある。
りの高い薄膜トランジスタ基板を提供することにある。
本発明の薄膜トランジスタ基板は、半導体と、該半導体
に電気的に接続したドレイン電極およびソース電極と、
前記ドレイン電極に電気的に接続した電極配線と、前記
ソース電極に電気的に接続した透明表示電極とを少なく
とも備えた第１の基板と、ゲート電極と、透明共通電極
と、前記ゲート電極と電気的に接続したゲート電極配線
とを少なくとも備えた第２の基板とを有し、前記第１の
基板上のドレイン電極とソース電極にはさまれた半導体
と対向する位置に前記第２の基板上のゲート電極を一定
間隔をおいて重ね合わせてなること。
に電気的に接続したドレイン電極およびソース電極と、
前記ドレイン電極に電気的に接続した電極配線と、前記
ソース電極に電気的に接続した透明表示電極とを少なく
とも備えた第１の基板と、ゲート電極と、透明共通電極
と、前記ゲート電極と電気的に接続したゲート電極配線
とを少なくとも備えた第２の基板とを有し、前記第１の
基板上のドレイン電極とソース電極にはさまれた半導体
と対向する位置に前記第２の基板上のゲート電極を一定
間隔をおいて重ね合わせてなること。
を特徴として構成される。
さらに、前記第１の基板上の半導体上を絶縁体で覆うか
、又は第２の基板上のゲート電極上を絶縁体で覆うこと
により両基板のギャップコントロールが簡単になり歩留
りを向上するに効果がある。
、又は第２の基板上のゲート電極上を絶縁体で覆うこと
により両基板のギャップコントロールが簡単になり歩留
りを向上するに効果がある。
（作用）
本発明の薄膜トランジスタ基板は、第１の基板上にはゲ
ート電極がなく、したがって電極配線が交差することが
ない、このため欠陥の発生する確立が極端に減少し製造
歩留りを高くできる。
ート電極がなく、したがって電極配線が交差することが
ない、このため欠陥の発生する確立が極端に減少し製造
歩留りを高くできる。
また、ゲート絶縁体として第２図に示すように液晶１１
のみを使用することもできるが、第３図や第４図に示す
ように第２の基板上のゲート電極上ないしは第１の基板
上の半導体上に絶縁体を設けておいて第１の基板と第２
の基板を押しつけてゲート電極の膜厚で液晶のギャップ
をコントロールした方が、ギャップ材を分散させる方法
よりもギャップコントロールが簡単でしかも均一性を良
くできる。
のみを使用することもできるが、第３図や第４図に示す
ように第２の基板上のゲート電極上ないしは第１の基板
上の半導体上に絶縁体を設けておいて第１の基板と第２
の基板を押しつけてゲート電極の膜厚で液晶のギャップ
をコントロールした方が、ギャップ材を分散させる方法
よりもギャップコントロールが簡単でしかも均一性を良
くできる。
次に、本発明の実施例について図面を参照して説明する
。第１図は本発明の一実施例の薄膜トランジスタ基板を
用いた液晶ディスプレイの等価回路を示す模式的回路図
である。また第２図は本発明の一実施例の薄膜トランジ
スタ基板の模式的断面図である。
。第１図は本発明の一実施例の薄膜トランジスタ基板を
用いた液晶ディスプレイの等価回路を示す模式的回路図
である。また第２図は本発明の一実施例の薄膜トランジ
スタ基板の模式的断面図である。
第１図、第２図に示すように、本実施例の薄膜トランジ
スタ基板は、半導体８と、半導体８に電気的に接続され
たドレイン電極４およびソース電極６と、ドレイン電極
４に電気的に接続されたドレイン電極配線５と、ソース
電極６に電気的に接続した透明表示電極７とを備えた第
１の基板９と、ゲート電極１と、透明共通電極３と、ゲ
ート電極１と電気的に接続したゲート電極配線とを少な
く備えた第２の基板１０とを有し、第１の基板上のドレ
イン電極１とソース電極６にはさまれた半導体と対向す
る位置に第２の基板上のゲート電極を一定間隔をおいて
重ね合せることにより構成されている。
スタ基板は、半導体８と、半導体８に電気的に接続され
たドレイン電極４およびソース電極６と、ドレイン電極
４に電気的に接続されたドレイン電極配線５と、ソース
電極６に電気的に接続した透明表示電極７とを備えた第
１の基板９と、ゲート電極１と、透明共通電極３と、ゲ
ート電極１と電気的に接続したゲート電極配線とを少な
く備えた第２の基板１０とを有し、第１の基板上のドレ
イン電極１とソース電極６にはさまれた半導体と対向す
る位置に第２の基板上のゲート電極を一定間隔をおいて
重ね合せることにより構成されている。
第３図は本発明の他の実施例の薄膜トランジスタ基板を
用いた液晶ディスプレイの模式的断面図である。第３図
と第１図を参照して本実施例の製造方法を説明する。デ
ィスプレイサイズ１８Ｃ１ｍ×２４ ｃｒａ 、素子数
は４００Ｘ６４０のものを作成した。
用いた液晶ディスプレイの模式的断面図である。第３図
と第１図を参照して本実施例の製造方法を説明する。デ
ィスプレイサイズ１８Ｃ１ｍ×２４ ｃｒａ 、素子数
は４００Ｘ６４０のものを作成した。
まず、ソーダガラス基板上にＩＴＯ（酸化インジウムス
ズ）をアルゴンスパッタ法により５００人形成し、フォ
トレジスト法によりバターニングし、ドレイン電極４．
ドレイン電極配線５．ソース電極６．透明表示電極７を
形成する０次に、プラズマＣＶＤ法によりアモルファス
シリコン１５００人、窒化シリコン２０００人を連続形
成し、フォトレジスト法によりバターニングし半導体８
、絶縁膜１２を形成すると第１の基板９が完成する。
ズ）をアルゴンスパッタ法により５００人形成し、フォ
トレジスト法によりバターニングし、ドレイン電極４．
ドレイン電極配線５．ソース電極６．透明表示電極７を
形成する０次に、プラズマＣＶＤ法によりアモルファス
シリコン１５００人、窒化シリコン２０００人を連続形
成し、フォトレジスト法によりバターニングし半導体８
、絶縁膜１２を形成すると第１の基板９が完成する。
一方、ソーダガラス基板上にＩＴＯ（酸化インジウムス
ズ〉をアルゴンスパッタ法により５００人形成し、フォ
トレジスト法によりパターニングし、ゲート電極１．透
明共通電極３．ゲート電極配線２を形成したあと、ゲー
ト電極上のみをニッケルとクロムを連続して電解メッキ
してゲート電極１の膜厚を２μｍとして第２の基板１０
を作成した。
ズ〉をアルゴンスパッタ法により５００人形成し、フォ
トレジスト法によりパターニングし、ゲート電極１．透
明共通電極３．ゲート電極配線２を形成したあと、ゲー
ト電極上のみをニッケルとクロムを連続して電解メッキ
してゲート電極１の膜厚を２μｍとして第２の基板１０
を作成した。
次いで、第１の基板９と第２の基板１０をドレイン電極
４とソース電極６とにはさまれた半導体８とゲート電極
１が対向するように重ね合せて固定したあとに、強誘電
性液晶を封入し、液晶ディスプレイを形成した。
− このようにして形成した液晶ディスプレイは断線やショ
ート等による欠陥は全くなかった。
４とソース電極６とにはさまれた半導体８とゲート電極
１が対向するように重ね合せて固定したあとに、強誘電
性液晶を封入し、液晶ディスプレイを形成した。
− このようにして形成した液晶ディスプレイは断線やショ
ート等による欠陥は全くなかった。
第４図は本発明の第３の実施例の薄膜トランジスタ基板
を用いた液晶ディスプレイの模式的断面図である。第４
図は第１の実施例の第１図と略々同じ構造であるが第１
図と異なる点はゲート電極上に一定厚さの絶縁体１２が
設けである点で、こうすることにより第１の基板と第２
の基板を押しつけることができゲート電極の膜厚で液晶
のギャップを容易にコントロールすることができる。
を用いた液晶ディスプレイの模式的断面図である。第４
図は第１の実施例の第１図と略々同じ構造であるが第１
図と異なる点はゲート電極上に一定厚さの絶縁体１２が
設けである点で、こうすることにより第１の基板と第２
の基板を押しつけることができゲート電極の膜厚で液晶
のギャップを容易にコントロールすることができる。
以上説明したように、本発明の薄膜トランジスタ基板は
、配線が交差することがないため、断線やショートが発
生しにくい、したがって本発明は、製造歩留りの高い薄
膜トランジスタ基板を提供できる効果を有する。
、配線が交差することがないため、断線やショートが発
生しにくい、したがって本発明は、製造歩留りの高い薄
膜トランジスタ基板を提供できる効果を有する。
第１図は本発明による薄膜トランジスタ基板を用いて液
晶ディスプレイを形成したときの等価回路を示す模式的
回路図、第２図、第３図、第４図は本発明の第１乃至第
３の実施例の薄膜トランジスタ基板を用いた液晶ディス
プレイの模式的断面図、第５図、第６図はそれぞれ従来
の薄膜トランジスタ基板を用いて液晶ディスプレイを形
成したときの等価回路を示す模式的回路図およびその模
式的断面図である。 １・・・ゲート電極、２・・・ゲート電極配線、３・・
・透明共通電極、４・・・ドレイン電極、５・・・ドレ
イン電極配線、６・・・ソース電極、７・・・透明表示
電極、８・・・半導体、９・・・第１の基板、１０・・
・第２の基板、１１・・・液晶、１２・・・絶縁体。 筋１１￥１ 扁３凹 箔４図 呵５図
晶ディスプレイを形成したときの等価回路を示す模式的
回路図、第２図、第３図、第４図は本発明の第１乃至第
３の実施例の薄膜トランジスタ基板を用いた液晶ディス
プレイの模式的断面図、第５図、第６図はそれぞれ従来
の薄膜トランジスタ基板を用いて液晶ディスプレイを形
成したときの等価回路を示す模式的回路図およびその模
式的断面図である。 １・・・ゲート電極、２・・・ゲート電極配線、３・・
・透明共通電極、４・・・ドレイン電極、５・・・ドレ
イン電極配線、６・・・ソース電極、７・・・透明表示
電極、８・・・半導体、９・・・第１の基板、１０・・
・第２の基板、１１・・・液晶、１２・・・絶縁体。 筋１１￥１ 扁３凹 箔４図 呵５図
Claims (2)
- （１）半導体と、該半導体に電気的に接続したドレイン
およびソース電極と、前記ドレイン電極に電気的に接続
したドレイン電極配線と、前記ソース電極に電気的に接
続した透明表示電極とを少なくとも備えた第１の基板と
、ゲート電極と、透明共通電極と、前記ゲート電極と電
気的に接続したゲート電極配線とを少なくとも備えた第
２の基板とを有し、前記第１の基板上のドレイン電極と
ソース電極にはさまれた半導体と対向する位置に前記第
２の基板上のゲート電極を一定間隔をおいて重ね合わせ
てなることを特徴とする薄膜トランジスタ基板。 - （２）第１の基板上の半導体上が絶縁体で覆われるか、
又は第２の基板上のゲート電極上が絶縁体で覆われてい
ることを特徴とする特許請求の範囲第（１）項記載の薄
膜トランジスタ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61271301A JPS63124033A (ja) | 1986-11-13 | 1986-11-13 | 薄膜トランジスタ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61271301A JPS63124033A (ja) | 1986-11-13 | 1986-11-13 | 薄膜トランジスタ基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63124033A true JPS63124033A (ja) | 1988-05-27 |
Family
ID=17498132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61271301A Pending JPS63124033A (ja) | 1986-11-13 | 1986-11-13 | 薄膜トランジスタ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63124033A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208476A (en) * | 1990-06-08 | 1993-05-04 | Seiko Epson Corporation | Low leakage current offset-gate thin film transistor structure |
-
1986
- 1986-11-13 JP JP61271301A patent/JPS63124033A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208476A (en) * | 1990-06-08 | 1993-05-04 | Seiko Epson Corporation | Low leakage current offset-gate thin film transistor structure |
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