JPH04106938A

JPH04106938A - 薄膜電界効果型トランジスタ

Info

Publication number: JPH04106938A
Application number: JP2224597A
Authority: JP
Inventors: Naoyasu Ikeda; 直康池田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-08-27
Filing date: 1990-08-27
Publication date: 1992-04-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、特にアクティブマトリクス型液晶デイスプレ
ィに用いる、薄膜電界効果型トランジスタに関するもの
である。

（従来の技術）携帯型コンピュータや壁掛はテレビ用のフラットパネル
デイスプレィとして液晶デイスプレィが注目されている
。その中でもガラス基板上にアレイ化した薄膜電界効果
型トランジスタを形成し、各画素のスイッチとして用い
たアクティブマトリクス方式はフルカラー表示が可能で
ある事、応答速度が早い事等からテレビ等への応用が期
待され、各機関で活発に開発が行われている。

第５図（ａ）は従来の方法を基本にした薄膜電界効果型
トランジスタの平面図、第５図（ｂ）は第５図（ａ）の
Ａ−Ａ゛部の断面図である。第５図（ａ）において、１
．３．６はそれぞれ薄膜電界効果型トランジスタのクロ
ムゲート電極、クロムドレイン電極、クロムソース電極
である。クロムゲート電極１はクロムゲートハスライン
２と接続されており、クロムドレイン電極３はクロムド
レインパスライン４と接続されている。またクロムソー
ス電極６にはＩＴＯによる画素電極７が接続されている
。第５図（ｂ）において、クロムゲート電極１とクロム
ドレイン電極３及びクロムソース電極６は第１の絶縁膜
１１を介して分離されているが、クロムドレイン電極３
とクロムソース電極６及び画素電極７は絶縁膜を介する
事なく同層に形成されている。

（発明が解決しようとする課題）さて、各々の電極及びパスラインの短絡による画素の欠
陥の発生を防ぐためには、各電極及びパスラインを絶縁
膜で分離する方法が有効である。

しかし第５図（ａ）及び（ｂ）に示す構成では、クロム
ドレイン電極３及びクロムドレインパスライン４とクロ
ムソース電極６及び画素電極７は同層に位置しており、
それぞれの間隔は数μｍと狭いため、これらの間で短絡
が起こり画素に欠陥が発生し、パネル作製の際の歩留ま
りを低下させる原因となっている。

本発明は、それぞれの電極及びハスラインを絶縁膜で分
離する事により、短絡による画素の欠陥を大幅に減少す
る薄膜電界効果型トランジスタを提供することを目的と
している。

（課題を解決するための手段）本発明の薄膜電界効果型トランジスタは、透光性絶縁基
板上に形成された薄膜電界効果型トランジスタにおいて
、ゲート電極、ドレイン電極、ソース電極の３つの部分
が各々絶縁膜によって層間分離されている事を特徴とす
る。

ドレイン電極とソース電極を分離するための絶縁膜をチ
ャネル部の上または下に設けることができる。

（作用）本発明の薄膜電界効果型トランジスタによれば、ゲート
電極及びパスライン、ドレイン電極及びパスライン、ソ
ース電極及び画素電極を互いに絶縁膜により層間分離す
る事により、これらの短絡により発生する画素の欠陥を
大幅に低減し、高い歩留まりでアクティブマトリクス型
の液晶パネルを作製する事が可能である。

（実施例）（１）第１図は（ａ）は、本発明の第１の実施例による
構造を持つ薄膜電界効果型トランジスタの構造を示す上
部からみた平面図であり、第１図（ｂ）は第１図（ａ）
のＡ−Ａ’断面図である。第２図は第１図の構造を持つ
薄膜電界効果型トランジスタの作製の手順を示した図で
ある。以下第２図を用いて第１図の構造を持つ薄膜電界
効果型トランジスタの作製手順について説明する。

（ａ）透光性絶縁基板上にクロムゲート電極１及びこれ
と接続したクロムゲートパスライン２を形成する。

（ｂ）ＳｉＮによる第１の絶縁膜１１を成膜した後連続
してクロムドレイン電極３及びクロムドレインパスライ
ン４を形成するためのクロム薄膜、第１のｎ＋層８を（
Ｃ）クロム薄膜及び第１のｎ＋層８をパターニングし、
クロムドレイン電極３及びクロムドレインハスライン４
を形成する。

（ｄ）チャネル部を形成する薄膜を成膜し、パターニン
グによりアイランド５を形成する。

（ｅ）ドレインとソースを分離するためのＳｉＮによる
第２の絶縁膜１２を成膜し、ソース電極７とコンタクト
を取るためのコンタクトホール１４を形成する。

（Ｏオーミックコンタクトを取るための第２のｎ＋層９
及びソース電極を形成するためのクロム薄膜を連続成膜
し、パターニングによりクロムソース電極６を形成する
。

（ｇ）画素電極のためのＩＴＯを成膜し、ＩＴＯ画素電
極７を形成する。

（ｈ）　ＳｉＮによる表面保護膜を成膜し、画素電極部
をパターニングにより除去する。

以上のような構造の薄膜電界効果型トランジスタを作製
したところ、特性的には従来と同等の性能を得る事がで
きた。またこの薄膜電界効果型トランジスタを用いて実
際にパネルを作製したところ、従来のものと性能的には
かわらず、しかも短絡による欠陥が大幅に減少したパネ
ルを作製することができた。

（２）第３図（ａ）は、本発明の第２の実施例による構
造を持つ薄膜電界効果型トランジスタの構造を示す上部
からみた平面図であり、第３図（ｂ）は第３図（ａ）の
Ａ−Ａ゛断面図である。第４図は第３図の構造を持つ薄
膜電界効果型トランジスタの作製の手順を示した図であ
る。以下第４図を用いて第３図の構造を持つ薄膜ｔ　界
効果型トランジスタの作製手順について説明する。

（ａ）〜（Ｃ）の工程は第１の実施例と同様に行う。

（ｄ）ドレインとソースを分離するためのＳｉＮによる
第２の絶縁膜１２を成膜し、ソース電極７とコンタクト
を取るためのコンタクトホール１４を形成する。

（ｅ）チャネル部を形成する薄膜を成膜し、パターニン
グによりアイランド５を形成する。

（Ｄオーミックコンタクトを取るための第２のｎ＋層９
及びソース電極を形成するためのクロム薄膜を連続成膜
し、パターニングによりクロムソース電極６を形成する
。

（ｈ）ＳｉＮによる表面保護膜を成膜し、画素電極部を
パターニングにより除去する。

以上のような構造の薄膜電界効果型トランジスタを作製
したところ、第１の実施例同様特性的には従来と同等の
性能を得る事ができた。またこの薄膜電界効果型トラン
ジスタを用いて実際にパネルを作製したところ、従来の
ものと性能的にはかわらず、しかも第１の実施例同様短
絡による欠陥が大幅に減少したパネルを作製することが
できた。

以下には第１の実施例と第２の実施例の特徴を述べる。

第１の実施例では、コンタクトホール部１４での接触が
第２のｎ＋層９とクロムソース電極の２層配線になって
いるので、段差切れを防止する事ができる。

第２の実施例では第１の実施例のようにクロムドレイン
電極３とアイランド部５が直接接触する部分かないため
、ホールによる漏れ電流の発生を防ぐ事ができる。また
コンタクトホール１４の位置をクロムドレインパスライ
ン４上に位置させる事により薄膜電界効果型トランジス
タの大きさを低減する事ができるので、パネルに適用し
た場合画素の開口率を向上させる可能性を持つというよ
うな特徴を持つ。

また第１乏び第２の実施例は両者共にアイランド５を電
極部とは別のエツチング工程により作製しているので、
アイランド５の薄膜化が可能になり、アイランド５の光
感度を低下することができる。

なお上記２つの実施例においては、画素電極として透明
導電膜としてＩＴＯを用いたが、Ｉｎ２Ｏ３や５ｎ２０
３も使用できる。又各層間絶縁膜として、５ｉＮＯ代わ
りにＳｉＯを用いてもよい。更にゲート電極及びパスラ
イン、ドレイン電極及びパスライン、ソース電極のクロ
ムの代わりに、Ｔａ、　ＡＩ、　Ｍｏ、　Ｔｉ等の他の
金属を用いる事も可能である。

（発明の効果）以上述べてきたように、本発明の薄膜電界効果型トラン
ジスタによれば、クロム電極、ドレイン電極、ソース電
極をそれぞれ完全に層間分離する事ができるので、従来
同一面上に存在した部分の短絡による画素の欠陥の発生
を大幅に減少する事ができ、アクティブマトリクス型液
晶デイスプレィの歩留まりを向上する事ができる。

【図面の簡単な説明】

第１図（ａ）は本発明による薄膜電界効果トランジスタ
の一実施例を示す平面図、第１図（ｂ）は第１図（ａ）
のＡ−Ａ’断面図、第２図（ａ）〜（ｈ）は本発明の実
施例を作製する時の工程図、第３図（ａ）は本発明の他
の実施例の平面図、第３図（ｂ）は同図（ａ）のＡ−Ａ
’断面図、第４図（ａ）〜（ｈ）は第３図の実施例の工
程図、第５図（ａ）は従来の薄膜電界効果型トランジス
タの構造を示す断面図、第５図（ｂ）は第５図（ａ）の
Ａ−Ａ’断面図である。図において１・・・クロムゲート電極、２・・・クロムゲートパスライン、３・・・クロムドレインＮ極、４０．・クロムドレインパスライン、５・・・アイラン
ド、６、・、クロムソース電極、７・、・ＩＴＯ画素電
極、８・・・第１のｎ＋層、９・・・第２のｎ＋層、１
０・・・ガラス基板、１１・・・第１の絶縁膜、１２・
・・第２の絶縁膜、１３・・・表面保護膜、１４・９．
コンタクトホール

Claims

【特許請求の範囲】

（１）絶縁基板上に形成されたゲート電極と、これを覆
う第１の絶縁膜と、この上に形成されたドレイン電極と
、ドレイン電極と接続されたチャネル部と、前記ドレイ
ン電極および前記チャネル部を覆う第２の絶縁膜と、こ
の第２の絶縁膜にあけられたコンタクトホールを介して
チャネル部と接続されたソース電極とからなることを特
徴とする薄膜電界効果型トランジスタ。
（２）絶縁基板上に形成されたゲート電極と、これを覆
う第１の絶縁膜と、この上に形成されたドレイン電極と
、このドレイン電極を覆う第２の絶縁膜と、この第２の
絶縁膜に設けられたコンタクトホールを介して前記ドレ
イン電極と接続されたチャネル部と、このチャネル部と
接続されたソース電極とからなることを特徴とする薄膜
電界効果型トランジスタ。