JPH04111322A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH04111322A JPH04111322A JP2229111A JP22911190A JPH04111322A JP H04111322 A JPH04111322 A JP H04111322A JP 2229111 A JP2229111 A JP 2229111A JP 22911190 A JP22911190 A JP 22911190A JP H04111322 A JPH04111322 A JP H04111322A
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- film transistor
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Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は液晶デイスプレィ（ＬＣＤ）、エレクトロルミ
ネッセンス（Ｅ Ｌ）デイスプレィ等のアクティブマト
リックス回路に最適な薄膜トランジスタの製造方法に関
する。
ネッセンス（Ｅ Ｌ）デイスプレィ等のアクティブマト
リックス回路に最適な薄膜トランジスタの製造方法に関
する。
薄膜トランジスタ（ＦＥＴ）として、従来種々の構成が
提案されている。
提案されている。
第４図に、トランジスタ上に遮光膜を備え、基板上に形
成した透明電極の上にドレイン電極を重ね、透明電極上
の保護膜は除去した薄膜トランジスタの断面構造例を示
す。第４図を参照して以下にこのような薄膜トランジス
タの製造方法を説明する。
成した透明電極の上にドレイン電極を重ね、透明電極上
の保護膜は除去した薄膜トランジスタの断面構造例を示
す。第４図を参照して以下にこのような薄膜トランジス
タの製造方法を説明する。
ガラス基板１上にＭｏ、Ｃｒ、Ｔａ等の金属によりゲー
ト電極２を形成する。さらに、ゲート電極２を覆うよう
にＳｉＮｘ、ＳｉＯｘ、ＴａＯｘ等の材料でゲート絶縁
膜３を堆積する。さらに、その上から、ａ−（アモルフ
ァス） Ｓ ｉ 、 ｐｏｌｙ −（多結晶）Ｓｉ等の
ｉ型（真性）半導体膜４とａ−８ｉ、 ｐｏｌｙ−８ｉ
等のｎ型半導体膜５を堆積し、その下のゲート絶縁膜３
と共にアイランド状にバターニングする。次に、ＩＴＯ
などの透明導電膜により画素電極６を形成する。この画
素電極６はトランジスタ部分とは離れている。
ト電極２を形成する。さらに、ゲート電極２を覆うよう
にＳｉＮｘ、ＳｉＯｘ、ＴａＯｘ等の材料でゲート絶縁
膜３を堆積する。さらに、その上から、ａ−（アモルフ
ァス） Ｓ ｉ 、 ｐｏｌｙ −（多結晶）Ｓｉ等の
ｉ型（真性）半導体膜４とａ−８ｉ、 ｐｏｌｙ−８ｉ
等のｎ型半導体膜５を堆積し、その下のゲート絶縁膜３
と共にアイランド状にバターニングする。次に、ＩＴＯ
などの透明導電膜により画素電極６を形成する。この画
素電極６はトランジスタ部分とは離れている。
さらに、基板１、半導体アイランド、画素電極上にＭｏ
、ＡＩ等の金属を堆積し、ソース電極７（ソースライン
を含む）とドレイン電極８（画素電極との接続部を含む
）をバターニングする。ソース電極７は、基板１上を延
在するソースラインと、ソースラインを半導体層５に接
続するソース電極を含む。ドレイン電極８は、半導体膜
５と画素電極６とを接続する。
、ＡＩ等の金属を堆積し、ソース電極７（ソースライン
を含む）とドレイン電極８（画素電極との接続部を含む
）をバターニングする。ソース電極７は、基板１上を延
在するソースラインと、ソースラインを半導体層５に接
続するソース電極を含む。ドレイン電極８は、半導体膜
５と画素電極６とを接続する。
薄膜トランジスタのチャンネル部上のｎ型半導体膜５を
ソース電極７とトレイン電極８をマスクとして除去する
。そして、薄膜トランジスタのチャンネル部を保護する
パッシベーション膜９を堆積し、画素電極６上には残ら
ないようにバターニングする。最後に、カラーフィルタ
等により遮光膜１０を薄膜トランジスタのチャンネル部
のパッシベーション膜９上に形成する。
ソース電極７とトレイン電極８をマスクとして除去する
。そして、薄膜トランジスタのチャンネル部を保護する
パッシベーション膜９を堆積し、画素電極６上には残ら
ないようにバターニングする。最後に、カラーフィルタ
等により遮光膜１０を薄膜トランジスタのチャンネル部
のパッシベーション膜９上に形成する。
ただし、このような薄膜トランジスタは以下のような課
題を有する。
題を有する。
チャンネル遮光膜を設け、かつ画素電極上のパッシベー
ション膜を除去する構造とするためには、薄膜トランジ
スタ基板の完成までにはフォトリソグラフィー工程が少
なくとも６回必要であり、歩留まり、コストなどに問題
がある。
ション膜を除去する構造とするためには、薄膜トランジ
スタ基板の完成までにはフォトリソグラフィー工程が少
なくとも６回必要であり、歩留まり、コストなどに問題
がある。
遮光膜としてカラーフィルタなどを用いると、カラーフ
ィルタ中からイオンなどが画素の液晶中に流入し、液晶
抵抗を下げ、表示品位が低下する問題がある。
ィルタ中からイオンなどが画素の液晶中に流入し、液晶
抵抗を下げ、表示品位が低下する問題がある。
さらに、ソースラインとゲートラインの交差部（対向部
）は、主にゲート絶縁膜により絶縁されているが、製造
工程で発生する静電気などにより絶縁破壊を起こす場合
がある。ゲート絶縁膜に絶縁破壊が生じると、このよう
な薄膜トランジスタを使用するアクティブマトリックス
回路ではライン欠陥を生じる。
）は、主にゲート絶縁膜により絶縁されているが、製造
工程で発生する静電気などにより絶縁破壊を起こす場合
がある。ゲート絶縁膜に絶縁破壊が生じると、このよう
な薄膜トランジスタを使用するアクティブマトリックス
回路ではライン欠陥を生じる。
本発明の目的は、従来技術のこのような課題を解決でき
る、工程数の少ない、歩留まりの高い薄膜トランジスタ
の製造方法を提供することにある。
る、工程数の少ない、歩留まりの高い薄膜トランジスタ
の製造方法を提供することにある。
本発明のさらに別の目的は、表示品位の高い信頼性の高
い薄膜トランジスタの製造方法を提供することにある。
い薄膜トランジスタの製造方法を提供することにある。
本発明のまたさらに別の目的は、ソース／ゲート間の絶
縁破壊の少ない薄膜トランジスタの製造方法を提供する
ことにある。
縁破壊の少ない薄膜トランジスタの製造方法を提供する
ことにある。
画素電極は、ソース電極とドレイン電極をガラス基板上
に形成する際に同時に形成され、画素電極はドレイン電
極と一体に形成される。
に形成する際に同時に形成され、画素電極はドレイン電
極と一体に形成される。
好ましくは、チャンネル遮光膜は導電性材料で形成され
、ゲート電極と電気的に接続されて形成される。
、ゲート電極と電気的に接続されて形成される。
ソース電極、画素電極、ドレイン電極を同一工程で同時
に形成するためにフォトリソグラフィー工程が５回と少
なくなる。
に形成するためにフォトリソグラフィー工程が５回と少
なくなる。
また、チャンネル遮光膜が導電性材料で形成されると、
カラーフィルタのようなイオンによる画素の表示品位の
低下が避けられる。
カラーフィルタのようなイオンによる画素の表示品位の
低下が避けられる。
さらに、ソースラインとゲートラインとの間がゲート絶
縁膜とパッシベーション膜とによって絶縁されるため、
従来のものに比べ絶縁性が向上する。
縁膜とパッシベーション膜とによって絶縁されるため、
従来のものに比べ絶縁性が向上する。
第１図〜第３図を参照して本発明による薄膜トランジス
タの製造方法の実施例を説明する。
タの製造方法の実施例を説明する。
第１図（Ａ）は実施例の薄膜トランジスタの初期の製造
工程における断面図（第１図（Ｂ）のＩＡ−ＩＡにおけ
る断面）で、同図（Ｂ）はその平面図である。なお、第
４図と同じ参照番号は同等の部分を示すものである。以
下、第２図は実施例の薄膜トランジスタの中間の製造工
程の断面図と平面図、第３図は後半の製造工程の断面図
と平面図である。
工程における断面図（第１図（Ｂ）のＩＡ−ＩＡにおけ
る断面）で、同図（Ｂ）はその平面図である。なお、第
４図と同じ参照番号は同等の部分を示すものである。以
下、第２図は実施例の薄膜トランジスタの中間の製造工
程の断面図と平面図、第３図は後半の製造工程の断面図
と平面図である。
まず、第１図の初期工程から説明する。ガラス基板１上
に蒸着あるいはスパッタ法等により、Ｍｏ、Ｃｒ、Ｔａ
等の金属材料を厚さ１００〜４００ｎｍ堆積してゲート
電極２をバターニングする。
に蒸着あるいはスパッタ法等により、Ｍｏ、Ｃｒ、Ｔａ
等の金属材料を厚さ１００〜４００ｎｍ堆積してゲート
電極２をバターニングする。
その上に、プラズマＣＶＤ法等によりＳｉＮｘ。
ＳｉＯｘ、ＴａＯｘなどのゲート絶縁膜３を厚さ３００
〜６００ｎｍ、さらに、その上にａ−８ｉ。
〜６００ｎｍ、さらに、その上にａ−８ｉ。
ｐｏｌｙ−８ｉ等のｉ型半導体膜４を２０〜２０ｏｎｍ
１そして、さらにｎ型ａ−８ｉまたはｐｏｌｙ−８１の
半導体膜５を厚さ２０〜５０ｎｍ順次堆積して、ゲート
絶縁膜３と半導体膜４，５をアイランド状にバターニン
グする。
１そして、さらにｎ型ａ−８ｉまたはｐｏｌｙ−８１の
半導体膜５を厚さ２０〜５０ｎｍ順次堆積して、ゲート
絶縁膜３と半導体膜４，５をアイランド状にバターニン
グする。
続いて、蒸着やスパッタ法等によりＩＴＯ等の透明導電
膜を厚さ５０〜３００ｎｍ堆積して、第１図（Ｂ）に示
すように、画素電極６、画素電極６と一体に連続するド
レイン電極１８、ソース電極１７をバターニングする。
膜を厚さ５０〜３００ｎｍ堆積して、第１図（Ｂ）に示
すように、画素電極６、画素電極６と一体に連続するド
レイン電極１８、ソース電極１７をバターニングする。
製造条件を選ぶこと等により、ＩＴＯでソース／ドレイ
ン電極を作っても、Ｍｏ等の金属でソース／ドレイン電
極を作った時と比べ、大差のないＴＰＴ特性を得ること
ができる。なお、この透明電極のパターンは、ソースラ
イン及びゲートラインの低抵抗化のために、ソースライ
ンとゲートラインとの交差部（対向部）を除く、ソース
／ゲートライン部上にパターン状に残るようにしてもよ
い。次に、薄膜トランジスタのチャンネル部２０上のｎ
型半導体膜５をドライエツチング等により除去する。
ン電極を作っても、Ｍｏ等の金属でソース／ドレイン電
極を作った時と比べ、大差のないＴＰＴ特性を得ること
ができる。なお、この透明電極のパターンは、ソースラ
イン及びゲートラインの低抵抗化のために、ソースライ
ンとゲートラインとの交差部（対向部）を除く、ソース
／ゲートライン部上にパターン状に残るようにしてもよ
い。次に、薄膜トランジスタのチャンネル部２０上のｎ
型半導体膜５をドライエツチング等により除去する。
次に、第２図の中間工程を説明する。プラズマＣＶＤ法
等により、ＳｉＮｘ等の絶縁膜を厚さ２００〜１１００
０ｎ堆積して第２図（Ｂ）に示すようなパターンでパッ
シベーション膜９をバターニングする。ここで、パッシ
ベーション膜９のパターンは薄膜トランジスタのチャン
ネル部２０上とソース／ゲート交差部とは覆うが、ゲー
ト電極２の薄膜トランジスタのチャンネル部２０からは
み出した先端部２′は覆わないようにされる。また、段
差が大きくなりすぎないよう第２図（Ａ）に示すように
、ゲート絶縁膜３や半導体膜４．５の段差部（肩部）２
１にはパッシベション膜９は残さないようにされる。
等により、ＳｉＮｘ等の絶縁膜を厚さ２００〜１１００
０ｎ堆積して第２図（Ｂ）に示すようなパターンでパッ
シベーション膜９をバターニングする。ここで、パッシ
ベーション膜９のパターンは薄膜トランジスタのチャン
ネル部２０上とソース／ゲート交差部とは覆うが、ゲー
ト電極２の薄膜トランジスタのチャンネル部２０からは
み出した先端部２′は覆わないようにされる。また、段
差が大きくなりすぎないよう第２図（Ａ）に示すように
、ゲート絶縁膜３や半導体膜４．５の段差部（肩部）２
１にはパッシベション膜９は残さないようにされる。
次に、第３図を参照して実施例の後半の工程を説明する
。蒸着やスパッタ法などにより、Ｍｏ。
。蒸着やスパッタ法などにより、Ｍｏ。
ＡＩなどの金属材を厚さ３００〜１１０００ｎ堆積し、
ドレインライン１１、ソースライン１２および遮光膜１
３をバターニングする。ここで、ドレインライン１１と
ソースライン１２とは第３図（Ａ）の断面図に示すよう
に、ゲート絶縁膜３や半導体膜４，５の段差部２１を被
い、しかも画素電極６とソース電極７にそれぞれ電気的
に接続される。さらに、遮光膜１３は第３図（Ｂ）に示
すようにパッシベーション膜９を介して薄膜トランジス
タのチャンネル部２０をカバーシ、シかも第２図（Ｂ）
で示すゲート電極先端部２′と電気的に接続される。遮
光膜はゲート電極は電気的に接続されているため、パッ
シベーション膜をゲート絶縁膜としてトップゲート型の
薄膜トランジスタのゲート電極としても働く。従って、
薄膜トランジスタのＯＮ電流が高くなり、実質的な移動
度が向上し、動作レスポンスが向上する。また、遮光膜
の電圧はゲート電圧によって安定に制御されているので
、浮遊状態の遮光膜によるバックゲート効果等の特性の
劣化がない。この遮光膜の電位の安定化が工程数の増加
なく行なわれる。
ドレインライン１１、ソースライン１２および遮光膜１
３をバターニングする。ここで、ドレインライン１１と
ソースライン１２とは第３図（Ａ）の断面図に示すよう
に、ゲート絶縁膜３や半導体膜４，５の段差部２１を被
い、しかも画素電極６とソース電極７にそれぞれ電気的
に接続される。さらに、遮光膜１３は第３図（Ｂ）に示
すようにパッシベーション膜９を介して薄膜トランジス
タのチャンネル部２０をカバーシ、シかも第２図（Ｂ）
で示すゲート電極先端部２′と電気的に接続される。遮
光膜はゲート電極は電気的に接続されているため、パッ
シベーション膜をゲート絶縁膜としてトップゲート型の
薄膜トランジスタのゲート電極としても働く。従って、
薄膜トランジスタのＯＮ電流が高くなり、実質的な移動
度が向上し、動作レスポンスが向上する。また、遮光膜
の電圧はゲート電圧によって安定に制御されているので
、浮遊状態の遮光膜によるバックゲート効果等の特性の
劣化がない。この遮光膜の電位の安定化が工程数の増加
なく行なわれる。
ソース電極１７、ドレイン電極１８は透明導電膜で形成
されているため、その抵抗率を十分低くすることは難し
い。金属のドレインライン１１、ソースライン１２を上
から重ねることによって、ドレイン電極１８、ソース電
極１７の実質的抵抗を低減することができる。この工程
は遮光膜１３の形成と同時に行えるので工程数を増す必
要がない。
されているため、その抵抗率を十分低くすることは難し
い。金属のドレインライン１１、ソースライン１２を上
から重ねることによって、ドレイン電極１８、ソース電
極１７の実質的抵抗を低減することができる。この工程
は遮光膜１３の形成と同時に行えるので工程数を増す必
要がない。
以上、実施例に沿って本発明を説明したか、本発明はこ
れらに制限されるものではない。たとえば、種々の変更
、改良、組合わせ等が可能なことは当業者に自明であろ
う。
れらに制限されるものではない。たとえば、種々の変更
、改良、組合わせ等が可能なことは当業者に自明であろ
う。
チャンネル遮光膜を設け、画素電極上にパッシベーショ
ン膜を除去する構造で、薄膜トランジスタ基板完成まで
にフォトリソグラフィ工程は５回ですむ。従って、従来
のものに比べて、歩留まりが向上し、コストが低減でき
る。
ン膜を除去する構造で、薄膜トランジスタ基板完成まで
にフォトリソグラフィ工程は５回ですむ。従って、従来
のものに比べて、歩留まりが向上し、コストが低減でき
る。
チャンネル遮光膜は導電材により形成されるため、カラ
ーフィルタなどを用いる従来の場合などのようにイオン
による表示品位の低下が防止できる。
ーフィルタなどを用いる従来の場合などのようにイオン
による表示品位の低下が防止できる。
さらに、ソースライン１２とゲートライン２とはゲート
絶縁膜３とパッシベーション膜９とにより絶縁されてい
るため、従来のものに比べ、ソース／ゲート間の絶縁性
が向上する。また、ソースライン１２の形成は薄膜トラ
ンジスタ基板製造の最後の工程に行われるため、薄膜ト
ランジスタの製造工程中に発生する静電気に曝される機
会が減少し、したかつて、ソース／ケート間の絶縁破壊
の確率は減少し、ソース／ケート短絡は減少して信頼性
が向上する。
絶縁膜３とパッシベーション膜９とにより絶縁されてい
るため、従来のものに比べ、ソース／ゲート間の絶縁性
が向上する。また、ソースライン１２の形成は薄膜トラ
ンジスタ基板製造の最後の工程に行われるため、薄膜ト
ランジスタの製造工程中に発生する静電気に曝される機
会が減少し、したかつて、ソース／ケート間の絶縁破壊
の確率は減少し、ソース／ケート短絡は減少して信頼性
が向上する。
第１図（Ａ）、（Ｂ）は本発明の実施例による薄膜トラ
ンジスタの製造方法の初期工程を説明するための断面図
と平面図、 第２図（Ａ）、（Ｂ）は本発明の実施例による薄膜トラ
ンジスタの製造方法の中間工程を説明するための断面図
と平面図、 第３図（Ａ）、（Ｂ）は本発明の実施例による薄膜トラ
ンジスタの実施例の製造方法の後半工程を説明するため
の断面図と平面図、 第４図は参考例による薄膜トランジスタの断面図である
。 図において、 ２゛ ４．５ ７．１７ ８．１８ １０．１３ 透明基板 ゲート電極 ゲート電極先端部 ゲート絶縁膜 半導体層 画素電極 ソース電極 ドレイン電極 パッシベーション膜 遮光膜 ドレインライン ソースライン チャンネル部 段差部 特許出願人 スタンレー電気株式会社 代 理 人 弁理士 高橋 敬四部 第１図 （Ａ） （Ｂ） 本発明の薄膜トランジスタ 第３図 特 許 庁 手 長 官 続 殿 補 正 書 （自発） 平成 ３年 ９月２０日 事件の表示 平成２年特許出願第２２９１１１号 ２゜ 発明の名称 薄膜トランジスタの製造方法 補正をする者 事件との関係 住所 名称
ンジスタの製造方法の初期工程を説明するための断面図
と平面図、 第２図（Ａ）、（Ｂ）は本発明の実施例による薄膜トラ
ンジスタの製造方法の中間工程を説明するための断面図
と平面図、 第３図（Ａ）、（Ｂ）は本発明の実施例による薄膜トラ
ンジスタの実施例の製造方法の後半工程を説明するため
の断面図と平面図、 第４図は参考例による薄膜トランジスタの断面図である
。 図において、 ２゛ ４．５ ７．１７ ８．１８ １０．１３ 透明基板 ゲート電極 ゲート電極先端部 ゲート絶縁膜 半導体層 画素電極 ソース電極 ドレイン電極 パッシベーション膜 遮光膜 ドレインライン ソースライン チャンネル部 段差部 特許出願人 スタンレー電気株式会社 代 理 人 弁理士 高橋 敬四部 第１図 （Ａ） （Ｂ） 本発明の薄膜トランジスタ 第３図 特 許 庁 手 長 官 続 殿 補 正 書 （自発） 平成 ３年 ９月２０日 事件の表示 平成２年特許出願第２２９１１１号 ２゜ 発明の名称 薄膜トランジスタの製造方法 補正をする者 事件との関係 住所 名称
Claims (3)
- （１）、透明基板上にゲート電極層、ゲート絶縁膜、半
導体層、ソース／ドレイン電極層、チャンネル保護膜、
チャンネル遮光膜を順次積層して薄膜トランジスタを製
造する方法において、 前記半導体層上と前記基板上とに前記ソース／ドレイン
電極層を形成する際に、ドレイン電極と一体の画素電極
を同時に形成する工程を含む薄膜トランジスタを製造す
る方法。 - （２）、前記チャンネル保護膜を形成する工程は、前記
薄膜トランジスタのトランジスタ素子部上と、前記ゲー
ト電極層のソースラインとの交差部となる部分上を被い
、かつ前記ゲート電極部の先端部の一部と前記画素電極
とは覆わないように形成する請求項１記載の薄膜トラン
ジスタを製造する方法。 - （３）、前記チャンネル遮光膜は導電性材料で形成され
、前記チャンネル保護膜の前記トランジスタ素子部と対
向する部分上に、かつ前記ゲート電極の前記先端部の一
部と接続するように形成され、同時にソースラインが同
一工程で形成される請求項１ないし２記載の薄膜トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229111A JPH04111322A (ja) | 1990-08-30 | 1990-08-30 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229111A JPH04111322A (ja) | 1990-08-30 | 1990-08-30 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04111322A true JPH04111322A (ja) | 1992-04-13 |
Family
ID=16886918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2229111A Pending JPH04111322A (ja) | 1990-08-30 | 1990-08-30 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04111322A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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