JPH04111323A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH04111323A JPH04111323A JP2229112A JP22911290A JPH04111323A JP H04111323 A JPH04111323 A JP H04111323A JP 2229112 A JP2229112 A JP 2229112A JP 22911290 A JP22911290 A JP 22911290A JP H04111323 A JPH04111323 A JP H04111323A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は液晶デイスプレィ（ＬＣＤ）、エレクトロルミ
ネッセンス（Ｅ Ｌ）デイスプレィ等のアクティブマト
リックス回路に最適な薄膜トランジスタの製造方法に関
する。
ネッセンス（Ｅ Ｌ）デイスプレィ等のアクティブマト
リックス回路に最適な薄膜トランジスタの製造方法に関
する。
液晶表示装置のアクティブマトリックス等において、種
々の薄膜トランジスタ（Ｔｈｉｎ Ｆｉ１ｍＴｒａｎｓ
ｉｓｔｏｒ、 Ｔ Ｆ Ｔ ）が提案されている。
々の薄膜トランジスタ（Ｔｈｉｎ Ｆｉ１ｍＴｒａｎｓ
ｉｓｔｏｒ、 Ｔ Ｆ Ｔ ）が提案されている。
第４図（Ａ）、（Ｂ）は、ゲート電極を覆って全面にゲ
ート絶縁膜を形成し、その上に半導体層、画素電極をバ
ターニング後接続用導電ラインを形成し、さらに遮光膜
を備えた薄膜トランジスタの断面と平面の構造例を示す
。なお、第４図（Ａ）は、第４図（Ｂ）のＩＶＡ−ｒＶ
Ａにおける断面である。第４図を参照して、以下にこの
ような薄膜トランジスタの製造方法を説明する。
ート絶縁膜を形成し、その上に半導体層、画素電極をバ
ターニング後接続用導電ラインを形成し、さらに遮光膜
を備えた薄膜トランジスタの断面と平面の構造例を示す
。なお、第４図（Ａ）は、第４図（Ｂ）のＩＶＡ−ｒＶ
Ａにおける断面である。第４図を参照して、以下にこの
ような薄膜トランジスタの製造方法を説明する。
ガラス基板１上にＭｏ、Ｃｒ、Ｔａ等の金属によりゲー
ト電極２を形成する。さらに、ゲート電極２を覆うよう
にＳｉＮｘ、５ｉＱｘ、 Ｔ２Ｑ）（等の材料でゲート
絶縁膜３を堆積する。さらに、その上から、ａ−（アモ
ルファス）Ｓｉ、ｐｏｌｙ−（多結晶）Ｓｉ等のｉ型（
真性）半導体膜４とａ−８ｉ、 ｐｏｌｙ−８ｉ等のｎ
型半導体膜５を連続堆積してアイランド状にパターニン
グする。次に、ＩＴＯなとの透明導電膜により画素電極
６を形成する。さらに、Ｍｏ、Ａ１等の金属によりソー
ス電極７とドレイン電極８を形成し、薄膜トランジスタ
のチャンネル上部のｎ型半導体膜５をソース電極とドレ
イン電極とをマスクとして除去する。
ト電極２を形成する。さらに、ゲート電極２を覆うよう
にＳｉＮｘ、５ｉＱｘ、 Ｔ２Ｑ）（等の材料でゲート
絶縁膜３を堆積する。さらに、その上から、ａ−（アモ
ルファス）Ｓｉ、ｐｏｌｙ−（多結晶）Ｓｉ等のｉ型（
真性）半導体膜４とａ−８ｉ、 ｐｏｌｙ−８ｉ等のｎ
型半導体膜５を連続堆積してアイランド状にパターニン
グする。次に、ＩＴＯなとの透明導電膜により画素電極
６を形成する。さらに、Ｍｏ、Ａ１等の金属によりソー
ス電極７とドレイン電極８を形成し、薄膜トランジスタ
のチャンネル上部のｎ型半導体膜５をソース電極とドレ
イン電極とをマスクとして除去する。
そして、薄膜トランジスタのチャンネル部を保護するパ
ッシベーション膜９を画素電極６上には残らないように
形成する。最後にカラーフィルタ、カラーレジスト等に
より遮光膜１０を薄膜トランジスタのチャンネル部のパ
ッシベーション膜９上に形成する。
ッシベーション膜９を画素電極６上には残らないように
形成する。最後にカラーフィルタ、カラーレジスト等に
より遮光膜１０を薄膜トランジスタのチャンネル部のパ
ッシベーション膜９上に形成する。
ただし、このような薄膜トランジスタは以下のような課
題を有する。
題を有する。
チャンネル遮光膜を設け、画素電極上のパッシベーショ
ン膜を除去する構造とするためには、薄膜トランジスタ
基板の完成までにはフォトリソグラフィー工程が少なく
とも６回必要であり、歩留まり、コストなどに問題があ
る。
ン膜を除去する構造とするためには、薄膜トランジスタ
基板の完成までにはフォトリソグラフィー工程が少なく
とも６回必要であり、歩留まり、コストなどに問題があ
る。
遮光膜としてカラーフィルタ、カラーレジスト等を用い
ると、染色体からイオンなどが画素の液晶中に流入し、
液晶抵抗を下げ、表示品位が低下する問題がある。
ると、染色体からイオンなどが画素の液晶中に流入し、
液晶抵抗を下げ、表示品位が低下する問題がある。
さらに、ソースラインとゲートラインの交差部（対向部
）は、主にゲート絶縁膜により絶縁されているが、製造
工程で発生する静電気などにより絶縁破壊を起こす場合
がある。このような薄膜トランジスタを使用するアクテ
ィブマトリックス回路ではライン欠陥を生じる。
）は、主にゲート絶縁膜により絶縁されているが、製造
工程で発生する静電気などにより絶縁破壊を起こす場合
がある。このような薄膜トランジスタを使用するアクテ
ィブマトリックス回路ではライン欠陥を生じる。
本発明の目的は、従来技術のこのような課題を解決でき
る、工程数の少ない、歩留まりの高い薄膜トランジスタ
の製造方法を提供することにある。
る、工程数の少ない、歩留まりの高い薄膜トランジスタ
の製造方法を提供することにある。
本発明のさらに別の目的は、表示品位の高い信頼性の高
い薄膜トランジスタの製造方法を提供することにある。
い薄膜トランジスタの製造方法を提供することにある。
本発明のさらに他の目的は、ソース／ゲート間の絶縁破
壊の少ない薄膜トランジスタの製造方法を提供すること
にある。
壊の少ない薄膜トランジスタの製造方法を提供すること
にある。
画素電極はソース電極とドレイン電極をガラス基板上に
形成する際に同時に形成され、画素電極はドレイン電極
と一体に形成される。
形成する際に同時に形成され、画素電極はドレイン電極
と一体に形成される。
チャンネル遮光膜は導電性材料で形成され、ソース電極
と接続されたソースラインの延長として薄膜トランジス
タのチャンネル部を覆う保護膜の上を覆うように形成さ
れる。
と接続されたソースラインの延長として薄膜トランジス
タのチャンネル部を覆う保護膜の上を覆うように形成さ
れる。
ゲート電極、画素電極、ドレイン電極を同一工程で同時
に形成するためにフォトリソグラフィー工程が５回と少
なくなる。
に形成するためにフォトリソグラフィー工程が５回と少
なくなる。
チャンネル遮光膜が導電性材料のソースラインの一部で
形成されるため、カラーフィルタのようにイオンによる
画素の表示品位の低下が避けられる。
形成されるため、カラーフィルタのようにイオンによる
画素の表示品位の低下が避けられる。
ソースラインとゲートラインとの間がゲート絶縁膜とパ
ッシベーション膜とによって絶縁されるため、従来のも
のに比べ絶縁性が向上する。
ッシベーション膜とによって絶縁されるため、従来のも
のに比べ絶縁性が向上する。
第１図〜第３図を参照して本発明の実施例にょる薄膜ト
ランジスタの製造方法を説明する。
ランジスタの製造方法を説明する。
第１図（Ａ）は実施例の薄膜トランジスタの初期の製造
工程における断面図（第１図（Ｂ）の■Ａ−ＩＡにおけ
る断面）で同図（Ｂ）はその平面図である。なお、第４
図と同じ参照番号は同等の部分を示すものである。以下
、第２図は実施例の薄膜トランジスタの中間の製造工程
の断面図と平面図、第３図は後半の製造工程の断面図と
平面図である。
工程における断面図（第１図（Ｂ）の■Ａ−ＩＡにおけ
る断面）で同図（Ｂ）はその平面図である。なお、第４
図と同じ参照番号は同等の部分を示すものである。以下
、第２図は実施例の薄膜トランジスタの中間の製造工程
の断面図と平面図、第３図は後半の製造工程の断面図と
平面図である。
まず、第１図の初期工程から説明する。ガラス基板１上
に蒸着あるいはスパッタ法等により、Ｍｏ、Ｃｒ、Ｔａ
等の金属材料を１００〜４００ｎｍ堆積してゲート電極
２（ゲートラインを含む）をバターニングする。その上
に、プラズマＣＶＤ法等によりＳｉＮｘ、ＳｉＯｘ、Ｔ
ａＯｘなどのゲート絶縁膜３を３００〜６００ｎｍの厚
みでゲート電極２と基板１の上全面に形成する。さらに
、そのゲート絶縁膜３上にａ−８ｉ、 ｐｏｌｙ−８ｉ
等のｎ型半導体膜４を厚さ２０〜２００ｎｍ、そして、
さらにａ−８ｉ、 ｐｏｌｙ−８ｉ等のｎ型半導体膜５
を厚さ２０〜５０ｎｍ順次堆積して、半導体膜４，５を
アイランド状にバターニングする。つづいて蒸着やスパ
ッタ法等によりＩＴＯ等を厚さ５０〜３００ｎｍ堆積し
て、第１図（Ｂ）に示すように画素電極６、ドレイン電
極１８とソース電極１７をパターニングする。ドレイン
電極１８は画素電極６と一体に形成されている。なお、
この透明電極のパターンは、ソース電極、ソースライン
の低抵抗化のために、ソース電極、ソースライン上にパ
ターン状に残るようにしてもよい。
に蒸着あるいはスパッタ法等により、Ｍｏ、Ｃｒ、Ｔａ
等の金属材料を１００〜４００ｎｍ堆積してゲート電極
２（ゲートラインを含む）をバターニングする。その上
に、プラズマＣＶＤ法等によりＳｉＮｘ、ＳｉＯｘ、Ｔ
ａＯｘなどのゲート絶縁膜３を３００〜６００ｎｍの厚
みでゲート電極２と基板１の上全面に形成する。さらに
、そのゲート絶縁膜３上にａ−８ｉ、 ｐｏｌｙ−８ｉ
等のｎ型半導体膜４を厚さ２０〜２００ｎｍ、そして、
さらにａ−８ｉ、 ｐｏｌｙ−８ｉ等のｎ型半導体膜５
を厚さ２０〜５０ｎｍ順次堆積して、半導体膜４，５を
アイランド状にバターニングする。つづいて蒸着やスパ
ッタ法等によりＩＴＯ等を厚さ５０〜３００ｎｍ堆積し
て、第１図（Ｂ）に示すように画素電極６、ドレイン電
極１８とソース電極１７をパターニングする。ドレイン
電極１８は画素電極６と一体に形成されている。なお、
この透明電極のパターンは、ソース電極、ソースライン
の低抵抗化のために、ソース電極、ソースライン上にパ
ターン状に残るようにしてもよい。
次に、薄膜トランジスタのチャンネル部２０上のｎ型半
導体膜５をドライエツチング等により除去する。
導体膜５をドライエツチング等により除去する。
次に、第２図の中間工程を説明する。さらに、プラズマ
ＣＶＤ法等により、ＳｉＮｘ等の絶縁膜を厚さ２００〜
１０００ ｎ ｍ堆積して、第２図（Ｂ）に示すような
パターンでパッシベーション膜９をパターニングする。
ＣＶＤ法等により、ＳｉＮｘ等の絶縁膜を厚さ２００〜
１０００ ｎ ｍ堆積して、第２図（Ｂ）に示すような
パターンでパッシベーション膜９をパターニングする。
ここで、パッシベーション膜９のパターンは薄膜トラン
ジスタのチャンネル部２０上とソース／ゲート交差部と
は覆うが、半導体膜から外れたソース電極１７と画素電
極６の部分については覆わないようにされる。この事が
守られればパッシベーション膜９のパターン形状は任意
でよい。
ジスタのチャンネル部２０上とソース／ゲート交差部と
は覆うが、半導体膜から外れたソース電極１７と画素電
極６の部分については覆わないようにされる。この事が
守られればパッシベーション膜９のパターン形状は任意
でよい。
次に、第３図を参照して実施例の後半の工程を説明する
。蒸着やスパッタ法などにより、Ｍｏ。
。蒸着やスパッタ法などにより、Ｍｏ。
Ａ１などの金属材を厚さ３００〜１１０００ｎ堆積し、
ソースライン１１を形成する。この際、ソースライン１
１の延長部１２がチャンネル部２０上方を覆うようにさ
れる。これにより、ソースライン１１の延長部１２は金
属材料による遮光膜の作用を与える。なお、遮光膜は他
の導電性材料であってもよい。
ソースライン１１を形成する。この際、ソースライン１
１の延長部１２がチャンネル部２０上方を覆うようにさ
れる。これにより、ソースライン１１の延長部１２は金
属材料による遮光膜の作用を与える。なお、遮光膜は他
の導電性材料であってもよい。
以上、実施例に沿って本発明を説明したが、本発明はこ
れらに制限されるものではない。たとえば、種々の変更
、改良、組合わせ等が可能なことは当業者に自明であろ
う。
れらに制限されるものではない。たとえば、種々の変更
、改良、組合わせ等が可能なことは当業者に自明であろ
う。
チャンネル遮光膜を設け、画素電極上のパッシベーショ
ン膜を除去する構造で、薄膜トランジスタ基板完成まで
にフォトリソグラフィ工程は５回ですむ。従って、従来
のものに比べて、歩留まりが向上し、コストが低減でき
る。
ン膜を除去する構造で、薄膜トランジスタ基板完成まで
にフォトリソグラフィ工程は５回ですむ。従って、従来
のものに比べて、歩留まりが向上し、コストが低減でき
る。
チャンネル遮光膜は導電材によりソースラインと共通に
形成されるため、カラーフィルタなどを用いる従来の場
合などのようにイオンによる表示品位の低下が防止でき
る。
形成されるため、カラーフィルタなどを用いる従来の場
合などのようにイオンによる表示品位の低下が防止でき
る。
さらに、ソースライン１１とゲートライン２とは、ゲー
ト絶縁膜３とパッシベーション膜９とにより絶縁されて
いるため、従来のものに比べ、ソース／ゲート間の絶縁
性が向上する。
ト絶縁膜３とパッシベーション膜９とにより絶縁されて
いるため、従来のものに比べ、ソース／ゲート間の絶縁
性が向上する。
また、ソースライン１１の形成は薄膜トランジスタ基板
製造の最後の工程に行われるため、薄膜トランジスタの
製造工程中に発生する静電気に曝される機会が減少し、
したがって、ソース／ゲート間の絶縁破壊の確率は減少
し、ソース／ゲート短絡は減少して信頼性が向上する。
製造の最後の工程に行われるため、薄膜トランジスタの
製造工程中に発生する静電気に曝される機会が減少し、
したがって、ソース／ゲート間の絶縁破壊の確率は減少
し、ソース／ゲート短絡は減少して信頼性が向上する。
第１図（Ａ）、（Ｂ）は本発明の実施例の薄膜トランジ
スタの製造方法の初期工程を説明するための断面図と平
面図、 第２図（Ａ）、（Ｂ）は本発明の実施例の薄膜トランジ
スタの製造方法の中間工程を説明するための断面図と平
面図、 第３図（Ａ）、（Ｂ）は本発明の実施例の薄膜トランジ
スタの製造方法の後半工程を説明するための断面図と平
面図、 第４図（Ａ）、（Ｂ）は参考例による薄膜トランジスタ
の断面図と平面図である。 ８、１８ ドレイン電極 パッシベーション膜 遮光膜 ソースライン ソースラインと一体の遮光膜 チャンネル部 特許出願人 スタンレー電気株式会社 代理人 弁理士 高橋 敬四部 図において、 ４．５ ７．１７ 基板 ゲート電極 ゲート絶縁膜 半導体層 画素電極 ソース電極 （Ａ） （Ｂ） 本発明のｆｉ！ｈランジスタ 第１図 ＣＢ） 本発明のｙＩＨトランジスタ 第２図 ン Ｚ （Ａ） （Ａ） （Ｂ） 本発明の薄膜トランジスタ 第３図 （Ｂ） 従来技術の薄膜トランジスタ 第４図 手続補正書 （自発） 平成 ３年 ９月２０日
スタの製造方法の初期工程を説明するための断面図と平
面図、 第２図（Ａ）、（Ｂ）は本発明の実施例の薄膜トランジ
スタの製造方法の中間工程を説明するための断面図と平
面図、 第３図（Ａ）、（Ｂ）は本発明の実施例の薄膜トランジ
スタの製造方法の後半工程を説明するための断面図と平
面図、 第４図（Ａ）、（Ｂ）は参考例による薄膜トランジスタ
の断面図と平面図である。 ８、１８ ドレイン電極 パッシベーション膜 遮光膜 ソースライン ソースラインと一体の遮光膜 チャンネル部 特許出願人 スタンレー電気株式会社 代理人 弁理士 高橋 敬四部 図において、 ４．５ ７．１７ 基板 ゲート電極 ゲート絶縁膜 半導体層 画素電極 ソース電極 （Ａ） （Ｂ） 本発明のｆｉ！ｈランジスタ 第１図 ＣＢ） 本発明のｙＩＨトランジスタ 第２図 ン Ｚ （Ａ） （Ａ） （Ｂ） 本発明の薄膜トランジスタ 第３図 （Ｂ） 従来技術の薄膜トランジスタ 第４図 手続補正書 （自発） 平成 ３年 ９月２０日
Claims (3)
- （１）、透明絶縁基板上にゲート電極層、ゲート絶縁膜
を積層し、該ゲート絶縁膜上に、半導体層、ソース／ド
レイン電極層、チャンネル保護膜、チャンネル遮光膜を
順次積層して薄膜トランジスタを製造する方法において
、 前記ゲート絶縁膜上に半導体層を形成した後、半導体層
のみをパターニングして、ゲート絶縁膜上にアイランド
状に残す工程と、 前記ソース／ドレイン電極層を形成する際に、前記ゲー
ト絶縁膜上にドレイン電極と一体に画素電極を形成する
工程を 含む薄膜トランジスタを製造する方法。 - （２）、前記チャンネル保護膜を形成する工程は、前記
薄膜トランジスタのトランジスタ素子部上と、前記ゲー
トラインとソースラインとの交差部となる部分上を被い
、かつ前記画素電極は覆わないようにチャンネル保護膜
を形成する請求項１記載の薄膜トランジスタを製造する
方法。 - （３）、前記チャンネル遮光膜は、前記チャンネル保護
膜の前記トランジスタ素子部と対向する部分を前記ソー
ス電極と接続された導電体のソースラインの延長部で覆
うことにより形成される請求項１ないし２記載の薄膜ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229112A JPH04111323A (ja) | 1990-08-30 | 1990-08-30 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229112A JPH04111323A (ja) | 1990-08-30 | 1990-08-30 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04111323A true JPH04111323A (ja) | 1992-04-13 |
Family
ID=16886935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2229112A Pending JPH04111323A (ja) | 1990-08-30 | 1990-08-30 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04111323A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0618849A (ja) * | 1992-07-06 | 1994-01-28 | Mitsubishi Electric Corp | アクティブマトリックス型液晶表示装置およびその内部残留電圧の定量評価方法 |
| KR100249222B1 (ko) * | 1997-04-11 | 2000-03-15 | 구자홍 | 액정표시장치및그제조방법 |
| CN1066573C (zh) * | 1995-05-19 | 2001-05-30 | 南亚塑胶工业股份有限公司 | 一种薄膜晶体管的制造方法 |
| JP2007164191A (ja) * | 2005-12-14 | 2007-06-28 | Samsung Electronics Co Ltd | 有機薄膜トランジスタ表示板及びその製造方法 |
| JP2010206187A (ja) * | 2009-02-06 | 2010-09-16 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
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| JPS6139579A (ja) * | 1984-07-31 | 1986-02-25 | Fujitsu Ltd | 薄膜トランジスタマトリックスアレイの製造方法 |
| JPS6273670A (ja) * | 1985-09-26 | 1987-04-04 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ装置の製造方法 |
| JPS6329977A (ja) * | 1986-07-23 | 1988-02-08 | Komatsu Ltd | 薄膜トランジスタの製造方法 |
-
1990
- 1990-08-30 JP JP2229112A patent/JPH04111323A/ja active Pending
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