JP2803713B2 - アクティブマトリクス基板及びその製造方法 - Google Patents
アクティブマトリクス基板及びその製造方法Info
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- JP2803713B2 JP2803713B2 JP7320073A JP32007395A JP2803713B2 JP 2803713 B2 JP2803713 B2 JP 2803713B2 JP 7320073 A JP7320073 A JP 7320073A JP 32007395 A JP32007395 A JP 32007395A JP 2803713 B2 JP2803713 B2 JP 2803713B2
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Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置など
において用いられる、チャネル保護型薄膜トランジスタ
を有するアクティブマトリクス型液晶表示装置およびそ
の製造方法に属する。
において用いられる、チャネル保護型薄膜トランジスタ
を有するアクティブマトリクス型液晶表示装置およびそ
の製造方法に属する。
【０００２】
【従来の技術】図６は従来のチャネル保護型薄膜トラン
ジスタを有するアクティブマトリクス液晶表示装置の概
念を示している。このアクティブマトリクス液晶表示装
置は図６に示すように、薄膜トランジスタ（ＴＦＴ）基
板１１９および対向基板１２０とを有し、これらの間に
ツイストネマティック（ＴＮ）液晶１２１を挟持する構
造を取っている。
ジスタを有するアクティブマトリクス液晶表示装置の概
念を示している。このアクティブマトリクス液晶表示装
置は図６に示すように、薄膜トランジスタ（ＴＦＴ）基
板１１９および対向基板１２０とを有し、これらの間に
ツイストネマティック（ＴＮ）液晶１２１を挟持する構
造を取っている。
【０００３】ＴＦＴ基板１１９はガラス基板上にマトリ
クス上に形成された各画素毎に設けられた透明な画素電
極１１５と、信号線１２３および走査線１２２、さらに
画素電極１１５毎に設けられた薄膜トランジスタ１２４
からなる。また、対向基板１２０は透明な電極１２５お
よび各画素毎に対応したＲＧＢ色層（図６においてＲ，
Ｇで示した）１２６および庶光を目的とした遮光層１２
７からなる。
クス上に形成された各画素毎に設けられた透明な画素電
極１１５と、信号線１２３および走査線１２２、さらに
画素電極１１５毎に設けられた薄膜トランジスタ１２４
からなる。また、対向基板１２０は透明な電極１２５お
よび各画素毎に対応したＲＧＢ色層（図６においてＲ，
Ｇで示した）１２６および庶光を目的とした遮光層１２
７からなる。
【０００４】図７（ａ）〜図７（ｈ）は従来のチャネル
保護型薄膜トランジスタ（ＴＦＴ）基板の製造方法を示
している。ガラス基板２００上にはＣｒ，Ｗ，Ｔａ，Ａ
ｌなどの第１金属膜がスパッタ法などを用いて被着され
ている。これをパターニングしてゲート電極２０１を形
成する（図７（ａ））。次にＳｉＮｘなどからなるゲー
ト絶縁膜２０４、ノンドープアモルファスシリコン膜
（ａ−Ｓｉ膜）２０５、およびＳｉＮｘなどからなるチ
ャネル保護膜２１１をプラズマＣＶＤ法により連続成長
させた後、チャネル保護膜２１１をアイランド上にパタ
ーニングする（図７（ｂ））。
保護型薄膜トランジスタ（ＴＦＴ）基板の製造方法を示
している。ガラス基板２００上にはＣｒ，Ｗ，Ｔａ，Ａ
ｌなどの第１金属膜がスパッタ法などを用いて被着され
ている。これをパターニングしてゲート電極２０１を形
成する（図７（ａ））。次にＳｉＮｘなどからなるゲー
ト絶縁膜２０４、ノンドープアモルファスシリコン膜
（ａ−Ｓｉ膜）２０５、およびＳｉＮｘなどからなるチ
ャネル保護膜２１１をプラズマＣＶＤ法により連続成長
させた後、チャネル保護膜２１１をアイランド上にパタ
ーニングする（図７（ｂ））。
【０００５】つぎにチャネル保護膜２１１上部よりＰ＋
イオンを注入し、これによりドレイン２０６・ソース２
０７のコンタクト層２１０を形成する（図７（ｃ））。
さらにａ−Ｓｉ膜２０５をアイランド上にパターニング
する（図７（ｄ））。次にゲート絶縁膜２０４をパター
ニングして第１金属膜からなる周辺コンタクト部２１７
上のゲート絶縁膜２０４のみを選択的に除去する（図７
（ｅ））。次にＣｒ，Ｗ，Ｔａ，Ａｌなどからなる第２
金属膜をスパッタ法などにより被着、パターニングして
信号線およびソース電極２１２・ドレイン電極２１３を
形成する（図７（ｆ））。さらに酸化インジウム錫（Ｉ
ＴＯ）などの透明導電膜を被着、パターニングし、画素
電極２１５を形成する（図７（ｇ））。次にＳｉＮｘな
どの絶縁膜をプラズマＣＶＤなどで成長させ、画素電極
２１５上などの部分を除去するパターニングを行って、
パッシベーション膜２１８を形成する（図７（ｈ））。
イオンを注入し、これによりドレイン２０６・ソース２
０７のコンタクト層２１０を形成する（図７（ｃ））。
さらにａ−Ｓｉ膜２０５をアイランド上にパターニング
する（図７（ｄ））。次にゲート絶縁膜２０４をパター
ニングして第１金属膜からなる周辺コンタクト部２１７
上のゲート絶縁膜２０４のみを選択的に除去する（図７
（ｅ））。次にＣｒ，Ｗ，Ｔａ，Ａｌなどからなる第２
金属膜をスパッタ法などにより被着、パターニングして
信号線およびソース電極２１２・ドレイン電極２１３を
形成する（図７（ｆ））。さらに酸化インジウム錫（Ｉ
ＴＯ）などの透明導電膜を被着、パターニングし、画素
電極２１５を形成する（図７（ｇ））。次にＳｉＮｘな
どの絶縁膜をプラズマＣＶＤなどで成長させ、画素電極
２１５上などの部分を除去するパターニングを行って、
パッシベーション膜２１８を形成する（図７（ｈ））。
【０００６】以上のようにチャネル保護型薄膜トランジ
スタ基板の形成方法は、パターニング工程が図７（ａ）
〜図７（ｈ）（図７（ｃ）を除く）に対応して７回とな
る。上記方法ではパターニング工程が７回と工程数が多
く、歩留りが悪く製造コストがかさむ問題を有してい
た。
スタ基板の形成方法は、パターニング工程が図７（ａ）
〜図７（ｈ）（図７（ｃ）を除く）に対応して７回とな
る。上記方法ではパターニング工程が７回と工程数が多
く、歩留りが悪く製造コストがかさむ問題を有してい
た。
【０００７】また、従来の方法では、ａ−Ｓｉ膜２０５
層の上方よりイオン注入を行うため、図７（ｄ）に示す
ようにａ−Ｓｉ膜２０５層の上部はイオンが打ち込まれ
コンタクト層２１０が形成されるが、ａ−Ｓｉ膜２０５
層の側面部２０５ａはイオンが打ち込まれないためにコ
ンタクト層２１０が形成されない。
層の上方よりイオン注入を行うため、図７（ｄ）に示す
ようにａ−Ｓｉ膜２０５層の上部はイオンが打ち込まれ
コンタクト層２１０が形成されるが、ａ−Ｓｉ膜２０５
層の側面部２０５ａはイオンが打ち込まれないためにコ
ンタクト層２１０が形成されない。
【０００８】従って、イオン注入を行った後、コンタク
ト層２１０上にソース電極２１２およびドレイン電極２
１３をパターン形成した場合、図７（ｆ）に示したａ−
Ｓｉ２０５の側面部２０５ａに、直接ソース電極２１２
及びドレイン電極２１３が接触するため、サイドリーク
電流が流れ、ＴＦＴのオフ電流が高いという問題を有し
ていた。
ト層２１０上にソース電極２１２およびドレイン電極２
１３をパターン形成した場合、図７（ｆ）に示したａ−
Ｓｉ２０５の側面部２０５ａに、直接ソース電極２１２
及びドレイン電極２１３が接触するため、サイドリーク
電流が流れ、ＴＦＴのオフ電流が高いという問題を有し
ていた。
【０００９】これらの問題を解決するため、特開平５−
９５００２号公報により以下に説明する従来技術が開示
されている。前記従来例と同様に図８（ａ）〜図８
（ｈ）に示すようにゲート電極２０１上にゲート絶縁膜
２０４、ａ−Ｓｉ膜２０５を連続形成、パターニングし
た後（図８（ａ）、図８（ｂ））、これらの上にチャネ
ル保護膜２１１を形成し、２箇所にコンタクトホール２
０８をそれぞれ形成する（図８（ｃ））。次にガラス基
板２００の上方から、チャネル保護膜２１１をマスクと
してＰ＋イオンを注入しコンタクト層２１０を形成する
（図８（ｄ））。この後、前記従来技術と同様に周辺コ
ンタクト部２１７、ドレイン電極２１３、画素電極２１
５、パッシベーション膜２１８のパターニングを行う
（図６（ｅ）〜（ｈ））。この場合、ソース２０７およ
びドレイン電極２１３はコンタクトホール２０８を介し
てのみコンタクト層２１０と接し、ａ−Ｓｉ膜２０５層
と直接接触しないのでサイドリーク電流の発生を抑制で
きる。しかし、この方法ではパターニング工程は７回で
前記従来技術とかわらない。
９５００２号公報により以下に説明する従来技術が開示
されている。前記従来例と同様に図８（ａ）〜図８
（ｈ）に示すようにゲート電極２０１上にゲート絶縁膜
２０４、ａ−Ｓｉ膜２０５を連続形成、パターニングし
た後（図８（ａ）、図８（ｂ））、これらの上にチャネ
ル保護膜２１１を形成し、２箇所にコンタクトホール２
０８をそれぞれ形成する（図８（ｃ））。次にガラス基
板２００の上方から、チャネル保護膜２１１をマスクと
してＰ＋イオンを注入しコンタクト層２１０を形成する
（図８（ｄ））。この後、前記従来技術と同様に周辺コ
ンタクト部２１７、ドレイン電極２１３、画素電極２１
５、パッシベーション膜２１８のパターニングを行う
（図６（ｅ）〜（ｈ））。この場合、ソース２０７およ
びドレイン電極２１３はコンタクトホール２０８を介し
てのみコンタクト層２１０と接し、ａ−Ｓｉ膜２０５層
と直接接触しないのでサイドリーク電流の発生を抑制で
きる。しかし、この方法ではパターニング工程は７回で
前記従来技術とかわらない。
【００１０】また、他の従来技術として、特開昭６０−
１２８４８６号公報には、信号線を走査線および画素電
極形成時に形成し、コンタクトホールを介して接続させ
る以下の技術が開示されている。図９に示すように、ま
ず第１金属形成時において、ゲート電極３０１、走査線
３０３の一部を形成する（図９（ａ））。次にゲート絶
縁膜３０４、ａ−Ｓｉ膜３０５を成膜し、ａ−Ｓｉ膜３
０５をパターニングする（図９（ｂ））。さらにゲート
絶縁膜３０４にコンタクトホール３０８を形成した後
（図９（ｃ））、走査線の一部３２８、信号線３０２、
ソース電極３１２・ドレイン電極３１３、および画素電
極３１５を透明な導電性材料により形成する（図９
（ｄ））。最後にパッシベーション膜３１８を形成、パ
ターニングした後（図９（ｅ））、遮光層３２７を設け
る（図９（ｆ））。この方法では信号線のパターニング
工程を走査線および画素部のパターニングと同時に行う
ことにより前記各従来技術よりパターニング工程が１回
減る。
１２８４８６号公報には、信号線を走査線および画素電
極形成時に形成し、コンタクトホールを介して接続させ
る以下の技術が開示されている。図９に示すように、ま
ず第１金属形成時において、ゲート電極３０１、走査線
３０３の一部を形成する（図９（ａ））。次にゲート絶
縁膜３０４、ａ−Ｓｉ膜３０５を成膜し、ａ−Ｓｉ膜３
０５をパターニングする（図９（ｂ））。さらにゲート
絶縁膜３０４にコンタクトホール３０８を形成した後
（図９（ｃ））、走査線の一部３２８、信号線３０２、
ソース電極３１２・ドレイン電極３１３、および画素電
極３１５を透明な導電性材料により形成する（図９
（ｄ））。最後にパッシベーション膜３１８を形成、パ
ターニングした後（図９（ｅ））、遮光層３２７を設け
る（図９（ｆ））。この方法では信号線のパターニング
工程を走査線および画素部のパターニングと同時に行う
ことにより前記各従来技術よりパターニング工程が１回
減る。
【００１１】
【発明が解決しようとする課題】上記、従来型のチャネ
ル保護型薄膜トランジスタでは、パターニング工程は７
回（６回）と多く、製造プロセスが複雑化し、歩留まり
を劣化させ、コストを上げる問題を有している。
ル保護型薄膜トランジスタでは、パターニング工程は７
回（６回）と多く、製造プロセスが複雑化し、歩留まり
を劣化させ、コストを上げる問題を有している。
【００１２】本発明の課題は、チャネル保護型薄膜トラ
ンジスタプロセスにおいて、パターニング工程を削減
し、製造コストを低減しかつ高い歩留まりで製造するこ
とのできるアクティブマトリクス基板及びその製造方法
を提供することにある。
ンジスタプロセスにおいて、パターニング工程を削減
し、製造コストを低減しかつ高い歩留まりで製造するこ
とのできるアクティブマトリクス基板及びその製造方法
を提供することにある。
【００１３】
【課題を解決するための手段】本発明によれば、基板上
にゲート電極、ゲート絶縁膜、半導体層、ドレイン電極
・ソース電極およびチャネルパッシベーションからなる
チャネル保護型薄膜トランジスタを配列してなる薄膜ト
ランジスタ基板において、信号線が走査線と同層の金属
からなる第１の領域と、画素電極と同層の金属からなる
第２の領域とから構成され、かつ前記第１及び第２の領
域は、前記第１の領域上に設けられているコンタクトホ
ールを介して接続されていることを特徴とするアクティ
ブマトリクス基板が得られる。
にゲート電極、ゲート絶縁膜、半導体層、ドレイン電極
・ソース電極およびチャネルパッシベーションからなる
チャネル保護型薄膜トランジスタを配列してなる薄膜ト
ランジスタ基板において、信号線が走査線と同層の金属
からなる第１の領域と、画素電極と同層の金属からなる
第２の領域とから構成され、かつ前記第１及び第２の領
域は、前記第１の領域上に設けられているコンタクトホ
ールを介して接続されていることを特徴とするアクティ
ブマトリクス基板が得られる。
【００１４】また、本発明によれば、透光性を有するな
基板上にゲート電極、走査線、信号線の一部を形成する
第１の工程と、ゲート絶縁膜およびノンドープ半導体層
を連続成長させ、前記半導体層をパターニングする第２
の工程と、チャネル保護膜を成膜し、ドレイン・ソース
部にコンタクトホールを形成する第３の工程と、イオン
ドーピングによりコンタクト層を形成する第４の工程
と、透光性を有する導電膜により画素電極および前記信
号線の残りを形成する第５の工程を含むことを特徴とす
るアクティブマトリクス基板の製造方法が得られる。
基板上にゲート電極、走査線、信号線の一部を形成する
第１の工程と、ゲート絶縁膜およびノンドープ半導体層
を連続成長させ、前記半導体層をパターニングする第２
の工程と、チャネル保護膜を成膜し、ドレイン・ソース
部にコンタクトホールを形成する第３の工程と、イオン
ドーピングによりコンタクト層を形成する第４の工程
と、透光性を有する導電膜により画素電極および前記信
号線の残りを形成する第５の工程を含むことを特徴とす
るアクティブマトリクス基板の製造方法が得られる。
【００１５】
【発明の実施の形態】次に、本発明の実施例について図
面を参照にして説明する。図１は本発明の第１の実施の
形態例のアクティブマトリクス基板の単位素子図を示し
ている。
面を参照にして説明する。図１は本発明の第１の実施の
形態例のアクティブマトリクス基板の単位素子図を示し
ている。
【００１６】単位素子は薄膜トランジスタのゲート電極
１を駆動する走査線３、画素に信号を送る信号線２、信
号線の一部１４、スイッチング素子としての薄膜トラン
ジスタ２４、および画素電極１５とを有している。画素
電極１５はチャネル保護膜に空けたコンタクトホール８
を介してａ−Ｓｉ膜（半導体層）５とつながっている。
また、信号線２は走査線３と同一層（第１の領域）で形
成され、信号線２の一部１４は画素電極１５と同一層
（第２の領域）で形成されて、信号線２とのコンタクト
ホール９を介して最下層の信号線２とつながっている。
１を駆動する走査線３、画素に信号を送る信号線２、信
号線の一部１４、スイッチング素子としての薄膜トラン
ジスタ２４、および画素電極１５とを有している。画素
電極１５はチャネル保護膜に空けたコンタクトホール８
を介してａ−Ｓｉ膜（半導体層）５とつながっている。
また、信号線２は走査線３と同一層（第１の領域）で形
成され、信号線２の一部１４は画素電極１５と同一層
（第２の領域）で形成されて、信号線２とのコンタクト
ホール９を介して最下層の信号線２とつながっている。
【００１７】次に図２（ａ）〜図２（ｈ）をも参照にし
て本発明の第１の実施の形態例の製造方法について説明
する。まず、透明なガラス基板２０の上にＣｒ，Ｗ，Ｔ
ａ，Ａｌなどからなる第１金属膜をスパッタ法などによ
り１０００Ａ〜３０００Ａの厚さに堆積し、フォトリソ
グラフィー法を用いてパターニングし、ゲート電極１、
走査線３および信号線２の一部１４を形成する（図２
（ａ）、図２（ｅ））。次に、プラズマＣＶＤ法などに
よりＳｉＮｘなどからなるゲート絶縁膜４を２０００Ａ
〜６０００Ａの厚さに、ノンドープａ−Ｓｉ膜５を５０
０Ａ〜１０００Ａの厚さに連続的に成膜し、ａ−Ｓｉ膜
５層をアイランド状にパターニングする（図２（ｂ）、
図２（ｆ））。次にプラズマＣＶＤ法などによりＳｉＮ
ｘなどからなるチャネル保護膜１１をガラス基板２０上
に１０００Ａ〜３０００Ａ積層し、ドレイン６部および
ソース７部分にコンタクトホール８をパターニングし、
同時に走査線３および信号線２引出部の周辺コンタクト
部および信号線２のコンタクトホール９を形成する（図
２（ｃ）、図２（ｇ））。このパターニング工程では２
０００Ａ程度のチャネル保護膜１１と４０００〜６００
０Ａ程度のゲート絶縁膜４、すなわち膜厚の異なる絶縁
膜をエッチングしなくてはならないので、コンタクトホ
ール８部下のａ−Ｓｉ膜５との選択比が充分とれるよう
な条件を用い、例えばＢＨＦによりウェットエッチング
する必要がある。次にチャネル保護膜１１の上部からＰ
＋イオンドーピングを行い、コンタクト層１０を形成す
る。次に酸化インジウム錫（ＩＴＯ）などの透明性導電
材料をスパッタして、画素電極１５、ソース電極１３・
ドレイン電極１２および信号線の一部１４をパターン形
成する（図２（ｄ）、図２（ｈ））。以上のようにパタ
ーニング工程は４回となる。
て本発明の第１の実施の形態例の製造方法について説明
する。まず、透明なガラス基板２０の上にＣｒ，Ｗ，Ｔ
ａ，Ａｌなどからなる第１金属膜をスパッタ法などによ
り１０００Ａ〜３０００Ａの厚さに堆積し、フォトリソ
グラフィー法を用いてパターニングし、ゲート電極１、
走査線３および信号線２の一部１４を形成する（図２
（ａ）、図２（ｅ））。次に、プラズマＣＶＤ法などに
よりＳｉＮｘなどからなるゲート絶縁膜４を２０００Ａ
〜６０００Ａの厚さに、ノンドープａ−Ｓｉ膜５を５０
０Ａ〜１０００Ａの厚さに連続的に成膜し、ａ−Ｓｉ膜
５層をアイランド状にパターニングする（図２（ｂ）、
図２（ｆ））。次にプラズマＣＶＤ法などによりＳｉＮ
ｘなどからなるチャネル保護膜１１をガラス基板２０上
に１０００Ａ〜３０００Ａ積層し、ドレイン６部および
ソース７部分にコンタクトホール８をパターニングし、
同時に走査線３および信号線２引出部の周辺コンタクト
部および信号線２のコンタクトホール９を形成する（図
２（ｃ）、図２（ｇ））。このパターニング工程では２
０００Ａ程度のチャネル保護膜１１と４０００〜６００
０Ａ程度のゲート絶縁膜４、すなわち膜厚の異なる絶縁
膜をエッチングしなくてはならないので、コンタクトホ
ール８部下のａ−Ｓｉ膜５との選択比が充分とれるよう
な条件を用い、例えばＢＨＦによりウェットエッチング
する必要がある。次にチャネル保護膜１１の上部からＰ
＋イオンドーピングを行い、コンタクト層１０を形成す
る。次に酸化インジウム錫（ＩＴＯ）などの透明性導電
材料をスパッタして、画素電極１５、ソース電極１３・
ドレイン電極１２および信号線の一部１４をパターン形
成する（図２（ｄ）、図２（ｈ））。以上のようにパタ
ーニング工程は４回となる。
【００１８】第１の実施の形態例では信号線２の一部１
４を透明導電性材料を用いているので、信号線２の配線
抵抗が大きいことから、パネルの大型化にはさらに改良
を要する。以下に説明する第２の実施の形態例ではパネ
ルの大型化に対応するため、信号線２を金属のみで形成
している。
４を透明導電性材料を用いているので、信号線２の配線
抵抗が大きいことから、パネルの大型化にはさらに改良
を要する。以下に説明する第２の実施の形態例ではパネ
ルの大型化に対応するため、信号線２を金属のみで形成
している。
【００１９】図３は、本発明の第２の実施の形態例のア
クティブマトリクス基板の単位素子図を示している。
尚、第１の実施の形態例と同じ部分には、同じ符号を符
して説明する。単位素子は薄膜トランジスタ２４のゲー
ト電極１を駆動する走査線３、画素に信号を送る信号線
２、信号線２の一部１４、スイッチング素子としての薄
膜トランジスタ２４、および画素電極１５からなる。ソ
ース７およびドレイン６は金属からなり、チャネル保護
膜に空けたコンタクトホール８を介してａ−Ｓｉ膜５と
つながっている。画素電極１５はソース７、およびドレ
イン６と同一層にある。また、信号線２は走査線３と同
一層で形成されている。信号線２の一部１４はドレイン
６と同一に形成されて、信号線２とのコンタクトホール
９を介して最下層の信号線２とつながっている。
クティブマトリクス基板の単位素子図を示している。
尚、第１の実施の形態例と同じ部分には、同じ符号を符
して説明する。単位素子は薄膜トランジスタ２４のゲー
ト電極１を駆動する走査線３、画素に信号を送る信号線
２、信号線２の一部１４、スイッチング素子としての薄
膜トランジスタ２４、および画素電極１５からなる。ソ
ース７およびドレイン６は金属からなり、チャネル保護
膜に空けたコンタクトホール８を介してａ−Ｓｉ膜５と
つながっている。画素電極１５はソース７、およびドレ
イン６と同一層にある。また、信号線２は走査線３と同
一層で形成されている。信号線２の一部１４はドレイン
６と同一に形成されて、信号線２とのコンタクトホール
９を介して最下層の信号線２とつながっている。
【００２０】以下に図４をも参照して、本発明の第２の
実施の形態例の製造方法を説明する。第１の実施の形態
例と同様にしてガラス基板２０の上にゲート電極１、走
査線３、信号線２の一部１４を形成し（図４（ａ）、図
４（ｆ））、ゲート絶縁膜４、ノンドープのａ−Ｓｉ膜
５を連続成膜し、この半導体層をアイランド状にパター
ニングする（図４（ｂ）、図４（ｇ））。次にチャネル
保護膜１１を成膜し、コンタクトホール８および下部の
信号線２とのコンタクトホール９を形成する。（図４
（ｃ）、図４（ｈ））。Ｐ＋イオンドーピングによりコ
ンタクト層１０を形成したのち、Ｃｒ，Ｗ，Ｔａ，Ａｌ
などの金属を成膜、パターニングして信号線２の一部１
４およびソース電極１３・ドレイン電極１２を形成する
（図４（ｄ）、図４（ｉ））。最後にＩＴＯなどの透明
性導電材料をスパッタし、画素電極１５をパターニング
する（図４（ｅ）、図４（ｊ））。よってこのパターニ
ング工程は５工程となる。
実施の形態例の製造方法を説明する。第１の実施の形態
例と同様にしてガラス基板２０の上にゲート電極１、走
査線３、信号線２の一部１４を形成し（図４（ａ）、図
４（ｆ））、ゲート絶縁膜４、ノンドープのａ−Ｓｉ膜
５を連続成膜し、この半導体層をアイランド状にパター
ニングする（図４（ｂ）、図４（ｇ））。次にチャネル
保護膜１１を成膜し、コンタクトホール８および下部の
信号線２とのコンタクトホール９を形成する。（図４
（ｃ）、図４（ｈ））。Ｐ＋イオンドーピングによりコ
ンタクト層１０を形成したのち、Ｃｒ，Ｗ，Ｔａ，Ａｌ
などの金属を成膜、パターニングして信号線２の一部１
４およびソース電極１３・ドレイン電極１２を形成する
（図４（ｄ）、図４（ｉ））。最後にＩＴＯなどの透明
性導電材料をスパッタし、画素電極１５をパターニング
する（図４（ｅ）、図４（ｊ））。よってこのパターニ
ング工程は５工程となる。
【００２１】次に図５を参照して本発明の第３の実施の
形態例を説明する。構造は第１または第２の実施の形態
と同じであるが、コンタクト層１０を形成するのに、Ｐ
＋イオンドーピングを行うのではなく、チャネル保護膜
１１をプラズマＣＶＤで形成後、ＣＶＤ内でＰＨ３を用
いてプラズマドーピングを行う。プラズマドーピング条
件は例えば、ガス流量１０００ｓｃｃｍ、圧力８Ｐａ、
パワー１００Ｗ、温度２５０度、時間１分となる。これ
によりイオンドーピング装置を使わずに低コストでコン
タクトを形成できる。
形態例を説明する。構造は第１または第２の実施の形態
と同じであるが、コンタクト層１０を形成するのに、Ｐ
＋イオンドーピングを行うのではなく、チャネル保護膜
１１をプラズマＣＶＤで形成後、ＣＶＤ内でＰＨ３を用
いてプラズマドーピングを行う。プラズマドーピング条
件は例えば、ガス流量１０００ｓｃｃｍ、圧力８Ｐａ、
パワー１００Ｗ、温度２５０度、時間１分となる。これ
によりイオンドーピング装置を使わずに低コストでコン
タクトを形成できる。
【００２２】
【発明の効果】以上説明したように、本発明によるアク
ティブマトリクス基板はゲート、アイランド、コンタク
ト、画素形成のパターニング工程で形成され、従来技術
に比べパターニング工程を減少させることができる。
ティブマトリクス基板はゲート、アイランド、コンタク
ト、画素形成のパターニング工程で形成され、従来技術
に比べパターニング工程を減少させることができる。
【００２３】よって、本発明のアクティブマトリクス基
板及びその製造方法によれば、チャネル保護型薄膜トラ
ンジスタパネルで問題となるプロセス複雑化に伴う歩留
まりの劣化やコストの増大を回避でき、特性の優れた製
品を高歩留まりで低製造コストで作ることができる。
板及びその製造方法によれば、チャネル保護型薄膜トラ
ンジスタパネルで問題となるプロセス複雑化に伴う歩留
まりの劣化やコストの増大を回避でき、特性の優れた製
品を高歩留まりで低製造コストで作ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態例の構造を示す平面
図である。
図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施の形態例
の製造方法を説明するための各工程断面図，（ｅ）〜
（ｈ）は（ａ）〜（ｄ）のそれぞれに対応する平面図で
ある。
の製造方法を説明するための各工程断面図，（ｅ）〜
（ｈ）は（ａ）〜（ｄ）のそれぞれに対応する平面図で
ある。
【図３】本発明の第２の実施の形態例の構造を示す平面
図である。
図である。
【図４】（ａ）〜（ｅ）は本発明の第２の実施の形態例
の製造方法を説明するための各工程断面図，（ｆ）〜
（ｊ）は（ａ）〜（ｅ）に対応する平面図である。
の製造方法を説明するための各工程断面図，（ｆ）〜
（ｊ）は（ａ）〜（ｅ）に対応する平面図である。
【図５】本発明の第３の実施の形態例の製造方法を説明
するための工程断面図である。
するための工程断面図である。
【図６】従来のアクティブマトリクス液晶表示装置の構
造を示す断面図である。
造を示す断面図である。
【図７】（ａ）〜（ｈ）は従来のチャネル保護型薄膜ト
ランジスタの製造方法を説明するための各工程断面図で
ある。
ランジスタの製造方法を説明するための各工程断面図で
ある。
【図８】（ａ）〜（ｈ）は従来技術の別の薄膜トランジ
スタの製造方法を説明するための各工程断面図である。
スタの製造方法を説明するための各工程断面図である。
【図９】（ａ）〜（ｆ）は従来技術のさらに別の薄膜ト
ランジスタの製造方法を説明するための各工程平面図で
ある。
ランジスタの製造方法を説明するための各工程平面図で
ある。
１，２０１，３０１ ゲート電極 ２，１２３，３０２ 信号線 ３，１２２，３０３ 走査線 ４，２０４，３０４ ゲート絶縁膜 ５，２０５，３０５ ａ−Ｓｉ膜 ６，２０６ ドレイン ７，２０７ ソース ８，２０８，３０８ コンタクトホール ９ 信号線とのコンタクトホール １０，２１０ コンタクト層 １１，２１１ チャネル保護膜 １２，２１３，３１３ ドレイン電極 １３，２１２，３１２ ソース電極 １４ 信号線の一部 １５，２１５，３１５ 画素電極 ２０，２００ ガラス基板 ２４，１２４ 薄膜トランジスタ １１９ 薄膜トランジスタ（ＴＦＴ）基板 １２０ 対向基板 １２１ ＴＮ液晶 １２６ ＲＧＢ色層 １２７，３２７ 遮光層 ２０５ａ ａ−Ｓｉ層の側面部 ２１７ 周辺コンタクト部 ２１８，３１８ パッシベーション膜
Claims (6)
- 【請求項１】 基板上にゲート電極、ゲート絶縁膜、半
導体層、ドレイン電極・ソース電極およびチャネルパッ
シベーションからなるチャネル保護型薄膜トランジスタ
を配列してなる薄膜トランジスタ基板において、信号線
が走査線と同層の金属からなる第１の領域と、画素電極
と同層の金属からなる第２の領域とから構成され、かつ
前記第１及び第２の領域は、前記第１の領域上に設けら
れているコンタクトホールを介して接続されていること
を特徴とするアクティブマトリクス基板。 - 【請求項２】 前記請求項１記載のアクティブマトリク
ス基板において、前記走査線と同層で作られる前記信号
線部以外の前記信号線が前記画素電極と共通にパターニ
ングした透光性を有するな導電材料でなることを特徴と
するアクティブマトリクス基板。 - 【請求項３】 前記請求項２記載のアクティブマトリク
ス基板おいて、前記走査線と同層で作られる前記信号線
部以外の前記信号線が前記ドレイン電極・ソース電極と
共通にパターニングした金属でなることを特徴とするア
クティブマトリクス基板。 - 【請求項４】 透光性を有するな基板上にゲート電極、
走査線、信号線の一部を形成する第１の工程と、ゲート
絶縁膜およびノンドープ半導体層を連続成長させ、前記
半導体層をパターニングする第２の工程と、チャネル保
護膜を成膜し、ドレイン・ソース部にコンタクトホール
を形成する第３の工程と、イオンドーピングによりコン
タクト層を形成する第４の工程と、透光性を有する導電
膜により画素電極および前記信号線の残りを形成する第
５の工程を含むことを特徴とするアクティブマトリクス
基板の製造方法。 - 【請求項５】 請求項４記載のアクティブマトリクス基
板の製造方法において、前記第５の工程の代わりに、前
記ドレイン電極・ソース電極および前記信号線の残りを
金属で形成する工程と、前記透光性を有する導電膜によ
り前記画素電極を形成する工程と、を含むことを特徴と
するアクティブマトリクス基板の製造方法。 - 【請求項６】 請求項４または５記載のアクティブマト
リクス基板の製造方法において前記第４の工程において
プラズマドーピングを用いることを特徴とするアクティ
ブマトリクス基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7320073A JP2803713B2 (ja) | 1995-12-08 | 1995-12-08 | アクティブマトリクス基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7320073A JP2803713B2 (ja) | 1995-12-08 | 1995-12-08 | アクティブマトリクス基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09160509A JPH09160509A (ja) | 1997-06-20 |
| JP2803713B2 true JP2803713B2 (ja) | 1998-09-24 |
Family
ID=18117421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7320073A Expired - Fee Related JP2803713B2 (ja) | 1995-12-08 | 1995-12-08 | アクティブマトリクス基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2803713B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6646692B2 (en) | 2000-01-26 | 2003-11-11 | Semiconductor Energy Laboratory Co., Ltd. | Liquid-crystal display device and method of fabricating the same |
| US6825488B2 (en) * | 2000-01-26 | 2004-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7023021B2 (en) | 2000-02-22 | 2006-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| TW507258B (en) | 2000-02-29 | 2002-10-21 | Semiconductor Systems Corp | Display device and method for fabricating the same |
| US6789910B2 (en) | 2000-04-12 | 2004-09-14 | Semiconductor Energy Laboratory, Co., Ltd. | Illumination apparatus |
| US6580475B2 (en) | 2000-04-27 | 2003-06-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US7804552B2 (en) | 2000-05-12 | 2010-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device with light shielding portion comprising laminated colored layers, electrical equipment having the same, portable telephone having the same |
| US7456911B2 (en) * | 2000-08-14 | 2008-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| TW525216B (en) | 2000-12-11 | 2003-03-21 | Semiconductor Energy Lab | Semiconductor device, and manufacturing method thereof |
| SG111923A1 (en) | 2000-12-21 | 2005-06-29 | Semiconductor Energy Lab | Light emitting device and method of manufacturing the same |
| JP2003330388A (ja) * | 2002-05-15 | 2003-11-19 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| KR100521277B1 (ko) | 2003-02-05 | 2005-10-13 | 삼성에스디아이 주식회사 | 애노드전극층을 전원공급층으로 사용한 평판표시장치 및그의 제조방법 |
| CN100403359C (zh) * | 2003-07-10 | 2008-07-16 | 友达光电股份有限公司 | 具有备用信号线的薄膜电晶体阵列及其制作方法 |
| KR100595456B1 (ko) | 2003-12-29 | 2006-06-30 | 엘지.필립스 엘시디 주식회사 | 액정표시소자의 제조방법 |
| KR20070002933A (ko) * | 2005-06-30 | 2007-01-05 | 엘지.필립스 엘시디 주식회사 | 폴리 박막 트랜지스터 기판 및 그 제조 방법 |
| JP4351695B2 (ja) * | 2006-11-27 | 2009-10-28 | エルジー ディスプレイ カンパニー リミテッド | 有機ｅｌ表示装置 |
| JP5292066B2 (ja) | 2007-12-05 | 2013-09-18 | 株式会社半導体エネルギー研究所 | 表示装置 |
-
1995
- 1995-12-08 JP JP7320073A patent/JP2803713B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH09160509A (ja) | 1997-06-20 |
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