JP2004518173A - アクティブマトリクス液晶ディスプレイのようなピクセル化されたデバイスおよびその製作方法 - Google Patents
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Abstract
【課題】アドレスラインの導電率が改良されている同一の透明導電材料から形成されるピクセル電極とそれに関係するアドレスラインとを有する、アクティブマトリクス液晶ディスプレイのようなピクセル化されたデバイスのアクティブプレートの製造に用いられる方法を提供すること。
【解決手段】透明導電層（５３）および金属層（５４）を連続して堆積し、続いて、ピクセル電極およびアドレスラインに対応する領域（６７， ６８， ６９）の形状にパターン化し、それらのそれぞれの領域における性質が相異なる遮蔽層（６０）（例えば、フォトレジスト）を堆積させる。このことは、この層（遮蔽層）のピクセル電極に対応する領域をエッチングによって選択的に除去することを可能にする。これによって、アドレスラインに金属を残して、その領域における金属を選択的に除去することが可能になる。
本方法は、アドレスラインの導電度が改良された低マスク枚数ＴＦＴアクティブプレートの製造を簡単化する。
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本方法は、アドレスラインの導電度が改良された低マスク枚数ＴＦＴアクティブプレートの製造を簡単化する。
Description
【発明が属する技術分野】
本発明は、アクティブマトリクス液晶ディスプレイのようなピクセル化されたデバイスに関し、特に、そのようなデバイスの製作に用いられ、アクティブプレートとして知られるアクティブマトリクス回路を有する基板を製造する方法に関するものである。
【従来の技術】
アクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）は、一般的に、中間に液晶材料が挟持された１枚のアクティブプレートと１枚のパッシブプレートとを有している。アクティブプレートは、一般的にディスプレイの各ピクセルに１個のトランジスタが組み合わされたトランジスタスイッチングデバイスアレイを有している。各ピクセルは、また、個々のピクセルのディスプレイ出力を制御するための信号が印加される１個のピクセル電極を、アクティブプレート上に持っている。
図１は、ＡＭＬＣＤのアクティブプレートの一公知例におけるピクセルを構成する電気的な構成要素を示している。ピクセルは、行および列に配列されている。ピクセルの行導体１０は、ＴＦＴ（薄膜トランジスタ）１２のゲートに接続され、列電極１４は、ソースに結合されている。１個のピクセルのピクセル電極上に配置されている液晶材料が、実質的に、トランジスタ１２のドレインとコモングラウンドプレート１８との間に接続された１個の液晶セル１６を定めている。必ずしも備わっているとは限らないが、ピクセル蓄積キャパシタ２０が、トランジスタ１２のドレインと、隣接する行のピクセルに関係する行導体１０との間に接続されている。
透過型ディスプレイにおいては、大面積のアクティブプレートは、少なくとも一部は透明である。これは、この型のディスプレイがバックライトによって照射されるために必要となる。これらのディスプレイデバイスにおいては、ピクセル電極は、透明でなければならないが、一方、列導体および行導体は、通常、不透明である金属ラインとして形成される。クロム、アルミニウム、合金、または、多層構造などの金属層が、高導電率の故に列導体および行導体として用いられ、これによりデバイス性能が向上する。ピクセル駆動信号が印加されるライン（通常、列ライン）の導電率は、大面積ディスプレイにおいて特に重要である。何故なら、相当な大きさの電圧降下が、そのラインの長さ方向に渡って発生し、そのライン（列）に沿う全てのピクセルを均一に駆動することを不可能にすることがあるためである。
金属列導体を用いることに伴う問題は、列導体とピクセル電極とを形成するのに、別々の堆積処理とリソグラフィー処理とが必要とされるということである。ピクセル電極は、透明でなければならず、一般的に、透明な導電性酸化膜により形成される。製作プロセスにおけるリソグラフィー工程が、製作プロセス費用に対する最も大きな寄与要素であるということは周知のことである。各リソグラフィー工程が、費用を増大させるのみならず、プロセスの歩留りを減少させるということは容易に考えられることである。
通常のＬＣＤのアクティブプレートの製作プロセスは、５枚マスクプロセスである。図２に示されるボトムゲート型ＴＦＴ ＬＣＤアクティブプレートを参照すると、プロセス工程は、それぞれ、異なるマスク画定を必要とし、以下のようになる。
（ｉ）基板２１上に、（行導体の一部分である）ゲート２２を画定する工程。
（ｉｉ）下側が真性層２４、上側がドープされたコンタクト層２６を有する（全構造を覆うゲート誘電体２３の上に横たわる）アモルファスシリコンの島を画定する工程。
（ｉｉｉ）金属のソース２８、ドレイン３０、および、列電極３２を画定する工程。
（ｉｖ）基板全体を覆うパッシベーション層３６内にコンタクトホール３４を画定する工程。
（ｖ）ホール３４を通してドレイン１０に接触する透明ピクセル電極３８を画定する工程。
図１に示されるキャパシタは、１つのピクセル電極と、隣接する行の行／ゲート導体の一部とが重なり合う領域を設けることによって、ゲート誘電体を用いて簡単に形成される。
コストを減少させ、また、歩留りを上昇させるために、製作プロセスのリソグラフィー工程数、したがって、マスク枚数を削減させる様々な提案がなされている。
例えば、ピクセル電極と同じ透明導電性酸化膜により列導体を形成し、それらのピクセル構造の構成要素を一緒に堆積し、かつ、パターン化させることを可能にするという提案がある。さらに他の手段を加えることによって２枚マスクプロセスが可能になる。このことは、図３に示されるボトムゲート型ＴＦＴ ＬＣＤ アクティブプレートを参照して説明される。このプロセス工程は、 それぞれ異なるマスク画定を必要とし、以下のようになる。
（ｉ）ゲート２２（および行導体）を画定する工程。
（ｉｉ） （ＴＦＴのソース２８も構成する）透明列電極３２および（ＴＦＴのドレイン３０も構成する）ピクセル電極３８を画定する工程。
半導体層２４、２６の島の画定は、例えば、基板側からの露光を用いることによって、ゲート２２を利用してセルフアライメントプロセスによって達成させることができる。もちろん、その半導体層は、（上述の工程（ｉ）と工程（ｉｉ）との間に）３番目のマスク工程を用いても、同様に形成させることが出来る。ディスプレイの周縁部にゲートラインへの接点を割り当てるために、ゲート絶縁体２３は、アレイの縁において、低精度のステージを用いてエッチングによって除去される。
この構造の場合、列ラインに使用される透明導電性酸化膜の抵抗が高いため、この構造を、大きな（ＴＶ−サイズの）ディスプレイに使用することは出来ない。
このため、さらに、ピクセル電極の透明性に影響を与えずに、層の列導体エリアを、導電率が増加するように処理しようとする提案がなされている。例えば、文献“Ｃｏｎｄｕｃｔｉｖｉｔｙ Ｅｎｈａｎｃｅｍｅｎｔ ｏｆ Ｔｒａｎｓｐａｒｅｎｔ Ｅｌｅｃｔｒｏｄｅ ｂｙ Ｓｉｄｅ−Ｗａｌｌ Ｃｏｐｐｅｒ Ｅｌｅｃｔｒｏｐｌａｔｉｎｇ”， Ｊ． Ｌｉｕ ｅｔ ａｌ， ＳＩＤ ９３ Ｄｉｇｅｓｔ， ｐａｇｅ ５５４には、金属酸化物の列ラインの側壁に銅バスを電気めっきすることによって導電率を上昇させる方法が開示されている。このプロセスには、銅成長の種として働く金属酸化物の残留物を残す不完全エッチングプロセスが含まれている。このプロセスは複雑であり、また、制御することが困難である。さらに、銅バスは、ソース電極およびドレイン電極を囲むことになり、バスを形成しているときの急速な横方向への銅の成長によってソースとドレインとの間に短絡が発生する危険性がある。ソース電極およびドレイン電極の周囲の銅バスは、また、ＴＦＴのチャネル長に影響を与え、したがって、ＴＦＴ特性を予測し難いものとする。
ＷＯ ９９／５９０２４号公報には、透明電極に隣接してパターン化された金属層を設けることによって透明電極の導電率を上昇させる方法が開示されている。
それでもなお、プロセスを大きく複雑化させることなく、ＩＴＯのような透明金属酸化物層の導電率を増加させる簡単なプロセスが必要とされている。そのようなプロセスは、例えば、アクティブマトリクスＬＣＤの製作に応用されるであろうだけではなく、透明導電層を、ある領域において導電性が高くなるようにしながら、他の領域において透明性を失うことのないようにできる場合でもマスク枚数の削減を達成したい他の技術に対しても有用であろう。これは、例えば、ポリマーＬＥＤディスプレイおよび大面積イメージセンサにとって有益であろう。
【課題を解決するための手段】
本発明の第１の観点によれば、同一の透明導電材料を用いてつくられているピクセル電極とそれに関係するアドレスラインとを有するアクティブプレートの製造方法であって、
基板上に透明導電材料層と金属層とを連続して設ける工程と、
前記ピクセル電極および前記アドレスラインに要求される前記透明導電層の所望のパターンに対応する形状に遮蔽層を堆積／パターニングする工程であって、前記ピクセル電極に対応する領域における前記遮蔽層のエッチング特性が、前記アドレスラインに対応する領域における前記遮蔽層のエッチング特性と異なるように、前記遮蔽層が形成される工程と、
前記特性の違いを利用して、前記アドレスラインに対応する領域に前記遮蔽層の一部を残しながら、前記ピクセル電極に対応する前記遮蔽層の領域を除去するように、前記遮蔽層にエッチングプロセスを施す工程と、
その後、前記ピクセル電極に対応する前記領域の金属層部分を除去する工程と、を有するアクティブプレートの製造方法、が提供される。遮蔽層の残った部分は、その後、除去される。
本方法により、ピクセル電極が、透明導電材料を有し、また、それに関係するアドレスラインが、ピクセル電極と同じ堆積層からなる透明導電材料と、その上の金属被覆層とを有しているアクティブプレートが製造される。したがって、アドレスラインは、透明導電材料とその上の金属との組み合わせを有して複合的な性質を持ち、その故に、アドレスラインの実効的な電気伝導率は、透明導電材料のみを有する公知の方法のそれと比較して、相当に改善される。同時に、Ｌｉｕ等によって提案されたアプローチに必要とされる種類のめっき法の複雑性が、回避される。
本発明は、ピクセル電極の高い透明性を保ちながら、低抵抗を持つアドレスラインをつくりだす簡単なプロセスを提供する。このプロセスは、ＡＭＬＣＤやその類似のもののアクティブプレートを作製するための全体として簡単で、低マスク枚数の製造方法に適合しており、大画面および／または高精細のデバイスを実現させるために必要とされるラインの導電性およびピクセルの透明性に関する特性を満足させる。本発明が、現存する製造装置に適合するという利点を持つということも重要なことである。
遮蔽層は、フォトレジストを有することが望ましい。
望ましい一実施例では、ピクセル電極と領域に対応するアドレスラインとで相異なり、かつエッチング特性に影響を与える遮蔽層の性質には、層厚が含まれる。この実施例の場合には、遮蔽層の厚さが、ピクセル電極に対応する領域におけるよりも、アドレスラインに対応する領域において厚くされている。
遮蔽層にフォトレジストを用いたとき、その層の、厚さの異なる複数の選択領域へのパターニングは、Ｃ．Ｗ． Ｈａｎ等によって、ＳＩＤ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １８ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｄｉｓｐｌａｙ Ｒｅｓｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ”， （Ａｓｉａ Ｄｉｓｐｌａｙ ’９８）の１１０９頁から１１１２頁に公表された”Ａ ＴＦＴ ｍａｎｕｆａｃｔｕｒｅｄ ｂｙ ４ ｍａｓｋｓ ｐｒｏｃｅｓｓ ｗｉｔｈ ｎｅｗ ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ”と題する論文に記載されている種類のフォトリソグラフィーによるパターニング技術を用いて、好適に行なうことができる。この技術には、遮光区画および透明区画の他に、グリッド即ちスリットパターンを有する領域を持つフォトマスクの使用を必要とする。それらの領域（スリットパターンを有する領域）は、回折効果によって、フォトレジストの露光の程度、したがって、最終のフォトレジストの厚さを制御し、それによって、その厚さが、マスクの遮光領域によって生じる厚さよりも薄くなる。
遮蔽層に厚さの異なる複数の選択領域をつくりだすために他の技術を用いてもよいこと、また、各エリアで異なり、他のエリアには遮蔽層材料を残しながら、あるエリアを選択的にエッチングすることによって除去することができるようなエッチング特性に影響を与える遮蔽層の性質が、厚さ以外のものであってもよいことは、容易に予測し得ることである。
本発明の第２の観点によれば、液晶ディスプレイのアクティブプレートの製造方法であって、
絶縁基板上にゲート導体層を堆積／パターニングする工程と、
前記パターン化されたゲート導体層上にゲート絶縁体層を堆積する工程と、
前記ゲート絶縁体層上にシリコン層を堆積する工程と、
基板上に透明導体層を堆積する工程と、
前記透明導体層上に金属層を堆積する工程と、
前記金属層の上にエッチング可能な遮蔽層を堆積／パターニングする工程であって、前記遮蔽層が、ソース導体エリアおよびドレイン導体エリア、ピクセル電極エリア、および、前記ソース導体または前記ドレイン導体に関係するライン導体のエリアを画定する形状を持ち、そして、前記ライン導体エリアを画定する前記遮蔽層の領域が、前記ピクセル電極エリアを画定する前記遮蔽層の領域よりも厚い厚さを持つ工程と、
前記遮蔽層を用いて前記透明導体層および前記金属層をパターニングする工程と、
前記遮蔽層を部分エッチングして、前記ピクセル電極領域において前記金属層を露出させるように前記薄い側の遮蔽層を除去する工程と、
前記ピクセル電極領域の前記金属層領域を除去する工程と、を有することを特徴とするアクティブプレートの製造方法、が提供される。
この方法は、シリコン層をゲート導体にセルフアラインに形成させる場合に、透明導体材料を有するアドレスラインの導電率が、金属層領域を被せることによって改善される、２枚マスクプロセスによりアクティブプレートを製造することを可能にする。
本発明は、アクティブマトリクス液晶ディスプレイのアクティブプレートの製作に使用するのに好適である。本発明は、また、このアクティブプレートと、パッシブプレートと、前記アクティブプレートと前記パッシブプレートとの間に挟持された液晶材料層と、を有するアクティブマトリクス液晶ディスプレイを提供する。
【発明の実施の形態】
本発明の実施例が、具体的な例として、以下に図面を参照して詳細に記載される。
図面はダイアグラムであり、正確な縮尺率で描かれているわけではないということに注意されたい。これらの図面の構成要素の相対的な寸法および面積は、図面を明瞭かつ便利に表現するために、誇張して、または、縮小して示されている。全図を通じて、同一の、領域に対応する、同様の部分を示すために、同一の参照番号が使用されている。
アクティブマトリクス液晶ディスプレイのアクティブプレートを製造するための低マスク枚数プロセスへの本発明の適用が、図５Ａ〜５Ｍを参照して、以下に記載される。そのプロセスの最初の工程は、公知の２−マスクプロセスと同様である。
図５Ａは、低マスク枚数プロセスの最初の過程の線図的なダイアグラムである。（図示されない行アドレス導体とともに）ゲート金属４５が、例えばガラスのような絶縁体基板４６上に堆積され、そして、画定され、さらに、標準的なバックチャネルエッチ型ＴＦＴスタックの堆積が行なわれる。これによって、基板表面から順に、シリコン窒化膜ゲート絶縁体層４７、アモルファスシリコン層４８、および、コンタクト面として働くドープされたアモルファスシリコン層４９が、設けられる。図５Ａの右側のエリアは、ピクセルに関係するスイッチングトランジスタ（図１の１２）を形成するために使われ、一方、図５Ａの左側は、駆動（ゲート）信号が行導体に印加される行リードインエリアを形成している。典型的には、ＳｉＮゲート絶縁体４７は４００ｎｍ厚であり、真性アモルファスシリコン４８は１６０ｎｍ厚であり、ドープされたアモルファスシリコンは４０ｎｍ厚であるが、これらに限定されるわけではなく、他の厚さの層も用いることが出来る。ドープされたシリコン層４９は、シリコンコントラクトに良質のＩＴＯが設けられるように、マイクロクリスタルシリコンとしても良い。
ＴＦＴスタックは、行リードインエリアからエッチングにより除去されなければならない。これは、粗いアライメントしか必要とせず、精細な形状のエッチングはなんら必要としない。このマスキング工程は、エッチングに先だってアレイエリア上にプラスチックシートを印刷・ラミネートするか、または、図５Ｂに示すように、粗くアラインされた印刷されたフォトレジスト５０を用いて、実行される。図５Ｃでは、ＴＦＴスタックが、行リードイン領域からエッチングによって除去され、そして、ポジ型フォトレジスト５１が、全面に塗布されている。
次に、図５Ｄに示すように、背面露光を用いて、ゲートライン４５と同じ形状を持つように、ポジ型フォトレジスト５１をパターン化する。残ったフォトレジスト層を用いて、２層のシリコン層４８， ４９をパターン化して、図５Ｅのトランジスタチャネルエリア５２を残す。その後、図５Ｆに示されるように、透明導電層５３（例えば、スパッタ法による金属酸化物層）が、全面に渡って連続層として設けられる。
図５Ａ〜５Ｆの工程は、以前に既に提案済みのものである。この以前の案の製造プロセスにおいては、基板４６上の構造全体に渡って完全にフォトレジスト層を塗布し、次いで、このフォトレジスト層をマスクを用いてパターン化し、そして、パターン化されたフォトレジストを用いてＴＦＴのソースエリアおよびドレインエリア、ＴＦＴのソースエリアに統合する（ｉｎｔｅｇｒａｌ）列ライン、および、ピクセル電極を画定して、図３の構造と同様の構造を提供するというように続いている。特定の領域における透明層５３（特に列ライン）の導電率を改善するために、透明導電層５３の堆積に続く製造プロセスは、本発明にしたがえば、以下に記載されるように変更される。
透明導電層５３の構成に続いて、図５Ｇに示すように、金属層５４が、層５３を覆うように、基板４６上の構造全てに渡って完全にスパッタ堆積される。
次いで、一層のフォトレジスト材料が、金属層５４上に塗布され、そして、第１および第２の選択されたエリアに、第１のエリアと第２のエリアとにおけるフォトレジストの厚さが異なるようにフォトレジストを残すという、公知ではあるが一般的ではない仕方でパターン化される。より明確に言えば、パターン化の後にピクセル電極が形成されるべき領域に対応するエリアに残されるフォトレジストの厚さが、列アドレスラインが形成されるべき領域に対応するエリアのフォトレジストの厚さよりも薄くされる。この異なる厚さは、以下に参照資料としてその内容を具体的に記載するＣ．Ｗ． Ｈａｎ等による上述の論文、および、Ｃ．Ｗ． Ｋｉｍ等によってＳＩＤ ００ Ｄｉｇｅｓｔの１００６頁から１００９頁に公表されている“Ａ Ｎｏｖｅｌ Ｆｏｕｒ Ｍａｓｋ − Ｃｏｕｎｔ Ｐｒｏｃｅｓｓ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ ＴＦＴ−ＬＣＤｓ”と題する論文に記載されている種類の類型のフォトリソグラフィー技術によるパターニングプロセスを用いて達成される。これらの論文に記載されているパターニング技術は、ＴＦＴチャネルの画定に特定されたものであるが、いわゆるスリットフォトリソグラフィ、すなわち、グレイトーン（中間調）フォトリソグラフィを用いている。これには、空隙のない（不透明）区画、透明区画、および、グリッド即ちスリットパターンを有する区画から成るフォトリソグラフィックマスクを通してフォトレジストを露光することが必要になる。空隙のない区画は、露光光を遮断し、したがって、完全な厚さで残そうとするフォトレジスト層領域を画定するために使用される。一方、透明区画は、フォトレジスト層が現像によって除去されるべき領域を画定するために使用される。スリットパターンを有する区画は、部分露光されて厚さの減少したフォトレジスト領域を画定するために用いられる。この目的に要求されるスリットパターンのパラメータが、上述の論文に記載されており、この点での更なる情報に関しては、それを参照されたい。この部分露光は、スリットから得られる回折効果に依拠しており、当該フォトレジスト領域が、フォトレジストの現像後に、マスクの空隙のない遮光区画で保護された領域に見られる（完全な）厚さと比較して減少した厚さでしか残らないという結果をもたらす。したがって、これらの論文で提案されているアプローチは、その本質として、レジストが完全に除去された領域を生じさせるのみならず、フォトレジスト層を、２つの相異なり、かつ、制御された厚さを持つ領域にパターン化させることを可能にする。
この効果は、透明導電層５３とその上の金属層５４との選択的なパターニングを可能にするために、本発明による方法に利用される。
次に、図５Ｈを参照すると、図５Ｇに示される構造は、点線で輪郭が示されている一層のフォトレジスト６０（この場合、ポジ型フォトレジスト）により覆われている。このフォトレジスト６０は、実線、十字記号、ダッシュ記号でそれぞれ示されている遮光部、透明部、スリットパターン部を有し、線図的に６５で表わされている上述の種類のマスクを用いてパターン化される。このマスクを用いてフォトレジスト層６０をパターニングすることによって、マスクの透明部を通して露光された層の領域は、完全に除去され、マスクの遮光区画によって露光光から遮蔽された層の領域は、実質的に完全な厚さで残り、スリットパターンを持つマスク区画を通して部分露光された層の領域は、相当程度減少した厚さでしか残らない。したがって、図５Ｈに示されるように、完全な厚さのフォトレジストの領域６７が、ＴＦＴソースコンタクトおよびそれに関係する列ラインが形成されるべき領域に対応するエリア上に画定され、厚さが減少されたフォトレジストの領域６８が、行リードインエリアにおいてゲート金属４５の上のエリアに画定され、同様に厚さが減少されたフォトレジストの領域６９が、ＴＦＴドレインコンタクトおよびピクセル電極が形成されるべき領域に対応するエリア上に画定される。
次に、金属層５４の露出されたエリアおよびその直下の透明導電層５３のエリアが、エッチングで除去される。その際、残っているフォトレジストの領域が、このプロセスを通じて、その下にある金属層および透明導電層の対応する領域を保護するように働き、図５Ｉに示される構造が残される。
次いで、フォトレジストへの制御された部分エッチングが行なわれ、エリア６８および６９の厚さに相当する所定の厚さのフォトレジスト層が除去される。これによって、これらのエリア（エリア６８および６９）が完全に除去され、一方、完全な厚さのエリア６７においては、結果として厚さが減少したフォトレジスト材料６７´が残る。このようなフォトレジスト層のエッチング結果が、図５Ｊに図示されている。エッチングは、プロセスガスとして主に酸素を用いたプラズマエッチング装置で行なわれるのが望ましい。
この後、図５Ｋに示されるように、制御されたプラズマエッチングが行われ、ＴＦＴの最終的にできるチャネル領域の上にあり、かつ、この層領域の、層５３， ５４， ６７´によって覆われている端部の間にある部分のドープされたシリコン層４９が完全に除去される。
次に、金属層５４の露出した領域が、選択的なエッチャントを用いたエッチングにより除去され（図５Ｌ）、最後に、フォトレジストの残っていた部分６７が除去されて、図５Ｍに示される構造となる。この構造の場合、フォトレジストの残っていた部分を除去するということは必要不可欠のことではなく、それらは、簡単化のために必要に応じて残してもよい。したがって、図に明らかに示されているように、完成された構造は、ＴＦＴデバイスおよびそれに関係するピクセル電極３８を有しており、ピクセル電極は、パターン化された透明導電材料を有して、ＴＦＴドレインコンタクト３０を形成する統合延長部を持っている。パターン化された透明導電材料は、また、列ライン３２と統合して形成されているＴＦＴソースコンタクト２８を備えている。これらの部分は、複合的な構造を持ち、さらに言えば、特別に列ラインの導電性を改善するために、透明導電材料に対応した形状をしてそれを直接的に被覆している金属層を含んでいる。透明導電材料の一部７１が、また、行リードイン領域において金属層４５の上まで延びるように設けられている。これは、ＴＡＢボンデングの目的のために好適である。
図６は、上述のＴＦＴの行アレイおよび列アレイ、および、ピクセル電極を有し、かつ上述のように形成されたアクティブプレートの一部（アレイの１つのすみの周辺部分）を平面図として線図的に示している。ここで、アレイの行（ゲート）導体へのコンタクトパッドを形成している透明導電材料領域７１が見え、また、同様に形成された、列ライン３２の透明導電材料のコンタクトパッド７２も見えている。
上述の実施例においては、ＴＦＴドレインコンタクトの形成には透明導電材料しか残らないように金属層５４がパターン化されているが、フォトレジスト露光用マスクの適正な遮光区画を用いて金属層被覆エリアを画定することによって、ソースコンタクト領域に金属を設けるために使用された方法と同様に、金属層被覆部を、ドレインコンタクト領域に設けてもよい。こうした目的のための金属の存在が、図６に７３で示されている。ソースコンタクトとドレインコンタクトとの両方に金属を配置することは、ソースコンタクトとドレインコンタクトに、より明確なエッジを得るために好適である。
従来のＡＭＬＣＤにおいては、ＩＴＯ（インジウム錫酸化物）が、通常、透明導電層の材料として使用される。しかしながら、このような材料が、アルミニウムのような電気陰性度が高い金属と接触したとき、電気化学による望ましくないエッチングが、起こり得る。この理由から、ＩＺＯ（インジウム亜鉛酸化物）が、現在、使用され始めている。このような材料は、透明導電層５３に好適である。層５４として用いられる導電金属は、Ａｌ， Ｍｏ， Ａｇ， Ｃｕまたはこれらの金属の１つ以上を含む合金とすることが出来る。これを、例えば、ＣｒまたはＷを有するコンタクト層を、上にリストアップさせた主金属導体の下に配置させた多層構造としてもよい。
上述の実施例のプロセス連続の順は、同じ総体的な結果が生み出されるのであれば、変更しても良いことは容易に理解されるであろう。例えば、ＴＦＴシリコン層を画定するためにゲート電極をマスクとして用いる背面露光は不可欠なことではなく、当然ながら使用されるマスク工程の総数は２回から３回に増加することになるが、アモルファスシリコンの島を画定するために、通常のフォトリソグラフィーによるパターンニング操作を、これに代えて、用いることも出来る。
ＴＦＴのためのアモルファスシリコンの島の画定に、行（ゲートライン）金属をマスクとして使用する背面露光を採用した、前述の方法では、隣接し合う列ライン間のこの行導体に沿って発生する寄生ＴＦＴによる問題が起こり得る。これは、ＴＶ応用のＡＭＬＣＤに用いられるような大対角のアクティブプレートや高精細ディスプレイのためのアクティブプレートにおいて、とりわけ問題になると考えられる。この問題は、透明導電層５３を、基板全体に渡って完全に連続な層として設けるのではなく、少なくともピクセルアレイエリアにおいて、連続して形成されている隣接し合う列ライン間にある行ラインの一領域上において不連続となるように設けることによって回避させることができる。
このような観点での１つの可能な例が、図７に線図的に図示されている。図７は、図５Ｅの過程に大略相当する過程におけるアクティブプレートの一部を平面図で示している。図において参照符号９０が付されているゲート（行）ラインは、その上のシリコン層４８， ４９とともに基板上に存在している。図７は、また、点線の外形線で、この後の過程において形成される２本の隣接し合う列ライン３２の位置も示している。この場合に、ハッチングで表された透明導電層５３は、ほとんど連続層であるが、２本の隣接し合う列ライン３２の間であって、ＴＦＴが形成されている領域から離れたエリアにおいて、ゲートライン９０の上に、９２と参照番号を付された１個のホールまたは開口を有して基板上に堆積されている。この際、このホールを通して露出されているアモルファスシリコン層４８， ４９の領域は、このホールの位置においてゲートラインの上方からエッチングによって除去させることができ、これによって、この領域における寄生ＴＦＴの形成が防止される。このようなホールを持つ層５３を設けるためには、層５３をスパッタ堆積するよりも、印刷法が好適に使用される。層の印刷は、ゲートラインの上方におおまかなエリアが空いた状態を容易に実現させることが出来る。
上述したように、堆積した透明導電層５３および金属層５４の選択パターニングを可能にするために、厚さの異なる領域を有してパターン化されたフォトレジスト層を用いることは、特に適切なことである。使用されている技術は、現行の薄膜プロセスならびにアクティブプレートの製造に使われている製作装置に適合する。
しかしながら、透明導電層とその上の金属層とに必要な選択パターニングは、同様の結果が得られるように異なる厚さを生じさせることとは別のなんらかの方法により、（特に、エッチング速度に関する）その性質を、局所的に変更させることが出来る適切な遮蔽層（例えば、ここでも、レジスト材料）を用いて行うことが出来ることは容易に理解される。再び図５Ｈを参照して、例えば、堆積されたフォトレジスト層６０が、これに代えて、最終的に生じるピクセル電極およびＴＦＴドレインコンタクトの上にある領域が、最終的に生じる列ラインおよびＴＦＴソースコンタクトの上にある領域よりもエッチングに対する抵抗が弱くなるように処理することが出来る材料であるならば、連続的なエッチングプロセスに曝されたとき、後者の領域に遮蔽層を残して前者の領域を除去することが可能となる。この結果、大略において図５Ｊのような構造が得られる。また、フォトレジスト以外で、同様に厚さの異なる複数の領域にパターン化可能で、また、エッチング可能な適切な材料の遮蔽層を、層５０に代えて、用いることも可能であることも容易に理解される。
図４は、一般的に参照符号８２が付されているアクティブプレートを備えた、完成された液晶ディスプレイの構造を示している。液晶材料層８０が、上述の構造を有するアクティブプレート８２の上に配置されている。もう１つの基板８３が、液晶材料層の上にある。このもう１つの基板８３には、その１つの面にカラーフィルタ８４および（図１に示される）コモン電極１８を画定する層を配置させてもよい。偏光膜８６も、基板８２， ８３の反対側に配置されている。
本発明は、特にアクティブプレートに関するものであるので、トランジスタ、基板、および、液晶ディスプレイの動作および構造は、当業者にとって明白であるから、これ以上詳しく記載されない。
上述の層に加えて別の層を配置させてもよいし、また、当業者にとって明白である種々の代替物が存在する。本発明は、それぞれは公知のプロセス工程および材料に依拠しているので、特定のプロセスパラメータや材料は、本出願において詳細には記載されていない。可能な代替の工程および範囲は、当業者にとって明白である。
上述の具体例は、ＬＣＤのアクティブプレートにアモルファスシリコンＴＦＴを用いているが、多結晶またはマイクロクリスタルのような他の半導体を配置することも可能である。
上述の具体例では、ボトムゲート型トランジスタが用いられているが、トップゲート型トランジスタを用いることも出来る。
本発明は、アクティブマトリクスＬＣＤに適用した場合について具体的に記載されている。本発明は、アクティブマトリクスＬＥＤディスプレイおよびイメージセンサにも適用可能である。本発明は、透明なピクセル電極を要するピクセル化デバイスであればどのようなものにも適用可能である。この場合、デバイスの行ラインまたは列ラインと同じ層を用いてピクセル電極が画定されることに利点がある。本発明は、透過型アクティブマトリクスＬＣＤディスプレイにも反射型アクティブマトリクスＬＣＤディスプレイにも適用可能である。反射型ディスプレイの場合にも、ＩＴＯがソースコンタクトおよびドレインコンタクトを形成するのに有益であるということが周知であるので、透明層を用いることが望ましい。
上述の例では、ピクセル電極が、透明であり、したがって、めっき操作からは遮蔽される透過型ディスプレイが示されいる。反射型ディスプレイでは、ソースエリアおよびドレインエリアのみが防護されれば、ピクセル電極は、列導体とともにめっきで形成させてもよい。
本開示を読めば、当業者にとって、他の変形例は明白である。そのような変形例は、ＡＭＬＣＤの分野において既知である特徴やその類似のものであって、本明細書において記載済みの特徴に代って、または、加えて用い得る特徴を含むものである。
【図面の簡単な説明】
【図１】アクティブプレートのピクセル構成要素を示す。
【図２】従来のアクティブプレートの主要部分の断面図を示す。
【図３】本発明提案のアクティブプレートの主要部分の断面図を示す。
【図４】完成した液晶ディスプレイの構造を線図的に示す。
【図５ＡＢＣ】本発明のアクティブプレート製造方法の製造工程を示す。
【図５ＤＥＦ】本発明のアクティブプレート製造方法の製造工程を示す。
【図５ＧＨＩＪ】本発明のアクティブプレート製造方法の製造工程を示す。
【図５ＫＬＭ】本発明のアクティブプレート製造方法の製造工程を示す。
【図６】図５の方法で製造したアクティブプレートの主要部分の平面図を示す。
【図７】本発明による製造方法の１工程における変形例を示す。
【符号の説明】
１０ 行導体
１２ ＴＦＴ
１４ 列導体
２０ 蓄積キャパシタ
２８ ソースコンタクト
３０ ドレインコンタクト
３２ 列ライン
３８ ピクセル電極
４５ ゲート金属
４６ 基板
４７ シリコン窒化膜
４８ アモルファスシリコン層
４９ ドープされたアモルファスシリコン層
５３ 透明導電層
５４ 金属層
６０， ６７， ６７´， ６８， ６９ フォトレジスト層
８０ 液晶材料
８２ アクティブプレート
本発明は、アクティブマトリクス液晶ディスプレイのようなピクセル化されたデバイスに関し、特に、そのようなデバイスの製作に用いられ、アクティブプレートとして知られるアクティブマトリクス回路を有する基板を製造する方法に関するものである。
【従来の技術】
アクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）は、一般的に、中間に液晶材料が挟持された１枚のアクティブプレートと１枚のパッシブプレートとを有している。アクティブプレートは、一般的にディスプレイの各ピクセルに１個のトランジスタが組み合わされたトランジスタスイッチングデバイスアレイを有している。各ピクセルは、また、個々のピクセルのディスプレイ出力を制御するための信号が印加される１個のピクセル電極を、アクティブプレート上に持っている。
図１は、ＡＭＬＣＤのアクティブプレートの一公知例におけるピクセルを構成する電気的な構成要素を示している。ピクセルは、行および列に配列されている。ピクセルの行導体１０は、ＴＦＴ（薄膜トランジスタ）１２のゲートに接続され、列電極１４は、ソースに結合されている。１個のピクセルのピクセル電極上に配置されている液晶材料が、実質的に、トランジスタ１２のドレインとコモングラウンドプレート１８との間に接続された１個の液晶セル１６を定めている。必ずしも備わっているとは限らないが、ピクセル蓄積キャパシタ２０が、トランジスタ１２のドレインと、隣接する行のピクセルに関係する行導体１０との間に接続されている。
透過型ディスプレイにおいては、大面積のアクティブプレートは、少なくとも一部は透明である。これは、この型のディスプレイがバックライトによって照射されるために必要となる。これらのディスプレイデバイスにおいては、ピクセル電極は、透明でなければならないが、一方、列導体および行導体は、通常、不透明である金属ラインとして形成される。クロム、アルミニウム、合金、または、多層構造などの金属層が、高導電率の故に列導体および行導体として用いられ、これによりデバイス性能が向上する。ピクセル駆動信号が印加されるライン（通常、列ライン）の導電率は、大面積ディスプレイにおいて特に重要である。何故なら、相当な大きさの電圧降下が、そのラインの長さ方向に渡って発生し、そのライン（列）に沿う全てのピクセルを均一に駆動することを不可能にすることがあるためである。
金属列導体を用いることに伴う問題は、列導体とピクセル電極とを形成するのに、別々の堆積処理とリソグラフィー処理とが必要とされるということである。ピクセル電極は、透明でなければならず、一般的に、透明な導電性酸化膜により形成される。製作プロセスにおけるリソグラフィー工程が、製作プロセス費用に対する最も大きな寄与要素であるということは周知のことである。各リソグラフィー工程が、費用を増大させるのみならず、プロセスの歩留りを減少させるということは容易に考えられることである。
通常のＬＣＤのアクティブプレートの製作プロセスは、５枚マスクプロセスである。図２に示されるボトムゲート型ＴＦＴ ＬＣＤアクティブプレートを参照すると、プロセス工程は、それぞれ、異なるマスク画定を必要とし、以下のようになる。
（ｉ）基板２１上に、（行導体の一部分である）ゲート２２を画定する工程。
（ｉｉ）下側が真性層２４、上側がドープされたコンタクト層２６を有する（全構造を覆うゲート誘電体２３の上に横たわる）アモルファスシリコンの島を画定する工程。
（ｉｉｉ）金属のソース２８、ドレイン３０、および、列電極３２を画定する工程。
（ｉｖ）基板全体を覆うパッシベーション層３６内にコンタクトホール３４を画定する工程。
（ｖ）ホール３４を通してドレイン１０に接触する透明ピクセル電極３８を画定する工程。
図１に示されるキャパシタは、１つのピクセル電極と、隣接する行の行／ゲート導体の一部とが重なり合う領域を設けることによって、ゲート誘電体を用いて簡単に形成される。
コストを減少させ、また、歩留りを上昇させるために、製作プロセスのリソグラフィー工程数、したがって、マスク枚数を削減させる様々な提案がなされている。
例えば、ピクセル電極と同じ透明導電性酸化膜により列導体を形成し、それらのピクセル構造の構成要素を一緒に堆積し、かつ、パターン化させることを可能にするという提案がある。さらに他の手段を加えることによって２枚マスクプロセスが可能になる。このことは、図３に示されるボトムゲート型ＴＦＴ ＬＣＤ アクティブプレートを参照して説明される。このプロセス工程は、 それぞれ異なるマスク画定を必要とし、以下のようになる。
（ｉ）ゲート２２（および行導体）を画定する工程。
（ｉｉ） （ＴＦＴのソース２８も構成する）透明列電極３２および（ＴＦＴのドレイン３０も構成する）ピクセル電極３８を画定する工程。
半導体層２４、２６の島の画定は、例えば、基板側からの露光を用いることによって、ゲート２２を利用してセルフアライメントプロセスによって達成させることができる。もちろん、その半導体層は、（上述の工程（ｉ）と工程（ｉｉ）との間に）３番目のマスク工程を用いても、同様に形成させることが出来る。ディスプレイの周縁部にゲートラインへの接点を割り当てるために、ゲート絶縁体２３は、アレイの縁において、低精度のステージを用いてエッチングによって除去される。
この構造の場合、列ラインに使用される透明導電性酸化膜の抵抗が高いため、この構造を、大きな（ＴＶ−サイズの）ディスプレイに使用することは出来ない。
このため、さらに、ピクセル電極の透明性に影響を与えずに、層の列導体エリアを、導電率が増加するように処理しようとする提案がなされている。例えば、文献“Ｃｏｎｄｕｃｔｉｖｉｔｙ Ｅｎｈａｎｃｅｍｅｎｔ ｏｆ Ｔｒａｎｓｐａｒｅｎｔ Ｅｌｅｃｔｒｏｄｅ ｂｙ Ｓｉｄｅ−Ｗａｌｌ Ｃｏｐｐｅｒ Ｅｌｅｃｔｒｏｐｌａｔｉｎｇ”， Ｊ． Ｌｉｕ ｅｔ ａｌ， ＳＩＤ ９３ Ｄｉｇｅｓｔ， ｐａｇｅ ５５４には、金属酸化物の列ラインの側壁に銅バスを電気めっきすることによって導電率を上昇させる方法が開示されている。このプロセスには、銅成長の種として働く金属酸化物の残留物を残す不完全エッチングプロセスが含まれている。このプロセスは複雑であり、また、制御することが困難である。さらに、銅バスは、ソース電極およびドレイン電極を囲むことになり、バスを形成しているときの急速な横方向への銅の成長によってソースとドレインとの間に短絡が発生する危険性がある。ソース電極およびドレイン電極の周囲の銅バスは、また、ＴＦＴのチャネル長に影響を与え、したがって、ＴＦＴ特性を予測し難いものとする。
ＷＯ ９９／５９０２４号公報には、透明電極に隣接してパターン化された金属層を設けることによって透明電極の導電率を上昇させる方法が開示されている。
それでもなお、プロセスを大きく複雑化させることなく、ＩＴＯのような透明金属酸化物層の導電率を増加させる簡単なプロセスが必要とされている。そのようなプロセスは、例えば、アクティブマトリクスＬＣＤの製作に応用されるであろうだけではなく、透明導電層を、ある領域において導電性が高くなるようにしながら、他の領域において透明性を失うことのないようにできる場合でもマスク枚数の削減を達成したい他の技術に対しても有用であろう。これは、例えば、ポリマーＬＥＤディスプレイおよび大面積イメージセンサにとって有益であろう。
【課題を解決するための手段】
本発明の第１の観点によれば、同一の透明導電材料を用いてつくられているピクセル電極とそれに関係するアドレスラインとを有するアクティブプレートの製造方法であって、
基板上に透明導電材料層と金属層とを連続して設ける工程と、
前記ピクセル電極および前記アドレスラインに要求される前記透明導電層の所望のパターンに対応する形状に遮蔽層を堆積／パターニングする工程であって、前記ピクセル電極に対応する領域における前記遮蔽層のエッチング特性が、前記アドレスラインに対応する領域における前記遮蔽層のエッチング特性と異なるように、前記遮蔽層が形成される工程と、
前記特性の違いを利用して、前記アドレスラインに対応する領域に前記遮蔽層の一部を残しながら、前記ピクセル電極に対応する前記遮蔽層の領域を除去するように、前記遮蔽層にエッチングプロセスを施す工程と、
その後、前記ピクセル電極に対応する前記領域の金属層部分を除去する工程と、を有するアクティブプレートの製造方法、が提供される。遮蔽層の残った部分は、その後、除去される。
本方法により、ピクセル電極が、透明導電材料を有し、また、それに関係するアドレスラインが、ピクセル電極と同じ堆積層からなる透明導電材料と、その上の金属被覆層とを有しているアクティブプレートが製造される。したがって、アドレスラインは、透明導電材料とその上の金属との組み合わせを有して複合的な性質を持ち、その故に、アドレスラインの実効的な電気伝導率は、透明導電材料のみを有する公知の方法のそれと比較して、相当に改善される。同時に、Ｌｉｕ等によって提案されたアプローチに必要とされる種類のめっき法の複雑性が、回避される。
本発明は、ピクセル電極の高い透明性を保ちながら、低抵抗を持つアドレスラインをつくりだす簡単なプロセスを提供する。このプロセスは、ＡＭＬＣＤやその類似のもののアクティブプレートを作製するための全体として簡単で、低マスク枚数の製造方法に適合しており、大画面および／または高精細のデバイスを実現させるために必要とされるラインの導電性およびピクセルの透明性に関する特性を満足させる。本発明が、現存する製造装置に適合するという利点を持つということも重要なことである。
遮蔽層は、フォトレジストを有することが望ましい。
望ましい一実施例では、ピクセル電極と領域に対応するアドレスラインとで相異なり、かつエッチング特性に影響を与える遮蔽層の性質には、層厚が含まれる。この実施例の場合には、遮蔽層の厚さが、ピクセル電極に対応する領域におけるよりも、アドレスラインに対応する領域において厚くされている。
遮蔽層にフォトレジストを用いたとき、その層の、厚さの異なる複数の選択領域へのパターニングは、Ｃ．Ｗ． Ｈａｎ等によって、ＳＩＤ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １８ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｄｉｓｐｌａｙ Ｒｅｓｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ”， （Ａｓｉａ Ｄｉｓｐｌａｙ ’９８）の１１０９頁から１１１２頁に公表された”Ａ ＴＦＴ ｍａｎｕｆａｃｔｕｒｅｄ ｂｙ ４ ｍａｓｋｓ ｐｒｏｃｅｓｓ ｗｉｔｈ ｎｅｗ ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ”と題する論文に記載されている種類のフォトリソグラフィーによるパターニング技術を用いて、好適に行なうことができる。この技術には、遮光区画および透明区画の他に、グリッド即ちスリットパターンを有する領域を持つフォトマスクの使用を必要とする。それらの領域（スリットパターンを有する領域）は、回折効果によって、フォトレジストの露光の程度、したがって、最終のフォトレジストの厚さを制御し、それによって、その厚さが、マスクの遮光領域によって生じる厚さよりも薄くなる。
遮蔽層に厚さの異なる複数の選択領域をつくりだすために他の技術を用いてもよいこと、また、各エリアで異なり、他のエリアには遮蔽層材料を残しながら、あるエリアを選択的にエッチングすることによって除去することができるようなエッチング特性に影響を与える遮蔽層の性質が、厚さ以外のものであってもよいことは、容易に予測し得ることである。
本発明の第２の観点によれば、液晶ディスプレイのアクティブプレートの製造方法であって、
絶縁基板上にゲート導体層を堆積／パターニングする工程と、
前記パターン化されたゲート導体層上にゲート絶縁体層を堆積する工程と、
前記ゲート絶縁体層上にシリコン層を堆積する工程と、
基板上に透明導体層を堆積する工程と、
前記透明導体層上に金属層を堆積する工程と、
前記金属層の上にエッチング可能な遮蔽層を堆積／パターニングする工程であって、前記遮蔽層が、ソース導体エリアおよびドレイン導体エリア、ピクセル電極エリア、および、前記ソース導体または前記ドレイン導体に関係するライン導体のエリアを画定する形状を持ち、そして、前記ライン導体エリアを画定する前記遮蔽層の領域が、前記ピクセル電極エリアを画定する前記遮蔽層の領域よりも厚い厚さを持つ工程と、
前記遮蔽層を用いて前記透明導体層および前記金属層をパターニングする工程と、
前記遮蔽層を部分エッチングして、前記ピクセル電極領域において前記金属層を露出させるように前記薄い側の遮蔽層を除去する工程と、
前記ピクセル電極領域の前記金属層領域を除去する工程と、を有することを特徴とするアクティブプレートの製造方法、が提供される。
この方法は、シリコン層をゲート導体にセルフアラインに形成させる場合に、透明導体材料を有するアドレスラインの導電率が、金属層領域を被せることによって改善される、２枚マスクプロセスによりアクティブプレートを製造することを可能にする。
本発明は、アクティブマトリクス液晶ディスプレイのアクティブプレートの製作に使用するのに好適である。本発明は、また、このアクティブプレートと、パッシブプレートと、前記アクティブプレートと前記パッシブプレートとの間に挟持された液晶材料層と、を有するアクティブマトリクス液晶ディスプレイを提供する。
【発明の実施の形態】
本発明の実施例が、具体的な例として、以下に図面を参照して詳細に記載される。
図面はダイアグラムであり、正確な縮尺率で描かれているわけではないということに注意されたい。これらの図面の構成要素の相対的な寸法および面積は、図面を明瞭かつ便利に表現するために、誇張して、または、縮小して示されている。全図を通じて、同一の、領域に対応する、同様の部分を示すために、同一の参照番号が使用されている。
アクティブマトリクス液晶ディスプレイのアクティブプレートを製造するための低マスク枚数プロセスへの本発明の適用が、図５Ａ〜５Ｍを参照して、以下に記載される。そのプロセスの最初の工程は、公知の２−マスクプロセスと同様である。
図５Ａは、低マスク枚数プロセスの最初の過程の線図的なダイアグラムである。（図示されない行アドレス導体とともに）ゲート金属４５が、例えばガラスのような絶縁体基板４６上に堆積され、そして、画定され、さらに、標準的なバックチャネルエッチ型ＴＦＴスタックの堆積が行なわれる。これによって、基板表面から順に、シリコン窒化膜ゲート絶縁体層４７、アモルファスシリコン層４８、および、コンタクト面として働くドープされたアモルファスシリコン層４９が、設けられる。図５Ａの右側のエリアは、ピクセルに関係するスイッチングトランジスタ（図１の１２）を形成するために使われ、一方、図５Ａの左側は、駆動（ゲート）信号が行導体に印加される行リードインエリアを形成している。典型的には、ＳｉＮゲート絶縁体４７は４００ｎｍ厚であり、真性アモルファスシリコン４８は１６０ｎｍ厚であり、ドープされたアモルファスシリコンは４０ｎｍ厚であるが、これらに限定されるわけではなく、他の厚さの層も用いることが出来る。ドープされたシリコン層４９は、シリコンコントラクトに良質のＩＴＯが設けられるように、マイクロクリスタルシリコンとしても良い。
ＴＦＴスタックは、行リードインエリアからエッチングにより除去されなければならない。これは、粗いアライメントしか必要とせず、精細な形状のエッチングはなんら必要としない。このマスキング工程は、エッチングに先だってアレイエリア上にプラスチックシートを印刷・ラミネートするか、または、図５Ｂに示すように、粗くアラインされた印刷されたフォトレジスト５０を用いて、実行される。図５Ｃでは、ＴＦＴスタックが、行リードイン領域からエッチングによって除去され、そして、ポジ型フォトレジスト５１が、全面に塗布されている。
次に、図５Ｄに示すように、背面露光を用いて、ゲートライン４５と同じ形状を持つように、ポジ型フォトレジスト５１をパターン化する。残ったフォトレジスト層を用いて、２層のシリコン層４８， ４９をパターン化して、図５Ｅのトランジスタチャネルエリア５２を残す。その後、図５Ｆに示されるように、透明導電層５３（例えば、スパッタ法による金属酸化物層）が、全面に渡って連続層として設けられる。
図５Ａ〜５Ｆの工程は、以前に既に提案済みのものである。この以前の案の製造プロセスにおいては、基板４６上の構造全体に渡って完全にフォトレジスト層を塗布し、次いで、このフォトレジスト層をマスクを用いてパターン化し、そして、パターン化されたフォトレジストを用いてＴＦＴのソースエリアおよびドレインエリア、ＴＦＴのソースエリアに統合する（ｉｎｔｅｇｒａｌ）列ライン、および、ピクセル電極を画定して、図３の構造と同様の構造を提供するというように続いている。特定の領域における透明層５３（特に列ライン）の導電率を改善するために、透明導電層５３の堆積に続く製造プロセスは、本発明にしたがえば、以下に記載されるように変更される。
透明導電層５３の構成に続いて、図５Ｇに示すように、金属層５４が、層５３を覆うように、基板４６上の構造全てに渡って完全にスパッタ堆積される。
次いで、一層のフォトレジスト材料が、金属層５４上に塗布され、そして、第１および第２の選択されたエリアに、第１のエリアと第２のエリアとにおけるフォトレジストの厚さが異なるようにフォトレジストを残すという、公知ではあるが一般的ではない仕方でパターン化される。より明確に言えば、パターン化の後にピクセル電極が形成されるべき領域に対応するエリアに残されるフォトレジストの厚さが、列アドレスラインが形成されるべき領域に対応するエリアのフォトレジストの厚さよりも薄くされる。この異なる厚さは、以下に参照資料としてその内容を具体的に記載するＣ．Ｗ． Ｈａｎ等による上述の論文、および、Ｃ．Ｗ． Ｋｉｍ等によってＳＩＤ ００ Ｄｉｇｅｓｔの１００６頁から１００９頁に公表されている“Ａ Ｎｏｖｅｌ Ｆｏｕｒ Ｍａｓｋ − Ｃｏｕｎｔ Ｐｒｏｃｅｓｓ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ ＴＦＴ−ＬＣＤｓ”と題する論文に記載されている種類の類型のフォトリソグラフィー技術によるパターニングプロセスを用いて達成される。これらの論文に記載されているパターニング技術は、ＴＦＴチャネルの画定に特定されたものであるが、いわゆるスリットフォトリソグラフィ、すなわち、グレイトーン（中間調）フォトリソグラフィを用いている。これには、空隙のない（不透明）区画、透明区画、および、グリッド即ちスリットパターンを有する区画から成るフォトリソグラフィックマスクを通してフォトレジストを露光することが必要になる。空隙のない区画は、露光光を遮断し、したがって、完全な厚さで残そうとするフォトレジスト層領域を画定するために使用される。一方、透明区画は、フォトレジスト層が現像によって除去されるべき領域を画定するために使用される。スリットパターンを有する区画は、部分露光されて厚さの減少したフォトレジスト領域を画定するために用いられる。この目的に要求されるスリットパターンのパラメータが、上述の論文に記載されており、この点での更なる情報に関しては、それを参照されたい。この部分露光は、スリットから得られる回折効果に依拠しており、当該フォトレジスト領域が、フォトレジストの現像後に、マスクの空隙のない遮光区画で保護された領域に見られる（完全な）厚さと比較して減少した厚さでしか残らないという結果をもたらす。したがって、これらの論文で提案されているアプローチは、その本質として、レジストが完全に除去された領域を生じさせるのみならず、フォトレジスト層を、２つの相異なり、かつ、制御された厚さを持つ領域にパターン化させることを可能にする。
この効果は、透明導電層５３とその上の金属層５４との選択的なパターニングを可能にするために、本発明による方法に利用される。
次に、図５Ｈを参照すると、図５Ｇに示される構造は、点線で輪郭が示されている一層のフォトレジスト６０（この場合、ポジ型フォトレジスト）により覆われている。このフォトレジスト６０は、実線、十字記号、ダッシュ記号でそれぞれ示されている遮光部、透明部、スリットパターン部を有し、線図的に６５で表わされている上述の種類のマスクを用いてパターン化される。このマスクを用いてフォトレジスト層６０をパターニングすることによって、マスクの透明部を通して露光された層の領域は、完全に除去され、マスクの遮光区画によって露光光から遮蔽された層の領域は、実質的に完全な厚さで残り、スリットパターンを持つマスク区画を通して部分露光された層の領域は、相当程度減少した厚さでしか残らない。したがって、図５Ｈに示されるように、完全な厚さのフォトレジストの領域６７が、ＴＦＴソースコンタクトおよびそれに関係する列ラインが形成されるべき領域に対応するエリア上に画定され、厚さが減少されたフォトレジストの領域６８が、行リードインエリアにおいてゲート金属４５の上のエリアに画定され、同様に厚さが減少されたフォトレジストの領域６９が、ＴＦＴドレインコンタクトおよびピクセル電極が形成されるべき領域に対応するエリア上に画定される。
次に、金属層５４の露出されたエリアおよびその直下の透明導電層５３のエリアが、エッチングで除去される。その際、残っているフォトレジストの領域が、このプロセスを通じて、その下にある金属層および透明導電層の対応する領域を保護するように働き、図５Ｉに示される構造が残される。
次いで、フォトレジストへの制御された部分エッチングが行なわれ、エリア６８および６９の厚さに相当する所定の厚さのフォトレジスト層が除去される。これによって、これらのエリア（エリア６８および６９）が完全に除去され、一方、完全な厚さのエリア６７においては、結果として厚さが減少したフォトレジスト材料６７´が残る。このようなフォトレジスト層のエッチング結果が、図５Ｊに図示されている。エッチングは、プロセスガスとして主に酸素を用いたプラズマエッチング装置で行なわれるのが望ましい。
この後、図５Ｋに示されるように、制御されたプラズマエッチングが行われ、ＴＦＴの最終的にできるチャネル領域の上にあり、かつ、この層領域の、層５３， ５４， ６７´によって覆われている端部の間にある部分のドープされたシリコン層４９が完全に除去される。
次に、金属層５４の露出した領域が、選択的なエッチャントを用いたエッチングにより除去され（図５Ｌ）、最後に、フォトレジストの残っていた部分６７が除去されて、図５Ｍに示される構造となる。この構造の場合、フォトレジストの残っていた部分を除去するということは必要不可欠のことではなく、それらは、簡単化のために必要に応じて残してもよい。したがって、図に明らかに示されているように、完成された構造は、ＴＦＴデバイスおよびそれに関係するピクセル電極３８を有しており、ピクセル電極は、パターン化された透明導電材料を有して、ＴＦＴドレインコンタクト３０を形成する統合延長部を持っている。パターン化された透明導電材料は、また、列ライン３２と統合して形成されているＴＦＴソースコンタクト２８を備えている。これらの部分は、複合的な構造を持ち、さらに言えば、特別に列ラインの導電性を改善するために、透明導電材料に対応した形状をしてそれを直接的に被覆している金属層を含んでいる。透明導電材料の一部７１が、また、行リードイン領域において金属層４５の上まで延びるように設けられている。これは、ＴＡＢボンデングの目的のために好適である。
図６は、上述のＴＦＴの行アレイおよび列アレイ、および、ピクセル電極を有し、かつ上述のように形成されたアクティブプレートの一部（アレイの１つのすみの周辺部分）を平面図として線図的に示している。ここで、アレイの行（ゲート）導体へのコンタクトパッドを形成している透明導電材料領域７１が見え、また、同様に形成された、列ライン３２の透明導電材料のコンタクトパッド７２も見えている。
上述の実施例においては、ＴＦＴドレインコンタクトの形成には透明導電材料しか残らないように金属層５４がパターン化されているが、フォトレジスト露光用マスクの適正な遮光区画を用いて金属層被覆エリアを画定することによって、ソースコンタクト領域に金属を設けるために使用された方法と同様に、金属層被覆部を、ドレインコンタクト領域に設けてもよい。こうした目的のための金属の存在が、図６に７３で示されている。ソースコンタクトとドレインコンタクトとの両方に金属を配置することは、ソースコンタクトとドレインコンタクトに、より明確なエッジを得るために好適である。
従来のＡＭＬＣＤにおいては、ＩＴＯ（インジウム錫酸化物）が、通常、透明導電層の材料として使用される。しかしながら、このような材料が、アルミニウムのような電気陰性度が高い金属と接触したとき、電気化学による望ましくないエッチングが、起こり得る。この理由から、ＩＺＯ（インジウム亜鉛酸化物）が、現在、使用され始めている。このような材料は、透明導電層５３に好適である。層５４として用いられる導電金属は、Ａｌ， Ｍｏ， Ａｇ， Ｃｕまたはこれらの金属の１つ以上を含む合金とすることが出来る。これを、例えば、ＣｒまたはＷを有するコンタクト層を、上にリストアップさせた主金属導体の下に配置させた多層構造としてもよい。
上述の実施例のプロセス連続の順は、同じ総体的な結果が生み出されるのであれば、変更しても良いことは容易に理解されるであろう。例えば、ＴＦＴシリコン層を画定するためにゲート電極をマスクとして用いる背面露光は不可欠なことではなく、当然ながら使用されるマスク工程の総数は２回から３回に増加することになるが、アモルファスシリコンの島を画定するために、通常のフォトリソグラフィーによるパターンニング操作を、これに代えて、用いることも出来る。
ＴＦＴのためのアモルファスシリコンの島の画定に、行（ゲートライン）金属をマスクとして使用する背面露光を採用した、前述の方法では、隣接し合う列ライン間のこの行導体に沿って発生する寄生ＴＦＴによる問題が起こり得る。これは、ＴＶ応用のＡＭＬＣＤに用いられるような大対角のアクティブプレートや高精細ディスプレイのためのアクティブプレートにおいて、とりわけ問題になると考えられる。この問題は、透明導電層５３を、基板全体に渡って完全に連続な層として設けるのではなく、少なくともピクセルアレイエリアにおいて、連続して形成されている隣接し合う列ライン間にある行ラインの一領域上において不連続となるように設けることによって回避させることができる。
このような観点での１つの可能な例が、図７に線図的に図示されている。図７は、図５Ｅの過程に大略相当する過程におけるアクティブプレートの一部を平面図で示している。図において参照符号９０が付されているゲート（行）ラインは、その上のシリコン層４８， ４９とともに基板上に存在している。図７は、また、点線の外形線で、この後の過程において形成される２本の隣接し合う列ライン３２の位置も示している。この場合に、ハッチングで表された透明導電層５３は、ほとんど連続層であるが、２本の隣接し合う列ライン３２の間であって、ＴＦＴが形成されている領域から離れたエリアにおいて、ゲートライン９０の上に、９２と参照番号を付された１個のホールまたは開口を有して基板上に堆積されている。この際、このホールを通して露出されているアモルファスシリコン層４８， ４９の領域は、このホールの位置においてゲートラインの上方からエッチングによって除去させることができ、これによって、この領域における寄生ＴＦＴの形成が防止される。このようなホールを持つ層５３を設けるためには、層５３をスパッタ堆積するよりも、印刷法が好適に使用される。層の印刷は、ゲートラインの上方におおまかなエリアが空いた状態を容易に実現させることが出来る。
上述したように、堆積した透明導電層５３および金属層５４の選択パターニングを可能にするために、厚さの異なる領域を有してパターン化されたフォトレジスト層を用いることは、特に適切なことである。使用されている技術は、現行の薄膜プロセスならびにアクティブプレートの製造に使われている製作装置に適合する。
しかしながら、透明導電層とその上の金属層とに必要な選択パターニングは、同様の結果が得られるように異なる厚さを生じさせることとは別のなんらかの方法により、（特に、エッチング速度に関する）その性質を、局所的に変更させることが出来る適切な遮蔽層（例えば、ここでも、レジスト材料）を用いて行うことが出来ることは容易に理解される。再び図５Ｈを参照して、例えば、堆積されたフォトレジスト層６０が、これに代えて、最終的に生じるピクセル電極およびＴＦＴドレインコンタクトの上にある領域が、最終的に生じる列ラインおよびＴＦＴソースコンタクトの上にある領域よりもエッチングに対する抵抗が弱くなるように処理することが出来る材料であるならば、連続的なエッチングプロセスに曝されたとき、後者の領域に遮蔽層を残して前者の領域を除去することが可能となる。この結果、大略において図５Ｊのような構造が得られる。また、フォトレジスト以外で、同様に厚さの異なる複数の領域にパターン化可能で、また、エッチング可能な適切な材料の遮蔽層を、層５０に代えて、用いることも可能であることも容易に理解される。
図４は、一般的に参照符号８２が付されているアクティブプレートを備えた、完成された液晶ディスプレイの構造を示している。液晶材料層８０が、上述の構造を有するアクティブプレート８２の上に配置されている。もう１つの基板８３が、液晶材料層の上にある。このもう１つの基板８３には、その１つの面にカラーフィルタ８４および（図１に示される）コモン電極１８を画定する層を配置させてもよい。偏光膜８６も、基板８２， ８３の反対側に配置されている。
本発明は、特にアクティブプレートに関するものであるので、トランジスタ、基板、および、液晶ディスプレイの動作および構造は、当業者にとって明白であるから、これ以上詳しく記載されない。
上述の層に加えて別の層を配置させてもよいし、また、当業者にとって明白である種々の代替物が存在する。本発明は、それぞれは公知のプロセス工程および材料に依拠しているので、特定のプロセスパラメータや材料は、本出願において詳細には記載されていない。可能な代替の工程および範囲は、当業者にとって明白である。
上述の具体例は、ＬＣＤのアクティブプレートにアモルファスシリコンＴＦＴを用いているが、多結晶またはマイクロクリスタルのような他の半導体を配置することも可能である。
上述の具体例では、ボトムゲート型トランジスタが用いられているが、トップゲート型トランジスタを用いることも出来る。
本発明は、アクティブマトリクスＬＣＤに適用した場合について具体的に記載されている。本発明は、アクティブマトリクスＬＥＤディスプレイおよびイメージセンサにも適用可能である。本発明は、透明なピクセル電極を要するピクセル化デバイスであればどのようなものにも適用可能である。この場合、デバイスの行ラインまたは列ラインと同じ層を用いてピクセル電極が画定されることに利点がある。本発明は、透過型アクティブマトリクスＬＣＤディスプレイにも反射型アクティブマトリクスＬＣＤディスプレイにも適用可能である。反射型ディスプレイの場合にも、ＩＴＯがソースコンタクトおよびドレインコンタクトを形成するのに有益であるということが周知であるので、透明層を用いることが望ましい。
上述の例では、ピクセル電極が、透明であり、したがって、めっき操作からは遮蔽される透過型ディスプレイが示されいる。反射型ディスプレイでは、ソースエリアおよびドレインエリアのみが防護されれば、ピクセル電極は、列導体とともにめっきで形成させてもよい。
本開示を読めば、当業者にとって、他の変形例は明白である。そのような変形例は、ＡＭＬＣＤの分野において既知である特徴やその類似のものであって、本明細書において記載済みの特徴に代って、または、加えて用い得る特徴を含むものである。
【図面の簡単な説明】
【図１】アクティブプレートのピクセル構成要素を示す。
【図２】従来のアクティブプレートの主要部分の断面図を示す。
【図３】本発明提案のアクティブプレートの主要部分の断面図を示す。
【図４】完成した液晶ディスプレイの構造を線図的に示す。
【図５ＡＢＣ】本発明のアクティブプレート製造方法の製造工程を示す。
【図５ＤＥＦ】本発明のアクティブプレート製造方法の製造工程を示す。
【図５ＧＨＩＪ】本発明のアクティブプレート製造方法の製造工程を示す。
【図５ＫＬＭ】本発明のアクティブプレート製造方法の製造工程を示す。
【図６】図５の方法で製造したアクティブプレートの主要部分の平面図を示す。
【図７】本発明による製造方法の１工程における変形例を示す。
【符号の説明】
１０ 行導体
１２ ＴＦＴ
１４ 列導体
２０ 蓄積キャパシタ
２８ ソースコンタクト
３０ ドレインコンタクト
３２ 列ライン
３８ ピクセル電極
４５ ゲート金属
４６ 基板
４７ シリコン窒化膜
４８ アモルファスシリコン層
４９ ドープされたアモルファスシリコン層
５３ 透明導電層
５４ 金属層
６０， ６７， ６７´， ６８， ６９ フォトレジスト層
８０ 液晶材料
８２ アクティブプレート
Claims (11)
- 透明導電材料から形成されているピクセル電極とそれに関係するアドレスラインとを有するアクティブプレートの製造方法であって、
基板上に透明導電材料層と金属層とを連続して設ける工程と、
前記ピクセル電極および前記アドレスラインに要求される前記透明導電層の所望のパターンに対応する形状に遮蔽層を堆積／パターニングする工程であって、前記ピクセル電極に対応する領域における前記遮蔽層のエッチング特性が、前記アドレスラインに対応する領域における前記遮蔽層のエッチング特性と異なるように、前記遮蔽層を形成する工程と、
前記特性の違いを利用して、前記アドレスラインに対応する領域に前記遮蔽層の一部を残して、前記ピクセル電極に対応する前記遮蔽層の領域が除去されるように、前記遮蔽層にエッチングプロセスを施す工程と、
その後、前記ピクセル電極に対応する前記領域の金属層部分を除去する工程と、を有するアクティブプレートの製造方法。 - 前記２つの領域で異なる前記遮蔽層の前記特性に層厚が含まれ、前記ピクセル電極に対応する前記遮蔽層の領域が、薄い方の領域を有し、前記遮蔽層をエッチングする工程が、前記薄い方の遮蔽層領域を除去する部分エッチングを有することを特徴とする請求項１に記載のアクティブプレートの製造方法。
- 前記遮蔽層が、フォトレジストを有することを特徴とする請求項２に記載のアクティブプレートの製造方法。
- 前記遮蔽層が、それらの領域において厚さの減少したエリアを生ずるために、前記ピクセル電極に対応する領域において前記フォトレジスト材料に部分露光をもたらす区画を有するフォトマスクを用いてパターン化されることを特徴とする請求項３に記載のアクティブプレートの製造方法。
- 前記透明導電層が、透明な金属酸化物を有することを特徴とする請求項１〜４のいずれかに記載のアクティブプレートの製造方法。
- 前記ピクセル電極および前記アドレスラインと関係させて前記基板上にＴＦＴを形成させ、そして、前記透明導電層の複数の部分域を、前記ＴＦＴへのソースコンタクトおよびドレインコンタクトを設けるために使用するアクティブプレートの製造方法であって、前記透明導電層の複数の部分域を、前記パターン化された遮蔽層の複数の領域によって画定させることを特徴とする請求項１〜５のいずれかに記載のアクティブプレートの製造方法。
- アクティブマトリクス液晶ディスプレイデバイスのアクティブプレートを形成するための請求項１〜６のいずれかに記載のアクティブプレートの製造方法。
- 液晶ディスプレイのアクティブプレートの製造方法であって、
絶縁基板上にゲート導体層を堆積／パターニングする工程と、
前記パターン化されたゲート導体層上にゲート絶縁体層を堆積する工程と、
前記ゲート絶縁体層上にシリコン層を堆積する工程と、
基板上に透明導体層を堆積する工程と、
前記透明導体層上に金属層を堆積する工程と、
前記金属層の上にエッチング可能な遮蔽層を堆積／パターニングする工程であって、前記遮蔽層が、ソース導体エリアおよびドレイン導体エリア、ピクセル電極エリア、および、前記ソース導体または前記ドレイン導体に関係するライン導体のエリアを画定する形状を持ち、そして、前記ライン導体エリアを画定する前記遮蔽層の領域が、前記ピクセル電極エリアを画定する前記遮蔽層の領域よりも厚い厚さを持つ工程と、
前記遮蔽層を用いて前記透明導体層および前記金属層をパターニングする工程と、
前記遮蔽層を部分エッチングして、前記ピクセル電極領域において前記金属層を露出させるように前記薄い側の遮蔽層を除去する工程と、
前記ピクセル電極領域の前記金属層領域を除去する工程と、を有することを特徴とするアクティブプレートの製造方法。 - 前記シリコン層が、前記ゲート導体層を用いたセルフアラインプロセスによって、前記透明導体層の堆積に先立ってパターン化されることを特徴とする請求項８に記載のアクティブプレートの製造方法。
- 前記遮蔽層が、フォトレジストを有することを特徴とする請求項８または９に記載のアクティブプレートの製造方法。
- 請求項８〜１０のいずれかに記載のアクティブプレートと、パッシブプレートと、前記アクティブプレートと前記パッシブプレートとの間に挟持された液晶材料層と、を有するアクティブマトリクス液晶ディスプレイデバイス。
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