KR101032603B1 - 액정표시장치용 어레이기판 제조방법 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 81
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 134
- 238000003860 storage Methods 0.000 claims abstract description 65
- 239000003990 capacitor Substances 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims description 72
- 239000011229 interlayer Substances 0.000 claims description 24
- 150000002500 ions Chemical class 0.000 claims description 21
- 229910052751 metal Inorganic materials 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 19
- 229920002120 photoresistant polymer Polymers 0.000 claims description 17
- 238000002161 passivation Methods 0.000 claims description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 9
- 238000001312 dry etching Methods 0.000 claims description 9
- 239000011810 insulating material Substances 0.000 claims description 7
- 230000001681 protective effect Effects 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 6
- 238000004380 ashing Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 claims description 4
- 230000000903 blocking effect Effects 0.000 claims description 4
- 238000005984 hydrogenation reaction Methods 0.000 claims description 3
- 239000004925 Acrylic resin Substances 0.000 claims description 2
- 229920000178 Acrylic resin Polymers 0.000 claims description 2
- 239000011347 resin Substances 0.000 claims 1
- 229920005989 resin Polymers 0.000 claims 1
- 239000012535 impurity Substances 0.000 abstract description 20
- 239000010409 thin film Substances 0.000 abstract description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 15
- 239000010408 film Substances 0.000 description 34
- 229920005591 polysilicon Polymers 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910008045 Si-Si Inorganic materials 0.000 description 1
- 229910006411 Si—Si Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/13625—Patterning using multi-mask exposure
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- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
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- G02F2203/00—Function characteristic
- G02F2203/09—Function characteristic transflective
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- General Physics & Mathematics (AREA)
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Abstract
본 발명은 구동 소자 및 스위칭 소자로 다결정 실리콘 박막트랜지스터를 사용한 구동회로 일체형 액정표시장치용 어레이기판과 그 제조방법에 관한 것이다.
본 발명은 구동회로 일체형 액정표시장치용 어레이기판을 제작함에 있어, 9마스크 공정으로 제작하였던 것을 6 마스크 공정으로 제작하는 것이 가능하도록 한 것을 특징으로 한다.
이때, n-불순물 도핑시 마스크 저감 및, 스토리지 캐패시터를 형성함에 있어서, 스토리지 배선은 게이트 전극을 형성하는 공정에서 형성하고, 스토리지 전극은 소스 및 드레인 전극을 형성하는 공정에서 형성하여 마스크를 줄일 수 있다.
또한, 화소전극 형성시 리프트 오프(lift off)방식을 이용하여 마스크를 줄일 수 있다.
따라서, 공정 단순화를 통해 공정시간을 단축하는 동시에 공정비용을 낮출 수 있는 장점이 있다.
또한, 공정을 간략화 함으로써, 공정 중 불량 발생확률을 줄일 수 있는 장점이 있다.
Description
도 1은 일반적인 구동회로부 일체형 액정패널을 개략적으로 도시한 평면도이고,
도 2는 어레이 기판의 한 단일 화소 영역을 도시한 확대 평면도이고,
도 3a와 3b는 종래에 따른 액정표시장치용 어레이 기판의 화소 영역에 구성된 스위칭 소자와, 구동 회로영역에 구성된 CMOS 소자의 단면도이고,
도 4a와 도 4b는 종래에 따른 액정표시장치용 어레이 기판의 제조 공정 중 제 1 마스크 공정 단계를 나타낸 단면도이고,
도 5a와 도 5b는 종래에 따른 액정표시장치용 어레이 기판의 제조공정 중 제 2 마스크 공정 단계를 나타낸 단면도이고,
도 6a와 도 6b는 종래에 따른 액정표시장치용 어레이 기판의 제조공정 중 제 3 마스크 공정 단계를 나타낸 단면도이고,
도 7a와 도 7b는 종래에 따른 액정표시장치용 어레이 기판의 제조공정 중 제 4 마스크 공정 단계를 나타낸 단면도이고,
도 8a와 도 8b는 종래에 따른 액정표시장치용 어레이 기판의 제조공정 중 제 5 마스크 공정 단계를 나타낸 단면도이고,
도 9a와 도 9b는 종래에 따른 액정표시장치용 어레이 기판의 제조공정 중 제 6 마스크 공정 단계를 나타낸 단면도이고,
도 10a와 도 10b는 종래에 따른 액정표시장치용 어레이 기판의 제조공정 중 제 7 마스크 공정 단계를 나타낸 단면도이고,
도 11a와 도 11b는 종래에 따른 액정표시장치용 어레이기판의 제조공정 중 제 8 마스크 공정 단계를 나타낸 단면도이고,
도 12a와 도 12b는 종래에 따른 액정표시장치용 어레이기판의 제조공정 중 제 9 마스크 공정 단계를 나타낸 단면도이고,
도 13은 본 발명에 따른 액정표시장치용 어레이기판의 단일 화소를 도시한 확대 평면도이고,
도 14a와 도 14b는 본 발명의 제 1 마스크 공정을 나타낸 공정 단면도이고,
도 15(a,b) 내지 도 17(a,b)는 제 2 마스크 공정을 나타낸 공정 단면도이고,
도 18a와 도 18b는 제 3 마스크 공정을 나타낸 공정 단면도이고,
도 19a와 19b는 제 4 마스크 공정을 나타낸 공정 단면도이고,
도 20a와 도 20b는 제 5 마스크 공정을 나타낸 공정 단면도이고,
도 21(a,b)내지 도 28(a,b)는 제 6 마스크 공정을 나타낸 공정
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 기판 102 : 버퍼층
108 : 제 3 액티브 패턴 110 : 게이트 절연막
116 : 제 3 게이트 전극 118 : 스토리지 배선
124 : 제 1 층간 절연막 132a,132b : 소스 전극 및 드레인 전극
134 : 금속 패턴 136 : 제 2 층간 절연막
137 : 보호막 138 : 감광층
M : 마스크
본 발명은 액정표시장치에 관한 것으로, 특히 다결정 실리콘 박막트랜지스터를 포함하는 구동회로 일체형 액정표시장치용 어레이 기판 제조방법에 관한 것이다.
일반적으로, 액정표시장치는 박막 트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이 기판과 컬러 필터(color filter)기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 이미지를 얻는 표시장치이다.
현재에는 상기 박막 트랜지스터와 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD ; Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있으며, 상기 박막 트랜지스터 소자로는 수소화된 비정질 실리콘(a-Si:H)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가 시 준 안정상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있으며, 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)이 좋지 않아 구동회로로는 쓰기 어렵다.
반면, 폴리 실리콘은 비정질 실리콘에 비하여 전계효과 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있으며, 폴리 실리콘을 이용하여 기판에 직접 구동회로를 만들면 실장이 매우 간단해 지고 액정패널을 더욱 컴팩트(compact)하게 제작할 수 있는 장점이 있다.
도 1은 일반적인 구동회로부 일체형 액정표시장치용 어레이 기판의 개략도이다.
도시한 바와 같이, 절연 기판(10)은 크게 표시부(D1)와 비표시부(D2)로 정의될 수 있으며, 상기 표시부(D1)에는 다수의 화소(P)가 매트릭스 형태로 위치하고 각 화소마다 스위칭 소자(T) 및 이와 연결된 화소 전극(78)이 구성된다.
또한, 상기 화소(P)의 일 측을 따라 연장된 게이트 배선(GL)과 이와는 수직하게 교차하는 데이터 배선(DL)이 구성된다.
상기 비표시부(D2)에는 구동회로부(DP,GP)가 구성되는데, 구동회로부(DP,GP)는 기판(10)의 일측에 위치하여 상기 게이트 배선(GL)에 신호를 인가하는 게이트 구동회로부(GP)와, 이와는 평행하지 않은 기판(10)의 타측에 위치하여 상기 데이터 배선(DL)에 신호를 인가하는 데이터 구동회로부(DP)가 구성된다.
또한, 상기 게이트 및 데이터 구동회로부(GP,DP)는 외부신호 입력단(OL)과 연결되어 있다.
상기 게이트 및 데이터 구동회로부(GP,DP)는 상기 외부신호 입력단(OL)을 통하여 입력된 외부신호를 내부에서 조절하여 각각 게이트 및 데이터 배선(GL,DL)을 통해 화소부(P)로 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 장치이다.
따라서, 상기 게이트 및 데이터 구동회로부(GP,DP)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조의 박막트랜지스터로 구성된다.
상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막 트랜지스터에 사용되는 반도체 기술의 일종으로서, 음전기로 충전된 여분의 전자들(n형 반도체)과 양전기로 충전된 정공들(p형 반도체)을 이용하여 하나의 전도체를 형성하고, 상기 두 종류의 반도체들의 효과적인 전기제어에 의해 전류 게이트를 이루기 위한 상호 보완적인 방법으로 사용된다.
종래에서는, 상기 CMOS 소자와 스위칭 소자로 다결정 박막트랜지스터를 사용하였다.
도 2는 다결정 박막트랜지스터를 포함하는 종래에 따른 어레이 기판의 단일화소의 구성을 도시한 확대 평면도이다.
도시한 바와 같이, 기판(10)상에 일 방향으로 연장된 게이트 배선(GL)과, 이 와 수직하게 교차하여 화소 영역(P)을 정의하는 데이터 배선(DL)이 구성된다.
상기 게이트 배선(GL)과 데이터 배선(DL)의 교차지점에는 폴리실리콘으로 형성된 액티브층(18)과, 액티브층(18)의 상부에 구성된 게이트 전극(34)과, 상기 액티브층(18)과 접촉하는 소스 전극(70)과 드레인 전극(72)을 포함하는 박막트랜지스터(T)가 구성된다.
상기 화소 영역(P)에는 상기 드레인 전극(72)과 접촉하는 화소 전극(78)이 구성된다.
또한, 상기 화소 영역(P)에는 스토리지 캐패시터(CST)가 구성되는데 이는 화소 영역(P)을 가로지르는 스토리지 배선(36)을 제 2 전극으로 하고, 상기 제 2 전극의 하부에 위치하고 불순물이 도핑된 다결정 패턴(20)을 제 1 전극으로 한다.
이하, 도 3a와 도 3b를 참조하여, 앞서 언급한 구동회로부의 CMOS 소자의 단면구성과, 상기 스위칭 소자를 포함하는 화소 영역의 단면구성을 설명한다.
도 3a는 CMOS구조 박막 트랜지스터를 도시한 단면도이고, 3b는 스위칭 소자를 포함하는 화소 영역의 단면을 나타낸 도면으로, 도 2의 Ⅱ-Ⅱ를 따라 절단한 단면도이다.
도 3a와 도 3b에 도시한 바와 같이, 절연 기판(10)상에 버퍼층(buffer layer)(12)이 구성되고, 기판(10)의 구동 회로영역(A,B)과 스위칭 영역(C)에는 CMOS 소자(n형 박막트랜지스터와 p형 박막트랜지스터의 조합)와 n형 박막트랜지스터가 위치하고, 화소 영역(P)에는 상기 n형 박막트랜지스터와 접촉하는 화소 전극(78) 및 스토리지 캐패시터(CST)가 구성된다.
전술한 각 영역의 단면적인 구성을 이하 설명한다.
도시한 바와 같이, 상기 버퍼층(12) 상부의 각 영역(A,B,C)에 제 1 액티브 패턴(14)과 제 2 액티브 패턴(16)과 제 3 액티브 패턴(18)이 구성된다.
상기 제 1 및 내지 제 3 액티브 패턴(14,16,18)은 다결정 실리콘층을 패턴한 것이며, 각각은 제 1 액티브 영역(V1)과 제 2 액티브 영역(V2)으로 정의될 수 있다.
이때, 상기 제 3 액티브 패턴(18)은 상기 화소 영역(P)으로 연장한 연장부(20)를 포함한다.
상기 제 1 내지 제 3 액티브 패턴(14,16,18)이 구성된 기판(10)의 전면에는 게이트 절연막(22)이 위치하고, 게이트 절연막(28)의 상부에는 상기 각 액티브 패턴(14,16,18)의 제 1 액티브 영역(V1)에 대응하여 각각 제 1 , 제 2, 제 3 게이트 전극(30,32,34)이 구성된다.
동시에, 상기 화소 영역(P)을 가로지르는 스토리지 배선(36)을 형성한다.
상기 스토리지 배선(36)은 상기 제 3 액티브 패턴(18)의 연장부(20)의 상부에 위치하게 되며 이때, 상기 연장부(20)를 제 1 전극으로 하고, 상기 스토리지 배선(36)을 제 2 전극으로 하는 스토리지 캐패시터(CST)가 구성된다.
상기 제 1 내지 제 3 게이트 전극(30,32,34)과 스토리지 배선(36)이 구성된 기판(10)의 전면에 층간 절연막(48)이 구성되고, 상기 층간 절연막(48)과 그 하부 의 게이트 절연막(28)이 식각되어 노출된 상기 각 액티브 패턴(14,16,18)의 각 제 2 액티브 영역(V2)과 접촉하는 제 1 소스 및 드레인 전극(62,64)과, 제 2 소스 및 드레인 전극(66,68)과 제 3 소스 및 드레인 전극(70,72)이 구성된다.
전술한 구성에서, 구동회로 영역(A,B)과 스위칭 영역(C)의 제 1 액티브 패턴과 제 3 액티브 패턴(14,18)의 제 2 액티브 영역(V2)은 게이트 전극(30,34)과 근접한 양측에 n-이온이 도핑된 LDD(Lightly Doped Drain)영역(F)과, LDD영역을 제외한 영역에는 n+이온이 도핑된 오믹 콘택영역으로 구성된다.
상기 LDD영역(F)은 핫캐리어(hot carrier)들을 분산시키기 위한 목적으로 구성되는 것이며, 이 영역은 도핑농도가 낮기 때문에 누설전류(Ioff)의 증가를 방지하여 온(on)상태의 전류의 손실을 막는 역할을 한다.
상기 화소 영역(P)에는 상기 스위칭 영역(C)의 드레인 전극(72)과 연결된 화소 전극(78)이 구성된다.
전술한 바와 같이 구성된, 스위칭 영역(C)의 n형 박막트랜지스터와, 구동회로 영역(A,B)에서 CMOS소자를 구성하는 n형 및 p형 박막트랜지스터는 단일 기판 상에 동일한 공정으로 제작된다.
이하, 전술한 다결정 실리콘 박막트랜지스터를 포함한 종래에 따른 구동회로 일체형 액정표시장치용 어레이기판의 제조방법을 설명한다.
도 4a와 도 4b는 제 1 마스크 공정을 나타낸 단면도이고, 도 5a와 도 5b는 제 2 마스크 공정을 나타낸 단면도이고, 도 6a와 도 6b는 제 3 마스크 공정을 나타 낸 도면이고, 도 7a와 도 7b는 제 4 마스크 공정을 나타낸 단면도이고, 도 8a와 도 8b는 제 5 마스크 공정을 나타낸 단면도이고, 도 9a와 도 9b는 제 6 마스크 공정을 나타낸 도면이고, 도 10a와 도 10b는 제 7 마스크 공정을 나타낸 도면이고, 도 11a와 도 11b는 제 8 마스크 공정을 나타낸 도면이고, 도 12a와 도 12b는 제 9 마스크 공정을 나타낸 단면도이다.
(이때, 상기 4b,5b,6b,7b,8b,9b,10b,11b,12b는 도 2의 Ⅱ-Ⅱ를 절단한 단면도이다.)
도시한 바와 같이, 기판(10)상에 N영역(A)과 P영역(B)으로 구성된 구동회로 영역(A,B)과 스위칭 영역(C) 및 스토리지 영역(ST)을 포함하는 화소 영역(P)을 정의하고, 산화 실리콘(SiO2)을 증착하여 버퍼층(12)을 형성한다.
상기 버퍼층(12) 상부의 구동 회로 영역(N영역(A),P영역(B))과 스위칭 영역(C)의 상부에 제 1 마스크공정으로 패턴한 제 1 액티브 패턴(14)과 제 2 액티브 패턴(16)과 제 3 액티브 패턴(18)을 형성한다.
상기 제 1 내지 제 3 액티브 패턴(14,16,18)은 다결정 실리콘층으로 형성된 것이며, 편의상 각 패턴을 제 1 액티브 영역(V1)과 제 1 액티브 영역(V1) 양측에 위치하는 제 2 액티브 영역(V2)으로 정의한다.
또한, 상기 N영역 및 스위칭 영역(A,C)의 제 1 액티브 영역(V1) 양측으로 LDD 영역(F)을 정의한다.
이때, 상기 제 3 액티브 패턴(18)은 상기 스토리지 영역(ST)으로 연장된 연 장부(20)를 포함한다.
도 5a와 도 5b는 제 2 마스크 공정 단계를 도시한 도면으로, 상기 액티브 패턴(14,16,18)이 형성된 기판(10)의 전면에 포토레지스트(photoresist)를 도포한 후 제 2 마스크 공정으로 패턴하여, 상기 구동 영역(A,B)과 스위칭 영역(C)의 제 1 내지 제 3 액티브 패턴(14,16,18)을 덮는 제 1 , 제 2, 제 3 감광성 패턴(22,24,26)을 형성한다. 이때, 상기 제 3 액티브 패턴(18)의 연장부 즉, 다결정 실리콘패턴(20)은 노출된 상태이다.
다음으로, 상기 노출된 다결정 실리콘 패턴(20)의 표면에 n+ 또는 p+ 불순물 이온을 도핑하는 공정을 진행한다.
상기 불순물이 도핑된 다결정 실리콘 패턴(20)은 스토리지 캐패시터의 제 1 전극의 역할을 하게 된다.
도 6a 와 도 6b는 제 3 마스크 공정을 나타낸 단면도로서, 도시한 바와 같이, 상기 제 1 내지 제 3 액티브 패턴(14,16,18)이 형성된 기판(10)의 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하여 게이트 절연막(28)을 형성한다.
상기 게이트 절연막(28)이 형성된 기판(10)의 전면에 알루미늄(Al), 알루미늄합금(AlNd)을 증착하고 제 3 마스크 공정으로 패턴하여, 상기 제 1 내지 제 3 액티브 패턴(14,16,18)의 각 제 1 액티브 영역(V1)에 대응하여, 각각 게이트 전극(30,32,34)을 형성한다.
동시에, 상기 화소 영역(P)내의 스토리지 영역(ST)상부 즉, 상기 불순물 이온이 도핑된 다결정 실리콘 패턴(20)의 상부에 스토리지 배선(36)을 형성한다.
이때, 상기 다결정 실리콘 패턴(20)을 제 1 전극으로 하고, 상부의 스토리지 배선(36)을 제 2 전극으로 하는 스토리지 캐패시터(CST)가 구성된다.
다음으로, 상기 게이트 전극(30,32,34)이 형성된 기판(10)의 전면에 n-이온(저농도의 n형 불순물 이온 도핑)을 도핑하는 공정을 진행한다.
전술한 도핑공정으로, 상기 게이트 전극(30,32,34)의 주변으로 노출된 제 1 내지 제 3 액티브 패턴(14,16,18)의 표면은 n-이온이 도핑된 상태가 된다.
도 7a와 도 7b는 제 4 마스크 공정을 나타낸 도면으로, 상기 노출된 제 1 내지 제 3 액티브 패턴(14,16,18)의 표면에 n-이온 도핑이 진행된 기판(10)의 전면에 포토레지스트(photoresist)를 도포한 후 제 4 마스크 공정으로 패턴하여, 상기 구동 영역(A,B)의 N영역(A)에 정의된 LDD 영역(F)을 덮는 제 1 포토레지스트 패턴(38)과, P영역(B)을 덮는 제 2 포토레지스트 패턴(40)과, 스위칭 영역(C)의 LDD영역(F)을 덮는 제 3 포토레지스트 패턴(42)을 형성한다.
이때, N영역(A)과 스위칭 영역(C)의 제 1 및 제 3 액티브 패턴(14,18)의 제 2 액티브 영역(V2)이 노출된 상태가 된다.
다음으로, 상기 감광성 패턴(38,40,42)이 형성된 기판(10)의 전면에 n+이온(고농도의 n형 이온)을 도핑하는 공정을 진행한다.
이와 같이 하면, 상기 N영역(A)의 노출된 액티브 패턴(14)과, 상기 스위칭 영역(C)의 노출된 액티브 패턴(18)의 표면에 n+이온이 도핑되어 이 부분은 오믹 콘택층(ohmic contact layer)으로서 기능을 하게 된다.
다음으로, 상기 제 1 내지 제 3 포토레지스트 패턴(38,40,42)을 제거하는 공정을 진행한다.
도 8a와 도 8b는 제 5 마스크 공정을 나타낸 도면으로, 도시한 바와 같이 상기 n+불순물 이온을 도핑하는 공정을 진행한 기판(10)의 전면에 포토레지스트를 도포한 후 제 5 마스크 공정으로 패턴하여, 상기 N영역(A)과 스위칭 영역(C)을 각각 덮는 제 1 포토레지스트 패턴(44)과 제 2 포토레지스트 패턴(46)을 형성한다.
다음으로, 상기 제 1 및 제 2 포토레지스트 패턴(44,46)이 형성된 기판(10)의 전면에 p+불순물 이온(고농도 p+ 불순물 이온)을 도핑하는 공정을 진행하여, 상기 P영역(B)의 노출된 제 2 액티브 패턴(16, 상세히는 제 2 액티브 영역)의 표면에 p+이온을 도핑한다.
p+ 이온이 도핑된 영역 또한, 오믹 콘택층(ohmic contact layer)으로서의 기능을 하게 된다.
도 9a와 도 9b는 제 6 마스크 공정을 나타낸 도면으로, 도시한 바와 같이, p+이온을 도핑하는 공정이 진행된 기판(10)의 전면에 산화 실리콘(SiO2)을 증착하여, 층간 절연막(48)을 형성한 후 제 6 마스크 공정으로 패턴하여, 상기 N형 영역(A)의 제 2 액티브 영역(V2,n+이온이 도핑된 영역)을 노출하는 제 1 콘택홀(50)과 제 2 콘택홀(52)을 형성하고, 상기 P형 영역(B)의 제 2 액티브 영역(V2,p+이온이 도핑된 영역)을 노출하는 제 3 콘택홀(54)과 제 4 콘택홀(56)을 형성하고, 상기 스위칭 영역(C)의 제 2 액티브 영역(V2, n+ 이온이 도핑된 영역)을 노출하는 제 5 콘택홀(58)과 제 6 콘택홀(60)을 형성한다.
도 10a와 도 10b는 제 7 마스크 공정을 나타낸 도면으로, 도시한 바와 같이, 상기 층간 절연막(48)이 형성된 기판(10)의 전면에 앞서 언급한 바와 같은 도전성 금속 그룹 중 선택된 하나를 증착하고 제 7 마스크 공정으로 패턴하여, 상기 제 1 내지 제 3 액티브 패턴(14,16,18)의 노출된 각 제 2 액티브 영역(V2)과 접촉하는 소스 전극(62,66,70)과 드레인 전극(64,68,72)을 형성한다.
도 11a와 도 11b는 제 8 마스크 공정을 나타낸 도면으로, 도시한 바와 같이, 상기 소스 및 드레인 전극(62,66,70/64,68,72)이 형성된 기판(10)의 전면에 무기절연물질을 증착하여 보호막(74)을 형성한다.
다음으로, 상기 보호막(74)을 제 8 마스크 공정으로 패턴하여, 상기 스위칭 영역(C)의 드레인 전극(72)을 노출하는 드레인 콘택홀(76)을 형성한다.
도 12a와 도 12b는 제 9 마스크 공정을 나타낸 도면으로, 상기 보호막(74)이 형성된 기판(10)의 전면에 인듐-틴-옥사이드(ITO)를 증착하고 패턴하여, 상기 노출된 드레인 전극(72)과 접촉하면서 상기 화소 영역(P)에 위치하는 화소 전극(78)을 형성한다.
전술한 바와 같은 공정을 통해, 구동 영역과 스위칭 영역에 다결정 박막트랜지스터로 구성된 CMOS 소자와 스위칭 소자를 포함하는 종래에 따른 액정표시장치용 어레이기판을 제작할 수 있다.
그러나, 종래에 따른 액정표시장치용 어레이기판의 제조방법은 공정수가 상당히 많은 편에 속하며, 이와 같이 공정수가 많게 되면 액정표시장치를 제작함에 있어 불량발생 확률을 높이는 동시에, 공정 시간 지연 및 공정 비용을 높여 제품의 수율을 떨어뜨리는 문제가 되고 있다.
또한, 보호막으로 유전율이 높은 무기절연막을 사용하였기 때문에, 상기 화소 전극을 상기 게이트 배선 및 데이터 배선과 겹쳐 구성할 수 없다.
그러므로, 상기 화소 전극과 게이트 배선 및 데이터 배선을 이격하여 구성해야만 상기 화소 전극과 게이트 배선 및 데이터 배선 사이에 기생용량이 발생하지 않는다.
따라서, 상기 이격영역 만큼 개구영역이 잠식되어 개구율이 저하되는 문제가있다.
본 발명은 전술한 문제점을 해결하기 위한 것을 목적으로 하며, 종래의 9마스크 공정을 6 마스크 공정으로 마스크 공정을 줄여 어레이 기판을 제작하는 방법을 제안한다.
본 발명은 공정수를 낮추어 불량발생 확률을 현저히 줄이고, 공정시간 단축 및 공정 비용을 절감할 수 있도록 하는 것을 제 1 목적으로 한다.
또한, 투명한 화소 전극의 하부에 위치하는 보호막으로 유기막을 사용하여 고개구율 구조가 가능하도록 하는 것을 제 2 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이 기판의 제조방법은 기판을 스위칭 영역 및 스토리지 영역을 포함하는 화소 영역과, 구동영역으로 정의하는 단계와; 상기 구동 영역에 제 1 , 제 2 액티브 패턴을 형성하고, 상기 스위칭 영역에 제 3 액티브 패턴을 형성하는 제 1 마스크 공정 단계와; 상기 제 1, 제 2 , 제 3 액티브 패턴의 일부 상부에 게이트 절연막을 사이에 두고 각각 제 1, 제 2, 제 3 게이트 전극과, 상기 스토리지 영역에 스토리지 배선과, 상기 각 게이트 전극의 상부에 제 1, 제 2, 제 3 감광패턴과 상기 스토리지 배선에 제 4 감광패턴을 형성하는 제 2 마스크 공정 단계와; 상기 제 1, 제 2 , 제 3 감광패턴을 건식식각하여, 상기 각 감광패턴의 주변으로 상기 각 게이트 전극을 노출시키는 단계와; 상기 각 게이트 전극의 주변에 대응하는 상기 제 1 내지 제 3 액티브패턴의 표면에 n+이온을 도핑하는 단계와; 노출된 상기 각 게이트 전극을 식각하고, 상기 각 게이트 전극이 식각된 부분에 대응하는 제 1 내지 제 3 액티브 패턴의 표면에 n-이온을 도핑하는 단계와; 상기 구동영역의 제 2 액티브 패턴을 제외한 영역을 덮는 감광패턴을 형성하는 제 3 마스크 공정 단계와; 상기 제 2 게이트 전극의 주변에 대응하는 상기 제 2 액티브 패턴의 표면에 p+이온을 도핑하는 단계와; 상기 제 1 내지 제 3 게이트 전극과, 상기 스토리지 배선이 형성된 기판의 전면에 제 1 층간 절연막을 형성하고 패턴하여, 상기 제 1 내지 제 3 액티브 패턴의 각 양측을 노출하고, 상기 스토리지 배선을 노출하는 제 4 마스크 공정 단계와; 상기 노출된 제 1 내지 제 3 액티브 패턴의 양측과 각각 접촉하는 제 1 내지 제 3 소스 전극과 드레인 전극과, 상기 스토리지 배선과 접촉하는 금속패턴을 형성하는 제 5 마스크 공정 단계와; 상기 제 1 내지 제 3 소스 및 드레인 전극과 상기 스토리지 배선과 접촉하는 금속패턴이 형성된 기판의 전면에 제 2 층간 절연막과 유기막과 감광층을 적층하는 단계와; 상기 감광층의 이격된 상부에 투과부와 차단부와 제 1 반투과부와 제 2 반투과부로 구성된 마스크를 위치시키는 단계와; 상기 감광층을 노광하고 현상하여, 상기 스위칭 영역의 제 3 드레인 전극에 대응하는 보호막을 노출하고, 상기 스토리지 영역에 대응하는 부분은 표면으로부터 일부가 제거되어 a의 높이를 가지고 있고, 상기 스토리지 영역을 제외한 화소 영역에 대응한 부분은 표면으로부터 일부가 제거되어 a+b의 높이를 가지고 있고, 상기 구동영역과, 이웃한 화소 영역의 경계에 대응하여 원래의 높이로 남겨진 감광패턴을 형성하는 단계와; 상기 노출된 보호막과 그 하부의 제 2 층간절연막을 식각하여, 하부의 상기 제 3 드레인 전극의 일부를 노출하는 단계와; 상기 감광패턴을 1차 건식식각(애싱)하여, 상기 스토리지 영역에 대응하는 낮은 높이 a의 감광패턴을 제거함으로써 하부의 보호막을 노출하는 단계와; 상기 노출된 보호막과 그 하부의 제 2 층간절연막의 일부를 제거하는 단계와; 상기 스토리지 영역을 제외한 화소 영역에 남겨진 b 높이의 감광패턴을 2차 건식 식각하여 하부의 보호막을 노출하는 단계와; 상기 화소 영역의 경계와 구동회로 영역에 감광패턴이 남겨진 기판의 전면에 투명한 도전층을 형성하는 단계와; 상기 감광패턴을 제거하여, 상기 화소 영역 마다 상기 제 3 드레인 전극과 접촉하는 화소 전극을 형성하는 제 6 마스크 공정 단계를 포함한다.
상기 제 2 층간 절연막은 실리콘 산화막(SiO2 막)과 실리콘 질화막(SiON 막)을 적층하여 형성한다.
이하, 본 발명의 실시예에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법을 설명한다.
-- 실시예 --
이하, 도면을 참조하여 본 발명에 따른 다결정 액정표시장치용 어레이기판의 구성을 설명한다.
도 13은 본 발명에 따른 다결정 액정표시장치용 어레이 기판의 한 화소를 확대한 평면도이다.
도시한 바와 같이, 기판(100)상에 일 방향으로 연장된 게이트 배선(GL)과, 이와 수직하게 교차하여 화소 영역(P)을 정의하는 데이터 배선(DL)을 구성한다.
상기 게이트 배선(GL)과 데이터 배선(DL)의 교차지점에는 폴리실리콘으로 형 성된 액티브층(액티브 패턴,108)과, 액티브층(108)의 상부에 구성된 게이트 전극(116)과, 상기 액티브층(108)과 접촉하는 소스 전극(132a)과 드레인 전극(132b)을 포함하는 박막트랜지스터(T)를 구성한다.
상기 화소 영역(P)에는 상기 드레인 전극(132b)과 접촉하는 투명한 화소 전극(148)을 구성한다.
또한, 상기 화소 영역(P)에는 스토리지 캐패시터(CST)를 구성하게 되는데, 상기 화소 영역(P)을 가로지는 스토리지 배선(118)과 접촉하는 섬형상의 금속패턴(134)을 제 1 전극으로 하고, 상기 제 1 전극의 상부에 구성된 화소 전극(148)의 일부를 제 2 전극으로 한다.
이때, 상기 섬형상의 금속패턴(134)은 상기 소스 및 드레인 전극(132a,132b)을 형성하는 공정에서 형성한다.
이하, 전술한 평면도를 참조하여, 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법을 설명한다.
도 14a와 도 14b는 제 1 마스크 공정을 나타낸 단면도이고, 도 15(a,b)내지 17(a,b)는 제 2 마스크 공정을 나타낸 단면도이고, 도 18a와 도 18b는 제 3 마스크 공정을 나타낸 도면이고, 도 19a와 도 19b는 제 4 마스크 공정을 나타낸 단면도이고, 도 20a와 도 20b는 제 5 마스크 공정을 나타낸 단면도이고, 도 21(a,b) 내지 도 28(a,b)는 제 6 마스크 공정을 나타낸 도면이다.
이때, 도 14b 내지 도 28b는 도 13의 Ⅹ-Ⅹ을 따라 절단한 단면도이다.
도 14a와 도 14b는 제 1 마스크 공정을 나타낸 도면으로, 기판(100)상에 N영역(A)과 P영역(B)으로 구성된 구동회로 영역(A,B)과 스위칭 영역(C)및 스토리지 영역(ST)을 포함하는 화소영역(P)을 정의하고, 실리콘 절연물질(질화 실리콘(SiNX),산화 실리콘(SiO2))을 증착하여 버퍼층(102)을 형성한다.
상기 버퍼층(102)상부의 구동 회로 영역(N영역(B),P영역(C))과 스위칭 영역(C)의 상부에 제 1 마스크공정으로 패턴한 제 1 액티브 패턴(104)과 제 2 액티브 패턴(106)과 제 3 액티브 패턴(108)을 형성한다.
상기 제 1 내지 제 3 액티브 패턴(104,106,108)은 다결정 실리콘으로 형성된 것이며, 편의상 각 패턴을 제 1 액티브 영역(V1)과 제 1 액티브 영역(V1) 양측에 위치하는 제 2 액티브 영역(V2)으로 정의한다.
또한, 상기 구동 영역의 N영역(A)과 스위칭 영역(C)의 제 1 액티브 영역(V1) 양측으로 LDD 영역(F)을 정의한다.
이하, 15(a,b) 내지 도 17(a,b)는 제 2 마스크 공정을 나타낸 도면으로 각 도면의 b는 도 13의 Ⅹ-Ⅹ을 따라 절단한 단면도이다.
도 15a와 도 15b에 도시한 바와 같이, 상기 액티브패턴(104,106,108)이 형성된 기판(100)의 전면에 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하여 게이트 절연막(110)을 형성한다.
상기 게이트 절연막(110)이 형성된 기판(100)의 전면에 알루미늄(Al), 알루미늄합금(AlNd), 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr)을 포함하는 도전성 금속 그룹 중 선택된 하나를 증착하고 제 2 마스크 공정으로 패턴하여, 상기 제 1 내지 제 3 액티브 패턴(104,106,108)의 각 제 1 액티브 영역(V1)에 대응하여, 각각 게이트 전극(112,114,116)을 형성한다.
동시에, 상기 화소 영역(P)에는 일 방향으로 연장된 스토리지 배선(118)을 형성한다.
이때, 도시하지는 않았지만 상기 게이트 전극과 접촉하는 게이트 배선(도 13의 GL)을 형성한다.
상기 각 영역(A,B,C)의 게이트 전극(112,114,116)과 상기 스토리지 배선(118)의 상부에는 이들을 패턴하기 위해 형성된 제 1 내지 제 4 감광패턴(120a,120b,120c,120d)을 그대로 남겨둔다.
이때, 상기 구동회로 영역(A,B)의 N영역(A)과 스위칭 영역(C)의 LDD영역(F)까지 대응되도록 상기 게이트 전극(112,116)을 형성한다.
도 16a와 도 16b에 도시한 바와 같이, 상기 제 1 내지 제 4 감광패턴(120a,120b,120c,120d)을 건식식각(애싱, ashing)하는 공정을 진행한다.
이때, 애싱 공정은 상기 구동회로 영역의 N영역 및 스위칭 영역(A,C)의 LDD 영역(F)에 대응하는 게이트 전극(112,116)이 상기 제 1 및 제 3 감광패턴(120a,120c)의 주변으로 노출되는 정도까지 진행한다.
이때, 제 2 및 제 4 감광패턴(120b,120d)의 하부에 구성된 게이트 전극(114,118)과 스토리지 배선 또한 주변이 노출된 상태가 된다.
연속하여, 상기 제 1 내지 제 4 감광패턴(120a,120b,120c,120d)을 남겨둔 채 로, 기판(100)의 전면에 대해 n+불순물을 도핑하는 공정을 진행한다.
이때, 구동회로 영역 및 스위칭 영역(A,B,C)의 제 2 액티브 영역(V2)에 모두 n+불순물이 도핑된 상태가 된다.
도 17a와 도 17b에 도시한 바와 같이, 상기 제 1 내지 3 감광패턴(120a,120b,120c)의 하부로 노출된 게이트 전극(112,114,116)과, 상기 제 4 감광패턴(120d)의 하부로 노출된 스토리지 배선(118)의 노출 부분을 제거하는 공정을 진행한다.
이때, 상기 노출 부분의 게이트 전극(110,112,114,116)을 제거하게 되면 특히, 상기 N영역(A)과 스위칭 영역(C)의 LDD 영역(F)이 노출된다.
다음으로, 상기 각 영역의 LDD 영역(F)이 노출된 기판(100)의 전면에 n- 불순물을 도핑하게 되면, 상기 LDD영역(F)에 n-불순물이 도핑된다.
비로소, 상기 N영역(A)과 스위칭 영역(C)은 제 2 액티브 영역(V2)에 앞서 공정에서 n+ 불순물이 도핑되었고, 상기 LDD 영역(F)에 n-불순물이 도핑되었다.
다음으로, 상기 남겨진 제 1 내지 제 4 감광패턴(120a,120b,120c,120d)을 제거하는 공정을 진행한다.
도 18a와 도 18b는 제 3 마스크 공정을 나타낸 도면으로 도시한 바와 같이, 상기 기판(100)의 전면에 포토레지스트(photoresist)를 증착한 후 제 3 마스크 공정으로 패턴하여, 상기 P영역(B)을 제외한 전 영역에 감광패턴(122)을 형성한다.
연속하여, 상기 감광패턴(122)이 형성된 기판(100)의 전면에 p+불순물을 도핑하는 공정을 진행한다.
이와 같이 하면, 상기 P영역(B)에 구성된 제 2 액티브 패턴(106)의 제 2 액티브 영역(V2)에 p+ 불순물이 도핑되는 결과가 된다. 이때, 상기 제 2 액티브 영역에는 이미 n+불순물 도핑된 상태이므로 상기 p+이온의 농도를 상기 n+ 불순물의 농도보다 큰 값으로 하여 도핑해야만 상기 제 2 액티브 패턴(106)의 p형의 성격을 띄게 된다.
상기 도핑공정이 완료되면 상기 감광패턴(122)을 제거하는 공정을 진행한다.
도 19a와 도 19b는 제 4 마스크 공정을 나타낸 도면으로, 도핑공정을 완료한 후 상기 각 게이트 전극(110,112,114,116)이 형성된 기판(100)의 전면에 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 제 1 층간 절연막(124)을 형성한다.
상기 층간 절연막(124)을 제 4 마스크 공정으로 패턴하여, 상기 N영역(A)과 P영역(B)과 스위칭 영역(C)에 구성된 제 1 내지 제 3 액티브 패턴(102,104,106)의 양측 제 2 액티브 영역(V2)을 노출하는 제 1 콘택홀(126a)과 제 2 콘택홀(126b)과 제 3 콘택홀(126c)과 제 4 콘택홀(126d)과 제 5 콘택홀(126e)과 제 6 콘택홀(126f)과, 상기 화소 영역(P)에 대응하는 스토리지 배선(118)의 노출하는 다수의 제 7 콘택홀(126g)을 형성한다.
도 20a와 도 20b는 제 5 마스크 공정을 나타낸 도면으로, 상기 층간 절연막(124)이 형성된 기판(100)의 전면에 크롬(Cr), 몰리브덴(Mo), 텅스텐(W),알루미늄합금(AlNd)등을 포함하는 도전성 금속그룹 중 선택된 하나를 증착하고 패턴 하여, 상기 P영역(A)의 제 1 액티브 패턴(104)과 접촉하는 제 1 소스 전극(128a)과 제 1 드레인 전극(128b)을 형성하고, 상기 N영역(A)의 제 2 액티브 패턴(106)과 접촉하는 제 2 소스 전극(130a)과 제 2 드레인 전극(130b)을 형성한다.
동시에, 상기 스위칭 영역(C)의 제 3 액티브 패턴(108)과 접촉하는 제 3 소스 전극(132a)과 제 3 드레인 전극(132b)과, 상기 스토리지 배선(118)과 접촉하는 섬형상의 금속패턴(134)을 형성한다.
이때, 도시하지는 않았지만 상기 스위칭 영역(C)에 대응하여 위치한 소스 전극(132a)과 접촉하는 데이터 배선(도 13의 DL)을 형성한다.
이하, 도 21(a,b) 내지 도 28(a,b)는 제 6 마스크 공정을 나타낸 도면으로, 각 도의 b는 도 13의 Ⅹ-Ⅹ을 따라 절단한 공정 단면도이다.
도 21a와 도 21b에 도시한 바와 같이, 상기 소스 및 드레인 전극(128a,130a,132a/128b,130b,132b)과 섬형상의 금속패턴(134)이 형성된 기판(100)의 전면에 산화 실리콘(SiO2)을 증착한 산화막층(D1)과 질화 실리콘(SiNX
)을 증착한 질화막층(D2)이 적층된 제 2 층간 절연막(136)을 형성한다.
다음으로, 상기 불순물이 도핑된 액티브 패턴(104,106,108) 표면의 결함을 제거하기 위해, 상기 질화막층(D2)이 형성된 기판(100)을 수소화 처리 하는 공정을 진행한다.
이때, 상기 수소화 처리 전 기판(100)의 최상층은 수소가 포함된 실리콘 질화막(D2)을 형성하는 것이 일반적이며, 질화막의 두께가 두껍게 되면 상하에 위치 한 전극 간 기생캡 용량이 커지기 때문에 이를 줄이기 위해 상기 실리콘 질화막의 하부에 이보다는 유전율이 낮은 실리콘 산화막(D1)을 형성하게 되는 것이다.
연속하여, 수소화 처리공정이 진행된 상기 제 2 층간 절연막(136)이 형성된 기판(100)의 전면에 유기절연막으로 보호막(137)을 형성한다.
상기 유기절연막은 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기절연물질 그룹 중 선택된 하나 또는 그 이상의 물질을 도포하여 형성할 수 있다.
다음으로, 상기 보호막(137)의 상부에 포토레지스트(photo-resist)를 증착한 감광층(138)을 형성하고, 상기 감광층(138)의 이격된 상부에 투과부(A1)와 차단부(A2)와 제 1 반투과부(A3)와 제 2 반투과부(A4)로 구성된 6번째 마스크(M)를 위치시킨다.
이때, 상기 투과부(A1)는 상기 스위칭 영역(C)의 드레인 전극(132b)에 대응하여 위치하도록 하고, 상기 제 1 반투과부(A3)는 상기 스토리지 영역(ST)의 상기 금속패턴(134)에 대응하여 위치하고, 상기 제 2 반투과부(A4)는 상기 스토리지 영역(ST)을 제외한 화소 영역(P)과, 상기 드레인 전극(132b)을 제외한 스위칭 영역(C)의 상부에 위치하도록 하고, 상기 차단부(A1)는 상기 구동회로 영역(A,B)과, 상기 이웃한 화소 영역(P)의 경계 즉, 게이트 배선 및 데이터 배선(미도시)의 경계영역에 대응하여 위치하도록 한다.
이때, 상기 제 1 반투과부(A3)는 상기 제 2 반투과부(A4)에 비해 슬릿(slit)의 밀도를 크게 하여, 상기 제 1 반투과부(A3)를 통과한 빛의 강도가 상기 제 2 반 투과부(A4)를 통과한 빛의 강도보다 더 크게 하였다.
상기 반투과부는 슬릿 대신 반 투명막을 사용하여도 된다.
상기 마스크(M)의 상부로 빛을 조사하여 하부의 감광층(138)을 노광하고 현상하는 공정을 진행한다.
도 22a와 도 22b에 도시한 바와 같이, 상기 감광층(138)을 현상하여 상기 스위칭 영역(C)의 드레인 전극(132b)에 대응하여 하부의 보호막(137)을 노출하고, 상기 화소 영역(P)에 대응하여 단차진 감광패턴(140)을 형성한다.
이때, 화소 영역(P)에 대응한 부분은 상기 스토리지 영역(ST)에 대응한 부분이 좀더 상부로부터 많이 제거된 상태가 되고, 상기 스토리지 영역(ST)을 제외한 화소 영역(P)에 대응한 부분은 상기 스토리지 영역 보다는 덜 제거된 상태가 된다.
그리고, 상기 구동회로영역(A,B)과, 상기 이웃한 화소 영역(P)의 경계영역에 대응한 부분은 원래의 높이대로 남겨진 상태가 된다.
도 23a와 도 23b에 도시한 바와 같이, 상기 스위칭 영역(C)의 드레인 전극(132b)에 대응하여 상기 감광패턴(140)사이로 노출된 보호막 및 제 2 층간 절연막(137,136)을 제거하여, 드레인 콘택홀(142)을 형성한다.
도 24a와 도 24b에 도시한 바와 같이, 상기 감광패턴(140)을 1차 건식식각(ashing)하여, 상기 스토리지 영역(ST)에 대응하는 낮은 부분의 감광패턴을 모두 제거하여 하부의 보호막(137)을 노출하는 공정을 진행한다.
이때, 상기 건식식각 공정은 상기 스토리지 영역(ST)에 대응하여 낮은 부분의 감광패턴(140)이 제거될 정도까지 진행하면 된다.
도 25a 와 도 25b에 도시한 바와 같이, 상기 화소영역(P)에 대응하여 노출된 보호막(137)과 상기 제 2 층간 절연막(136)중 실리콘 질화막(D2)을 제거하는 공정을 진행한다.
도 26a와 도 26b에 도시한 바와 같이, 상기 감광패턴을 2 차 건식식각(ashing)하는 공정을 진행한다.
이때에는 상기 스토리지 영역(ST)을 제외한 화소 영역(P)에 남겨진 감광패턴이 모두 제거될 정도까지 진행하면 된다.
따라서, 구동회로영역(A,B)과, 이웃한 화소 영역(P)의 경계부에 대응하여 여전히 감광패턴(140)이 남겨진 상태가 된다.
도 27a와 도 27b에 도시한 바와 같이, 상기 구동회로 영역(A,B)과 이웃한 화소 영역(P)의 경계에 감광패턴이 남겨진 기판(100)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나를 증착하여 투명한 금속층(146)을 형성한다.
이때, 상기 투명한 금속층은 상기 노출된 드레인 전극(132b)과 접촉된 상태이다.
도 28a와 도 28b에 도시한 바와 같이, 상기 감광패턴을 제거하는 공정을 진행하면, 상기 감광패턴의 상부에 증착된 투명전극 또한 제거되면서, 상기 각 화소 영역(P)마다 상기 스위칭 영역(C)의 드레인 전극(132b)과 접촉하는 투명한 화소 전극(148)이 형성된다.
이와 같이, 상기 감광패턴을 제거함으로써 상기 화소 전극(148)을 형성하는 방법을 리프트 오프(lift-off) 방식이라 한다.
이때, 상기 화소 전극(148)은 평면적으로 게이트 배선과 데이터 배선의 상부로 연장하여 형성되며, 이러한 구조는 종래에 비해 개구영역을 더욱 확보할 수 있는 장점이 있다.
전술한 바와 같은 공정을 완료하게 되면, 상기 스토리지 영역(ST)에는 상기 스토리지 배선(118)과 접촉하는 금속패턴(134)을 제 1 전극으로 하고, 상기 제 1 전극의 상부에 구성된 화소 전극(148)을 제 2 전극으로 하고, 상기 제 1 및 제 2 전극의 사이에 위치한 산화막층(D1)을 유전체로 하는 스토리지 캐패시터(CST)가 형성된다.
전술한 6 마스크 공정을 통해 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이기판을 제작할 수 있다.
본 발명에 따른 구동회로 일체형 다결정 액정표시장치용 어레이 기판의 제조방법은 종래와 비교하여 3개의 마스크 공정을 줄일 수 있으므로 아래와 같은 효과가 있다.
첫째, 공정을 줄였기 때문에 공정 중 발생할 수 있는 불량확률을 현저히 줄일 수 있는 효과가 있다.
둘째, 공정시간을 단축할 수 있고 공정 비용을 낮출 수 있는 효과가 있다.
셋째, 상기 첫째와 둘째의 효과에 의해 수율을 개선하는 효과가 있다.
넷째, 화소 전극을 게이트 배선 및 데이터 배선의 상부로 연장하여 구성하는 것이 가능하여 고개구율을 확보할 수 있는 효과가 있다.
Claims (10)
- 기판을 스위칭 영역 및 스토리지 영역을 포함하는 화소 영역과, 구동영역으로 정의하는 단계와;상기 구동 영역에 제 1 , 제 2 액티브 패턴을 형성하고, 상기 스위칭 영역에 제 3 액티브 패턴을 형성하는 제 1 마스크 공정 단계와;상기 제 1, 제 2 , 제 3 액티브 패턴의 일부 상부에 게이트 절연막을 사이에 두고 각각 제 1, 제 2, 제 3 게이트 전극과, 상기 스토리지 영역에 스토리지 배선과, 상기 각 게이트 전극의 상부에 제 1, 제 2, 제 3 감광패턴과 상기 스토리지 배선에 제 4 감광패턴을 형성하는 제 2 마스크 공정 단계와;상기 제 1, 제 2 , 제 3 감광패턴을 건식식각하여, 상기 각 감광패턴의 주변으로 상기 각 게이트 전극을 노출시키는 단계와;상기 각 게이트 전극의 주변에 대응하는 상기 제 1 내지 제 3 액티브패턴의 표면에 n+이온을 도핑하는 단계와;노출된 상기 각 게이트 전극을 식각하고, 상기 각 게이트 전극이 식각된 부분에 대응하는 제 1 내지 제 3 액티브 패턴의 표면에 n-이온을 도핑하는 단계와;상기 구동영역의 제 2 액티브 패턴을 제외한 영역을 덮는 감광패턴을 형성하는 제 3 마스크 공정 단계와;상기 제 2 게이트 전극의 주변에 대응하는 상기 제 2 액티브 패턴의 표면에 p+이온을 도핑하는 단계와;상기 제 1 내지 제 3 게이트 전극과, 상기 스토리지 배선이 형성된 기판의 전면에 제 1 층간 절연막을 형성하고 패턴하여, 상기 제 1 내지 제 3 액티브 패턴의 각 양측을 노출하고, 상기 스토리지 배선을 노출하는 제 4 마스크 공정 단계와;상기 노출된 제 1 내지 제 3 액티브 패턴의 양측과 각각 접촉하는 제 1 내지 제 3 소스 전극과 드레인 전극과, 상기 스토리지 배선과 접촉하는 금속패턴을 형성하는 제 5 마스크 공정 단계와;상기 제 1 내지 제 3 소스 및 드레인 전극과 상기 스토리지 배선과 접촉하는 금속패턴이 형성된 기판의 전면에 제 2 층간 절연막과 유기막과 감광층을 적층하는 단계와;상기 감광층의 이격된 상부에 투과부와 차단부와 제 1 반투과부와 제 2 반투과부로 구성된 마스크를 위치시키는 단계와;상기 감광층을 노광하고 현상하여, 상기 스위칭 영역의 제 3 드레인 전극에 대응하는 보호막을 노출하고, 상기 스토리지 영역에 대응하는 부분은 표면으로부터 일부가 제거되어 a의 높이를 가지고 있고, 상기 스토리지 영역을 제외한 화소 영역에 대응한 부분은 표면으로부터 일부가 제거되어 a+b의 높이를 가지고 있고, 상기 구동영역과, 이웃한 화소 영역의 경계에 대응하여 원래의 높이로 남겨진 감광패턴을 형성하는 단계와;상기 노출된 보호막과 그 하부의 제 2 층간절연막을 식각하여, 하부의 상기 제 3 드레인 전극의 일부를 노출하는 단계와;상기 감광패턴을 1차 건식식각(애싱)하여, 상기 스토리지 영역에 대응하는 낮은 높이 a의 감광패턴을 제거함으로써 하부의 보호막을 노출하는 단계와;상기 노출된 보호막과 그 하부의 제 2 층간절연막의 일부를 제거하는 단계와;상기 스토리지 영역을 제외한 화소 영역에 남겨진 b 높이의 감광패턴을 2차 건식 식각하여 하부의 보호막을 노출하는 단계와;상기 화소 영역의 경계와 구동회로 영역에 감광패턴이 남겨진 기판의 전면에 투명한 도전층을 형성하는 단계와;상기 감광패턴을 제거하여, 상기 화소 영역 마다 상기 제 3 드레인 전극과 접촉하는 화소 전극을 형성하는 제 6 마스크 공정 단계를 포함하는 액정표시장치용 어레이 기판 제조방법.
- 제 1 항에 있어서,상기 제 2 층간 절연막은 실리콘 산화막(SiO2 막)과 실리콘 질화막(SiNX 막)을 적층하여 형성한 액정표시장치용 어레이기판 제조방법.
- 제 2 항에 있어서,상기 금속패턴을 제 1 전극으로 하고, 상기 화소 전극을 제 2 전극으로 하고, 상기 금속패턴과 화소 전극 사이에 위치한 상기 실리콘 산화막을 유전체로 하는 스토리지 캐패시터가 형성된 액정표시장치용 어레이기판 제조방법.
- 제 1 항에 있어서,상기 제 2 층간 절연막을 형성한 후, 수소화 공정을 진행하여 상기 제 1 내지 제 3 액티브 패턴의 표면결함을 제거하는 단계를 더욱 포함하는 액정표시장치용 어레이기판 제조방법.
- 삭제
- 제 1 항에 있어서,상기 차단부는 구동영역과, 상기 이웃한 화소 영역의 경계에 대응하여 위치하고, 상기 제 1 반투과부는 상기 스토리지 영역에 대응하여 위치하고, 상기 제 2 반투과부는 상기 스토리지 영역을 제외한 화소 영역에 위치하고, 상기 투과부는 상기 스위칭 영역에 대응하는 상기 제 3 드레인 전극에 위치하는 액정표시장치용 어레이기판 제조방법.
- 제 6 항에 있어서,상기 제 1 반투과부를 통과한 빛의 강도가 상기 제 2 반투과부를 통과한 빛의 강도보다 더 센 액정표시장치용 어레이기판 제조방법.
- 제 1 항에 있어서,상기 보호막은 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기절연물질 그룹 중 선택된 하나로 형성된 액정표시장치용 어레이기판 제조방법.
- 제 1 항에 있어서,상기 제 3 게이트 전극과 접촉하는 게이트 배선을 더욱 포함하고, 상기 제 3 소스 전극과 접촉하는 데이터 배선을 더욱 포함하는 액정표시장치용 어레이기판 제조방법.
- 제 9 항에 있어서,상기 화소 전극은 상기 게이트 배선과 데이터 배선의 상부로 연장하여 형성된 액정표시장치용 어레이기판 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040046887A KR101032603B1 (ko) | 2004-06-23 | 2004-06-23 | 액정표시장치용 어레이기판 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040046887A KR101032603B1 (ko) | 2004-06-23 | 2004-06-23 | 액정표시장치용 어레이기판 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050121811A KR20050121811A (ko) | 2005-12-28 |
| KR101032603B1 true KR101032603B1 (ko) | 2011-05-06 |
Family
ID=37293809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040046887A KR101032603B1 (ko) | 2004-06-23 | 2004-06-23 | 액정표시장치용 어레이기판 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101032603B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8940613B2 (en) | 2011-08-30 | 2015-01-27 | Samsung Display Co., Ltd. | Organic light emitting diode display and method for manufacturing the same |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007242895A (ja) * | 2006-03-08 | 2007-09-20 | Mitsubishi Electric Corp | 薄膜トランジスタ装置及びその製造方法 |
| WO2011139774A2 (en) * | 2010-04-27 | 2011-11-10 | Orthogonal, Inc. | Method for forming an organic device |
| KR101880720B1 (ko) * | 2011-11-18 | 2018-07-23 | 삼성디스플레이 주식회사 | 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990030050A (ko) * | 1997-09-25 | 1999-04-26 | 니시무로 타이죠 | 액정표시장치의 제조방법 |
| KR20020089008A (ko) * | 2001-05-22 | 2002-11-29 | 엘지.필립스 엘시디 주식회사 | 반사투과형 액정표시장치용 어레이기판과 그 제조방법 |
| KR20020091898A (ko) * | 2001-06-01 | 2002-12-11 | 엘지.필립스 엘시디 주식회사 | 구동회로부 일체형 액정표시장치용 박막트랜지스터의제조방법 |
| KR20030058511A (ko) * | 2001-12-31 | 2003-07-07 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터 액정표시장치의 제조방법 |
-
2004
- 2004-06-23 KR KR1020040046887A patent/KR101032603B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990030050A (ko) * | 1997-09-25 | 1999-04-26 | 니시무로 타이죠 | 액정표시장치의 제조방법 |
| KR20020089008A (ko) * | 2001-05-22 | 2002-11-29 | 엘지.필립스 엘시디 주식회사 | 반사투과형 액정표시장치용 어레이기판과 그 제조방법 |
| KR20020091898A (ko) * | 2001-06-01 | 2002-12-11 | 엘지.필립스 엘시디 주식회사 | 구동회로부 일체형 액정표시장치용 박막트랜지스터의제조방법 |
| KR20030058511A (ko) * | 2001-12-31 | 2003-07-07 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터 액정표시장치의 제조방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8940613B2 (en) | 2011-08-30 | 2015-01-27 | Samsung Display Co., Ltd. | Organic light emitting diode display and method for manufacturing the same |
| US9117781B2 (en) | 2011-08-30 | 2015-08-25 | Samsung Display Co., Ltd. | Organic light emitting diode display and method for manufacturing the same |
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| KR20050121811A (ko) | 2005-12-28 |
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