KR100938886B1 - 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법 - Google Patents

구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법 Download PDF

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Abstract

본 발명은 폴리 실리콘을 반도체 소자로 하는 구동회로 일체형 액정표시장치용 어레이 기판의 형성 방법에 관한 것이다.
게이트 전극을 포함한 게이트 배선과 화소전극을 일괄 증착하여 형성한 후, 액티브층과 게이트 절연막을 동시에 식각하고, 소스 및 드레인 전극을 포함하는 데이터 배선을 형성함으로써 화소전극과 드레인 전극을 콘택홀 형성없이 접촉시킨다. 따라서, 종래의 8마스크 공정에 의해 형성되는 폴리실리콘의 구동회로 일체형 액정표시장치용 어레이 기판을 6마스크 공정으로 제조함으로써 소요되는 마스크 수 절감 및 제조 공정수와 공정시간을 줄여 생산수율을 높이고 제조원가를 줄일 수 있다.
또한, 이중층으로 구성한 게이트 배선과는 달리 게이트 전극은 회절노광을 이용하여 단일층으로 두께를 얇게 형성함으로써 액티브층의 결정화 상태를 향상시킬 수 있다.
폴리실리콘, CMOS, 공정단순화, 마스크 절감, 회절노광, 보텀 게이트

Description

구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법{Method of fabricating array substrate for Liquid Crystal Display Device with driving circuit}
도 1은 일반적인 구동회로부 일체형 액정표시장치의 개략도.
도 2a와 2b는 종래의 화소부 박막 트랜지스터 및 구동회로부 CMOS구조 박막 트랜지스터의 단면도.
도 3a 내지 3f와 도 4a 내지 4f는 종래의 화소부의 박막 트랜지스터와 구동회로부의 CMOS 구조 박막 트랜지스터의 제조 단계별로 각각 도시한 단면도
도 5a와 5b는 본 발명에 따른 화소부 박막 트랜지스터 및 구동회로부 CMOS구조 박막 트랜지스터의 단면도.
도 6a 내지 6k와 도 7a 내지 7k는 본 발명의 제 1 실시예에 의한 구동회로 일체형 액정표시장치용 어레이 기판의 화소부의 박막 트랜지스터와 구동회로부의 CMOS 구조 박막 트랜지스터를 제조 단계별로 각각 도시한 단면도.
도 8a 내지 도 8e와 도 9a 내지 9e는 본 발명의 제 2 실시예에 의한 구동회로 일체형 액정표시장치용 어레이 기판의 화소부의 박막 트랜지스터와 구동회로부의 CMOS 구조 박막 트랜지스터를 제조 단계별로 각각 도시한 단면도.
도 10은 본 발명의 제 3 실시예에 의한 구동회로 일체형 어레이 기판의 화소부 일부를 도시한 평면도.
도 11a와 도 11b는 도 10의 A-A 및 B-B에 따라 절단한 단면도.
도 12a 내지 도12d와 도 13a 내지 도 13d는 본 발명의 제 3 실시예에 의한 구동회로 일체형 액정표시장치용 어레이 기판의 화소부 박막 트랜지스터의 제조 공정별 단면도로써 도 10의 절단면 A-A와 B-B의 제조 공정별 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 기판 103 : 버퍼층
110 : 화소전극 113(113a, 113b) : 게이트 전극
119 : 게이트 절연막 124a : 액티브층
124b : n형 오믹콘택층 124c : LDD층
124 : 반도체층 140a : 드레인 전극
140b : 소스 전극 150 : 보호층
Ⅳ : 화소부 박막 트랜지스터부
본 발명은 액정표시장치에 관한 것으로, 특히 구동회로부 일체형 액정표시장 치용 어레이 기판의 제조방법에 관한 것이다.
최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다.
상기 액정표시장치는 박막 트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이 기판과 컬러 필터(color filter) 기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 영상효과를 얻는 비발광 소자에 의한 화상표시장치를 뜻한다.
현재에는 상기 박막 트랜지스터와 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있으며, 이때, 상기 박막 트랜지스터 소자로는 수소화된 비정질 실리콘(a-Si:H)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질 실리콘(a-Si:H)은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가시 준 안정상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제가 되고 있으며, 전계효과 이동도가 낮아 전기적 특성이 좋지 않으므로 구동회로로 사용하기 어렵다.
따라서, 일반적으로는 별도로 제작된 구동소자를 액정패널에 연결하여 사용하고 있으며, 대표적인 예로 구동소자를 TCP(Tape Carrier Package)로 제작하여 액정패널에 부착하여 사용한다. 따라서 상기 TCP는 다수의 회로부가 PCB(Printed Circuit Board) 기판과 액정패널 사이에 부착되어, 상기 PCB 기판으로부터 입력되는 신호를 받아 상기 액정패널에 전달하게 된다. 그런데 이러한 구성은 구동 IC의 실장비용이 원가의 많은 부분을 차지하고 있으며, 액정패널의 해상도가 높아지면서 박막 트랜지스터 기판의 게이트 배선 및 데이터 배선을 상기 TCP와 연결하는 기판 외부의 패드 피치(Pitch)가 짧아져 TCP 본딩 자체가 어려워지고 있다.
반면, 폴리 실리콘(poly-Si)은 비정질 실리콘(a-Si)에 비하여 전계효과 이동도 등의 전기적 특성이 우수하다. 따라서 상기 폴리 실리콘을 이용하여 기판에 직접 구동회로를 형성함으로써 구동 IC 비용을 줄일 수 있고 실장도 간단해진다.
도 1은 일반적인 구동회로부 일체형 액정표시장치용 어레이 기판의 개략도이다.
도시한 바와 같이, 절연 기판(1) 상에 구동회로부(5)와 화소부(3)가 같이 형성되어 있다. 상기 화소부(3)는 기판(1)의 중앙부에 위치하고, 이 화소부(3)의 일측과 이에 평행하지 않은 타측에 각각 게이트 및 데이터 구동회로부(5a, 5b)가 위치하고 있다. 상기 화소부(3)에는 상기 게이트 구동회로부(5a)와 연결된 다수 개의 게이트 배선(7)과 상기 데이터 구동회로부(5b)와 연결된 다수 개의 데이터 배선(9)이 교차하여 구성되며, 두 배선이 교차하여 정의되는 화소영역(P)에는 화소전극(10)이 형성되어 있고, 상기 두 배선의 교차지점에는 화소전극(10)과 연결된 박막 트랜지스터(T)가 위치한다.
또한, 상기 게이트 및 데이터 구동회로부는 외부신호 입력단(12)과 연결되어 있다.
상기 게이트 및 데이터 구동회로부(5a, 5b)는 상기 외부신호 입력단(12)을 통하여 입력된 외부신호를 내부에서 조절하여 각각 게이트 및 데이터 배선(7, 9)을 통해 화소부(3)로 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 장치이다.
따라서, 상기 게이트 및 데이터 구동회로부(5a, 5b)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조 박막 트랜지스터(미도시)가 상기 구동회로부 내부에 형성되어 있다.
도 2a 및 2b는 화소부 박막 트랜지스터와 구동회로부 CMOS구조 박막 트랜지스터의 단면을 각각 도시한 단면도이다.
도 2a에 도시한 바와 같이, 절연기판(20) 상에 무기절연물질로 이루어진 버퍼층(25)이 기판(20) 전면에 형성되어 있고, 상기 버퍼층(25) 상부에는 반도체층(30)이 형성되어 있으며, 상기 반도체층(30) 위로는 게이트 절연막(45)이 전면에 형성되어 있다. 또한, 상기 게이트 절연막(45) 위에 게이트 전극(50)이 형성되어 있고, 이 게이트 전극(50) 상부에는 층간절연막(70)이 형성되어 있다. 상기 게이트 절연막(45)과 층간절연막(70)에는 반도체층(30)과 접촉하기 위한 반도체층 콘택홀(73a, 73b)이 형성되어 있으며, 상기 층간절연막(70) 위로 상기 반도체층 콘택홀(73a, 73b)과 각각 연결되며, 상기 게이트 전극(50)과 일정간격 이격되어 소스 및 드레인 전극(80a, 80b)이 형성되어 있다. 상기 드레인 전극(80b) 상부에는 드레인 전극 콘택홀(95)을 포함하는 보호층(90)이 형성되어 있고, 이 보호층(90) 상부에는 상기 드레인 전극 콘택홀(95)을 통해 드레인 전극(80b) 연결되어 화소 전극(97)이 형성되어 있다.
상기 반도체층(30)에 있어서, 게이트 전극(50)과 대응되는 게이트 절연막(45)하부 영역은 액티브층(30a)을 이루고, 상기 소스 및 드레인 전극(80a, 80b)과 접촉되는 부분은 n+ 도핑되어 n형 오믹콘택층(30c)을 이루며, 상기 액티브층(30a)과 n형 오믹콘택층(30c) 사이에 n- 도핑된 LDD(Lightly Doped Drain)층(30b)이 형성되어 있다.
다음, 구동회로부의 CMOS구조 박막 트랜지스터의 단면도인 도 2를 참조하여 설명한다. 이때, 상기 구동회로부의 CMOS구조 박막 트랜지스터는 n+로 도핑된 반도체층(35)을 포함하는 n형 박막 트랜지스터부(Ⅱ)와 p+로 도핑된 반도체층(40)을 포함하는 p형 박막 트랜지스터부(Ⅲ)로 구성되며, 설명의 편의상 동일한 소자에 대해서는 Ⅱ, Ⅲ 순서대로 부호를 함께 기재한다.
도시한 바와 같이, 버퍼층(25)이 형성된 투명한 절연기판(20) 상에는 n형 반도체층(35)과 p형 반도체층(40)이 서로 일정간격 이격되어 형성되어 있고, n형 및 p형 반도체층(35, 40) 상부에는 게이트 절연막(45)이 전면에 형성되어 있으며, 게이트 절연막(45) 위로 게이트 전극(55, 60)이 형성되어 있다. 상기 게이트 전극(55, 60) 상부에는 전면에 걸쳐 반도체층 콘택홀(75a, 75b, 77a, 77b)을 포함하는 층간절연막(70)이 형성되어 있고, 상기 층간절연막(70) 상부에는 반도체층 콘 택홀(75a, 75b, 77a, 77b)을 통해 각각 n형 및 p형 반도체층(35, 40)과 접촉되는 소스 및 드레인 전극((83a, 87a),(83b, 87b))이 형성되어 있고, 이 소스 및 드레인 전극((83a, 87a),(83b, 87b)) 상부에는 전면에 걸쳐 보호층(90)이 형성되어 있다.
상기 n형 반도체층(35) 중 상기 게이트 전극(55)과 대응하며 상기 게이트 절연막(45) 하부에 형성된 영역은 액티브층(35a)을 이루고, 상기 소스 및 드레인 전극(83a, 83b)과 접촉하는 영역을 포함하는 반도체층은 n+ 도핑된 n형 오믹콘택층(35c)을 이루며, 상기 액티브층(35a)과 n형 오믹콘택층(35c) 사이에 n- 도핑된 LDD층(35b)을 이루고 있다. 또한, 상기 p형 반도체층(40)은 정공을 캐리어로써 이용하는 방식이므로, n형 박막 트랜지스터보다 캐리어의 열화 및 누설전류의 영향이 크지 않으므로, LDD층은 형성되지 않으며, 상기 게이트 전극(60)과 대응하는 게이트 절연막(45) 하부의 반도체층 영역이 액티브층(40a)을 이루고, 상기 액티브층(40a)의 외곽영역이 p형 오믹콘택층(40c)을 이루고 있다.
전술한 바와 같이 화소부 및 구동회로부 박막 트랜지스터의 제조방법에 대해 도면을 참조하여 설명한다.
도 3a 내지 3f와 도 4a 내지 4f는 화소부 박막 트랜지스터부(I) 및 구동회로부 n형 및 p형 박막 트랜지스터부(Ⅱ, Ⅲ)에서의 제조 공정을 제조 단계별로 각각 도시한 단면도이다.
도 3a 및 4a에 도시한 바와 같이, 투명한 절연기판(2)에 무기절연물질을 전면에 증착하여 버퍼층(25)을 형성한다. 다음, 상기 버퍼층(25)이 형성된 기판(20) 상에 비정질 실리콘(a-Si)을 전면 증착하고, 탈수소화 과정을 진행한 후 , 레이저 결정화 공정을 진행하여 상기 비정질 실리콘층을 폴리 실리콘층으로 결정화시킨다. 이후 제 1 마스크 공정을 실시하여 상기 폴리 실리콘층을 패터닝하여 반도체층(30, 35, 40)을 형성한다.
다음으로 도 3b 및 도 4b에 도시한 바와 같이, 상기 반도체층(30, 35, 40)이 형성된 기판(20) 전면에 산화실리콘(SiO2)을 증착하여 게이트 절연막(45)을 형성한다. 이후, 금속물질을 상기 게이트 절연막(45) 위에 증착한 후, 제 2 마스크 공정을 진행하여 게이트 전극(50, 55, 60)을 형성한다. 다음, 상기 게이트 전극(50, 55, 60)을 마스크로 이용하여 기판(20) 전면에 이온주입에 의한 저도즈량의 n- 도핑을 실시한다. 상기 n-도핑에 의해 화소부 및 구동회로부 각각의 게이트 전극(50, 55, 60) 하부의 반도체층(30a, 35a, 40a)은 도핑되지 않고, 이외의 반도체층(30b, 35b, 40b)은 모두 n-도핑이 이루어진다.
다음으로 도 3c 및 4c에 도시한 바와 같이, 상기 n-도핑이 된 기판(20) 전면에 포토레지스트를 도포하고 제 3 마스크 공정을 진행하여 포토레지스트패턴(62)을 형성한다. I,Ⅱ 영역의 게이트 전극(50, 55)을 포함하여 상기 게이트 전극(50, 55)양측에서 일정간격 연장된 게이트 절연막(45)의 상부까지 차단하도록 포토레지스트패턴(62)을 형성하고, 구동회로부 p형 박막 트랜지스터부(Ⅲ)에 있어서는 게이트 전극(60)을 포함하여 반도체층(40)과 대응되는 게이트 절연막(45)을 완전히 가리도록 포토레지스트 패턴(63)을 형성한다. 이후, 상기 포토레지스트 패턴(62, 63)이 형성된 기판(20) 전면에 고농도의 도즈량을 갖는 이온주입에 의한 n+도핑을 실시한다. 이때 상기 포토레지스트패턴(62, 63)에 의해 차단되지 않은 부분의 반도체층은 n+도핑이 이루어져 n형 오믹콘택층(30c, 35c)을 형성한다. 또한, I, Ⅱ영역의 반도체층(30, 35) 중 게이트 전극(50, 55)에 의해 n-와 n+도핑이 차단된 부분은 액티브층(30a, 35a)을 이루며, 상기 액티브층(30a, 35a)과 n형 오믹콘택층(30c, 35c) 사이의 n-도핑된 부분은 LDD층(30b, 35b)을 이룬다. 이후 상기 포토레지스트 패턴(62, 63)을 제거한다.
다음으로 도 3d 및 4d를 참조하면, 상기 n형 오믹콘택층(30c, 35c) 형성된 기판(20) 전면에 포토레지스트를 도포하고 제 4 마스크 공정을 진행하여 I, Ⅱ영역에서는 게이트 전극(50, 55)을 포함하여 반도체층(30, 35)과 대응되는 부분의 게이트 절연막(45) 가리도록 포토레지스트패턴(65)을 형성하고, Ⅲ 영역의 p형 반도체층(40)에 대응되는 부분의 게이트 절연막 위에는 포토레지스트패턴을 형성하지 않고 노출시킨다. 이후, 고농도의 도즈량을 갖는 이온주입에 의한 p+도핑을 진행한다. Ⅲ 영역에 있어 게이트 전극(60)에 의해 이온도핑이 차단된 반도체층(40)은 액티브층(40a)을 이루고, 상기 액티브층(40a) 이외의 p+도핑된 부분은 p형 오믹콘택층(40c)을 이룬다. 이후 상기 포토레지스트 패턴(65)을 제거한다.
다음으로 도 3e 및 4e를 참조하면, 상기 p형 오믹콘택층(40c)이 형성된 기판(20) 전면에 질화실리콘(SiNx) 또는 산화실리콘(SiO2)과 같은 무기절연물질을 증착하고 제 5 마스크 공정을 진행하여 층간절연막(70)을 형성한다. 이때 게이트 절연막(45)도 일괄 식각하여 오믹콘택층(30c, 35c, 40c) 일부를 외부로 노출시키는 반도체층 콘택홀(73a, 73b, 75a, 75b, 77a, 77b)을 형성한다. 이후, 상기 층간절연막(70)이 형성된 기판 상에, 몰리브덴(Mo)과, 알루미늄 네오디뮴(AlNd)을 차례대로 연속 증착하고 제 6 마스크 공정에 의해 일괄 식각하여, 상기 반도체층 콘택홀(73a, 73b, 75a, 75b, 77a, 77b)을 통해 오믹콘택층(30c, 35c, 40c)과 연결되는 소스 및 드레인 전극((80a, 83a, 87a), (80b, 83b, 87b))을 형성한다.
다음으로 도 3f 및 도 4f에 도시한 바와 같이, 상기 소스 및 드레인 전극((80a, 83a, 87a), (80b, 83b, 87b))이 형성된 기판(20) 상에, 질화실리콘(SiNx)을 증착하고, 상기 질화실리콘(SiNx)의 수소화 열처리과정을 거친 후, 제 7마스크 공정을 진행하여 드레인 콘택홀(95)을 가지는 보호층(90)을 형성한다.
다음 이후 공정은 I 영역의 화소부 박막 트랜지스터부에 해당하는 공정으로 상기 보호층(90)이 형성된 기판 상에 ITO(indium Tin Oxide)를 전면 증착한 후, 제 8마스크 공정을 진행하여 상기 드레인 콘택홀(95)을 통해 드레인 전극(90b)과 연결되는 화소전극(97)을 형성한다.
전술한 종래의 구동회로 일체형 액정표시장치용 어레이 기판의 제조공정에서는, 총 8개의 마스크 공정을 진행하게 된다. 상기 마스크 공정은 포토레지스트 코팅(photo resist coating), 노광(exposure), 현상(develop)을 포함하는 공정이므로, 마스크 공정이 추가될수록 제조비용 및 공정시간이 증가되고 이로 인하여 생산수율이 떨어지게 되고, 마스크 수가 증가될 수록 박막 트랜지스터 소자에 결함을 발생시킬 확률이 높아지는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로, 탑게이트 구조의 박막 트랜지스터 대신에 보텀 게이트 구조의 박막 트랜지스터를 포함하는 어레이 기판을 제조하여 공정 마스크 수를 줄이는 것이다. 게이트 전극을 포함한 게이트 배선과 화소전극을 일괄 증착하여 형성한 후, 액티브층과 게이트 절연막을 동시에 식각하고, 소스 및 드레인 전극을 포함하는 데이터 배선을 형성함으로써 화소전극과 드레인 전극을 콘택홀 형성없이 접촉시킨다.
따라서, 본 발명은 공정 마스크 수를 절감함으로써 공정수 및 공정시간을 단축하여 생산수율을 향상시키고 및 제조 비용을 줄이는 것을 그 목적으로 한다.
또한, 이중층으로 구성한 게이트 배선과는 달리 게이트 전극은 회절노광을 이용하여 단일층으로 두께를 얇게 형성함으로써 액티브층의 결정화 상태를 향상시키는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법은 투명한 기판 상에 화소부와 구동회로부를 정의하고, 상기 화소부 내에 다수의 박막 트랜지스터 형성부 및 구동회로부 내에 CMOS인 n형 및 p형 박막 트랜지스터 형성부를 정의하는 단계와; 상기 기판 위로 투명 도전성 물질층과 금속층을 전면에 형성하는 단계와; 상기 투명 도전성 물질층과 금속층 위로 제 1 마스크 공정을 진행하여 화소부와 구동회로부의 각 박막 트랜지스터 형성부에 게이트 전극을 형성하고, 동시에 화소부에는 게이트 배선과 화소전극을 형성하는 단계와; 상기 게이트 전극과 화소전극이 형성된 기판 전면에 무기절연막과 비정질 실리콘층을 형성하는 단계와; 상기 무기절연막과 비정질 실리콘층 위로 제 2 마스크 공정을 진행하여 화소부 및 구동회로부의 각 박막 트랜지스터 형성부에 게이트 절연막과 비정질 실리콘의 반도체층을 형성하는 단계와; 상기 비정질 실리콘의 반도체층이 형성된 기판 상에 결정화 공정을 진행하여 폴리 실리콘의 반도체층으로 결정화하는 단계와; 다음 상기 폴리 실리콘의 반도체층을 포함한 기판 전면에 포토레지스트를 도포하고 제 3 마스크 공정을 실시하여 화소부와 구동회로부 중 n형 박막 트랜지스터 형성부 전면에 포토레지스트 패턴을 형성하고 동시에 구동회로부의 p형 박막 트랜지스터 형성부에는 게이트 전극과 대응되는 부분에 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴이 형성된 기판에 제 1 도즈량을 갖는 이온주입에 의한 p+ 도핑을 실시함으로써 p형 오믹콘택층과 액티브층을 형성하는 단계와; 상기 p+ 도핑된 기판 상에 포토레지스트 패턴을 제거하는 단계와; 상기 포토레지스트 패턴을 제거한 기판 상에 제 4 마스크 공정을 실시하여 화소부에는 게이트 전극과 대응되는 반도체층과 화소전극 위로 포토레지스트 패턴을 형성하고 구동회로부의 n형 박막트랜지스터 형성부에서는 게이트 전극과 대응되는 부분에 p형 박막트랜지스터 형성부 전체에 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴이 형성된 기판에 제 2 도즈량을 갖는 이온주입에 의한 n+ 도핑을 실시함으로써 n형 오믹콘택층을 형성하는 단계와; 상기 포토레지스트 패턴을 건식각하여 게이트 전극과 대응되는 부분에 형성된 포토레지스트 패턴의 측면을 식각하여 도핑되지 않은 반도체층을 노출시키는 단계와; 상기 노출된 도핑되지 않은 반도체층에 제 3 도즈량을 갖는 이온주입에 의한 n-도핑을 실시함으로써 LDD층과 액티브층을 형성하는 단계와; 상기 LDD층 및 액티브층이 형성된 반도체층 위의 포토레지스트 패턴을 제거하는 단계와; 상기 포토레지스트 패턴이 제거된 반도체층 위로 전면에 금속층을 형성한 후, 제 5 마스크 공정을 진행하여 화소부 및 구동회로부 각각의 오믹콘택층과 접촉하여 서로 일정간격 이격하는 소스 및 드레인 전극을 형성하고, 동시에 화소부에 있어서는 소스 전극과 이어지는 데이터 배선을 형성하는 단계를 포함한다.
이때, 상기 제 1 마스크 공정은 상기 금속층 위로 기판 전면에 포토레지스트를 도포하는 단계와; 상기 포토레지스트가 도포된 기판 위로 마스크를 위치시킨 후 회절노광을 실시하여 화소부 및 구동회로부의 게이트 전극이 형성될 부분에는 각각 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 화소부의 화소전극이 형성될 부분에는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하고, 게이트 배선이 형성될 부분에는 상기 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 금속층 및 투명 도전성 물질층을 연속 식각하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴에 건식각을 진행하여 상기 제 2 두께의 제 2 포토레지스트 패턴을 제거하여 그 하부의 금속층을 노출시키는 단계와; 상기 노출된 금속층을 식각하여 화소부에 있어서 화소전극을 형성하는 단계와; 상기 화소전극이 형성된 기판 위에 건식각되지 않고 남아있는 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함한다.
또한, 또다른 방법에 의한 상기 제 1 마스크 공정은 상기 금속층 위로 기판 전면에 포토레지스트를 도포하는 단계와; 상기 포토레지스트가 도포된 기판 위로 마스크를 위치시킨 후 회절노광을 실시하여 화소부의 화소전극이 형성될 부분과 화소부 및 구동회로부의 게이트 전극이 형성될 부분에는 각각 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 게이트 배선이 형성될 부분에는 상기 제 1 두께보다 두꺼운 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 금속층 및 투명 도전성 물질층을 연속 식각하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴에 건식각을 진행하여 상기 제 1 두께의 제 1 포토레지스트 패턴을 제거하여 그 하부의 금속층을 노출시키는 단계와; 상기 노출된 금속층을 식각하여 화소부에 있어서 화소전극과 화소부 및 구동회로부에 있어서 투명도전성 물질층으로 이루어진 단층구조의 게이트 전극을 형성하는 단계와; 상기 화소전극과 단층구조의 게이트 전극이 형성된 기판 위에 건식각되지 않고 남아있는 상기 제 2 포토레지스트 패턴을 제거하는 단계를 포함한다.
또한, 상기 게이트 전극은 투명 도전성 물질층의 단일층 또는 투명 도전성 물질층과 금속층의 이중층으로 형성되는 것이 특징이다.
본 발명의 또다른 실시예에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법은 투명한 기판 상에 화소부와 구동회로부를 정의하고, 상기 화소부 내에 다수의 박막 트랜지스터 형성부 및 구동회로부 내에 CMOS인 n형 및 p형 박막 트랜지스터 형성부를 정의하는 단계와; 상기 기판 위로 투명 도전성 물질층과 금속층을 전면에 형성하는 단계와; 상기 투명 도전성 물질층과 금속층 위로 제 1 마스크 공정을 진행하여 화소부와 구동회로부의 각 박막 트랜지스터 형성부에 게이트 전극을 형성하고, 동시에 화소부에는 게이트 배선과 상기 게이트 전극에서 일정간격 이격하여 금속층이 상부에 위치하는 투명도전성 물질층을 형성하는 단계와; 상기 게이트 전극과 금속층이 상부에 위치하는 투명 도전성 물질층이 형성된 기판 전면에 무기절연막과 비정질 실리콘층을 형성하는 단계와; 상기 무기절연막과 비정질 실리콘층 위로 포토레지스트를 도포하고 제 2 마스크 공정을 진행하여 화소부 및 구동회로부의 각 박막 트랜지스터 형성부에 게이트 절연막과 비정질 실리콘의 반도체층을 형성하고, 화소부에 있어서 투명도전성 물질층 상부의 금속층을 식각하여 화소전극을 형성하는 단계와; 상기 비정질 실리콘의 반도체층이 형성된 기판 상에 결정화 공정을 진해하여 폴리 실리콘의 반도체층으로 결정화하는 단계와; 다음 상기 폴리 실리콘의 반도체층을 포함한 기판 전면에 포토레지스트를 도포하고 제 3 마스크 공정을 실시하여 화소부와 구동회로부 중 n형 박막 트랜지스터 형성부 전면에 포토레지스트 패턴을 형성하고 동시에 구동회로부의 p형 박막 트랜지스터 형성부에는 게이트 전극과 대응되는 부분에 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴이 형성된 기판에 제 1 도즈량을 갖는 이온주입에 의한 p+ 도핑을 실시함으로써 p형 오믹콘택층과 액티브층을 형성하는 단계와; 상기 p+ 도핑된 기판 상에 포토레지스트 패턴을 제거하는 단계와; 상기 포토레지스트 패턴을 제거한 기판 상에 제 4 마스크 공정을 실시하여 화소부에는 게이트 전극과 대응되는 반도체층과 화소전극 위로 포토레지스트 패턴을 형성하고 구동회로부의 n형 박막트랜지스터 형성부에서는 게이트 전극과 대응되는 부분에 p형 박막트랜지스터 형성부 전체에 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴이 형성된 기판에 제 2 도즈량을 갖는 이온주입에 의한 n+ 도핑을 실시함으로써 n형 오믹콘택층을 형성하는 단계와; 상기 포토레지스트 패턴을 건식각하여 게이트 전극과 대응되는 부분에 형성된 포토레지스트 패턴의 측면을 식각하여 도핑되지 않은 반도체층을 노출시키는 단계와; 상기 노출된 도핑되지 않은 반도체층에 제 3 도즈량을 갖는 이온주입에 의한 n-도핑을 실시함으로써 LDD층과 액티브층을 형성하는 단계와; 상기 LDD층 및 액티브층이 형성된 반도체층 위의 포토레지스트 패턴을 제거하는 단계와; 상기 포토레지스트 패턴이 제거된 반도체층 위로 전면에 금속층을 형성한 후, 제 5 마스크 공정을 진행하여 화소부 및 구동회로부의 각각의 오믹콘택층과 접촉하여 서로 일정간격 이격하는 소스 및 드레인 전극을 형성하고, 동시에 화소부에 있어서는 소스 전극과 이어지는 데이터 배선을 형성하는 단계를 포함한다.
본 발명의 또다른 실시예에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법은 투명한 기판 상에 화소부와 구동회로부를 정의하고, 상기 화소부 내에 다수의 박막 트랜지스터 형성부 및 구동회로부 내에 CMOS인 n형 및 p형 박막 트랜지스터 형성부를 정의하는 단계와; 기판 상에 투명 도전성 물질층과 금속층을 형성하는 단계와; 상기 투명 도전성 물질층과 금속층에 제 1 마스크 공정을 진행하여 패터닝하여 게이트 전극 및 게이트 배선과 화소전극을 형성하는 단계와; 상기 게이트 전극이 형성된 기판 상에 무기절연막과 비정질 실리콘층을 형성하고 제 2 마스크 공정을 진행하여 게이트 전극 위로 게이트 절연막과 반도체층을 형성하는 단계와; 상기 반도체층을 결정화하는 단계와; 상기 반도체층에 제 3 및 제 4 마스크 공정 및 p+, n+, n- 도핑 공정을 진행하여 화소부 및 구동회로부의 n형 박막 트랜지스터 형성부에 있어 n형 오믹콘택층, LDD층, 액티브층을 이루어진 반도체층과 구동회로부의 p형 박막 트랜지스터 형성부에 있어서는 p형 오믹콘택층, 액티브층의 반도체층을 형성하는 단계와; 상기 반도체층 위로 금속물질을 증착하고 제 5 마스크 공정을 진행하여 서로 일정간격 이격한 소스 및 드레인 전극을 형성하는 단계와; 상기 소스 및 드레인 전극 위로 보호층을 형성하는 단계를 포함한다.
이때, 상기 기판 상에 투명한 도전성 물질을 증착하기 전에 버퍼층을 형성하는 것이 바람직하며, 이때, 상기 버퍼층은 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 중에서 선택된다.
또한, 상기 비정질 실리콘층을 형성한 후에는 탈수소화 공정을 진행하는 단계를 포함한다.
또한, 상기 투명 도전성 물질층은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO) 중에서 선택되며, 상기 금속층은 몰리브덴(Mo)으로 형성되는 것이 바람직하다.
또한, 상기 소스 및 드레인 전극과 데이터 배선을 형성하는 단계 이후에는 상기 소스 및 드레인 전극 위로 보호층을 형성하는 단계와; 상기 보호층에 제 6 마스크 공정을 실시하여 상기 게이트 배선 및 데이트 배선 일끝의 패드 콘택홀을 형성하는 단계를 포함한다.
또한, 상기 화소부의 드레인 전극은 그 끝단이 화소전극과 직접 접촉하며 형성되는 것이 특징이며, 상기 제 1 도즈량 및 제 2 도즈량은 1*1015/㎠ 내지 9*1016/㎠ 이며, 제 3 도즈량은 1*1013/㎠ 내지 9*1013/㎠ 인 것이 바람직하다.
이하, 본 발명의 실시예에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법을 도면을 참조하여 설명한다.
< 제 1 실시예 >
도 5a 및 5b는 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 화소부 박막 트랜지스터와 구동회로부 CMOS구조 박막 트랜지스터의 단면을 각각 도시한 단면도이다.
도 5a에 도시한 바와 같이, 투명한 기판(101) 상에 무기절연물질 예를들면 산화실리콘(SiO2)으로 이루어진 버퍼층(103)이 형성되어 있고, 상기 버퍼층(103) 위로 투명 도전성 물질인 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로써 이루어진 화소전극(110)과 상기 화소전극(110)과 동일한 물질로 이루어진 투명 도전성 물질층(113b)과 금속층(113a)의 이중층으로 이루어진 게이트 전극(113)이 일정간격 이격하여 형성되어 있다. 다음, 상기 이중의 게이트 전극(113) 위로 무기절연물질로 이루어진 게이트 절연막(119)이 형성되어 있으며, 상기 게이트 절연막(119) 위로 폴리 실리콘의 n형 오믹콘택층(124b)과 LDD층(124c)과 액티브층(124a)의 3부분으로 이루어진 반도체층(124)이 형성되어 있다. 상기 반도체층(124)은 그 중앙에 액티브층(124a)이 형성되며, 상기 액티브층(124a) 양측에 n형 오믹콘택층(124b)이 위치하고 있으며, 상기 액티브층(124a)과 n형 오믹콘택층(124b) 사이에 LDD(Lightly Doped Drain)층(124c)이 형성되어 있다. 상기 LDD층(124c)은 핫캐리어(hot carrier)들을 분산시키기 위한 목적으로 형성되며 낮은 농도로 도핑되어 누설전류의 증가를 방지하는 역할을 한다. 다음, 상기 반도체층(124) 위로 상기 반도체층(124)의 n형 오믹콘택층(124b)과 접촉하는 소스 및 드레인 전극(140b, 140a)이 일정간격 이격하여 형성되어 있다. 이때 서로 이격된 상기 소스 및 드레인 전극(140b, 140a) 사이로 액티브층(124a) 및 LDD층(124c)이 노출되어 있으며, 상기 드레인 전극(140a)은 버퍼층(103) 위로 상기 게이트 전극(113)과 일정간격 이격하며 형성된 화소전극(110)과 일끝이 접촉하고 있다. 다음, 상기 소스 드레인 전극(140b, 140a) 및 노출된 액티브층(124a)과 LDD층(124c)을 포함한 기판(101) 전면에 유기절연물질 또는 무기절연물질이 도포(증착)되어 보호층(150)을 형성하고 있다.
다음 도 5b를 참조하여 구동회로부의 CMOS인 n형 및 p형 박막 트랜지스터부(Ⅴ, Ⅵ)에 대해 설명한다.
도시한 바와 같이, 구동회로부의 구동소자인 CMOS는 n+로 도핑된 반도체층(125)을 포함하는 n형 박막 트랜지스터와 p+로 도핑된 반도체층(126)을 포함하는 p형 박막 트랜지스터가 일정간격 이격하여 쌍으로 구성되어 있다.
우선, n형 박막 트랜지스터가 형성되는 영역(Ⅴ)과 p형 박막 트랜지스터가 형성되는 영역(Ⅵ)에 있어서, 기판(101) 전면에 버퍼층(103)이 형성되어 있고, 투명 도전성 물질층(114b, 115b)과 금속층(114a, 115a)의 이중층으로 이루어진 게이트 전극(114, 115)이 각 영역별(Ⅴ, Ⅵ)로 일정간격 이격하여 형성되어 있다. 다음, 상기 이중층의 게이트 전극(114, 115) 위로 무기절연물질 예를들면 질화실리콘 (SiO2)또는 산화실리콘(SiNx) 중에서 선택된 물질로 이루어진 게이트 절연막(120, 121)이 상기 이중층의 게이트 전극(114, 115)을 감싸며 형성되어 있다. 다음, 상기 각각의 게이트 절연막(120, 121) 위로 Ⅴ영역에 있어서는 폴리 실리콘의 n형 오믹콘택층(125b)과 LDD층(125c)과 액티브층(125a)으로 이루어진 n형 반도체층(125)이, Ⅵ 영역에 있어서는 폴리 실리콘으로 이루어진 p형 오믹콘택층(126b)과 액티브층(126a)으로 이루어지는 p형 반도체층(126)이 각각 형성되어 있다. 다음, 상기 n형 및 p형 반도체층(125, 126) 위로 게이트 전극과(114, 115) 대응되는 부분을 사이에 두고 일정간격 이격하며 소스 및 드레인 전극((141b, 142b), (141a, 142a))이 상기 반도체층(125, 126) 중 n형 오믹콘택층(125b)과 p형 오믹콘택층(126b)과 각각 접촉하며 형성되어 있다. 다음, 상기 소스 및 드레인 전극((141b, 142b), (142a, 142a)) 위로 무기절연물질 또는 유기절연물질이 기판(101) 전면에 증착 또는 도포되어 보호층(150)을 형성하고 있다.
이후는 전술한 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법에 대해 도면을 참조하여 설명한다.
도면 6a 내지 도 6k와 도 7a 내지 7k는 본 발명의 제1 실시예에 따른 구동회 로 일체형 액정표시장치용 어레이 기판의 화소부의 박막 트랜지스터와 구동회로부의 CMOS인 n형 및 p형 박막 트랜지스터의 제조 공정 단계별로 각각 도시한 단면도이다.
우선, 도 6a와 도 7a에 도시한 바와 같이, 화소부(Ⅳ)와 구동회로부(Ⅴ,Ⅵ)를 포함하는 기판(101) 전면에 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 중에서 선택되는 하나를 증착하여 버퍼층(103)을 형성한다. 상기 버퍼층(103)은 비정질 실리콘을 폴리 실리콘으로 재결정화할 경우, 레이저 조사등에 의해 발생하는 열로 인해 기판(101) 내부에 존재하는 알칼리 이온, 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생할 수 있는데, 이러한 알칼리 이온에 의해 폴리 실리콘의 막 특성이 저하되는 것을 방지하기 위함이다. 다음, 상기 버퍼층(103) 위로 투명 도전성 물질인 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO) 중에서 선택되는 하나를 전면에 증착하고, 연속하여 그 위로 금속물질인 몰리브덴(Mo)을 증착하여 투명 도전성 물질층(106)과 금속층(107)을 형성한다.
다음 도 6b와 도 7b에 도시한 바와 같이, 상기 투명 도전성 물질층(106)과 금속층(107)이 형성된 기판(101) 상에 포토레지스트를 도포하고, 상기 도포된 포토레지스트 위로 차단영역(BA)과 투과영역(TA)과 반투과영역(HTA)을 갖는 마스크(170)를 위치시킨다. 이때 각 영역(Ⅳ, Ⅴ, Ⅵ)에 있어서 게이트 전극이 형성된 부분(GA)에는 차단영역(BA)이, 그 외 영역에서는 투과영역(TA)이 위치하도록 하고, Ⅳ 영역에 있어서는 화소전극이 형성될 부분(PA)에는 반투과영역(HTA)이 위치하도록 마스크(170)를 위치시킨 후, 노광을 실시한다(제 1 마스크 공정). 이때, 상기 마스크(170)의 다수의 슬릿으로 형성되는 반투과영역(HTA)에 있어서는 슬릿폭 및 슬릿 간격에 의해 상기 마스크(170)를 투과하는 광량이 조절되므로 노광된 상기 포토레지스트를 현상하면 각 영역(Ⅳ, Ⅴ, Ⅵ)에 있어 게이트 전극이 형성될 부분(GA)에서는 두꺼운 포토레지스트 패턴(160a)이 형성되고, 화소전극 형성부(PA)에는 얇은 두께의 포토레지스트 패턴(160b)이 형성되며, 그 외 영역에 있어서는 포토레지스트가 현상되어 금속층(107)을 노출시킨다.
다음 도 6c와 도7c에 도시한 바와 같이, 상기 포토레지스트 패턴(160a, 160b)이 형성된 기판(101) 상의 노출된 금속층(도 6b와 도 7b의 107) 및 그 하부의 투명 도전성 물질층(도 6b와 도 7b의 106)을 연속 식각하여 하부의 버퍼층(103)을 노출시킨다. 다음, 포토레지스트 패턴(도 6b와 도 7b의 160a, 160b)에 건식각을 진행하여 얇은 투께의 포토레지스트 패턴(도 6b와 도 7b의 160b)을 제거한다. 이때 두꺼운 포토레지스트 패턴(160a)은 두께가 얇아진 채로 남아있게 된다.
다음, 도 6d와 도 7d에 도시한 바와 같이, 제거된 얇은 포토레지스트 패턴(도 6b와 도 7b의 160b) 하부의 금속층(도 6c와 도 7c의 107)을 식각하여 그 하부의 투명 도전성 물질층(110)을 노출시킨다. 이때 상기 노출된 투명 도전성 물질층(110)은 화소전극(110)이 된다. 이후, 각 영역(Ⅳ, Ⅴ, Ⅵ)에 있어 남아있는 포토레지스트 패턴(도 6c와 도 7c의 160a)을 제거하여 각 영역(Ⅳ, Ⅴ, Ⅵ)상에 금속층(113a, 114a, 115a)과 투명 도전성 물질층(113b, 114b, 115b)의 이중층을 이루 어진 게이트 전극(113, 114, 115)을 형성한다. 이때 도면에는 나타나지 않았으나 상기 게이트 전극(113, 114, 115)과 이어진 이중층의 게이트 배선(미도시)도 함께 형성된다.
다음, 도 6e와 도 7e에 도시한 바와 같이, 각 영역(Ⅳ, Ⅴ, Ⅵ)에 있어 상기 게이트 전극(113, 114, 115) 및 화소전극(110) 위로 기판(101) 전면에 무기절연물질인 산화실리콘(SiNx)을 증착하여 무기절연막(118)을 형성하고, 상기 무기절연막(118) 위로 연속하여 비정질 실리콘(a-Si)을 기판(101) 전면에 증착하여 비정질 실리콘층(123)을 형성한다. 다음, 상기 비정질 실리콘층(123)이 형성된 기판(101)에 열을 가하여 비정질 실리콘층(123)에 포함된 수소를 제거하는 탈수소 공정을 진행한다.
다음, 도 6f와 도 7f에 도시한 바와 같이, 상기 탈수소 공정을 진행한 비정질 실리콘층(도 6e와 도 7e) 위로 포토레지스트를 도포하고 제 2 마스크 공정을 진행하여 게이트 전극(113, 114, 115)에 대응되는 부분을 포함하여 상기 부분에서 양끝으로 일정간격 연장한 영역을 제외하고 상기 비정질 실리콘층과 그 하부의 무기절연막을 식각하여 제거한다. 따라서, 각 영역(Ⅳ, Ⅴ, Ⅵ)에 있어 게이트 전극(113, 114, 115)을 충분히 덮을 수 있는 무기절연막 패턴(119, 120, 121)과 비정질 실리콘 패턴(124, 125, 126)이 형성되며, 그 외 영역에서는 화소전극(110) 또는 버퍼층(103)이 노출된다. 이때 각 영역(Ⅳ, Ⅴ, Ⅵ)에 있어, 이중층의 게이트 절연막(113, 114, 115) 위에 형성된 무기절연막 패턴(119, 120, 121)은 게이트 절연막(119, 120, 121)이 된다. 다음, 비정질 실리콘 패턴(124, 125, 126)이 형성된 기판(101)에 레이저 결정화 공정을 진행하여 상기 비정질 실리콘 패턴(124, 125, 126)을 폴리 실리콘 패턴(124, 125, 126)으로 결정화시킨다. 이때 상기 폴리 실리콘 패턴은 각 영역(Ⅳ, Ⅴ, Ⅵ)에 있어 반도체층(124, 125, 126)을 형성한다.
다음, 도 6g와 도 7g에 도시한 바와 같이, 상기 각 영역(Ⅳ, Ⅴ, Ⅵ)의 게이트 전극(113, 114, 115) 상부에 폴리 실리콘의 반도체층(124, 125, 126)이 형성된 기판 전면에 포토레지스트를 도포하고 제 3 마스크 공정을 진행하여 포토레지스트 패턴(130, 131)을 형성한다. Ⅳ, Ⅴ영역은 포토레지스트 패턴(130)을 상기 영역 전체에 형성하고, Ⅵ 영역에 있어서는 게이트 전극(115)과 대응되는 부분에만 포토레지스트 패턴(131)을 형성한다. 이후, 기판(101) 전면에 1E15/㎠ 내지 9E16/㎠의 고농도의 도즈량을 갖는 이온주입에 의한 p+도핑을 진행한다. Ⅵ 영역에 있어 게이트 전극(115)과 대응되는 영역에 형성된 포토레지스트 패턴(131)에 의해 이온도핑이 차단된 반도체층(126) 영역은 액티브층(126a)을 이루고, 상기 액티브층(126a) 이외의 p+도핑된 부분은 p형 오믹콘택층(126b)을 이룬다. Ⅳ, Ⅴ영역에 있어서는 전 영역에 포토레지스트 패턴(130)이 형성되어 있으므로 p+도핑되지 않는다. 이후 상기 포토레지스트 패턴(130, 131)을 스트립하여 제거한다.
다음, 도 6h와 도 7h에 도시한 바와 같이, 상기 p+ 도핑되어 p형 오믹콘택층(126b)이 형성된 기판(101)에 포토레지스트를 도포하고 제 4 마스크 공정을 진행하여 포토레지스트 패턴(135, 136)을 형성한다. 이때, Ⅳ영역에 있어서는 게이트 전극(113)과 대응되는 부분의 반도체층(124) 및 화소전극(110) 위에 포토레지스트 패턴(135, 136)을 형성하고, Ⅴ영역에 있어서는 게이트 전극(114)과 대응되 는 부분의 반도체층(125) 위에 포토레지스트 패턴(135)을 형성한다. 또한, Ⅵ영역은 전 영역에 포토레지스트 패턴(136)을 형성한다. 그 외 영역의 포토레지스트는 현상하여 제거한다. 다음, 상기 포토레지스트 패턴(135, 136)이 형성된 기판(101) 전면에 고농도의 도즈량을 갖는 이온주입에 의한 n+도핑을 실시한다. 이때, 상기 n+ 도핑의 도즈량은 대략 1E15/㎠ 내지 9E16/㎠의 값을 갖는다. Ⅳ, Ⅴ영역에 있어서는 게이트 전극(113, 114)과 대응되는 부분에 형성된 포토레지스트 패턴(135, 136)에 의해 n+도핑이 이루어지지 않는 반도체층(124a, 125a)은 액티브층(124a, 125a)을 이루고, n+도핑된 반도체층(124b, 125b)은 n형 오믹콘택층(124b, 125b)을 이룬다. Ⅵ 영역은 전체에 포토레지스트 패턴(136)이 형성되어 있으므로 n+도핑되지 않는다.
다음, 도 6i와 도 7i에 도시한 바와 같이, n+도핑되어 n형 오믹콘택층(124b, 125b)을 형성한 기판(101) 전면에 건식각을 진행하여 포토레지스트 패턴(135, 136)의 측면 일부를 식각시킨다. 이때 포토레지스트 패턴(135, 136)의 상부도 일부 식각되어 그 두께가 얇아지게 된다. Ⅳ, Ⅴ영역에 있어 게이트 전극(113, 114)에 대응하는 부분의 반도체층(도 6h와 도 7h의 124a, 125a) 위에 형성된 포토레지스트 패턴(135)의 측면이 건식각되어 n+도핑이 되지 않은 액티브층(124c, 125c) 일부가 노출된다. 다음, 상기 건식각된 포토레지스트 패턴(135)에 의해 상기 노출된 액티브층(124c, 125c) 위로 저농도의 도즈량을 갖는 이온주입에 의한 n-도핑을 진행한다. 이때 n-도핑의 도즈량은 대략 1E13/㎠ 내지 9E13/㎠가 된다. 상기 저농도의 도즈량을 갖는 n-도핑은 LDD도핑이라 칭하며, 이는 핫캐리어(hot carrier)들을 분산시키고, 누설전류를 방지하기 위해 형성하는 것으로 n형 반도체층에만 형성하고, p형 반도체층에는 형성하지 않는다. 상기 LDD도핑에 의해 Ⅳ, Ⅴ영역의 반도체층(124, 125) 중 노출된 액티브층(124c, 125c)은 n-도핑되어 LDD층(124c, 125c)을 형성한다. 따라서, Ⅳ, Ⅴ영역의 반도체층(124, 125)은 최외각에 n형 오믹콘택층(124b, 125b)과 중앙의 도핑되지 않은 액티브층(124a, 125a)과 이들 두 층((124a, 124b),(125a, 125b)) 사이에 LDD층(124c, 125c)으로 형성된다. 이후, 남아있는 포토레지스트 패턴(135, 136)을 스트립하여 제거한다.
다음, 6j와 도 7j에 도시한 바와 같이, 상기 LDD층(124c, 125c)을 포함하는 반도체층(124, 125)을 형성한 기판(101) 전면에 금속물질 예를들면, 몰리브덴(Mo), 크롬(Cr), 알루미늄(Al), 구리(Cu) 또는 이들의 합금 중에서 선택되는 물질을 증착하고, 제 5 마스크 공정을 실시하여 각 영역(Ⅳ, Ⅴ, Ⅵ)에 있어 반도체층(124, 125, 126) 중 액티브층(124a, 125a, 126a)과 LDD층(124c, 125c)을 노출시키며, 상기 노출된 반도체층 영역만큼 이격하며 오믹콘택층(124b, 125b, 126b)과 접촉하는 소스 및 드레인 전극((140b, 141b, 142b), (140a, 141a, 142a))을 형성한다. 이때 Ⅳ영역에 있어서는 오믹콘택층(124b)과 접촉하는 드레인 전극(140a)이 상기 게이트 전극(113)과 일정간격 이격하여 형성된 화소전극(110)과 접촉하며 형성된다. 도면에 나타내지 않았지만, Ⅳ영역에 있어서는 상기 소스 전극(140b)과 연결되며 게이트 배선(미도시)과 교차하는 데이터 배선(미도시)도 상기 소스 및 드레인 전극(140b, 140a)을 형성하는 금속물질로 형성된다. 상기 소스 및 드레인 전극(140b, 140a)과 데이터 배선(미도시)은 배선 특성을 좋게 하기 위해 금속물질 을 이중 삼중으로 증착하여 이중층 또는 삼증층으로 형성될 수도 있다.
다음, 도 6k와 도 7k에 도시한 바와 같이, 각 영역(Ⅳ, Ⅴ, Ⅵ)에 있어 상기 소스 및 드레인 전극((140b, 141b, 142b), (140a, 141a, 142a))이 형성된 기판(101) 전면에 유기절연물질인 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl) 또는 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 중에서 선택되는 물질로 도포 또는 증착하여 보호층(150)을 형성한다. 이후 제 6 마스크 공정을 진행하여 화소부의 게이트 배선 또는 데이트 배선의 일 끝에 형성되는 게이트 패드 및 데이터 패드를 노출시키는 패드 콘택홀을 형성한다.
< 제 2 실시예 >
본 발명의 제 2 실시예에 있어서, 전술한 제 2 실시예의 제 1 마스크 공정 및 제 2 마스크 공정까지 달리하고 그 이후 공정은 제 1 실시예와 동일하므로 차이가 있는 부분에 대해서만 도면을 참조하여 설명한다.
도 8a 내지 8e와 도9a 내지 도 9e는 본 발명의 제 2 실시예에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 화소부의 박막 트랜지스터와 구동회로부의 CMOS인 n형 및 p형 박막 트랜지스터의 제조 공정 단계별로 각각 도시한 단면도이다.
도 8a와 도 9a에 도시한 바와 같이, 화소부(Ⅳ)와 구동회로부(Ⅴ,Ⅵ)를 포함하는 기판(201) 전면에 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 중 에서 선택되는 하나를 증착하여 버퍼층(203)을 형성한다. 다음, 상기 버퍼층(203) 위로 투명 도전성 물질인 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO) 중에서 선택되는 하나를 전면에 증착하고, 연속하여 그 위로 금속물질인 몰리브덴(Mo)을 증착하여 투명 도전성 물질층(206)과 금속층(207)을 형성한다.
다음, 도 8b와 도 9b에 도시한 바와 같이, 상기 투명 도전성 물질층(206)과 금속층(207)이 형성된 기판(201) 상에 포토레지스트를 도포하고, 제 1 마스크 공정을 진행하여 각 영역(Ⅳ, Ⅴ, Ⅵ)에 있어서 게이트 전극이 형성될 부분(GA)에 포토레지스트 패턴을 형성한다. 또한 Ⅳ영역에 있어서는 화소전극이 형성될 부분(PA)과 도면에는 나타나지 않았지만, 게이트 전극과 연결되는 게이트 배선이 형성될 부분(미도시)에도 포토레지스트 패턴(260)을 형성한다. 그 외 영역의 포토레지스트는 현상하여 제거한다.
다음, 도 8c와 도 9c에 도시한 바와 같이, 각 영역(Ⅳ, Ⅴ, Ⅵ)에 있어 상기 포토레지스트 패턴(도 8b와 도 9b의 260) 외부로 노출된 부분의 금속층(도 8b와 도 9b의 207) 및 그 하부의 투명 도전성 물질층(도 8b와 도 9b의 206)을 연속하여 식각하여 그 하부의 버퍼층(203)을 노출시키고, 식각되지 않은 부분에 있어서는 투명도전성 물질층(213b, 214b, 215b)과 금속층(213a, 214a, 215a)으로 이루어지는 이중층의 게이트 전극(213, 214, 215)을 형성한다. 이때, Ⅳ영역에 있어서는 도시하지 않았지만 게이트 전극(213)과 연결되는 이중층의 게이트 배선(미도시)이 형성되며, 상기 게이트 전극(213)에서 일정간격 이격하여 그 상부에 금속층(208)을 갖는 화소전극(210)이 형성된다. 다음, 상기 각 영역(Ⅳ, Ⅴ, Ⅵ)의 이중층의 게이트 전 극(213, 214, 215)을 포함하여 기판(201) 전면에 무기절연물질인 산화실리콘(SiNx)을 증착하여 무기절연막(218)을 형성하고, 상기 무기절연막(218) 위로 연속하여 비정질 실리콘(a-Si)을 기판(201) 전면에 증착하여 비정질 실리콘층(223)을 형성한다. 다음, 상기 비정질 실리콘층(223)이 형성된 기판(201)에 열을 가하여 비정질 실리콘층(223)에 포함된 수소를 제거하는 탈수소 공정을 진행한다.
다음, 도 8d와 도 9d에 도시한 바와 같이, 각 영역(Ⅳ, Ⅴ, Ⅵ)에 있어, 상기 탈수소 공정을 진행한 비정질 실리콘층(도 8c와 도 9c의 223) 위로 포토레지스트를 도포하고 제 2 마스크 공정을 진행하여 각각의 게이트 전극(213, 214, 215)에 대응되는 부분을 포함하여 상기 부분에서 양끝으로 일정간격 연장한 영역에 포토레지스트 패턴(262)을 형성한다.
다음, 도 8e와 도 9e에 도시한 바와 같이, 상기 각 영역(Ⅳ, Ⅴ, Ⅵ)의 게이트 전극(213, 214, 215)과 대응되는 부분에 형성된 포토레지스트 패턴(도 8d와 도 9d 262)을 마스크로 하여 상기 포토레지스트 패턴(도 8d와 도 9d의 262) 외부로 노출된 비정질 실리콘층(도 8d와 도 9d의 223)과 그 하부의 무기절연막(도 8d와 도 9d의 218)을 연속하여 식각한다. 각 영역(Ⅳ, Ⅴ, Ⅵ)에 있어서 포토레지스트 패턴(도 8d와 도 8d의 262)에 의해 식각되지 않은 각각의 게이트 전극(213, 214, 215) 상부의 무기절연막(219, 220, 221)과 비정질 실리콘층(224, 225, 2326)은 각각 게이트 절연막(219, 220, 221)과 반도체층(224, 225, 226)을 형성한다. 이때 상기 포토레지스트 패턴(도 8d와 도 9d의 262)이 게이트 전극(213, 214, 215)에 대응되는 부분을 포함하여 더 넓게 형성되었으므로 식각 시 상기 게이트 전극(213, 214, 215)을 감싸며 게이트 절연막(219, 220, 212)과 반도체층(224, 225, 226)이 형성된다. 또한, Ⅳ영역(Ⅳ, Ⅴ, Ⅵ)에 있어서, 화소전극(210) 상부의 비정질 실리콘층(도 8d와 도 9d의 223) 및 무기절연막(도 8d와 도 9d의 218)이 제거되어 금속층(도 8d와 도 9d의 208)을 노출시키는데 상기 금속층(도 8d와 도 9d의 208)도 식각하여 그 하부의 화소전극(210)을 노출시킨다. 이후 상기 노출된 비정질 실리콘의 반도체층에 레이저 결정화 공정을 진행하여 폴리 실리콘의 반도체층으로 결정화 한다.
이후 공정은 제 1 실시예의 도 6g 내지 6k와 도 7g 내지 7k에서 설명한 바와 동일하게 진행함으로 설명은 생략한다.
< 제 3 실시예 >
본 발명에 따른 제 3 실시예는 상기 제 1 및 제 2 실시예에서 게이트 전극을 투명도전성 물질층의 단일층으로 형성하는 것이다.
마스크수 절감을 위해 화소부에 있어 투명 도전성 물질의 화소전극을 보호층위에 형성하는 종래와는 다르게 기판상의 버퍼층 위에 형성하였다. 따라서 상기 투명 도전성 물질층 위에 게이트 배선을 형성하게 됨으로써 상기 투명 도전성 물질층을 게이트 배선의 일부로 이용하게 되는데 이때 투명 도전성 물질은 저항치가 일반금속보다 높으므로 상기 투명 도전성 물질만으로 배선 형성시 신호 지연등이 발생한다. 이를 방지하기 위해 제 1 및 제 2 실시예에서는 상기 투명 도전성 물질층 위에 몰리브덴의 금속층을 더욱 증착하여 이중층의 게이트 전극 및 게이트 배선을 형 성하였다. 게이트 배선은 두껍고 그 폭이 넓게 형성하는 것이 저항을 줄여 신호지연 등의 문제를 해결하지만, 상기 게이트 배선과 동일한 구조로 형성되는 게이트 전극에 있어서는 상기 게이트 전극 상부에 형성되는 반도체층을 결정화하는 과정에서 게이트 전극이 두꺼울수록 단차부에서 반도체층의 단선이 발생할 가능성이 높게된다. 본 발명의 제 3 실시예는 전술한 문제점을 해결하기 위한 것이다.
도 10은 구동회로 일체형 액정표시장치용 어레이 기판의 화소부의 화소영역 일부를 도시한 것이다.
도시한 바와 같이, 가로방향으로 게이트 배선(308)이 형성되어 있으며, 상기 게이트 배선(308)과 교차하며 세로방향으로 데이터 배선(350)이 형성되어 있다. 또한 두 배선(308, 350)이 교차하여 화소를 정의하며, 상기 화소 내에 상기 두 배선(308, 350)에 서 일정간격 이격하며 화소전극(310)이 형성되어 있고, 상기 두 배선(308, 350)이 교차하는 부분에는 상기 게이트 배선(308)에서 연장된 게이트 전극(313)과 상기 데이터 배선(350)에서 연장된 소스 전극(340b)과 상기 소스 전극(340)에서 일정간격 이격하여 드레인 전극(340a)으로 형성되는 박막 트랜지스터(Tr)가 형성되어 있다. 이때 상기 박막 트랜지스터(Tr)의 드레인 전극(340a)은 콘택홀없이 화소전극(310)과 접촉하고 있다.
도 11a 및 도 11b는 도 10을 각각 A-A 및 B-B에 따라 절단한 단면도이다.
도 11a에 도시한 바와 같이, 기판(301) 상에 버퍼층(303)이 형성되어 있으며, 상기 버퍼층(303) 위로 투명 도전 물질로 이루어진 단층의 게이트 전극(313)이 형성되어 있고, 상기 게이트 전극(313)과 일정간격 이격하여 화소전극(310)이 형성되어 있다. 다음, 상기 게이트 전극(313) 위로 게이트 절연막(319)과 그 상부에 n형 오믹콘택층(324b)과 LDD층(324c)과 액티브층(324a)을 갖는 반도체층(324)이 형성되어 있으며, 상기 반도체층(324) 중 오믹콘택층(324b)과 각각 접촉하며 일정간격 이격하여 소스 및 드레인 전극(340b, 340a)이 형성되어 있다. 상기 드레인 전극(340a)은 오믹콘택층(324b)과 접촉하는 동시에 화소전극(310)과도 일끝이 접촉하고 있다. 다음, 상기 소스 및 드레인 전극(340b, 340a) 및 두 전극(340b, 340a) 사이의 노출된 반도체층(324)과 화소전극(310) 위로 보호층(350)이 형성되어 있다.
도 11b는 도 10의 박막 트랜지스터의 게이트 전극을 B-B에 따라 세로 방향으로 절단한 것이다.
도시한 바와 같이, 기판(301) 상에 버퍼층(303)이 형성되어 있고, 상기 버퍼층(303) 위에 투명 도전성 물질로 이루어진 게이트 전극(313)과 상기 게이트 전극(313)과 이어지며 투명 도전성 물질층(308a)이 형성되어 있다. 게이트 전극 형성부(GEA)에 있어서는 상기 게이트 전극(313) 상부에 게이트 절연막(319)과 그 위로 반도체층인 액티브층(324a)이 형성되어 있다. 게이트 배선 형성부(GLA)에는 게이트 전극(313)과 이어지는 투명 도전성 물질층(308a)과 그 위에 몰리브덴(Mo)의 금속층(308b)이 형성되어 있어 상기 투명 도전성 물질층(308a)과 금속층(308b)은 이중층의 게이트 배선(308)을 형성하고 있다. 상기 게이트 배선(308) 상부에는 게이트 절연막(319)과 반도체층인 액티브층(324a)이 형성되어 있으며, 그 위로 보호층(350)이 형성되어 있다.
도 12a 내지 도 12d와 도 13a 내지 도 13d는 본 발명의 제 3 실시예에 따른 어레이 기판의 제조 공정별 단면도이다. 제 1 실시예의 게이트 전극 형성 공정까지만을 달리하고 상기 게이트 전극 형성 이후의 공정은 상기 제 1 실시예와 동일하게 진행하므로 차이가 있는 게이트 전극 형성 공정(제 1 마스크 공정)까지만을 도시하였으며, 도 10의 A-A와 B-B에 있어서의 제조 공정별 단면도이다. 구동회로부 CMOS인 n형 및 p형 박막 트랜지스터는 도면에 나타내지 않았다.
도 12a와 도 13a에 도시한 바와 같이, 기판(301) 전면에 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 중에서 선택되는 하나를 증착하여 버퍼층(303)을 형성한다. 다음, 상기 버퍼층(303) 위로 투명 도전성 물질인 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO) 중에서 선택되는 하나를 전면에 증착하고, 연속하여 그 위로 금속물질인 몰리브덴(Mo)을 증착하여 투명 도전성 물질층(306)과 금속층(307)을 형성한다.
다음 도 12b와 도 13b에 도시한 바와 같이, 상기 투명 도전성 물질층(306)과 금속층(307)이 형성된 기판(301) 상에 포토레지스트를 도포하고, 상기 도포된 포토레지스트 위로 차단영역(BA)과 투과영역(TA)과 반투과영역(HTA)을 갖는 마스크(370)를 위치시킨다. 이때, 게이트 전극이 형성될 부분(GEA)과 화소전극이 형성될 영역(PA)에는 반투과영역(HTA)이, 게이트 배선이 형성될 영역(GLA)에는 차단영역(BA)이, 그 외 영역에서는 투과영역(TA)이 대응되도록 마스크를 위치시킨 후, 노광을 실시한다. 이때, 상기 마스크(370)의 다수의 슬릿으로 형성되는 반투과영역(HTA)에 있어서는 슬릿폭 및 슬릿 간격에 의해 상기 마스크(370)를 투과하는 광량이 조절되므로 노광된 상기 포토레지스트를 현상하면 게이트 전극이 형성될 부분(GEA)과 화소전극이 형성될 영역(PA)에서는 얇은 포토레지스트 패턴(360b)이 형성되고, 게이트 배선이 형성될 영역(GLA)에서는 두꺼운 포토레지스트 패턴(360a)이 형성되며, 그 외 영역에 있어서는 포토레지스트가 현상되어 금속층(307)이 노출된다.
다음, 도 12c와 도13c에 도시한 바와 같이, 상기 포토레지스트 패턴(360a, 360b)이 형성된 기판(101) 상의 노출된 금속층(도 12b와 도 13b의 307) 및 그 하부의 투명 도전성 물질층(도 12b와 도 13b의 306)을 연속 식각하여 하부의 버퍼층(303)을 노출시킨다. 다음, 포토레지스트 패턴(도 12b와 도 13b의 360a, 360b)에 건식각을 진행하여 얇은 투께의 포토레지스트 패턴(도 12b와 도 13b의 360b)을 제거하여 그 하부의 금속층(307)을 노출시킨다. 이때, 두꺼운 포토레지스트 패턴(360a)은 두께가 얇아진 채로 남아있게 된다.
다음, 도 12d와 도 13d에 도시한 바와 같이, 상기 게이트 전극이 형성될 부분(GEA)과 화소전극이 형성될 부분(PA)상의 노출된 금속층(307)을 식각하여 단층의 게이트 전극(313)과 투명 도전성 물질층과 금속층의 이중층으로 이루어진 게이트 배선(308)이 형성된다. 이후 남아있는 포토레지스트 패턴을 스트립하여 제거한다.
이후 공정은 제 1 실시예와 동일하므로 설명은 생략한다.
이와 같이, 본 발명의 실시예에 따른 구동회로부 일체형 액정표시장치용 어 레이 기판의 제작 시, 게이트 전극을 포함한 게이트 배선과 화소전극을 일괄 증착하여 형성한 후, 반도체층과 게이트 절연막을 동시에 식각하고, 소스 및 드레인 전극을 포함하는 데이터 배선을 형성함으로써 화소전극과 드레인 전극을 콘택홀 형성없이 접촉시킨다.
따라서, 종래의 8마스크 공정에 의해 제작되던 구동회로 일체형 액정표시장치용 어레이 기판을 본 발명은 6마스크 공정에 의해 제작하므로 마스크수를 절감함으로써 공정시간을 단축하여 생산수율을 향상시키고 제조 비용을 줄일 수 있다.
또한, 투명 도전성 물질층과 금속층의 이중층으로 구성한 게이트 배선과는 달리 게이트 전극은 회절노광을 이용하여 단일층으로 두께를 얇게 형성함으로써 반도체층의 결정화시 단선을 방지함으써 폴리 실리콘 박막 트랜지스터의 소자 성능을 향상시킬 수 있다.

Claims (14)

  1. 투명한 기판 상에 화소부와 구동회로부를 정의하고, 상기 화소부 내에 다수의 박막 트랜지스터 형성부 및 구동회로부 내에 CMOS인 n형 및 p형 박막 트랜지스터 형성부를 정의하는 단계와;
    상기 기판 위로 투명 도전성 물질층과 금속층을 전면에 형성하는 단계와;
    상기 투명 도전성 물질층과 금속층 위로 제 1 마스크 공정을 진행하여 화소부와 구동회로부의 각 박막 트랜지스터 형성부에 게이트 전극을 형성하고, 동시에 화소부에는 게이트 배선과 화소전극을 형성하는 단계와;
    상기 게이트 전극과 화소전극이 형성된 기판 전면에 무기절연막과 비정질 실리콘층을 형성하는 단계와;
    상기 무기절연막과 비정질 실리콘층 위로 제 2 마스크 공정을 진행하여 화소부 및 구동회로부의 각 박막 트랜지스터 형성부에 게이트 절연막과 비정질 실리콘의 반도체층을 형성하는 단계와;
    상기 비정질 실리콘의 반도체층이 형성된 기판 상에 결정화 공정을 진행하여 폴리 실리콘의 반도체층으로 결정화하는 단계와;
    다음 상기 폴리 실리콘의 반도체층을 포함한 기판 전면에 포토레지스트를 도포하고 제 3 마스크 공정을 실시하여 화소부와 구동회로부 중 n형 박막 트랜지스터 형성부 전면에 포토레지스트 패턴을 형성하고 동시에 구동회로부의 p형 박막 트랜지스터 형성부에는 게이트 전극과 대응되는 부분에 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴이 형성된 기판에 제 1 도즈량을 갖는 이온주입에 의한 p+ 도핑을 실시함으로써 p형 오믹콘택층과 액티브층을 형성하는 단계와;
    상기 p+ 도핑된 기판 상에 포토레지스트 패턴을 제거하는 단계와;
    상기 포토레지스트 패턴을 제거한 기판 상에 제 4 마스크 공정을 실시하여 화소부에는 게이트 전극과 대응되는 반도체층과 화소전극 위로 포토레지스트 패턴을 형성하고 구동회로부의 n형 박막트랜지스터 형성부에서는 게이트 전극과 대응되는 부분에 p형 박막트랜지스터 형성부 전체에 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴이 형성된 기판에 제 2 도즈량을 갖는 이온주입에 의한 n+ 도핑을 실시함으로써 n형 오믹콘택층을 형성하는 단계와;
    상기 포토레지스트 패턴을 건식각하여 게이트 전극과 대응되는 부분에 형성된 포토레지스트 패턴의 측면을 식각하여 도핑되지 않은 반도체층을 노출시키는 단계와;
    상기 노출된 도핑되지 않은 반도체층에 제 3 도즈량을 갖는 이온주입에 의한 n-도핑을 실시함으로써 LDD층과 액티브층을 형성하는 단계와;
    상기 LDD층 및 액티브층이 형성된 반도체층 위의 포토레지스트 패턴을 제거하는 단계와;
    상기 포토레지스트 패턴이 제거된 반도체층 위로 전면에 금속층을 형성한 후, 제 5 마스크 공정을 진행하여 화소부 및 구동회로부 각각의 오믹콘택층과 접촉하여 서로 일정간격 이격하는 소스 및 드레인 전극을 형성하고, 동시에 화소부에 있어서는 소스 전극과 이어지는 데이터 배선을 형성하는 단계
    를 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  2. 투명한 기판 상에 화소부와 구동회로부를 정의하고, 상기 화소부 내에 다수의 박막 트랜지스터 형성부 및 구동회로부 내에 CMOS인 n형 및 p형 박막 트랜지스터 형성부를 정의하는 단계와;
    상기 기판 위로 투명 도전성 물질층과 금속층을 전면에 형성하는 단계와;
    상기 투명 도전성 물질층과 금속층 위로 제 1 마스크 공정을 진행하여 화소부와 구동회로부의 각 박막 트랜지스터 형성부에 게이트 전극을 형성하고, 동시에 화소부에는 게이트 배선과 상기 게이트 전극에서 일정간격 이격하여 금속층이 상부에 위치하는 투명도전성 물질층을 형성하는 단계와;
    상기 게이트 전극과 금속층이 상부에 위치하는 투명 도전성 물질층이 형성된 기판 전면에 무기절연막과 비정질 실리콘층을 형성하는 단계와;
    상기 무기절연막과 비정질 실리콘층 위로 포토레지스트를 도포하고 제 2 마스크 공정을 진행하여 화소부 및 구동회로부의 각 박막 트랜지스터 형성부에 게이트 절연막과 비정질 실리콘의 반도체층을 형성하고, 화소부에 있어서 투명도전성 물질층 상부의 금속층을 식각하여 화소전극을 형성하는 단계와;
    상기 비정질 실리콘의 반도체층이 형성된 기판 상에 결정화 공정을 진행하여 폴리 실리콘의 반도체층으로 결정화하는 단계와;
    다음 상기 폴리 실리콘의 반도체층을 포함한 기판 전면에 포토레지스트를 도포하고 제 3 마스크 공정을 실시하여 화소부와 구동회로부 중 n형 박막 트랜지스터 형성부 전면에 포토레지스트 패턴을 형성하고 동시에 구동회로부의 p형 박막 트랜지스터 형성부에는 게이트 전극과 대응되는 부분에 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴이 형성된 기판에 제 1 도즈량을 갖는 이온주입에 의한 p+ 도핑을 실시함으로써 p형 오믹콘택층과 액티브층을 형성하는 단계와;
    상기 p+ 도핑된 기판 상에 포토레지스트 패턴을 제거하는 단계와;
    상기 포토레지스트 패턴을 제거한 기판 상에 제 4 마스크 공정을 실시하여 화소부에는 게이트 전극과 대응되는 반도체층과 화소전극 위로 포토레지스트 패턴을 형성하고 구동회로부의 n형 박막트랜지스터 형성부에서는 게이트 전극과 대응되는 부분에 p형 박막트랜지스터 형성부 전체에 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴이 형성된 기판에 제 2 도즈량을 갖는 이온주입에 의한 n+ 도핑을 실시함으로써 n형 오믹콘택층을 형성하는 단계와;
    상기 포토레지스트 패턴을 건식각하여 게이트 전극과 대응되는 부분에 형성된 포토레지스트 패턴의 측면을 식각하여 도핑되지 않은 반도체층을 노출시키는 단계와;
    상기 노출된 도핑되지 않은 반도체층에 제 3 도즈량을 갖는 이온주입에 의한 n-도핑을 실시함으로써 LDD층과 액티브층을 형성하는 단계와;
    상기 LDD층 및 액티브층이 형성된 반도체층 위의 포토레지스트 패턴을 제거하는 단계와;
    상기 포토레지스트 패턴이 제거된 반도체층 위로 전면에 금속층을 형성한 후, 제 5 마스크 공정을 진행하여 화소부 및 구동회로부 각각의 오믹콘택층과 접촉하여 서로 일정간격 이격하는 소스 및 드레인 전극을 형성하고, 동시에 화소부에 있어서는 소스 전극과 이어지는 데이터 배선을 형성하는 단계
    를 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  3. 투명한 기판 상에 화소부와 구동회로부를 정의하고, 상기 화소부 내에 다수의 박막 트랜지스터 형성부 및 구동회로부 내에 CMOS인 n형 및 p형 박막 트랜지스터 형성부를 정의하는 단계와;
    기판 상에 투명 도전성 물질층과 금속층을 형성하는 단계와;
    상기 투명 도전성 물질층과 금속층에 제 1 마스크 공정을 진행하여 게이트 전극 및 게이트 배선과 화소전극을 형성하는 단계와;
    상기 게이트 전극이 형성된 기판 상에 무기절연막과 비정질 실리콘층을 형성하고 제 2 마스크 공정을 진행하여 게이트 전극 위로 게이트 절연막과 반도체층을 형성하는 단계와;
    상기 반도체층을 결정화하는 단계와;
    상기 반도체층에 제 3 및 제 4 마스크 공정 및 p+, n+, n- 도핑 공정을 진행하여 화소부 및 구동회로부의 n형 박막 트랜지스터 형성부에 있어 n형 오믹콘택층, LDD층, 액티브층을 이루어진 반도체층과 구동회로부의 p형 박막 트랜지스터 형성부에 있어서는 p형 오믹콘택층, 액티브층의 반도체층을 형성하는 단계와;
    상기 반도체층 위로 금속물질을 증착하고 제 5 마스크 공정을 진행하여 서로 일정간격 이격한 소스 및 드레인 전극을 형성하는 단계와;
    상기 소스 및 드레인 전극 위로 보호층을 형성하는 단계
    를 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 마스크 공정은 상기 금속층 위로 기판 전면에 포토레지스트를 도포하는 단계와;
    상기 포토레지스트가 도포된 기판 위로 마스크를 위치시킨 후 회절노광을 실시하여 화소부 및 구동회로부의 게이트 전극이 형성될 부분에는 각각 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 화소부의 화소전극이 형성될 부분에는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하고, 게이트 배선이 형성될 부분에는 상기 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하는 단계와;
    상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 금속층 및 투명 도전성 물질층을 연속 식각하는 단계와;
    상기 제 1 및 제 2 포토레지스트 패턴에 건식각을 진행하여 상기 제 2 두께의 제 2 포토레지스트 패턴을 제거하여 그 하부의 금속층을 노출시키는 단계와;
    상기 노출된 금속층을 식각하여 화소부에 있어서 화소전극을 형성하는 단계와;
    상기 화소전극이 형성된 기판 위에 건식각되지 않고 남아있는 상기 제 1 포토레지스트 패턴을 제거하는 단계
    를 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 마스크 공정은 상기 금속층 위로 기판 전면에 포토레지스트를 도포하는 단계와;
    상기 포토레지스트가 도포된 기판 위로 마스크를 위치시킨 후 회절노광을 실시하여 화소부의 화소전극이 형성될 부분과 화소부 및 구동회로부의 게이트 전극이 형성될 부분에는 각각 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 게이트 배선이 형성될 부분에는 상기 제 1 두께보다 두꺼운 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와;
    상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 금속층 및 투명 도전성 물질층을 연속 식각하는 단계와;
    상기 제 1 및 제 2 포토레지스트 패턴에 건식각을 진행하여 상기 제 1 두께의 제 1 포토레지스트 패턴을 제거하여 그 하부의 금속층을 노출시키는 단계와;
    상기 노출된 금속층을 식각하여 화소부에 있어서 화소전극과 화소부 및 구동회로부에 있어서 투명도전성 물질층으로 이루어진 단층구조의 게이트 전극을 형성하는 단계와;
    상기 화소전극과 단층구조의 게이트 전극이 형성된 기판 위에 건식각되지 않고 남아있는 상기 제 2 포토레지스트 패턴을 제거하는 단계
    를 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  6. 제 1 항에 있어서,
    상기 게이트 전극은 투명 도전성 물질층의 단일층 또는 투명 도전성 물질층과 금속층의 이중층으로 형성되는 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  7. 제 1 항 내지 제 3 항에 중 어느 하나의 항에 있어서,
    상기 기판 상에 투명한 도전성 물질을 증착하기 전에 버퍼층을 형성하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  8. 제 1 항 내지 제 3 항에 중 어느 하나의 항에 있어서,
    상기 비정질 실리콘층을 형성한 후에는 탈수소화 공정을 진행하는 단계를 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  9. 제 7 항에 있어서,
    상기 버퍼층은 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 중에서 선택되는 물질로 형성되는 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  10. 제 1 항 내지 제 3 항에 중 어느 하나의 항에 있어서,
    상기 투명 도전성 물질층은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO) 중에서 선택되는 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  11. 제 1 항 내지 제 3 항에 중 어느 하나의 항에 있어서,
    상기 금속층은 몰리브덴(Mo)으로 형성되는 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  12. 제 1 항 내지 제 3 항에 중 어느 하나의 항에 있어서,
    상기 소스 및 드레인 전극과 데이터 배선을 형성하는 단계 이후에는 상기 소스 및 드레인 전극 위로 보호층을 형성하는 단계와;
    상기 보호층에 제 6 마스크 공정을 실시하여 상기 게이트 배선 및 데이트 배선 일끝의 패드 콘택홀을 형성하는 단계
    를 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  13. 제 1 항 내지 제 3 항에 중 어느 하나의 항에 있어서,
    상기 화소부의 드레인 전극은 그 끝단이 화소전극과 직접 접촉하며 형성되는 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
  14. 제 1 항 또는 제 2 항에 중 어느 하나의 항에 있어서,
    상기 제 1 도즈량 및 제 2 도즈량은 1*1015/㎠ 내지 9*1016/㎠ 이며, 제 3 도즈량은 1*1013/㎠ 내지 9*1013/㎠ 인 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법.
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