KR20060104219A - 액정표시장치용 어레이 기판 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 폴리실리콘을 이용한 액정표시장치용 어레이 기판 및 그 제조방법에 관한 것이다.
본 발명에 의한 폴리실리콘을 이용한 액정표시장치용 어레이 기판은 스토리지 커패시터가 형성되는 스토리지 영역에 있어 제 2 스토리지 전극과, 그 상부의 제 3 스토리지 전극 사이에 구비되는 층간절연막을 타영역 대비 얇은 두께를 갖도록 형성하여 상기 스토리지 커패시터의 축전용량을 극대화함으로써 상기 스토리지 커패시터의 면적을 줄여 개구율 및 휘도를 향상시킬 수 있는 액정표시장치용 어레이 기판 및 그 제조 방법을 제공한다.
스토리지 커패시터, 축전용량, 개구율, 휘도, 병렬구조
Description
도 1은 일반적인 구동회로부 일체형 액정표시장치용 어레이 기판의 개략도.
도 2는 폴리실리콘을 이용한 액정표시장치용 어레이 기판 내부의 하나의 화소영역에 대한 평면도.
도 3은 상기 도 2를 절단선 Ⅲ-Ⅲ를 따라 절단한 단면도.
도 4는 본 발명에 의한 폴리실리콘을 이용한 액정표시장치용 어레이 기판의 하나의 화소영역에 대한 평면도.
도 5는 상기 도 4를 절단선 V-V를 따라 절단한 단면도.
도 6a 내지 도 6j는 본 발명에 의한 액정표시장치용 어레이 기판의 제조 방법에 따른 제조 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 기판 105 : 버퍼층
110 : 반도체층 110a : 액티브층
110b : 오믹콘택층 112 : 제 1 스토리지 전극
115 : 게이트 절연막 133 : 게이트 전극
138 : 제 2 스토리지 전극 145 : 제 2 층간절연막
147 : 제 1 층간절연막 150a, 150b : 반도체층 콘택홀
183a : 제 1 포토레지스트 패턴
StgC3 : 제 1 스토리지 커패시터 StgC4 : 제 2 스토리지 커패시터
StgA : 스토리지 커패시터 형성 영역 Tr : 박막 트랜지스터
TrA : 스위칭 소자 형성 영역
본 발명은 액정표시장치에 관한 것으로, 특히 구동회로부 일체형 액정표시장치용 기판과 그 제조방법에 관한 것이다.
최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다.
상기 액정표시장치는 박막 트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이 기판과 컬러 필터(color filter) 기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 영상효과를 얻는 비발광 소자에 의한 화상표시장치를 뜻한다.
현재에는 상기 박막 트랜지스터와 화소 전극이 행렬방식으로 배열된 능동행 렬 액정표시장치(AM-LCD ; Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있으며 이때, 상기 박막 트랜지스터 소자로는 수소화된 비정질 실리콘(a-Si:H)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질 실리콘(a-Si:H)은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가 시 준 안정상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제가 되며, 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)이 좋지 않아 구동회로로 사용하기 어렵다.
따라서, 일반적으로는 별도로 제작된 구동소자를 액정패널에 연결하여 사용하고 있으며, 대표적인 예로 구동소자를 TCP(Tape Carrier Package)로 제작하여 액정패널에 부착하여 사용한다. 따라서 상기 TCP는 다수의 회로부가 PCB(Printed Circuit Board) 기판과 액정패널 사이에 부착되어, 상기 PCB 기판으로부터 입력되는 신호를 받아 상기 액정패널에 전달하게 된다. 그런데 이러한 구성은 구동 IC의 실장비용이 원가의 많은 부분을 차지하고 있으며, 액정패널의 해상도가 높아지면서 박막 트랜지스터 기판의 게이트 배선 및 데이터 배선을 상기 TCP와 연결하는 기판 외부의 패드 피치(Pitch)가 짧아져 TCP 본딩 자체가 어려워지고 있다.
반면, 폴리실리콘(poly-Si)은 비정질 실리콘(a-Si)에 비하여 전계효과 이동도 등의 전기적 특성이 우수하기 기판 위에 구동회로를 형성하여도 문제되지 않는다. 따라서 상기 폴리 실리콘을 이용하여 기판에 직접 구동회로를 형성함으로써 구 동 IC 비용을 줄일 수 있고 실장도 간단해진다.
도 1은 일반적인 구동회로부 일체형 액정표시장치용 어레이 기판의 개략도이다.
도시한 바와 같이, 절연 기판(1) 상에 구동회로부(5)와 화소부(3)가 같이 형성되어 있다. 상기 화소부(3)는 기판(1)의 중앙부에 위치하고, 이 화소부(3)의 일측과 이에 평행하지 않은 타측에 각각 게이트 및 데이터 구동회로부(5a, 5b)가 위치하고 있다. 상기 화소부(3)에는 상기 게이트 구동회로부(5a)와 연결된 다수 개의 게이트 배선(7)과 상기 데이터 구동회로부(5b)와 연결된 다수 개의 데이터 배선(9)이 교차하여 구성되며, 두 배선이 교차하여 정의되는 화소영역(P)에는 화소전극(10)이 형성되어 있고, 상기 두 배선의 교차지점에는 화소전극(10)과 연결된 박막 트랜지스터(T)가 위치한다.
또한, 상기 게이트 및 데이터 구동회로부는 외부신호 입력단(12)과 연결되어 있다.
상기 게이트 및 데이터 구동회로부(5a, 5b)는 상기 외부신호 입력단(12)을 통하여 입력된 외부신호를 내부에서 조절하여 각각 게이트 및 데이터 배선(7, 9)을 통해 화소부(3)로 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 장치이다.
따라서, 상기 게이트 및 데이터 구동회로부(5a, 5b)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조 박막 트랜지스터(미도시)가 상기 구동회로부 내부에 형성되어 있다.
도 2는 종래의 폴리실리콘을 이용하여 구동 및 스위칭 소자를 구성한 액정표시장치용 어레이 기판 내부의 하나의 화소부에 대한 평면도이다.
도시한 바와 같이, 어레이 기판(15)의 액티브 영역에는 세로방향으로 데이터 배선(45)이 형성되어 있으며, 가로 방향으로 게이트 배선(30)과 스토리지 배선(32)이 형성되어 있으며, 상기 게이트 배선(30) 및 데이터 배선(45)이 교차하는 부분에 스위칭 소자인 박막 트랜지스터(Tr)가 형성되어 있다. 또한, 상기 데이터 배선(45)과 게이트 배선(30)이 교차하여 하나의 화소영역(P)을 정의하며, 상기 하나의 화소영역(P) 내에는 스위칭 소자인 박막 트랜지스터(Tr)와 백라이트(미도시)로부터의 입사되는 빛을 통과시켜 화상을 표시하는 영역인 개구부(OA)와 상기 게이트 배선(30)에서 일정간격 이격하여 상기 화소영역(P)의 중간부분에 형성되는 스토리지 커패시터(StgC)가 형성되어 있다.
도 3은 상기 도 2를 절단선 Ⅲ-Ⅲ를 따라 절단한 단면의 모양을 도시한 도면이다. 이후 전술한 종래의 폴리실리콘을 이용한 액정표시장치용 어레이 기판의 단면 구조에 대해 설명한다.
도시한 바와 같이, 기판(15)상에 버퍼층(18)이 형성되어 있으며, 그 위로 폴리실리콘으로 형성된 제 1 및 제 2 반도체층(23, 25)이 스위칭 소자가 형성되는 부분(TrA)과 스토리지 커패시터가 형성되는 부분(StgA)에 형성되어 있다. 이때, 스위칭 영역(TrA)의 상기 제 1 반도체층(23)은 중앙의 순수 폴리실리콘으로 이루어진 액티브층(23a)과 상기 액티브층(23a) 양측으로 도핑된 오믹콘택층(23b)으로 이루어 지고 있다.
다음, 상기 제 1 및 제 2 반도체층(23, 25) 위로 게이트 절연막(28)이 전면에 형성되어 있으며, 상기 게이트 절연막(28) 위로 제 1 반도체층(23) 중 중앙의 액티브층(23a)과 오버랩되며 게이트 전극(35)이 형성되어 있으며, 스토리지 영역(StgA)에 있어서는 상기 제 2 반도체층(25)과 오버랩되며 제 2 스토리지 전극(40)이 형성되어 있다. 이때, 상기 제 2 스토리지 전극(40)은 그 하부의 제 2 반도체층(25)이 n+도핑되어 도전체화 됨으로써 형성된 제 1 스토리지 전극(25)과, 상기 제 1 및 제 2 스토리지 전극(25, 40) 사이에 위치한 유전체 역할을 하는 게이트 절연막(28)과 더불어 제 1 스토리지 커패시터(StgC1)를 형성하고 있다.
다음, 상기 게이트 전극(35) 및 제 2 스토리지 전극(40)이 형성된 게이트 절연막(28) 위로 상기 게이트 절연막(28)보다 두껍게 형성된 층간절연막(43)이 전면에 형성되어 있다. 또한, 상기 층간절연막(43) 위로 제 1 반도체층(23), 더욱 정확히는 상기 제 1 반도체층(23) 중 도핑되어 형성된 오믹콘택층(23b)과 접촉하는 소스 및 드레인 전극(48, 53)이 형성되어 있다. 이때, 상기 드레인 전극(53)은 길게 연장되어 그 일부가 상기 제 2 스토리지 전극(40)과 오버랩됨으로써 그 자체로써 제 3 스토리지 전극(55)을 형성하고 있으며, 상기 층간절연막(43)을 유전체로 하여 하부의 제 2 스토리지 전극(40)이 제 2 스토리지 커패시터(StgC2)를 형성하고 있다. 따라서, 병렬구조로써 제 1, 2 스토리지 커패시터(StgC1, StgC2)를 형성하고 있는 것이 특징이다.
다음, 상기 소스 및 드레인 전극(48, 53)과 제 3 스토리지 전극(55) 및 노출 된 층간절연막(43) 위로 보호층(60)이 전면에 형성되어 있으며, 상기 보호층(60) 위로 드레인 콘택홀(67)을 통해, 상기 드레인 전극(53)과 연결된 제 3 스토리지 전극(55)과 접촉하며 화소전극(65)이 형성되어 있다.
전술한 종래의 어레이 기판(15)은 병렬구조로써 제 1 및 제 2 스토리지 커패시터(StgC1, StgC2)를 형성하고 있음에도 불구하고, 상기 제 1, 2 스토리지 커패시터(StgC1, StgC2)의 축전용량의 한계로 인해 상기 제 1 및 제 2 스토리지 커패시터(StgC1, StgC2)가 차지하는 면적을 크게 형성함으로써 하나의 화소영역(P)에 있어, 실제로 화상을 표시하는 개구부(OA)는 50% 내지 70%를 조금 상회하는 정도임을 알 수 있다.
어레이 기판 내의 각 화소영역에 스토리지 커패시터를 형성해야 하는 이유는 각 화소영역에 있어, 한번의 신호에 의해 액정에 인가된 전압을 다음 신호가 인가되기 전까지 일정한 전압상태를 유지시키기 위해서는 화소전극에 계속 일정한 전압을 공급해야 하는데 이러한 역할을 스토리지 커패시터가 하기 때문이며, 따라서, 화소영역의 화소전극을 일정 시간동안 일정전압을 유지시키기 위해서는 이에 상응하는 축전용량을 가진 스토지리 커패시터를 형성해야 하고, 이를 반영하여 어레이 기판 내의 다수개의 화소영역을 포함하는 액티브 영역을 설계를 하고 있다. 따라서, 도시한 바와 같이 화소영역에 비교적 넓은 부분이 스토리지 커패시터 형성을 위한 스토리지 전극이 차지하고 있으며, 이로 인해 개구부의 면적이 상대적으로 작아지게 됨을 알 수 있다.
또한, 폴리실리콘의 이용한 액정표시장치의 경우, 특히 구동회로부를 하나의 기판에 모두 형성하는 구동회로 일체형 액정표시장치의 경우, 구동 소자 등 구동회로부를 형성하지 않는 액정표시장치 대비 기판 상에 소자가 더욱 많이 형성되고 있으며, 특히 층간절연막을 사이로 그 상하부에 게이트 및 소스 드레인 레이어를 형성하게 되는 바, 원치 않는 기생 커패시터가 생기게 되며, 이러한 기생 커패시터에 의해 신호지연 등의 문제가 발생시키고 있는 바, 이러한 기생 커패시터를 저하시키기 위해서는 상기 층간절연막의 두께를 두껍게 형성해야 한다.
하지만, 상기 층간절연막을 두껍게 형성할 경우, 전술한 바, 스토리지 영역에 있어서는 스토리지 커패시터의 축전용량이 작아지게 되어 이는 스토리지 영역을 더욱 크게 해야 하는 문제가 발생시키게 된다.
따라서, 본 발명의 목적은 폴리실리콘을 이용한 액정표시장치용 어레이 기판에 있어서, 동일한 면적 대비 스토리지 커패시터의 축전용량의 크기를 늘릴 수 있는 구조 및 제조 방법을 제공함으로써 화소영역 내의 스토리지 커패시터 면적을 줄이고, 화소영역의 개구율을 높여 고휘도를 구현하는 액정표시장치용 어레이 기판을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치용 어레이 기판은 게이트 배선과 데이터 배선이 교차하여 화소영역이 정의되고, 상기 화 소영역 내에 박막트랜지스터가 형성되는 스위칭 영역과, 스토리지 커패시터가 형성되는 스토리지 영역이 정의된 기판과; 상기 기판 상의 스위칭 영역에 형성된 반도체층과, 스토리지 영역에 형성된 제 1 스토리지 전극과; 상기 반도체층과 제 1 스토리지 전극 위로 형성된 게이트 절연막과; 상기 게이트 절연막 위로 상기 반도체층에 대응하여 형성된 게이트 전극 및 상기 제 1 스토리지 전극과 대응하여 형성된 제 2 스토리지 전극과; 상기 게이트 전극 위로 상기 반도체층을 노출시키는 반도체층 콘택홀을 가지며 형성된 제 1 두께를 갖는 제 1 층간절연막과, 상기 제 2 스토리지 전극에 대응하여 상기 제 1 두께보다 얇은 제 2 두께를 가지며 형성된 제 2 층간절연막과; 상기 제 1 층간절연막 상부로 상기 반도체층 콘택홀을 통해 상기 반도체층과 각각 접촉하는 소스 및 드레인 전극과; 상기 제 2 층간절연막 상부로 상기 제 2 스토리지 전극에 대응하여 형성된 제 3 스토리지 전극과; 상기 소스 및 드레인 전극 및 상기 제 3 스토리지 전극 위로 형성된 보호층과; 상기 보호층 위로 상기 제 3 스토리지 전극과 접촉하며 형성된 화소전극을 포함한다.
이때, 상기 제 1 스토리지 전극은 상기 반도체층과 동일한 물질로 동일한 층에 서로 연결되며 형성되며, 상기 제 1 스토리지 전극과 상기 반도체층은 폴리실리콘으로 형성되며, 이때, 상기 제 1 스토리지 전극은 고도즈량의 이온주입에 의해 n+ 또는 p+도핑되어 도체화된 것이 특징이다.
또한, 상기 반도체층은 n+또는 p+ 도핑된 오믹콘택층과 순수 폴리실리콘으로 구성된 액티브층을 갖는 것이 특징이다.
또한, 상기 제 3 스토리지 전극은 상기 드레인 전극과 동일한 층에 동일물질 로써 서로 연결되며 형성된다.
본 발명에 따른 액정표시장치용 어레이 기판의 제조 방법은 게이트 배선과 데이터 배선이 교차하여 화소영역이 정의되고, 상기 화소영역 내에 박막트랜지스터가 형성되는 스위칭 영역과, 스토리지 커패시터가 형성되는 스토리지 영역이 정의된 기판 상의 상기 스위칭 영역에 폴리실리콘의 제 1 반도체층을, 상기 스토리지 영역에 제 1 스토리지 전극을 형성하는 단계와; 상기 제 1 반도체층 및 제 1 스토리지 전극 위로 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 반도체층 중앙에 대응하여 게이트 전극과, 상기 제 1 스토리지 전극에 대응하여 제 2 스토리지 전극을 형성하는 단계와; 상기 게이트 전극 및 제 2 스토리지 전극 위로, 상기 스위칭 영역에는 제 1 두께의 제 1 층간절연막을, 상기 스토리지 영역에는 상기 제 1 두께보다 얇은 제 2 두께의 제 2 층간절연막을 형성하는 단계와; 상기 제 1 층간절연막 위로 상기 반도체층과 각각 접촉하는 소스 및 드레인 전극과, 상기 제 2 층간절연막 위로 제 3 스토리지 전극을 형성하는 단계와; 상기 소스 및 드레인 전극과 제 3 스토리지 전극 위로 상기 제 3 스토리지 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 제 3 스토리지 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다.
이때, 상기 제 1 반도체층과 제 1 스토리지 전극을 형성하는 단계는 상기 기판 상에 비정질 실리콘층을 형성하는 단계와; 상기 비정질 실리콘층을 폴리실리콘층으로 결정화하는 단계와; 상기 폴리실리콘층을 패터닝하여 상기 스위칭 영역에 상기 제 1 반도체층과, 상기 스토리지 영역에 상기 제 2 반도체층을 형성하는 단계 와; 상기 제 2 반도체층에 n+ 또는 p+ 도핑을 실시하여 도체화된 상기 제 1 스토리지 전극을 형성하는 단계를 포함한다.
또한, 상기 제 1 반도체층과 상기 제 1 스토리지 전극은 서로 연결되어 형성되는 것이 특징이다.
또한, 상기 게이트 전극과 제 2 스토리지 전극을 형성하는 단계 이후에는 상기 게이트 전극을 도핑마스크로 하여 제 1 반도체층에 도핑을 실시하여 도핑된 오믹콘택층과, 도핑되지 않은 액티브층을 형성하는 단계를 더욱 포함한다.
또한, 상기 제 1 및 제 2 층간절연막을 형성하는 단계는 상기 제 2 스토리지 전극 위로 제 1 두께를 갖는 제 1 층간절연막과, 상기 게이트 전극 위로 제 1 두께를 갖는 제 2 층간절연막을 형성하는 단계와; 상기 제 2 층간절연막 위로 상기 스위칭 영역에는 하부의 반도체층 일부에 대응하여 상기 제 2 층간절연막을 노출시키는 제 1, 2 홈을 가지며, 제 2 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 스토리지 영역에는 상기 제 2 두께보다 얇은 제 3 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴 및 노출된 제 2 층간절연막 위로 드라이 에칭을 실시하여 상기 제 2 포토레지스트 패턴 전체 및 상기 제 1, 2 홈 사이로 노출된 제 2 층간절연막 일부를 제거하는 단계와; 상기 제 2 포토레지스트 패턴이 제거된 기판을 식각액에 노출시켜 스토리지 영역에 있어, 상기 제 2 포토레지스트 패턴이 제거됨으로써 노출된 제 1 두께의 제 1 층간절연막을 식각하여 얇은 제 4 두께를 갖는 제 1 층간절연막을 형성하고, 동시에 스위칭 영역에 있어서는 상기 제 1, 2 홈에 대응되는 반도체층을 노출시키는 제 1, 2 반도체층 콘택홀을 형성하는 단계를 포함한다.
또한, 상기 드레인 전극과 상기 제 3 스토리지 전극은 서로 연결되도록 형성된다.
또한, 상기 제 1 반도체층과 제 1 스토리지 전극을 형성하는 단계 이전에는 상기 기판 전면에 버퍼층을 형성하는 단계를 더욱 포함한다.
이하, 본 발명의 실시예에 따른 폴리실리콘을 이용한 액정표시장치용 어레이 기판 및 그 제조 방법을 도면을 참조하여 설명한다.
도 4는 본 발명의 실시예에 의한 폴리실리콘을 이용한 액정표시장치용 어레이 기판의 액티브 영역 중 하나의 화소영역을 도시한 평면도이며, 도 5는 상기 도 4를 절단선 V-V에 따라 절단한 단면도이다. 설명의 편의를 위해 각 화소영역 내에서 스위칭 소자인 박막 트랜지스터가 형성될 영역을 스위칭 영역(TrA), 스토리지 커패시터가 형성될 영역을 스토리지 영역(StgA)이라 정의한다.
도시한 바와 같이, 어레이 기판(101)에 있어 화상을 표시하는 액티브 영역에는 서로 교차하여 다수의 화소영역(P)을 정의하며, 가로 방향으로 게이트 배선(130)이 형성되어 있으며, 상기 게이트 배선(130)과 교차하며 세로방향으로 데이터 배선(155)이 형성되어 있다.
또한, 가로 방향으로는 상기 게이트 배선(130)과 나란하게 상기 게이트 배선(130)으로부터 소정 간격 이격하여 그 자체로써 제 2 스토리지 전극(138)을 포함하는 스토리지 배선(131)이 형성되어 있다.
또한, 상기 게이트 및 데이터 배선(130, 155)이 교차하는 부분에는 스위칭 소자인 박막트랜지스터(Tr)가 형성되어 있다. 이때, 상기 박막트랜지스터(Tr)는 상기 데이터 배선(155)으로부터 분기한 소스 전극(157)과, 상기 소스 전극(157)과 소정간격 이격하는 드레인 전극(159)과, 게이트 전극(133)과 반도체층(110)으로 형성되며, 이때, 상기 소스 및 드레인 전극(157, 159)은 상기 반도체층 콘택홀(150a, 150b)을 통해 상기 반도체층(110)과 접촉하고 있다. 이때, 상기 반도체층(110)은 게이트 전극(133)과도 그 일부가 오버랩되어 있다. 또한, 상기 드레인 전극(159)은 그 자체가 스토리지 영역(StgA)까지 연장하여 제 2 스토리지 전극(163)과 연결되어 있다.
또한, 스토리지 영역(StgA)에 있어 상기 반도체층(110)과 동일한 층에 동일 물질로써 이루어지며 도핑되어 도체화된 제 1 스토리지 전극(112)이 형성되어 있으며, 상기 1 스토리지 전극(112)의 상부로 오버랩되며 형성된 제 2 스토리지 전극(138)과, 상기 제 1, 2 스토리지 전극(112, 138) 사이에 형성된 게이트 절연막(115)을 유전체로 하여 제 1 스토리지 커패시터(StgC3)가 형성되어 있다.
또한, 상기 제 1 스토리지 커패시터(StgC3) 상부로 상기 제 2 스토리지 전극(138)과 그 상부의 다른 영역보다 두께가 얇게 형성된 제 1 층간절연막(147)과, 상기 제 1 층간절연막(147) 상부로 형성된 제 3 스토리지 전극(163)이 상기 제 1 스토리지 커패시터(StgC3)와 병렬로 연결되며 제 2 스토리지 커패시터(StgC4)를 형성하고 있다.
또한, 상기 박막트랜지스터(Tr) 및 제 2 스토리지 커패시터(StgC4)를 포함하여 노출된 제 2 층간절연막(145) 위로 상기 박막트랜지스터(Tr) 및 제 2 스토리지 커패시터(StgC4)를 덮으며 전면에 보호층(170)이 형성되어 있으며, 상기 보호층(170) 위로 상기 박막트랜지스터(Tr)의 드레인 전극(159)과 연결된 제 3 스토리지 전극(163)과 드레인 콘택홀(173)을 통해 접촉하며 각 화소영역(P)별로 화소전극(P)이 형성되어 있다.
전술한 구조를 갖는 어레이 기판에 있어서, 종래와 비교하면, 스토리지 커패시터(StgC3, StgC4)가 형성되는 스토리지 영역(StgA)이 화소영역(P) 내에서 차지하는 면적이 줄어든 것을 알 수 있다.
이는 본 발명에 따른 어레이 기판의 각 화소영역(P) 내에 구비된 스토리지 커패시터(StgC3, SgtC4) 더욱 정확히는 제 2 스토리지 커패시터(StgC4)의 단위 축전용량이 커짐에 따라 종래와 동일한 크기의 축전용량을 갖는 스토리지 커패시터를 화소영역 내에 형성함에 있어 그 면적을 줄였기 때문이다.
커패시터에 있어 축전용량 C는 다음과 같은 식으로 표현된다.
C = ε* A/d ----①, (ε는 유전율, A는 전극의 면적, d는 두 전극간 거리)
①식에 의하면 스토리지 커패시터의 축전용량은 전극의 면적과 상기 전극 내부의 유전체의 유전율에 비례하며, 상기 두 전극간의 거리에 반비례함을 알 수 있다. 즉, 전극의 면적(A)이 넓을수록, 상기 두 전극 사이에 위치하는 유전체의 유전율(ε)이 높을수록, 또는 두 전극간 거리(d)가 가까울수록 더 큰 축전용량(C)을 갖게 된다.
본 발명에 있어서는 스토리지 커패시터(StgC3, SgtC4)의 축전용량을 크게 하고자, 제 2 스토리지 커패시터(StgC4)에 있어, 상기 제 2 스토리지 커패시터 (StgC4)의 유전체로 이용되는 제 2 층간절연막(147)의 두께(t2)를 상기 스토리지 영역(StgA) 이외의 영역에 형성되는 제 1 층간절연막(145)의 두께(t1)보다 얇게 형성하여 상기 제 2 스토리지 전극(138)과 제 3 스토리지 전극(163)간의 간격을 작게함으로써 축전용량의 크기를 크게 한 것이다.
따라서, 종래의 어레이 기판에 형성된 스토리지 커패시터(StgC3, SgtC4)의 축전용량이 화소영역(P) 내에 구비된 화소전극(176)이 소정의 전압을 소정 시간동안 유지시키는데 최적화된 축전용량을 갖는다고 하면, 이때의 축전용량과 같은 크기를 갖는 스토리지 커패시터를 형성한다고 할 때, 상기 종래의 스토리지 커패시터(도 2 및 도 3의 StgC1, StgC2)보다 작은 면적으로 형성하여도 동일한 크기의 축전용량을 갖게 되므로 도시한 바와 같이 스토리지 커패시터 영역(StgA)을 줄임으로써 개구율을 향상시킬 수 있다.
다음, 도면을 참조하여 본 발명의 실시예에 따른 액정표시장치용 어레이 기판의 제조 방법에 대해 설명한다.
도 6a 내지 도 6g는 도 4를 절단선 V-V를 따라 절단한 부분의 제조 공정에 따른 제조 공정 단면도이다.
우선, 도 6a에 도시한 바와 같이, 기판(101) 상에 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO2)을 증착하여 버퍼층(105)을 형성한다. 상기 버퍼층(105)은 비정질 실리콘을 폴리 실리콘으로 재결정화 할 경우, 레이저 조사 또는 열처리 시에 의해 발생하는 열로 인해 기판(101) 내부에 존재하는 알칼리 이온, 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생할 수 있는데, 이러한 알칼리 이온에 의해 폴리실리콘으로 이루어진 반도체층의 막특성이 저하되는 것을 방지하기 위함이다. 이때, 상기 버퍼층(105)은 생략될 수 있다.
다음, 상기 버퍼층(105) 위로 비정질 실리콘을 증착하여 비정질 실리콘층(미도시)을 전면에 형성하고, 엑시머 레이저를 이용한 ELA(Excimer Laser Annealing)법 또는 SLS(Sequential lateral Solidification) 결정화법 또는 열처리법 또는 MILC(metal induced lateral crystallization)법 등의 결정화 공정을 진행하여 상기 비정질 실리콘층(미도시)을 폴리실리콘층(미도시)으로 결정화한다. 이후, 상기 폴리실리콘층(미도시)을 포토레지스트의 도포, 마스크를 이용한 노광, 현상, 패터닝하고자 하는 물질층의 식각 등 일련의 공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 스위칭 영역(TrA)에 있어서는 폴리실리콘의 제 1 반도체층(110)을 형성하고, 스토리지 영역(StgA)에 있어서는 제 2 반도체층(111)을 형성하고, 그 외의 영역에 있어서는 제거함으로써 하부의 버퍼층(105)을 노출시킨다. 이때, 상기 제 1 반도체층(110)과 제 2 반도체층(111)은 도면에서는 끊어진 것처럼 보이고 있으나 실제적으로는 서로 연결된 상태이다.
또한, 전술한 공정에 있어서, 비정질 실리콘층(미도시)을 폴리실리콘층(미도시)으로 결정화 한 후, 패터닝하여 반도체층(110, 111)을 형성하고 있으나, 비정질 실리콘층을 먼저 패터닝하여 비정질 실리콘 패턴을 형성한 후, 상기 비정질 실리콘 패턴을 결정화하여 폴리실리콘의 반도체층을 형성할 수도 있다.
다음, 도 6b에 도시한 바와 같이, 상기 스위칭 영역(TrA) 및 스토리지 영역 (StgA)에 형성된 반도체층(110, 도 6a의 111) 위로 전면에 포토레지스트를 도포하고, 이를 노광, 현상함으로써 스위칭 영역(TrA)에 있어서는 포토레지스트 패턴(181)을 형성한다. 이때, 스토리지 영역(StgA)에 있어서는 포토레지스트 패턴(181)이 형성되지 않으므로 상기 제 2 반도체층(도 6a의 111)은 외부로 노출된 상태가 된다.
이후, 상기 포토레지스트 패턴(181)을 도핑 마스크로 하여 고도즈량의 이온주입에 의한 n+ 또는 p+의 스토리지 도핑을 실시하여 상기 스토리지 영역(StgA)에 형성된 제 2 반도체층(도 6a의 111)을 도체화함으로써 제 1 스토리지 전극(112)을 형성한다.
다음, 도 6c에 도시한 바와 같이, 제 1 스토리지 전극(112)이 형성된 기판(101) 상에 남아있는 포토레지스트 패턴(도 6b의 181)을 스트립(strip)하여 제거하고, 상기 제 1 반도체층(110, 이하 반도체층이라 함)과 제 1 스토리지 전극(112) 위로 전면에 무기절연물질인 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 전면에 증착하여 게이트 절연막(115)을 형성한다.
다음, 도 6d에 도시한 바와 같이, 상기 게이트 절연막(115) 위로 금속물질을 전면에 증착하고, 마스크 공정을 진행함으로써 스위칭 영역(TrA)에 있어서는 상기반도체층(110)의 중앙부에 게이트 전극(133)을 형성하고, 스토리지 영역(StgA)에 있어서는 제 2 스토리지 전극(138)을 형성한다. 이때, 도면에는 나타나지 않았으나, 상기 게이트 전극(133)과 연결되어 게이트 배선(미도시)이 형성되고, 동시에 상기 제 2 스토리지 전극(138)을 포함하며 상기 게이트 배선(미도시)과 평행하는 스토리지 배선(미도시)이 형성된다. 이후, 상기 게이트 전극(133)을 도핑 마스크로 하여 상기 반도체층(110)에 고도즈량을 갖는 이온주입을 통한 n+ 또는 p+ 도핑을 실시함으로써 상기 반도체층(110) 내에 오믹콘택층(110b)을 형성한다. 이때, 상기 게이트 전극(133)에 의해 도핑이 이루어지지 않은 반도체층 영역은 액티브층(110a)을 형성하게 된다. 이때, 상기 오믹콘택층(110b)을 형성하기 위한 도핑은 상기 제 1 스토리지 전극(112)을 형성하기 위한 스토리지 도핑과 동일한 계열로 실시되는 것이 바람직하다. 즉, 상기 스토리지 도핑이 n+도핑인 경우 상기 오믹콘택층(110b) 형성을 위한 도핑도 n+ 도핑이 실시될 수 있고, 상기 스토리지 도핑이 p+도핑인 경우 상기 오믹콘택층(110b) 형성을 위한 도핑도 p+ 도핑이 실시될 수 있다. 또한, 도즈량에 있어서는 스토리지 도핑이 상기 오믹콘택층(110b) 형성을 위한 도핑보다는 같거나 또는 큰값을 갖는 것이 바람직하다.
또한, 도면에는 나타나지 않았지만, 상기 오믹콘택층(110b)을 n+도핑함으로써 형성 한 경우, 상기 게이트 전극(133) 하부의 액티브층(110a)과 상기 액티브층(110a) 양측면 각각의 오믹콘택층(110b) 사이에 저도즈량으로써 도핑된 LDD(lightly dopped drain)층(미도시)을 더욱 형성하는 것이 바람직하다.
다음, 도 6e에 도시한 바와 같이, 상기 게이트 전극(133) 및 제 2 스토리지 전극(138) 위로 전면에 무기절연물질인 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나, 또는 유기절연물질인 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 도포하여 층간절연막(145, 146)을 두껍게 형성한다. 이때, 설명의 편의를 위해 스토리지 영역에 형성된 층간절연막을 제 1 층간절연막(146), 그 외에 타영역에 형성된 층간절연막을 제 2 층간절연막(145)이라 정의한다.
이렇게 제 1 및 제 2 층간절연막(146, 145)을 두껍게 형성하는 이유는 상기 층간절연막(145, 146)의 상하부에는 많은 배선 및 전극이 형성되는데, 이러한 층간절연막(145, 146)을 사이로 상하로 구성된 배선 및 전극은 원하지 않는 기생 커패시터를 형성하게 되며, 이러한 기생 커패시터는 결과적으로 배선에 있어서의 신호지연 등의 문제를 발생시키는 바, 이러한 기생 커패시터의 크기를 최소로 하기 위해서는 상기 층간절연막(145, 146)을 되도록 두껍게 형성하는 것이 바람직하다.
다음, 상기 제 1 및 제 2 층간절연막(146, 145) 위로 전면에 포토레지스트를 도포하여 포토레지스트층(183)을 형성하고, 상기 포토레지스트층(183) 위로 빛의 투과영역(TA)과 차단영역(BA) 그리고 빛의 투과량을 조절할 수 있는 반투과영역(HTA)을 갖는 마스크(190)를 위치시키고, 상기 마스크(190)를 통한 노광을 실시한다. 이때, 상기 반투과영역(HTA)을 통과하는 빛은 일례로써 상기 반투과영역(HTA)을 슬릿형태로 구성한 마스크의 경우 상기 슬릿에 의해 노광된 빛이 회절함으로써 상기 마스크(190) 상의 반투과영역(HTA)에 대응하는 포토레지스트층 영역은 상기 영역 전면에 빛이 도달하지만, 상기 마스크(190) 상의 투과영역(TA)에 대응하여 조사된 빛 전체가 조사되는 포토레지스트 영역과는 달리 상기 투과영역(TA)을 통과한 빛의 세기 또는 빛량보다는 작게되어 빛과 포토레지스트 간의 반응을 조절하게 됨으로써 상기 포토레지스트층(183)을 현상하게 되면 도 6f에서와 같이 두께를 달리 하는 포토레지스트 패턴(도 6f의 183a, 183b)을 형성하게 되는 것이다. 이때, 이러한 슬릿 형태로 구성된 반투과영역(HTA)을 구비한 마스크를 이용한 노광을 회절노광이라 한다.
전술한 회절노광법 이외에 마스크의 빛의 투과도를 조절하는 하프톤 마스크를 이용하여 두께가 다른 포토레지스트 패턴을 형성할 수도 있다. 본 발명의 실시예에서는 회절노광을 실시하여 두께가 다른 포토레지스트 패턴을 형성하는 것을 일례로서 보이고 있다.
다음, 도 6f 도시한 바와 같이, 반투과영역(도 6e의 HTA)을 포함하는 마스크(도 6e의 190)를 이용하여 노광된 포토레지스트층(도 6e의 183)을 현상하면, 상기 마스크(도 6e의 190)의 투과영역(도 6e의 TA)에 대응하여 충분한 빛이 조사된 영역의 포토레지스트층(도 6e의 183)은 제거되어 기판(101) 상의 제 2 층간절연막(145a) 일부를 노출시키고, 차단영역(도 6e의 BA)에 대응된 포토레지스트층은 처음 포토레지스트층(도 6e의 183)을 형성한 두께 그대로 제 1 포토레지스트 패턴(183a)을 형성하고, 상기 마스크(도 6e의 190) 상의 반투과영역(도 6e의 HTA)에 대응된 포토레지스트층은 상기 포토레지스트층과 반응하는 빛량이 조절되어 상기 제 1 포토레지스트 패턴(183a)의 두께보다는 얇은 두께를 갖는 제 2 포토레지스트 패턴(183b)을 형성하게 된다.
전술한 두께를 달리하는 제 1 및 제 2 포토레지스트 패턴(183a, 183b) 형성의 경우, 빛을 받은 부분이 현상시 제거되는 것을 특징으로 하는 포지티브(positive) 타입의 포토레지스트를 이용한 것을 보이고 있으나, 투과영역과 차단영 역을 서로 바꾼 마스크를 이용하면, 빛을 받는 부분이 현상 시 남게되는 네가티브(negative) 타입 포토레지스트를 이용하여 상기 두께를 달리하는 제 1 및 제 2 포토레지스트 패턴을 형성할 수도 있다.
다음, 도 6g에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(183a, 도 6f의 183b)이 형성된 기판(101)에 포토레지스트와 게이트 절연막을 동시에 제거될 수 있는 조건으로 이방성 특성을 갖는 드라이 에칭을 실시하면, 이방성 특성에 의해 제 1 및 제 2 포토레지스트 패턴(183a, 도 6f의 183b)의 두께가 점점 얇아지게 되고, 이때, 상기 드라이 에칭 공정 시간을 적절히 조절하여 얇은 두께로 형성된 제 2 포토레지스트 패턴(도 6f의 183b)이 모두 제거되어 하부의 제 1 층간절연막(146)을 노출시키는 시점까지 드라이 에칭을 진행하면, 스위칭 영역(TrA)에 있어서는 상기 제 1 포토레지스트 패턴(183a) 외부로 노출된 상기 오믹콘택층(110b) 상부의 제 2 층간절연막(145a)이 상기 드라이 에칭에 의해 그 두께가 줄어들게 되어 타 영역의 층간절연막(145, 146)보다 얇은 두께를 갖게 된다.
다음, 도 6h에 도시한 바와 같이, 상기 드라이 에칭에 의해 스토리지 영역(StgA)에 있어서는 제 2 포토레지스트 패턴(도 6f의 183b)이 모두 제거되어 하부의 제 1 층간절연막(도 6g의 146)이 노출되고, 스위칭 영역(TrA)에 있어서는 상기 오믹콘택층(110b)에 대응하여 그 두께가 얇아진 제 2 층간절연막(도 6g의 145a)이 형성된 기판(101)을 상기 제 1 포토레지스트 패턴(183a) 외부로 노출된 제 2 층간절연막(도 6g의 145a)을 제거하기 위한 식각액에 담구거나 또는 식각액을 스프레이 함으로써 또는 포토레지스트에는 영향을 주지 않고, 게이트 절연막과만 반응하는 것을 특징으로 하는 드라이 에칭을 실시함으로써 상기 제 1 포토레지스트 패턴(183a) 외부로 노출된 제 2 층간절연막(도 6g의 145a)을 제거하고 동시에 상기 제 1 층간절연막(도 6g의 146)의 두께를 얇게 함으로써 도시한 바와같은 얇은 두께를 갖는 제 1 층간절연막(147)을 완성한다.
상기 식각액을 이용한 식각을 진행할 때, 상기 노출된 제 1 및 제 2 층간절연막(도 6g의 146, 도 6g의 145a)이 상기 식각액에 노출되는 시간을 적절히 조절함으로써 즉, 상기 스위칭 영역(TrA)의 오믹콘택층(110b)에 대응하여 두께가 얇아진 제 2 층간절연막(도 6g의 145a)이 완전히 제거되는 시점까지 식각액에 노출되도록 함으로써 상기 스위칭 영역(TrA)에 있어서는 상기 오믹콘택층(110b)을 노출시키는 반도체층 콘택홀(150a, 150b)을 형성하고, 스토리지 영역(StgA)에 있어서는 타 영역 대비 두께가 얇아진 제 2 층간절연막(147)을 형성한다. 이는 드레이 에칭에 의해 상기 오믹콘택층에 대응하는 영역의 제 2 층간절연막(도 6g의 145a)의 두께가 현저히 줄어들게 됨으로써 처음의 형성시의 두께를 유지하고 있는 스토리지 영역(StgA)의 제 1 층간절연막(도 6g의 146)과 동시에 식각이 진행되면, 상기 오믹콘택층(110b)에 대응하는 제 2 층간절연막(도 6g의 145a)이 다 제거되는 시점에서는 상기 스토리지 영역(StgA)의 제 1 층간절연막(147)은 그 두께가 줄어들었을 뿐, 그 하부의 제 2 스토리지 전극(138)을 노출시키지는 않게 되기 때문이다. 더욱이 드라이 에칭에 의해 두께가 얇아진 오믹콘택층(110b)에 대응하는 제 2 층간절연막(도 6g의 145a)의 두께와 그 하부의 게이트 절연막의 두께를 합하더라도 처음 형성된 제 1 및 제 2 층간절연막(도 6e의 146, 145)의 두께보다는 얇은 두께를 갖도록 드 라이 에칭을 진행하는 바, 상기 최초로 동일한 두께를 가지며 형성된 제 1 및 제 2 층간절연막(도 6e의 146, 145)과 게이트 절연막(115)이 서로 같은 물질로 이루어져 일괄 식각하더라도 스토리지 영역(StgA)의 제 2 층간절연막(147)은 그 두께만 얇아질 뿐 그 하부의 제 2 스토리지 전극(138)은 노출되지 않을 수 있다.
또한, 상기 최초로 동일한 두께로서 형성된 제 1 및 제 2 층간절연막(도 6e의 146, 145)과 게이트 절연막(115)이 서로 다른 물질일 경우, 상기 두께가 얇아진 오믹콘택층(110b)에 대응하는 제 2 층간절연막(도 6g의 145a)의 두께만큼이 식각되는 시점까지 포토레지스트 패턴(183a) 외부로 노출된 제 1 및 제 2층간절연막(도 6g의 146, 도 6g의 145a)의 식각을 진행하고, 연속하여 상기 게이트 절연막(115)의 식각을 진행하면, 상기 게이트 절연막(115)을 식각하기 위한 식각액에는 상기 제 1 및 제 2 층간절연막(도 6g의 145a, 도 6g의 146)이 영향을 받지 않는 바, 노출된 게이트 절연막(115)만을 제거하게 되므로 이 경우도 마찬가지로 스위칭 영역(TrA)에 있어서는 오믹콘택층(110b)을 노출시키는 반도체층 콘택홀(150a, 150b)을 형성하게 되고, 스토리지 영역(StgA)에 있어서는 상기 드라이 에칭에 의해 얇아진 두께를 갖는 제 2 층간절연막(도 6g의 145a)의 두께만큼이 제거됨으로써 최종적으로는 타영역 대비 얇은 두께를 갖는 제 1 층간절연막(147)이 형성된다.
다음, 도 6i에 도시한 바와 같이, 상기 반도체층 콘택홀(150a, 150b)이 형성된 제 1 및 제 2 층간절연막(147, 145) 위로 전면에 금속물질을 증착하고 마스크 공정을 진행하여 패터닝함으로써 스위칭 영역(TrA)에 있어서는 상기 반도체층 콘택홀(150a, 150b)을 통해 상기 오믹콘택층(110b)과 각각 접촉하는 소스 및 드레인 전 극(157, 159)을 형성하고, 스토리지 영역(StgA)에 있어서는 상기 얇은 두께를 갖는 제 1 층간절연막(147)에 대응하여 제 3 스토리지 전극(163)을 형성함으로써 하부의 제 2 스토리지 전극(138)과 더불어 제 2 스토리지 커패시터(StgC4)를 형성한다.
이때, 스토리지 영역(StgA)에 있어서는 제 1 스토리지 전극(112)과 상기 제 2 스토리지 전극(138)이 상기 게이트 절연막(115)을 유전체로 하여 제 1 스토리지 커패시터(StgC3)를 형성하고 있으며, 상기 제 2 스토리지 전극(138)과 이와 중첩하며 형성된 제 3 스토리지 전극(163)과, 유전체로서 얇은 두께를 갖는 제 1 층간절연막(147)과 더불어 제 2 스토리지 커패시터(StgC4)를 형성하게 되며, 상기 제 1 및 제 2 스토리지 커패시터(StgC3, StgC4)는 병렬연결 구조를 이루게 된다.
이때, 기판(101) 전면적으로 발생하는 기생 커패시터의 용량을 작게하고자 제 2 층간절연막(145)의 두께를 두껍게 형성할지라도 스토리지 영역(StgA)에 형성되는 제 1 층간절연막(147)에 있어서는 상기 제 2 층간절연막(145) 내에 반도체층 콘택홀(150a, 150b)을 형성할 때 회절노광법에 의해 마스크 공정을 통해 얇은 두께로써 형성되는 바, 화소전극에 전압 유지를 위한 스토리지 커패시터의 축전용량이 커지게 됨을 알 수 있다.
상기 소스 및 드레인 전극(157, 159)과 제 3 스토리지 전극(163)을 형성 시, 하부의 게이트 배선(미도시)과 교차하며 상기 소스 전극(157)과 연결되는 데이터 배선(155) 또한 형성된다.
다음, 도 6j에 도시한 바와 같이, 상기 소스 및 드레인 전극(159, 163)과 제 3 스토리지 전극(163) 위로 전면에 무기절연물질인 질화실리콘(SiNx) 또는 산화실 리콘(SiO2)을 증착하거나 또는 유기절연물질인 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 도포함으로써 보호층(170)을 형성하고, 상기 보호층(170)을 마스크 공정을 진행하여 패터닝함으로써 도면상으로는 끊어진 것처럼 나타나고 있으나 실제적으로는 상기 드레인 전극(159)과 연결된 제 3 스토리지 전극(163)을 노출시키는 드레인 콘택홀(173)을 형성한다.
다음, 상기 드레인 콘택홀(173)이 형성된 보호층(170) 위로 전면에 투명 도전성 물질인 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 전면에 증착하고 마스크 공정을 진행하여 패터닝함으로써 상기 드레이 콘택홀(173)을 통해 제 3 스토리지 전극(163)과 접촉하는 화소전극(176)을 형성함으로써 본 발명의 실시예에 따른 폴리실리콘을 이용한 액정표시장치용 어레이 기판(101)을 완성한다.
이와 같이, 본 발명의 실시예에 따른 폴리실리콘을 이용한 액정표시장치용 어레이 기판은 화소영역 내에 형성되는 스토리지 커패시터에 있어, 상기 스토리지 커패시터가 형성되는 영역의 층간절연막의 두께를 타영역 대비 얇게 형성하여 스토리지 커패시터의 축전용량을 향상시킴으로써 종래의 동일한 두께로 층간절연막이 형성되는 어레이 기판과 비교하여 그 전극 면적이 작은 스토리지 커패시터를 형성하여도 충분한 축전용량을 갖게되는 바, 개구율 및 휘도를 향상시키는 효과가 있다.
Claims (13)
- 게이트 배선과 데이터 배선이 교차하여 화소영역이 정의되고, 상기 화소영역 내에 박막트랜지스터가 형성되는 스위칭 영역과, 스토리지 커패시터가 형성되는 스토리지 영역이 정의된 기판과;상기 기판 상의 스위칭 영역에 형성된 반도체층과, 스토리지 영역에 형성된 제 1 스토리지 전극과;상기 반도체층과 제 1 스토리지 전극 위로 형성된 게이트 절연막과;상기 게이트 절연막 위로 상기 반도체층에 대응하여 형성된 게이트 전극 및 상기 제 1 스토리지 전극과 대응하여 형성된 제 2 스토리지 전극과;상기 게이트 전극 위로 상기 반도체층을 노출시키는 반도체층 콘택홀을 가지며 형성된 제 1 두께를 갖는 제 1 층간절연막과, 상기 제 2 스토리지 전극에 대응하여 상기 제 1 두께보다 얇은 제 2 두께를 가지며 형성된 제 2 층간절연막과;상기 제 1 층간절연막 상부로 상기 반도체층 콘택홀을 통해 상기 반도체층과 각각 접촉하는 소스 및 드레인 전극과;상기 제 2 층간절연막 상부로 상기 제 2 스토리지 전극에 대응하여 형성된 제 3 스토리지 전극과;상기 소스 및 드레인 전극 및 상기 제 3 스토리지 전극 위로 형성된 보호층과;상기 보호층 위로 상기 제 3 스토리지 전극과 접촉하며 형성된 화소전극을 포함하는 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 제 1 스토리지 전극은 상기 반도체층과 동일한 물질로 동일한 층에 서로 연결되며 형성된 액정표시장치용 어레이 기판.
- 제 2 항에 있어서,상기 제 1 스토리지 전극과 상기 반도체층은 폴리실리콘으로 형성된 액정표시장치용 어레이 기판.
- 제 3 항에 있어서,상기 제 1 스토리지 전극은 고도즈량의 이온주입에 의해 n+ 또는 p+도핑되어 도체화된 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 반도체층은 n+또는 p+ 도핑된 오믹콘택층과 순수 폴리실리콘으로 구성 된 액티브층을 갖는 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 제 3 스토리지 전극은 상기 드레인 전극과 동일한 층에 동일물질로써 서로 연결되며 형성된 액정표시장치용 어레이 기판.
- 게이트 배선과 데이터 배선이 교차하여 화소영역이 정의되고, 상기 화소영역 내에 박막트랜지스터가 형성되는 스위칭 영역과, 스토리지 커패시터가 형성되는 스토리지 영역이 정의된 기판 상의 상기 스위칭 영역에 폴리실리콘의 제 1 반도체층을, 상기 스토리지 영역에 제 1 스토리지 전극을 형성하는 단계와;상기 제 1 반도체층 및 제 1 스토리지 전극 위로 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 위로 상기 반도체층 중앙에 대응하여 게이트 전극과, 상기 제 1 스토리지 전극에 대응하여 제 2 스토리지 전극을 형성하는 단계와;상기 게이트 전극 및 제 2 스토리지 전극 위로, 상기 스위칭 영역에는 제 1 두께의 제 1 층간절연막을, 상기 스토리지 영역에는 상기 제 1 두께보다 얇은 제 2 두께의 제 2 층간절연막을 형성하는 단계와;상기 제 1 층간절연막 위로 상기 반도체층과 각각 접촉하는 소스 및 드레인 전극과, 상기 제 2 층간절연막 위로 제 3 스토리지 전극을 형성하는 단계와;상기 소스 및 드레인 전극과 제 3 스토리지 전극 위로 상기 제 3 스토리지 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와;상기 보호층 위로 상기 제 3 스토리지 전극과 접촉하는 화소전극을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조 방법.
- 제 7 항에 있어서,상기 제 1 반도체층과 제 1 스토리지 전극을 형성하는 단계는상기 기판 상에 비정질 실리콘층을 형성하는 단계와;상기 비정질 실리콘층을 폴리실리콘층으로 결정화하는 단계와;상기 폴리실리콘층을 패터닝하여 상기 스위칭 영역에 상기 제 1 반도체층과, 상기 스토리지 영역에 상기 제 2 반도체층을 형성하는 단계와;상기 제 2 반도체층에 n+ 또는 p+ 도핑을 실시하여 도체화된 상기 제 1 스토리지 전극을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법.
- 제 7 항에 있어서,상기 제 1 반도체층과 상기 제 1 스토리지 전극은 서로 연결되어 형성되는 액정표시장치용 어레이 기판의 제조방법.
- 제 7 항에 있어서,상기 게이트 전극과 제 2 스토리지 전극을 형성하는 단계 이후에는 상기 게이트 전극을 도핑마스크로 하여 제 1 반도체층에 도핑을 실시하여 도핑된 오믹콘택층과, 도핑되지 않은 액티브층을 형성하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조방법.
- 제 7 항에 있어서,상기 제 1 및 제 2 층간절연막을 형성하는 단계는상기 제 2 스토리지 전극 위로 제 1 두께를 갖는 제 1 층간절연막과, 상기 게이트 전극 위로 제 1 두께를 갖는 제 2 층간절연막을 형성하는 단계와;상기 제 2 층간절연막 위로 상기 스위칭 영역에는 하부의 반도체층 일부에 대응하여 상기 제 2 층간절연막을 노출시키는 제 1, 2 홈을 가지며, 제 2 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 스토리지 영역에는 상기 제 2 두께보다 얇은 제 3 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와;상기 제 1 및 제 2 포토레지스트 패턴 및 노출된 제 2 층간절연막 위로 드라이 에칭을 실시하여 상기 제 2 포토레지스트 패턴 전체 및 상기 제 1, 2 홈 사이로 노출된 제 2 층간절연막 일부를 제거하는 단계와;상기 제 2 포토레지스트 패턴이 제거된 기판을 식각액에 노출시켜 스토리지 영역에 있어, 상기 제 2 포토레지스트 패턴이 제거됨으로써 노출된 제 1 두께의 제 1 층간절연막을 식각하여 얇은 제 4 두께를 갖는 제 1 층간절연막을 형성하고, 동시에 스위칭 영역에 있어서는 상기 제 1, 2 홈에 대응되는 반도체층을 노출시키는 제 1, 2 반도체층 콘택홀을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법.
- 제 7 항에 있어서,상기 드레인 전극과 상기 제 3 스토리지 전극은 서로 연결되도록 형성되는 액정표시장치용 어레이 기판의 제조방법.
- 제 7 항에 있어서,상기 제 1 반도체층과 제 1 스토리지 전극을 형성하는 단계 이전에는 상기 기판 전면에 버퍼층을 형성하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조방법.
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| KR1020050026168A KR20060104219A (ko) | 2005-03-29 | 2005-03-29 | 액정표시장치용 어레이 기판 및 그 제조 방법 |
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| KR1020050026168A KR20060104219A (ko) | 2005-03-29 | 2005-03-29 | 액정표시장치용 어레이 기판 및 그 제조 방법 |
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|---|---|---|---|---|
| KR100964227B1 (ko) * | 2008-05-06 | 2010-06-17 | 삼성모바일디스플레이주식회사 | 평판 표시 장치용 박막 트랜지스터 어레이 기판, 이를포함하는 유기 발광 표시 장치, 및 이들의 제조 방법 |
| KR101022652B1 (ko) * | 2009-04-02 | 2011-03-22 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터 기판 제조방법 및 유기 발광 디스플레이 장치 제조방법 |
| KR20120003768A (ko) * | 2010-07-05 | 2012-01-11 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 이의 제조방법 |
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- 2005-03-29 KR KR1020050026168A patent/KR20060104219A/ko not_active Application Discontinuation
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