KR20040060501A - 액정표시장치용 박막 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명에서는 폴리 실리콘을 반도체 소자로 하는 박막 트랜지스터 제조 공정중 게이트 전극의 패터닝 및 반도체층을 도핑하는 공정에서, 회절노광법을 이용하여 PR 패턴의 두께를 달리 형성하고 상기 PR 패턴을 이온도핑 공정용 마스크로 이용하여 도핑량을 콘트롤함으로써 이온도핑 공정이 단순화된 구동회로부 일체형 액정표시장치용 박막 트랜지스터 제조방법을 제공한다. 이를 통하여 소자 성능, 균일도, 신뢰성이 향상을 꾀할 수 있으며, 이온도핑 공정에 소요되는 마스크 수를 절감하여, 공정수 및 공정시간을 줄여 생산수율이 향상된 액정표시장치를 제공할 수 있다.
Description
본 발명은 액정표시장치에 관한 것으로, 특히 구동회로부 일체형 액정표시장치용 박막 트랜지스터의 제조방법에 관한 것이다.
최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술집약적이며 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다.
상기 액정표시장치는 박막 트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이 기판과 컬러 필터(color filter) 기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 영상효과를 얻는 비발광 소자에 의한 화상표시장치를 뜻한다.
현재에는, 상기 박막 트랜지스터와 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD ; Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
상기 박막 트랜지스터 소자로는 수소화된 비정질 실리콘(amorphous-Silicon:H ; 이하 비정질 실리콘(a-Si)이라 약칭함)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가시 준 안정상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있다. 또한, 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)이 좋지 않아 구동회로로 쓰기 어렵다.
따라서, 일반적으로는 별도로 제작된 구동소자를 액정패널에 연결하여 사용하고 있는데, 대표적으로 구동소자를 TCP(Tape Carrier Package)로 제작하여 액정패널에 부착하여 사용한다. 따라서 상기 TCP는 다수의 회로부가 프린트된 PCB(Printed Circuit Board) 기판과 액정패널 사이에 부착되어, 상기 PCB 기판으로부터 입력되는 신호를 받아 상기 액정패널에 전달하게 된다. 그런데 이러한 구성은 구동 IC의 실장비용이 원가의 많은 부분을 차지하게 된다.
더욱이, 액정표시장치용 액정패널의 해상도가 높아지면, 박막 트랜지스터 기판의 게이트 배선 및 데이터 배선을 상기 TCP와 연결하는 기판 외부의 패드피치(Pitch)가 짧아져 TCP 본딩 자체가 어려워진다.
반면, 폴리 실리콘은 비정질 실리콘에 비하여 전계효과 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있어, 이 폴리 실리콘으로 기판에 직접 구동회로를 만들면 구동 IC 비용도 줄일 수 있고 실장도 간단해진다.
도 1은 일반적인 구동회로부 일체형 액정표시장치의 개략도이다.
도시한 바와 같이, 기판(2) 상에 구동회로부(3)와 화소부(4)가 동시에 구성되어 있다.
상기 화소부(4)는 기판(2)의 중앙부에 위치하고, 이 화소부(4)의 일측과 이에 평행하지 않은 타측에 각각 게이트 및 데이터 구동회로부(3a, 3b)가 위치하고 있다.
상기 화소부(4)에는 상기 게이트 구동회로부(3a)와 연결된 다수개의 게이트 배선(6)과 상기 데이터 구동회로부(3b)와 연결된 다수개의 데이터 배선(8)이 교차하여 구성되며, 두 배선이 교차하여 정의되는 화소영역 상에는 화소 전극(10)이 형성되어 있고, 상기 두 배선의 교차지점에는 화소전극(10)과 연결된 박막 트랜지스터(T)가 위치한다.
상기 게이트 및 데이터 구동회로부(3a, 3b)는 각각 게이트 및 데이터 배선(6, 8)을 통해 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 장치이다.
그리고, 상기 게이트 및 데이터 구동회로부(3a, 3b)는 외부신호 입력단(12)과 연결되어 있어, 이 외부신호 입력단(12)을 통하여 들어온 외부신호를 조절하여상기 게이트 및 데이터 배선(6, 8)으로 출력하는 역할을 한다.
상기 게이트 및 데이터 구동회로부(3a, 3b)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조 박막 트랜지스터(미도시)를 채용하고 있다.
상기 CMOS는 고속 신호처리가 요구되는 구동회로부에 사용되는 반도체 기술의 일종으로서, 음전기로 충전된 여분의 전자들(n형 반도체) 또는 양전기로 충전된 정공들(p형 반도체)을 이용하여 하나의 전도체를 형성하여, 상기 두 종류의 반도체들의 효과적인 전기제어에 의해 전류 게이트를 이루기 위해 상호 보완적인 방법으로 사용된다.
도 2는 구동회로 일체형인 액정표시장치의 어레이기판에 있어서 화소부의 일부를 도시한 도면이다.
일정 간격을 갖는 게이트 배선(35)이 가로방향으로 위치하며, 상기 게이트 배선(35)과 일정 간격 이격하여 동일한 방향으로 스토리지 배선(42)이 위치하고 있다. 또한 상기 게이트 배선(35)과 교차하여 화소영역(P)을 정의하는 데이터 배선(47)이 일정간격을 가지며 위치하고 있다.
게이트 배선(35)과 데이터 배선(47)이 교차하여 정의되는 화소영역(P)에 있어서 상기 데이터 배선(47)에서 연장되어 소스전극(60)을 이루고 상기 소스전극(60) 하부로 폴리 실리콘으로 이루어진 반도체층(25)이 형성되어 있으며, 상기 반도체층(25)은 게이트 배선(35)을 가로지르며 드레인 전극(63)과 제 1 스토리지 전극(43)까지 연결되어 상기 드레인 전극(63) 및 제 1 스토리지 전극(43) 하부를 이루고 있다.
또한, 상기 소스전극(60) 하부로부터 제 1 스토리지 전극(43) 하부까지 연결되어 형성된 반도체층(25) 중 게이트 배선(35)과 오버랩되는 부분에 있어 도시하지 않았지만 상기 데이터 배선(35) 양 측면 일부는 LDD(lightly doped drain)영역을 이루고 있으며, 반도체층(25)과 오버랩되는 게이트 배선(35)은 게이트 전극(40)을 이루며, 상기 게이트 전극(40)을 포함하여 소스 및 드레인 전극(60, 63)은 스위칭 소자인 박막 트랜지스터를 이룬다. 도시하지 않았지만 게이트 배선(35)과 데이터 배선(47)과 스토리지 배선(42) 및 박막 트랜지스터 그리고 스토리지 캐패시터(SC)는 보호막으로 덮여 있고, 보호막은 드레인 전극(63) 상부에 드레인 콘택홀(75)을 가진다.
또한, 화소영역(P)에는 화소전극(80)이 형성되어 있는데, 화소전극(80)은 드레인 콘택홀(75)을 통해 드레인 전극(63)과 연결되어 있다.
도 3a 및 3b는 상기 도 2의 화소부 박막 트랜지스터와 스토리지 캐패시터(SC) 및 구동회로부 CMOS구조 박막 트랜지스터의 단면을 각각 도시한 단면도로서, 상기 화소부 및 구동회로부 모두 반도체층 상부에 게이트 전극이 위치하는 탑게이트형 박막 트랜지스터에 관한 것이다.
도 3a는 도 2의 화소부의 A-A'에 따른 절단한 박막 트랜지스터 및 스토리지 캐패시터의 단면도이다. 투명기판(20) 상부에 버퍼층(23)이 기판 전면에 걸쳐 형성되어 있고, 이 상부에는 반도체층(25)이 형성되어 있고, 이 반도체층(25) 상에는 게이트 절연막(30)이 형성되어 있고, 상기 게이트 절연막(30) 위에 게이트 전극(40)과 제 1 스토리지 전극(43)이 적층되어 있고, 이 게이트 전극(40) 및 제 1 스토리지 전극(43) 상부에는, 제 1, 2 반도체층 콘택홀(53a, 53b)을 포함하는 층간절연막(interlayer,50)이 형성되어 있으며, 이 제 1, 2 반도체층 콘택홀(53a, 53b)과 각각 연결되며, 상기 게이트 전극(40)과 일정간격 이격되어 소스 및 드레인 전극(60, 63)이 형성되어 있다. 상기 드레인 전극(63)은 동시에 제 2 스토리지 전극을 이룬다. 상기 드레인 전극(63) 상부에는 드레인 전극 콘택홀(75)을 포함하는 보호층(70)이 형성되어 있고, 이 보호층(70) 상부에는 상기 드레인 전극 콘택홀(75)을 통해 드레인 전극(63)과 연결되는 화소전극(80)이 형성되어 있다.
상기 반도체층(25) 중 게이트 절연막(30)과 대응되는 영역은 액티브층(25a)을 이루고, 상기 소스 및 드레인 전극(60, 63)과 접촉되는 부분은 n+도핑 처리된 n형 오믹콘택층(25c)을 이루며, 상기 액티브층(25a)과 n형 오믹콘택층(25c) 사이에 LDD(Lightly Doped Drain)층(25b)이 위치한다.
상기 LDD층(25b)은 핫캐리어(hot carrier)들을 분산시키기 위한 목적으로, 낮은 농도로 도핑처리하여 누설전류의 증가를 막고 온(on)상태의 전류의 손실을 막는 역할을 한다.
도 3b에서, 상기 구동회로부의 CMOS구조 박막 트랜지스터는 n+로 도핑된 반도체층(40)을 포함하는 박막 트랜지스터(Ⅱ)와 p+로 도핑된 반도체층(42)을 포함하는 박막 트랜지스터(Ⅲ)로 구성되며, 설명의 편의상 동일한 소자에 대해서는 Ⅱ, Ⅲ 순서대로 부호를 함께 기재한다.
도시한 바와 같이, 버퍼층(23)이 형성된 투명기판(20) 상에는 n형 반도체층(28)과 p형 반도체층(30)이 서로 일정간격 이격되어 형성되어 있고, n형 및 p형 반도체층(28, 30) 상부에는 각각 게이트 절연막(33a, 33b) 및 게이트 전극(45a, 45b)이 형성되어 있고, 이 게이트 전극(45a, 45b) 상부에는 기판 전면에 걸쳐 반도체층 콘택홀(55a, 55b, 58a, 58b)을 포함하는 층간절연막(50)이 형성되어 있고, 이 층간절연막(50) 상부에는 반도체층 콘택홀(55a, 55b, 58a, 58b)을 통해 각각 n형 및 p형 반도체층(40, 42)과 접촉되는 소스 및 드레인 전극((65a, 65b),(68a, 68b))이 형성되어 있고, 이 소스 및 드레인 전극((65a, 65b),(68a, 68b)) 상부에는 기판 전면에 걸쳐 보호층(70)이 형성되어 있다.
상기 n형 반도체층(28)은 상기 게이트 절연막(33a)과 접촉하는 영역을 액티브층(28a)으로 하고, 소스 및 드레인 전극(65a, 68a)과 접촉하는 영역을 포함하여 확장된 영역을 n형 오믹콘택층(28c)으로 하며, 상기 n형 오믹콘택층(28c)과 액티브층(28a)사이 영역을 LDD층(28b)으로 구성하며, 상기 p형 반도체층(30)은 양전기로 충전된 캐리어를 이용하는 방식이므로, n형 박막 트랜지스터(Ⅱ)보다 캐리어의 열화 및 누설전류의 영향이 크지 않으므로, 별도의 LDD층을 구성하지 않고, 상기 게이트 절연막(33b)과 접촉하는 영역을 액티브층(30a)으로 하고, 이 액티브층(30a)의 외곽영역을 p형 오믹콘택층(30c)으로 구성하여 이루어진다.
화소부의 박막 트랜지스터와 스토리지 캐패시터 및 구동회로부의 CMOS 박막트랜지스터의 제조 공정을 도면을 참조하여 설명한다. 완성된 화소부의 박막 트랜지스터 및 스토리지 캐패시터 단면과 CMOS 박막 트랜지스터의 단면은 도 3a와 도 3b에 도시하였으므로 반도체층의 도핑공정까지의 제조 공정까지만 도면으로 도시하였으며, 편의상 단면의 일부를 축소하여 도시하였다.
도 4a 내지 4f와 도 5a 내지 5f는 화소부 박막 트랜지스터와 스토리지 캐패시터(I) 및 구동회로부 n형 및 p형 박막 트랜지스터(Ⅱ, Ⅲ)의 제조 공정의 일부를 제조 단계별로 각각 도시한 단면도이다.
도 4a 및 5a에 도시한 바와 같이 투명한 기판(20)에 버퍼층(buffer layer,23)을 형성한다. 이 버퍼층(23)을 이루는 물질로는 질화실리콘(SiNx)나 산화실리콘(SiO2)과 같은 무기절연물질이 주로 이용된다. 상기 버퍼층(23)이 형성된 기판 상에 비정질 실리콘(a-Si)을 증착하고, 탈수소화(dehydrogenation) 과정을 거친 후 , 레이저 결정화 단계를 거쳐 폴리 실리콘을 형성하고, 이 폴리 실리콘을 이용하여 제 1 마스크 공정에 의해 반도체층(25, 28, 30)을 패터닝한다.
다음으로 도 4b 및 도 5b에 도시한 바와 같이, 상기 반도체층(25, 28, 30)이 패터닝 된 기판 전면에 PR을 도포하고 제 2 마스크를 이용하여 PR패턴(90)을 형성한 후 제 I 부분에 있어서 제 1 스토리지 전극을 형성할 부분의 반도체층(26)을 도핑 처리한다. 이후 상기 PR 패턴(90)을 제거한다.
다음으로 도 4c 및 5c를 참조하면, 상기 반도체층(25, 26, 28, 30)이 형성된 기판 상에, 질화실리콘(SiNx), 몰리브덴(Mo)을 연속해서 증착한 후, 제 3 마스크 공정을 통해 게이트 절연막(30, 33a, 33b) 및 게이트 전극(40, 45a, 45b)과 제 1 스토리지 전극(43)을 형성한다.
다음으로 도 4d 및 5d를 참조하면, 상기 게이트 전극(40, 45a, 45b)이 형성된 기판 상에 이온주입에 의한 n-도핑을 실시한다. 이때, 게이트 전극(40, 45a, 45b)과 제 1 스토리지 전극(43)을 마스크로 하여, 상기 반도체층(25, 26, 28, 30)의 외부로 노출된 영역을 n-도핑처리한다. 이때 상기 게이트 전극(40, 45a, 45b) 에 의해 가려지는 반도체층(25a, 28a, 30a)은 도핑되지 않는다. 이 단계에서의, n-도핑과정은 낮은 도즈량의 이온주입에 의해 도핑농도를 낮추어 추후 공정에서 드레인 전극(미도시)에 의한 누설전류를 감소시키는 역할을 한다.
도 4e 및 5e를 참조하면, 상기 n-도핑 처리된 기판 상에, 제 4 마스크 공정에 의해 n+도핑을 실시한다. 제 I, Ⅱ 영역에서는 각각의 게이트 전극(40, 45a) 및 제 1 스토리지 전극(43)의 주변에 위치하는 n-도핑영역의 일부를 포함하는 영역을 덮도록 PR 패턴(92)을 형성하고, 제 Ⅲ 영역에서는 게이트 전극(45b) 및 n-도핑된 영역을 모두 덮도록 PR 패턴(93)을 형성 후, n+도핑 처리함으로서, 외부로 노출된 n-도핑영역이 n-보다 높은 도핑농도를 가지는 n+이온에 의해 도핑처리 되어 제 I , Ⅱ 영역의 반도체층(25, 26, 28) 중 일부에 n형 오믹콘택층(25c, 28c)을 형성한다.
이 단계를 통해서, 상기 제 I, Ⅱ 영역에 있어서 오믹콘택층(25c, 28c)과 도핑되지 않은 반도체층(25a, 28a) 사이의 n-도핑된 영역은 각각 LDD(Lightly doped drain)층(25b, 28b)을 이루게 된다. 이때 상기 도핑되지 않은 반도체층(25a, 28a)은 액티브층(25a, 28a)을 이룬다. 이후, PR 패턴(92, 93)을 제거하다.
다음으로 도 4f 및 5f를 참조하면, 구동회로부 p형 박막 트랜지스터의 p+오믹콘택층을 형성하기 위해 p+도핑 처리하는 단계이다. 상기 제 I, Ⅱ영역에 있어서 제 5 마스크를 이용하여 각각의 게이트 전극(40, 45a) 및 제 1 스토리지 전극(43)과 오믹콘택층(25c, 28c) 및 LDD층(25b, 28b)을 덮는 영역에 PR패턴(94)을 형성하고, 제 Ⅲ 영역은 완전히 외부로 노출되게 한 후, p+도핑 처리하여 p형 오믹콘택층(30c)을 형성한다. 이때 상기 p형 오믹콘택층(30c) 사이의 게이트 전극(45b)과 오버랩 되는 반도체층(30a)은 액티브층(30c)을 이룬다.
이후, 도시하지 않았지만 상기 p형 오믹콘택층이 형성된 기판 상에 남아있는 PR패턴(94) 제거한다. 다음으로 질화실리콘 또는 산화실리콘과 같은 무기절연물질을 증착한 후, 마스크 공정에 의해 반도체층 콘택홀을 가지는 층간절연막을 형성한다. 상기 층간절연막이 형성된 기판 상에, 몰리브덴과, 알루미늄 네오디뮴(AlNd)을 차례대로 증착한 후, 마스크 공정에 의해 일괄 에칭하여, 상기 반도체층 콘택홀을 통해 오믹콘택층과 연결되는 소스 및 드레인 전극을 형성한다. 다음으로 상기 소스및 드레인 전극이 형성된 기판 상에, 질화실리콘을 증착하고, 이 질화실리콘의 수소화 열처리과정을 거친 후, 마스크 공정에 의해 드레인 콘택홀을 가지는 보호층을 형성한다. 이후 화소부 박막 트랜지스터부에 해당하는 공정으로서, 상기 보호층이 형성된 기판 상에 ITO(indium Tin Oxide)를 증착한 후, 마스크 공정에 의해 상기 드레인 콘택홀을 통해 드레인 전극과 연결되는 화소 전극을 형성한다.
전술한 종래의 박막 트랜지스터 제조공정에서는, 이온 도핑공정까지 5 마스크 공정이 요구되었다.
상기 마스크 공정은 PR 코팅(photo resist coating), 노광(exposure), 현상(develop)을 포함하는 공정이므로, 마스크 공정이 추가될수록 제조비용 및 공정시간이 증가하게 되어 생산수율이 떨어지게 되고, 마스크 수가 증가될 수록 박막 트랜지스터 소자에 결함을 발생시킬 확률이 높아지는 문제점이 있다.
상기 문제점을 해결하기 위하여, 본 발명에서는 반도체층의 도핑과정에 소요되는 마스크 수를 절감하여 공정수 및 공정시간을 단축하여 생산수율이 향상된 박막 트랜지스터를 제공하는 것을 목적으로 한다.
도 1은 일반적인 구동회로부 일체형 액정표시장치의 개략도.
도 2는 박막 트랜지스터 어레이 기판의 화소부의 평면도.
도 3a는 도 2의 절단선 A-A'에 따른 화소부 박막 트랜지스터와 스토리지부 단면도.
도 3b는 구동회로부 CMOS구조 박막 트랜지스터의 단면도.
도 4a 내지 4f와 도 5a 내지 5f는 화소부의 박막트랜지스터와 스토리지 캐패시터 및 구동부의 박막 트랜지스터 제조 단계별로 각각 도시한 단면도.
도 6a 내지 6d와 7a 내지 7d는 본 발명의 제 1 실시예에 따른 화소부 박막 트랜지스터와 스토리지 캐패시터 및 구동부 CMOS구조 박막 트랜지스터의 제조 단계별로 각각 도시한 단면도.
도 8a 내지 8d와 9a 내지 9d는 본 발명의 제 2 실시예에 따른 화소부 박막 트랜지스터와 스토리지 캐패시터 및 구동부 CMOS구조 박막 트랜지스터부의 제조 단계별로 각각 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
200 : 투명기판 210 : 버퍼층
223a, 226a: 액티브층 223b : LDD층
223c : n형 오믹콘택층 230 : 두꺼운 PR 패턴
232 : 얇은 PR 패턴
Ⅹa : CMOS의 n형 박막 트랜지스터
Ⅹb : CMOS의 p형 박막 트랜지스터
상기 목적을 달성하기 위하여, 본 발명의 제 1 특징에서는 구동회로부와 화소부를 동일 기판에 형성하는 구동회로부 일체형 액정표시장치용 구동회로부의 n형박막 트랜지스터와 p형 박막 트랜지스터를 가지는 CMOS(complementary metal-oxide semiconductor)구조 박막 트랜지스터 및 화소부 박막 트랜지스터의 제조방법에 있어서, 절연기판 상에, 제 1 마스크 공정을 진행하여 박막 트랜지스터용 반도체층을 형성하는 단계와; 상기 반도체층이 형성된 기판 상에, 회절노광법을 이용한 제 2 마스크 공정을 진행하여 화소부 박막 트랜지스터와 구동회로부 n형 트랜지스터 형성부분의 반도체층 중 게이트 전극과 대응되는 부분에는 두꺼운 PR 패턴을 형성하고, 상기 PR패턴에서 소정 길이 연장되는 두께가 얇은 PR패턴을 상기 반도체층 위에 형성하며, 동시에 구동회로부의 p형 트랜지스터 형성부분의 반도체층 위로 두꺼운 PR 패턴을 형성하는 단계와; 상기 두께를 달리 형성한 기판전면에 적정 도즈량을 갖는 이온주입에 의한 n+도핑을 실시함으로써 n+도핑된 스토리지 캐패시터부 반도체층과 n형 오믹콘택층을 형성하고, 동시에 n-도핑된 LDD층을 형성하는 단계와; 상기 n+와 n-도핑된 기판상에 PR 패턴을 제거하는 단계와; 상기 PR 패턴을 제거한 기판상에 제 3 마스크 공정을 실시하여 화소부와 구동회로부 n형 트랜지스터부의 반도체층 전체를 덮는 두꺼운 PR 패턴을 형성하고 동시에 p형 트랜지스터부 반도체층 중 게이트 전극에 대응되는 부분 위로 두꺼운 PR 패턴을 형성하는 단계와; 상기 PR 패턴이 형성된 기판 전면에 n+도핑보다 높은 도즈량을 갖는 이온 주입에 의한 p+도핑을 실시하여 p형 오믹콘택층을 형성하는 단계와; 상기 p+도핑된 기판 상의 PR 패턴을 제거하는 단계와; 상기 PR 패턴이 제거된 기판 전면에 게이트 절연막 물질 및 게이트 금속을 순차적으로 증착하고 제 4 마스크 공정을 실시하여 스토리지 캐패시터 전극 및 게이트 전극과 게이트 절연막을 형성하는 단계를 포함한다.
또한, 상기 게이트 전극 및 게이트 절연막 형성하는 단계 이후에는 층간절연막, 소스 및 드레인 전극, 보호층, 화소 전극을 순차적으로 형성하는 단계를 포함한다.
본 발명의 제 2 특징으로는 구동회로부와 화소부를 동일 기판에 형성하는 구동회로부 일체형 액정표시장치용 구동회로부의 n형 박막 트랜지스터와 p형 박막 트랜지스터를 가지는 CMOS(complementary metal-oxide semiconductor)구조 박막 트랜지스터 및 화소부 박막 트랜지스터의 제조방법에 있어서, 절연기판 상에, 제 1 마스크 공정을 진행하여 박막 트랜지스터용 반도체층을 형성하는 단계와; 상기 반도체층이 형성된 기판 상에, 회절노광법을 이용한 제 2 마스크 공정을 진행하여 화소부 박막 트랜지스터와 구동회로부 n형 트랜지스터 형성부분의 반도체층 중 게이트 전극과 대응되는 부분에는 두꺼운 PR 패턴을 형성하고, 상기 PR패턴에서 소정 길이 연장되는 두께가 얇은 PR패턴을 상기 반도체층 위에 형성하며, 동시에 구동회로부의 p형 트랜지스터 형성부분의 반도체층 위로 두꺼운 PR 패턴을 형성하는 단계와; 상기 두께를 달리 형성한 기판전면에 적정 도즈량을 갖는 이온주입에 의한 n+도핑을 실시함으로써 n+도핑된 스토리지 캐패시터부 반도체층과 n형 오믹콘택층을 형성하고, 동시에 n-도핑된 LDD층을 형성하는 단계와; 상기 n+와 n-도핑된 기판상에 PR 패턴을 제거하는 단계와; 상기 PR 패턴이 제거된 기판 전면에 게이트 절연막 물질 및 게이트 금속을 순차적으로 증착하고 제 3 마스크 공정을 실시하여 스토리지 캐패시터 전극 및 게이트 전극과 게이트 절연막을 형성하는 단계와; 상기 게이트 전극과 게이트 절연막이 형성된 기판 전면에 PR을 도포하고 제 4 마스크 공정을 실시하여 게이트 전극을 포함하여 화소부 및 구동부의 n형 트랜지스터부의 반도체층 완전히 덮는 PR 패턴을 형성하는 단계와; 상기 PR 패턴이 형성된 기판 전면에 n+도핑보다 높은 도즈량을 갖는 이온 주입에 의한 p+도핑을 실시하여 p형 오믹콘택층을 형성하는 단계와; 상기 p+도핑 된 기판상에 남아있는 PR 패턴을 제거하는 단계를 포함하여 구성된다.
또한, 상기 p형 오믹콘택층을 형성후 PR 패턴 제거하는 단계 이후에는 층간절연막, 소스 및 드레인 전극, 보호층, 화소 전극을 순차적으로 형성하는 단계를 포함한다.
본 발명의 제 1, 2 특징에 있어서 상기 n+및 p+도핑의 도즈량은 6E14/㎠ 내지 3E15/㎠이고, n-도핑의 도즈량은 1E13/㎠ 내지 5E13/㎠ 이 된다.
<제 1 실시예 >
본 발명에 따른 제 1 실시예에 의한 구동회로부 일체형 액정표시장치용 박막 트랜지스터의 제조공정에 있어서, 게이트 전극의 패터닝 후 회절노광 마스크를 이용하여 PR의 두께를 달리 형성함으로써 스토리지 캐패시터 도핑, n+, n-도핑 동시 진행함으로써 도핑을 최적화하여 이온 도핑 공정에 소요되는 마스크 수를 줄이는 것을 특징으로 한다.
도 6a 내지 6d 및 도 7a 내지 7d는 본 발명의 제 1 실시예에 따른 화소부 박막 트랜지스터와 스토리지 캐패시터 및 구동회로부 CMOS구조 박막 트랜지스터의 이온 도핑공정까지의 제조 단계별로 각각 도시한 단면도로서, 설명의 편의상 각각 박막 트랜지스터를 이루는 소자에 별도의 순번기재를 생략하고, 각 소자에 대한 부호를 화소부 박막 트랜지스터 및 스토리지 캐패시터(Ⅸ), 구동회로부 n형 박막 트랜지스터(Ⅹa), 구동회로부 p형 박막 트랜지스터(Ⅹb) 순서대로 함께 기재한다.
도 6a 내지 7a에서, 투명기판(200) 상의 기판 전면에 걸쳐 버퍼층(210)을 형성하고, 이 버퍼층(210) 상부에 비정질 실리콘을 전면 증착하고, 결정화 공정을 진행한 후 제 1 마스크 공정을 실시하여 각각 반도체층(220, 223, 226)을 패터닝 한다. .
도 6b 내지 7b를 참조하면, Ⅸ, Ⅹa 영역에 있어서 각각의 반도체층(220, 223) 상부로 게이트 전극이 형성될 부분에는 두꺼운 PR패턴(230)을 형성하고, n-도핑이 되어 LDD층을 이룰 부분에는 얇은 PR(232)패턴을 회절노광을 이용한 제 2 마스크 공정을 실시하여 형성한다. 이때 Ⅸ 영역의 제 1 스토리지 전극 형성될 부분에는 PR패턴을 형성하지 않는다. Ⅹb 영역에 있어서는 반도체층(226) 위로 두꺼운 PR 패턴(230)을 상기 반도체층(226)을 완전히 가리도록 전체에 두껍게 형성한다.
상기 PR패턴(230)이 형성된 기판 전면에 스토리지 도핑, n+, n-도핑을 동시에 실시한다. 자세히 설명하면, 상기 PR패턴(230)이 형성된 기판 전면에 적정 도즈량을 가진 이온 주입에 의한 n+도핑을 실시하면 PR패턴(230)이 형성되지 않은 부분의 반도체층(220c, 221, 223c)은 n+도핑이 이루어지고, 얇은 PR패턴(232)으로 덮혀있는 부분의 반도체층(220b, 223b)은 n-도핑이 이루어진다. 이는 얇은 PR패턴(232)이 블록킹 마스크로 작용하여 주입되는 이온들의 일부를 막기 때문인데, 얇은 PR패턴(232)의 두께 및 이온 주입시의 에너지가 중요한 콘트롤 요소가 된다. 상기와 같은 이유로 이온들이 가지고 있는 에너지 즉 차단막을 뚫고 반도체층에 도달할 수 있는 에너지보다 더 큰 에너지가 필요한 두꺼운 PR패턴(230)이 형성되어 있는 반도체층(220a, 223a, 226)은 도핑되지 않는다. 상기 n+도핑 및 n-도핑이 이루어진 반도체층은 각각 n형 오믹콘택층(220c, 223c)과 LDD층(220b, 223b)을 이룬다. 이때 n+도핑시 주입되는 이온의 도즈량은 6E14/㎠ 내지 3E15/㎠ 이며, n-도핑은 1E13/㎠ 내지 5E13/㎠ 정도가 된다. 이후 상기 PR패턴(230, 232)을 제거한다.
도 6c 내지 7c에서 도시한 바와 같이, 상기 PR패턴(230, 232)이 제거된 기판에 PR을 도포하고 제 3 마스크 공정을 실시하여 Ⅸ, Ⅹa 영역에 있어서 각각의 반도체층(220, 221, 223) 전체를 차단하도록 두꺼운 PR패턴(250)을 형성한다. Ⅹb 영역의 반도체층(226) 중 이후 형성될 게이트 전극과 대응되는 부분에 두꺼운 PR 패턴(250)을 형성한다. 이후 상기 PR 패턴(250)이 형성된 기판 전면에 적정 도즈량을 가지는 이온주입에 의해 p+도핑을 진행한다. 이때 이온주입에 의한 도즈량은 6E14/㎠내지 3E15/㎠ 정도가 바람직하다. 상기 p+도핑된 반도체층(226b)은 p형 오믹콘택층(226b)을 형성한다. 이후 상기 PR패턴(250)을 제거한다.
다음으로 도 6d 내지 7d를 참조하면, 상기 PR패턴(250)이 제거된 기판 전면에 질화실리콘 등의 무기절연물질과 몰리브덴(Mo) 등의 게이트 금속물질을 연속해서 증착한 후, 제 4 마스크 공정을 통해 게이트 절연막(235) 및 게이트 전극(245)과 제 1 스토리지 캐패시터 전극(240)을 형성한다.
이후 공정은 종래의 제조공정과 동일하게 진행함으로 생략한다.
이와 같이 본 발명의 제 1 실시예에 따른 n+, n-도핑공정에서는 회절노광법에 의한 두께를 달리하는 PR패턴을 동시 형성하고, n+도핑을 진행하여 n+층인 오믹콘택층과 스토리지 캐패시터부 반도체층을 형성하고, 얇은 PR패턴에 의해 도핑량이 콘트롤되어 n-층인 LDD층을 형성함으로써 기존의 공정보다 마스크 수를 절감할 수 있어 공정효율을 높여 제품수율이 향상된 액정표시장치를 제공할 수 있다.
<제 2 실시예>
본 발명에 따른 제 2 실시예에서는, 상기 제 1 실시예와 회절노광법에 의해 PR 패턴의 두께를 달리 형성하여 n+및 n-를 동시에 도핑하는 원리는 동일하게 적용하나, p+도핑전에 게이트 전극과 스토리지 캐패시터 전극 및 게이트 절연막을 먼저 형성하고 후에 p+도핑하는 것을 특징으로 한다.
이하, 본 발명에 따른 제 2 실시예를 도면을 참조하여 상세히 설명한다.
도 8a 내지 8d 및 9a 내지 9d는 본 발명의 제 2 실시예에 따른 화소부 박막 트랜지스터와 스토리지 캐패시터(XI) 및 구동회로부 CMOS구조 박막 트랜지스터(XIIa, XIIb)의 반도체층 도핑공정까지 해당하는 제조 공정을 제조 단계별로 각각 도시한 단면도이다.
우선 도 8a 및 9a에 도시한 바와 같이, 투명기판(300) 전면에 버퍼층(310)을 형성하고, 상기 버퍼층(310) 상부에 비정질 실리콘을 전면 증착하고 결정화 공정을 진행한 후 제 1 마스크 공정을 진행하여 XI, XIIa, XIIb 영역별로 반도체층(320, 323, 236)을 패터닝 한다.
도 8b와 도 9b를 참조하면, 상기 반도체층(320, 323, 326)이 패턴닝된 기판 전면에 PR을 도포하고, 제 2 마스크 공정을 진행하여 PR패턴(330, 332)을 형성한다. 이때 회절노광을 실시하여 두께를 달리하는 PR패턴(330, 332)을 형성한다. XI, XIIa 영역에 있어서 게이트 전극과 대응되는 부분의 반도체층(320a, 323a) 위에는 두꺼운 PR패턴(330)을 형성하고, n-도핑이 되어야 하는 부분의 반도체층(320b,323b) 즉 게이트 전극과 대응되는 부분의 반도체층(320a, 232a)에서 소정 거리 연장된 부분의 반도체층(320b, 323b) 위에는 얇은 PR패턴(332)을 형성한다. 나머지 반도체층(321, 320c, 323c)은 도핑에 노출시킨다. 그리고, 동시에 XIIb 영역의 반도체층(326)은 전체를 완전히 가리도록 두꺼운 PR패턴(330)을 형성한다.
이후 6E14/㎠내지 3E15/㎠의 도즈량을 가지는 이온주입에 의해 n+도핑을 실시한다. PR패턴(330, 332)이 형성되지 않은 부분의 반도체층(321, 320c, 323c)은 n+도핑이 되어 n형 오믹콘택층(320c, 323c)을 형성하고 얇은 PR패턴(323)이 형성된 부부의 반도체층은 얇은 PR패턴(323)이 마스크로 작용하여 n-도핑이 되어 LDD층(320b, 323b)을 이룬다. 또한, XI 영역의 제 1 스토리지 캐패시터 전극이 형성될 반도체층(321)도 n+도핑이 된다. 이후 상기 n+및 n-도핑이 된 기판에 남아있는 PR패턴(330, 332)을 제거한다.
다음으로 8c와 도 9c를 참조하면, 상기 PR패턴(330, 332)이 제거된 기판전면에 질화실리콘 등의 무기절연물질과 몰리브덴(Mo) 등의 게이트 금속물질을 연속해서 증착한 후, 제 3 마스크 공정을 통해 게이트 절연막(335)과 게이트 전극(345) 및 제 1 스토리지 캐패시터 전극(340)을 형성한다.
다음으로 8d와 도 9d에서 도시한 바와 같이, 상기 게이트 전극(345) 및 게이트 절연막(335)이 형성된 기판 전면에 제 4 마스크 공정을 진행하여 XI, XIIa 영역에 있어서 게이트 전극(345)및 제 1 스토리지 캐패시터 전극(340)과 반도체층(320,321, 323)을 완전히 덮는 두꺼운 PR패턴(350)을 형성하고, XIIb 영역에서는 PR패턴(350)을 형성하지 않고 반도체층(326)을 노출시킨다. 이후 n+도핑보다 도즈량이 높은 이온주입을 통해 p+도핑을 진행한다. 이때 p+도핑의 도즈량은 6E14/㎠내지 3E15/㎠ 이 된다. 상기 과정을 통하여 p형 오믹콘택층(326b)이 형성된다. 상기 p+도핑 처리후 PR패턴(350)을 제거한다.
이후 박막 트랜지스터 제조공정은 종래와 동일하게 진행함으로 설명은 생략한다.
본 발명은 상기 실시예로 한정하지 않고, 본 발명의 취지에 벗어나지 않는 한도내에서 다양하게 변경하여 실시할 수 있다.
이와 같이, 본 발명에 따른 화소부 박막 트랜지스터 및 구동회로부 CMOS구조 박막 트랜지스터의 폴리 실리콘으로 이루어진 반도체층을 도핑처리하는 공정에서, 회절노광을 통하여 두께가 다른 PR패턴을 형성하고 상기 PR패턴을 n+, n-도핑공정에 마스크로 이용함으로써, 도핑공정에 소요되는 마스크 수를 절감하여, 공정수 및 공정시간을 줄여 생산수율이 향상된 구동회로 일체형 액정표시장치용 박막 트랜지스터를 제공할 수 있다.
Claims (5)
- 구동회로부와 화소부를 동일 기판에 형성하는 구동회로부 일체형 액정표시장치용 구동회로부의 n형 박막 트랜지스터와 p형 박막 트랜지스터를 가지는 CMOS(complementary metal-oxide semiconductor)구조 박막 트랜지스터 및 화소부 박막 트랜지스터의 제조방법에 있어서,절연기판 상에, 제 1 마스크 공정을 진행하여 박막 트랜지스터용 반도체층을 형성하는 단계와;상기 반도체층이 형성된 기판 상에, 회절노광법을 이용한 제 2 마스크 공정을 진행하여 화소부 박막 트랜지스터와 구동회로부 n형 트랜지스터 형성부분의 반도체층 중 게이트 전극과 대응되는 부분에는 두꺼운 PR패턴을 형성하고, 상기 PR패턴에서 소정 길이 연장되는 두께가 얇은 PR패턴을 상기 반도체층 위에 형성하며, 동시에 구동회로부의 p형 트랜지스터 형성부분의 반도체층 위로 두꺼운 PR패턴을 형성하는 단계와;상기 두께를 달리 형성한 기판전면에 적정 도즈량을 갖는 이온주입에 의한 n+도핑을 실시함으로써 n+도핑된 스토리지 캐패시터부 반도체층과 n형 오믹콘택층을 형성하고, 동시에 n-도핑된 LDD층을 형성하는 단계와;상기 n+와 n-도핑된 기판상에 PR패턴을 제거하는 단계와;상기 PR패턴을 제거한 기판상에 제 3 마스크 공정을 실시하여 화소부와 구동회로부 n형 트랜지스터부의 반도체층 전체를 덮는 두꺼운 PR패턴을 형성하고 동시에 p형 트랜지스터부 반도체층 중 게이트 전극에 대응되는 부분 위로 두꺼운 PR패턴을 형성하는 단계와;상기 PR패턴이 형성된 기판 전면에 n+도핑보다 높은 도즈량을 갖는 이온 주입에 의한 p+도핑을 실시하여 p형 오믹콘택층을 형성하는 단계와;상기 p+도핑된 기판 상의 PR패턴을 제거하는 단계와;상기 PR패턴이 제거된 기판 전면에 게이트 절연막 물질 및 게이트 금속을 순차적으로 증착하고 제 4 마스크 공정을 실시하여 스토리지 캐패시터 전극 및 게이트 전극과 게이트 절연막을 형성하는 단계를 포함하는 구동회로부 일체형 액정표시장치용 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서,상기 게이트 전극 및 게이트 절연막 형성하는 단계 이후에는 층간절연막, 소스 및 드레인 전극, 보호층, 화소 전극을 순차적으로 형성하는 단계를 포함하는 구동회로부 일체형 액정표시장치용 박막 트랜지스터의 제조방법.
- 구동회로부와 화소부를 동일 기판에 형성하는 구동회로부 일체형 액정표시장치용 구동회로부의 n형 박막 트랜지스터와 p형 박막 트랜지스터를 가지는 CMOS(complementary metal-oxide semiconductor)구조 박막 트랜지스터 및 화소부 박막 트랜지스터의 제조방법에 있어서,절연기판 상에, 제 1 마스크 공정을 진행하여 박막 트랜지스터용 반도체층을 형성하는 단계와;상기 반도체층이 형성된 기판 상에, 회절노광법을 이용한 제 2 마스크 공정을 진행하여 화소부 박막 트랜지스터와 구동회로부 n형 트랜지스터 형성부분의 반도체층 중 게이트 전극과 대응되는 부분에는 두꺼운 PR패턴을 형성하고, 상기 PR패턴에서 소정 길이 연장되는 두께가 얇은 PR패턴을 상기 반도체층 위에 형성하며, 동시에 구동회로부의 p형 트랜지스터 형성부분의 반도체층 위로 두꺼운 PR패턴을 형성하는 단계와;상기 두께를 달리 형성한 기판전면에 적정 도즈량을 갖는 이온주입에 의한 n+도핑을 실시함으로써 n+도핑된 스토리지 캐패시터부 반도체층과 n형 오믹콘택층을 형성하고, 동시에 n-도핑된 LDD층을 형성하는 단계와;상기 n+와 n-도핑된 기판상에 PR패턴을 제거하는 단계와;상기 PR패턴이 제거된 기판 전면에 게이트 절연막 물질 및 게이트 금속을 순차적으로 증착하고 제 3 마스크 공정을 실시하여 스토리지 캐패시터 전극 및 게이트 전극과 게이트 절연막을 형성하는 단계와;상기 게이트 전극과 게이트 절연막이 형성된 기판 전면에 PR을 도포하고 제 4 마스크 공정을 실시하여 게이트 전극을 포함하여 화소부 및 구동부의 n형 트랜지스터부의 반도체층 완전히 덮는 PR패턴을 형성하는 단계와;상기 PR패턴이 형성된 기판 전면에 n+도핑보다 높은 도즈량을 갖는 이온 주입에 의한 p+도핑을 실시하여 p형 오믹콘택층을 형성하는 단계와;상기 p+도핑 된 기판상에 남아있는 PR패턴을 제거하는 단계를 포함하는 구동회로부 일체형 액정표시장치용 박막 트랜지스터의 제조방법.
- 제 3 항에 있어서,상기 p형 오믹콘택층을 형성후 PR패턴 제거하는 단계 이후에는 층간절연막, 소스 및 드레인 전극, 보호층, 화소 전극을 순차적으로 형성하는 단계를 포함하는 구동회로부 일체형 액정표시장치용 박막 트랜지스터의 제조방법.
- 제 1 항 또는 제 3항에 있어서,상기 n+및 p+도핑의 도즈량은 6E14/㎠ 내지 3E15/㎠이고, n-도핑의 도즈량은 1E13/㎠ 내지 5E13/㎠ 인 구동회로부 일체형 액정표시장치용 박막 트랜지스터의 제조방법.
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|---|---|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7682881B2 (en) | 2005-08-13 | 2010-03-23 | Samsung Electronics Co., Ltd. | Thin film transistor substrate and method of manufacturing the same |
| KR20130030558A (ko) * | 2011-09-19 | 2013-03-27 | 삼성디스플레이 주식회사 | 복수의 박막 트랜지스터를 갖는 표시 장치의 제조 방법 및 이 제조 방법에 의해 제조된 표시 장치 |
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2002
- 2002-12-30 KR KR1020020087301A patent/KR20040060501A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7682881B2 (en) | 2005-08-13 | 2010-03-23 | Samsung Electronics Co., Ltd. | Thin film transistor substrate and method of manufacturing the same |
| US8253202B2 (en) | 2005-08-13 | 2012-08-28 | Samsung Electronics Co., Ltd. | Thin film transistor substrate and method of manufacturing the same |
| KR20130030558A (ko) * | 2011-09-19 | 2013-03-27 | 삼성디스플레이 주식회사 | 복수의 박막 트랜지스터를 갖는 표시 장치의 제조 방법 및 이 제조 방법에 의해 제조된 표시 장치 |
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