KR100925545B1 - 액정표시장치의 박막 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명에서는 폴리 실리콘을 반도체 소자로 하는 액정표시장치의 박막 트랜지스터에 있어서, 수소화 열처리 공정 진행시 소스 및 드레인 전극의 알루미늄과 반도체층의 폴리실리콘이 상호확산에 의해 상기 박막 트랜지스터 소자의 특성이 열화되는 것을 억제하기 위하여 티타늄(Ti)층을 상기 소스 및 드레인 전극에 추가하여 3중구조의 소스 및 드레인 전극을 형성한다.
상기 구조를 갖는 박막 트랜지스터는 수소화 열처리 공정 진행시 폴리실리콘과 알루미늄의 상호확산 전에 티타늄(Ti)과 폴리실리콘, 티타늄(Ti)과 알루미늄이 반응하여 전도체인 TiSi2, TiAl3층을 형성하게 됨으로 누설전류 증가 등의 소자 특성 저하를 억제할 수 있다.
소스 및 드레인 전극, 폴리 실리콘, 수소화 열처리

Description

액정표시장치의 박막 트랜지스터 및 그 제조방법{Thin Film Transistor for Liquid Crystal Display Device and method of fabricating the same}
도 1은 일반적인 폴리 실리콘을 이용한 액정표시장치의 개략도.
도 2는 종래의 폴리 실리콘을 이용한 액정표시장치의 박막 트랜지스터 단면도.
도 3a 내지 3e는 종래의 폴리 실리콘을 이용한 액정표시장치의 박막 트랜지스터의 제조 공정 단면도.
도 4a 내지 4c는 수소화 열처리 공정시 알루미늄과 폴리실리콘의 열처리 시간에 따른 계면 형상 변화를 나타낸 도면.
도 5a 내지 5b는 종래의 폴리 실리콘을 이용한 액정표시장치의 박막 트랜지스터의 수소화 열처리 공정 진행 전후를 나타낸 도면.
도 6은 본 발명의 실시예에 따른 폴리 실리콘을 이용한 액정표시장치의 박막 트랜지스터의 단면도.
도 7a 내지 7f는 본 발명의 실시예에 따른 폴리 실리콘을 이용한 액정표시장치의 박막 트랜지스터의 제조 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 절연기판 105 : 버퍼층
110 : 반도체층 125 : 게이트 절연막
130 : 게이트 전극 140 : 층간절연막
145a, 145b : 반도체층 콘택홀 150 : 3중 구조 소스 전극
155 : 3중 구조 드레인 전극 160 : 보호층
165 : 드레인 전극 콘택홀 170 : 화소전극
본 발명은 액정표시장치에 관한 것으로, 특히 폴리실리콘을 이용한 액정표시장치의 박막 트랜지스터 제조방법에 관한 것이다.
최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다.
상기 액정표시장치는 박막 트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이 기판과 컬러 필터(color filter) 기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 영상효과를 얻는 비발광 소자에 의한 화상표시장치를 뜻한다.
현재에는 상기 박막 트랜지스터와 화소 전극이 행렬방식으로 배열된 능동행 렬 액정표시장치(AM-LCD ; Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있으며, 이때, 상기 박막 트랜지스터 소자로는 수소화된 비정질 실리콘(a-Si:H)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가시 준 안정상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있으며, 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)이 좋지 않아 구동회로로는 쓰기 어렵다.
따라서, 일반적으로는 별도로 제작된 구동소자를 액정패널에 연결하여 사용하고 있으며, 대표적인 예로 구동소자를 TCP(Tape Carrier Package)로 제작하여 액정패널에 부착하여 사용한다. 따라서 상기 TCP는 다수의 회로부가 PCB(Printed Circuit Board) 기판과 액정패널 사이에 부착되어, 상기 PCB 기판으로부터 입력되는 신호를 받아 상기 액정패널에 전달하게 된다. 그런데 이러한 구성은 구동 IC의 실장비용이 원가의 많은 부분을 차지하고 있으며, 액정패널의 해상도가 높아지면서 박막 트랜지스터 기판의 게이트 배선 및 데이터 배선을 상기 TCP와 연결하는 기판 외부의 패드 피치(Pitch)가 짧아져 TCP 본딩 자체가 어려워지고 있다.
반면, 폴리 실리콘은 비정질 실리콘에 비하여 전계효과 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있으며, 이 폴리 실리콘을 이용하여 기판에 직접 구동회로를 만들면 구동 IC 비용도 줄일 수 있고 실장도 간단해진다.
도 1은 일반적인 폴리실리콘을 이용하여 구성한 구동회로부 일체형 액정표시장치의 개략도이다.
도시한 바와 같이, 절연 기판(1) 상에 구동회로부(5)와 화소부(3)가 같이 형성되어 있다. 상기 화소부(3)는 기판(1)의 중앙부에 위치하고, 이 화소부(3)의 일측과 이에 평행하지 않은 타측에 각각 게이트 및 데이터 구동회로부(5a, 5b)가 위치하고 있다. 상기 화소부(3)에는 상기 게이트 구동회로부(5a)와 연결된 다수 개의 게이트 배선(7)과 상기 데이터 구동회로부(5b)와 연결된 다수 개의 데이터 배선(9)이 교차하여 구성되며, 두 배선이 교차하여 정의되는 화소영역(P)에는 화소전극(10)이 형성되어 있고, 상기 두 배선의 교차지점에는 화소전극(10)과 연결된 박막 트랜지스터(T)가 위치한다.
또한, 상기 게이트 및 데이터 구동회로부는 외부신호 입력단(12)과 연결되어 있다.
상기 게이트 및 데이터 구동회로부(5a, 5b)는 상기 외부신호 입력단(12)을 통하여 입력된 외부신호를 내부에서 조절하여 각각 게이트 및 데이터 배선(7, 9)을 통해 화소부(3)로 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 장치이다.
따라서, 상기 게이트 및 데이터 구동회로부(5a, 5b)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조 박막 트랜지스터(미도시)가 상기 구동회로부 내부에 형성되어 있다.
상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막 트랜지스터에 사용되는 반도체 기술의 일종으로서, 음전기로 충전된 여분의 전자들(n형 반도체)과 양전기로 충전된 정공들(p형 반도체)을 이용하여 하나의 전도체를 형성하고, 상기 두 종류의 반도체들의 효과적인 전기제어에 의해 전류 게이트를 이루기 위한 상호 보완적인 방법으로 사용된다.
도 2는 폴리실리콘을 이용한 액정표시장치의 박막 트랜지스터의 단면도이다.
도시한 바와 같이, 절연기판(20) 상에 산화실리콘(SiO2)과 같은 무기절연물질로 이루어진 버퍼층(25)이 기판(20) 전면에 형성되어 있고, 상기 버퍼층(25) 상부에는 반도체층(30)이 형성되어 있으며, 상기 반도체층(30) 위로는 게이트 절연막(45)이 전면에 형성되어 있다. 또한, 상기 게이트 절연막(45) 위에 게이트 전극(50)이 형성되어 있고, 이 게이트 전극(50) 상부에는 층간절연막(interlayer, 70)이 형성되어 있다. 상기 게이트 절연막(45)과 층간절연막(70)에는 반도체층(30)과 접촉하기 위한 반도체층 콘택홀(73a, 73b)이 형성되어 있으며, 상기 층간절연막(70) 위로 상기 반도체층 콘택홀(73a, 73b)과 각각 연결되며, 상기 게이트 전극(50)과 일정간격 이격되어 소스 및 드레인 전극(80a, 80b)이 형성되어 있다. 상기 드레인 전극(80b) 상부에는 드레인 전극 콘택홀(95)을 포함하는 보호층(90)이 형성되어 있고, 이 보호층(90) 상부에는 상기 드레인 전극 콘택홀(95)을 통해 드레인 전극(80)과 연결되어 화소 전극(97)이 형성되어 있다.
상기 반도체층(30)에 있어서, 게이트 전극(50)과 대응되는 게이트 절연막(45)하부 영역은 액티브채널층(30a)을 이루고, 상기 소스 및 드레인 전극(80a, 80b)과 접촉되는 부분은 n+ 도핑되어 n형 오믹콘택층(30c)을 이루며, 상기 액티브층(30a)과 n형 오믹콘택층(30c) 사이에 n- 도핑된 LDD(Lightly Doped Drain)층(30b)이 형성되어 있다. 상기 LDD층(30b)은 핫 캐리어(hot carrier)들을 분산시키기 위한 목적으로, 낮은 농도로 도핑되어 누설전류(Ioff)의 증가를 방지하며, 온(on)상태의 전류의 손실을 막는 역할을 한다.
도시하지 않았지만, 폴리실리콘을 이용한 p형 박막 트랜지스터에 대해 잠시 언급하면, 상기 p형 박막 트랜지스터는 전술한 n형 박막 트랜지스터 구조와 동일하며, 단지 반도체층의 구성이 p+도핑을 하여 p형 오믹콘택층을 이루며, p+도핑이 이루어지지 않은 게이트 전극 하부의 반도체층은 액티브채널층을 이루고, n-의 LDD층은 형성되지 않는 것이 특징이다. 그 이외에 구조는 전술한 n형 박막 트랜지스터와 동일하다. 이때, 드레인 전극 콘택홀 및 화소전극은 형성되지 않는다.
전술한 폴리실리콘을 이용한 액정표시장치의 박막 트랜지스터의 제조방법에 대해 도면을 참조하여 설명한다.
도 3a에 도시한 바와 같이, 투명한 절연기판(20)에 산화 실리콘(SiO2)등의 무기절연물질을 전면에 증착하여 버퍼층(25)을 형성한다. 상기 버퍼층(25)이 형성된 기판(20) 상에 비정질 실리콘(a-Si)을 전면 증착하고, 탈수소화(dehydrogenation) 과정을 진행한 후 , 레이저 결정화 공정을 진행하여 상 기 비정질 실리콘층을 폴리 실리콘층으로 결정화시킨다. 이후 마스크 공정을 실시하여 상기 폴리 실리콘층을 패터닝하여 반도체층(30)을 형성한다.
다음으로 도 3b에 도시한 바와 같이, 상기 반도체층(30)이 형성된 기판(20) 전면에 산화실리콘(SiO2)을 증착하여 게이트 절연막(45)을 형성한다. 이후 금속물질 예를 들면 몰리브덴(Mo)을 상기 게이트 절연막(45) 위에 증착한 후, 마스크 공정을 진행하여 게이트 전극(50)을 형성한다. 상기 게이트 전극(50)을 블록킹 마스크로 이용하여 기판(20) 전면에 이온주입에 의한 n-의 LDD(Lightly doped drain) 도핑을 한다. 이때 LDD도핑의 도즈량은 대략 1E13/㎠ 내지 5E13/㎠가 된다. 이때 화소부 및 구동회로부 각각의 게이트 전극(50) 하부의 반도체층(30a)은 도핑되지 않고, 이외의 반도체층(30b)은 n-도핑이 이루어진다.
다음으로 도 3c에 도시한 바와 같이, 상기 n-도핑이 된 기판(20) 전면에 PR을 도포하고 마스크 공정을 진행하여 n+도핑이 이루어져야 하는 반도체층 상부의 게이트 절연막을 제외하고 PR 패턴을 형성하여 블록킹한다. 이후 고농도의 도즈량을 갖는 이온주입에 의한 n+도핑을 실시한다. 이때 상기 PR패턴에 의해 차단되지 않은 부분의 반도체층은 n+도핑이 이루어져 n형 오믹콘택층(30c)을 형성한다. 이때, 상기 n+ 도핑의 도즈량은 대략 1E15/㎠ 내지 9E15/㎠의 값을 갖는다. 반도체층(30) 중 게이트 전극(50)에 의해 n-와 n+도핑이 차단된 부분은 액티브채널층(30a)을 이루며, 상기 액티브채널층(30a)과 n형 오믹콘택층(30c) 사이의 n-도핑된 부분은 LDD층(30b)을 이룬다.
p형 박막 트랜지스터에 있어서는 반도체층은 n+도핑 아닌 p+도핑이 이루어지며, 상기 p+도핑에 의해 p형 오믹콘택층이 형성되고, 도핑되지 않은 부분은 액티브채널층을 이루며, n-의 LDD층은 형성되지 않는다.
다음으로 도 3d를 참조하면, 상기 n형 오믹콘택층(30c)이 형성된 기판(20) 전면에 질화실리콘(SiNx) 또는 산화실리콘(SiO2)과 같은 무기절연물질을 증착하여 층간절연막(70)을 형성한다. 이후 게이트 절연막(45)과 층간절연막은 마스크 공정을 진행하고, 일괄 에칭하여 오믹콘택층(30c) 일부를 외부로 노출시키는 반도체층 콘택홀(73a, 73b)을 형성한다. 이후, 상기 층간절연막(70)이 형성된 기판(20) 상에, 알루미늄-네오디뮴(AlNd)과 몰리브덴(Mo)을 차례대로 연속 증착하고, 마스크 공정에 의해 일괄 에칭하여, 상기 반도체층 콘택홀(73a, 73b)을 통해 오믹콘택층(30c)과 연결되는 소스 및 드레인 전극(80a, 80b)을 형성한다.
다음으로 도 3e에 도시한 바와 같이, 상기 소스 및 드레인 전극(80a, 80b)이 형성된 기판(20) 상에, 질화실리콘(SiNx)을 증착하고, 마스크 공정을 진행하여 드레인 콘택홀(95)을 가지는 보호층(90)을 형성한다. 이때 상기 드레인 콘택홀(95)의 형성은 박막 트랜지스터가 스위칭 소자로 사용될 경우에만 적용된다. CMOS로 사용되는 n형 또는 p형 박막 트랜지스터에서는 상기 드레인 콘택홀이 형성되지 않는다. 이후, 소자의 특성 향상을 위해 수소화 열처리 공정을 진행한다.
이후는 어레이 기판에 제작공정에 속하지만 박막 트랜지스터 제조 공정과 연계되므로 간단히 설명한다. 스위칭 소자인 박막 트랜지스터만 해당하는 공정으로 상기 보호층(90)이 형성된 기판 상에 ITO(indium Tin Oxide)를 전면 증착한 후, 마스크 공정을 진행하여 상기 드레인 콘택홀(95)을 통해 드레인 전극(80b)과 연결되는 화소전극(97)을 형성한다.
전술한 종래의 폴리실리콘을 이용한 액정표시장치의 박막 트랜지스터에 있어서, 소자 특성향상을 위한 수소화 열처리 공정 진행 시, 알루미늄-네오디뮴(AlNd)/몰리브덴(Mo) 의 이중 구도의 소스 및 드레인 전극과 반도체층과 접촉하는 부분 즉 폴리실리콘 계면에서 상호확산이 일어나게 된다.
도 4a 내지 도 4c는 알루미늄과 폴리실리콘의 두께 및 열처리 시간에 따른 계면 형상 변화를 나타낸 것이다.
알루미늄과 폴리실리콘이 수소화 열처리의 시간이 경과함에 따라 상호확산을 하여 초기에 형성된 계면의 형태와 열처리 시간에 경과에 따라 초기와는 아주 다른 계면을 형성하게 된다.
도 4a는 수소화 열처리 전의 상태를 나타낸 것으로 알루미늄과 폴리실리콘의 계면이 확실하게 구별되고 있다.
반면, 도 4b는 수소화 열처리 시작해서 어느 정도의 시간이 경과한 후를 나타낸 것으로 알루미늄 및 폴리실리콘이 상호 확산을 하여 계면이 변화하는 것을 보여주고 있다.
도 4c는 수소화 열처리 종료 후 나타낸 것으로, 두께가 얇게 형성된 폴리실리콘이 두께가 두껍게 형성된 알루미늄층으로 완전히 확산되어 초기 계면과 전혀 다른 계면이 형성됨을 보이고 있다.
도 5a 및 도 5b는 전술한 종래의 폴리실리콘을 이용한 박막 트랜지스터의 수소화 열처리 후의 경과를 나타내는 도면으로, 광학현미경을 사용하여 도 5a는 반사모드, 도 5b는 투과모드 관찰한 도면이다.
도시한 바와 같이 폴리실리콘의 반도체층에 접촉된 소스 및 드레인 전극의 알루미늄-네오디뮴(AlNd)이 반도체층으로 확산되었음을 보이고 있다. 상기 알루미늄-네오디뮴(AlNd)와 실리콘의 확산은 각 층의 두께 또는 볼륨이 중요한 변수가 된다. 도면에는 나타나지 않았지만, 드레인 전극 쪽에는 알루미늄-네오디뮴(AlNd)로 이루어진 굵은 데이터 배선이 존재하는 반면, 소스 전극은 그 자체의 알루미늄-네오디뮴(AlNd)만으로 이루어져 있기 때문에 드레인 전극 쪽에서 알루미늄의 확산이 빨리 일어난 반면, 소스 전극 쪽은 확산이 많이 이루어지지 않았다.
이러한 반도체층으로의 금속물질의 확산은 누설전류 증가 등의 소자특성 열화를 일으키게 된다.
상기 문제점을 해결하기 위하여, 본 발명에서는 종래의 알루미늄-네오디뮴(AlNd)의 2중구조의 소스 및 드레인 전극에 한 층을 더 추가하여 상기 알루미늄-네오디뮴(AlNd) 하부에 반도체층에 접촉하는 티타늄(Ti)층을 형성하여, 상기 소스 및 드레인 전극층의 알루미늄과 반도체층의 폴리실리콘의 상호확산에 의한 누설전류 증가 등의 소자 특성 저하를 억제하는 우수한 품질의 액정표시장치의 박막 트랜지스터를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 폴리 실리콘을 이용한 액정표시장치의 박막 트랜지스터는 절연기판과; 상기 절연기판 상의 버퍼층과; 상기 버퍼층 상의 폴리실리콘의 반도체층과; 상기 반도체층 상의 게이트 절연막과; 상기 게이트 절연막 상의 게이트 전극과; 상기 게이트 전극 위에 형성된 반도체층 콘택홀을 갖는 층간절연막과; 상기 층간절연막 위에 형성되고, 상기 반도체층 콘택홀을 통해 반도체층과 접촉하는 소스 및 드레인 전극을 포함하며, 상기 소스 및 드레인 전극은 수소화 열처리 공정 진행에 의해 티타늄실리사이드(TiSi2)/티타늄(Ti)/3알루미늄화티타늄(TiAl3)/알루미늄-네오디뮴(AlNd)/몰리브덴(Mo)의 5중층 구조를 갖는 것이 특징이다.
삭제
본 발명의 실시예에 의한 폴리 실리콘을 이용한 액정표시장치의 박막 트랜지스터 제조 방법은 절연기판 상에 버퍼층을 형성하는 단계와; 상기 버퍼층 상에 폴리 실리콘의 반도체층을 형성하는 단계와; 상기 반도체층 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계와; 상기 게이트 전극이 형성된 기판 전면에 도핑을 실시하여 반도체층 중 상기 게이트 전극에 대응하는 부분은 도핑되지 않은 액티브채널층을, 그 외의 영역은 도핑된 오믹콘택층을 형성하는 단계와; 상기 오믹콘택층과 액티브채널층이 형성된 기판 상에 층간절연막을 형성하는 단계와; 상기 층간절연막 상에 상기 오믹콘택층을 노출시키는 반도체층 콘택홀을 형성하는 단계와; 상기 반도체층 콘택홀을 통해 상기 오믹콘택층과 접촉하는 티타늄(Ti)층/알루미늄-네오디뮴(AlNd)층/몰리브덴(Mo)층의 3중층 구조를 갖는 소스 및 드레인 전극을 상기 층간절연막 위에 형성하는 단계와; 수소화 열처리 공정을 진행함으로써 상기 3중층 구조의 소스 및 드레인 전극을 티타늄실리사이드(TiSi2)층/티타늄(Ti)층/3알루미늄화티타늄(TiAl3)층/알루미늄-네오디뮴(AlNd)층/몰리브덴(Mo)층의 5중층 구조의 소스 및 드레인 전극을 이루도록 하는 단계와; 상기 수소화 열처리 공정 이후에는 소스 및 드레인 전극이 형성된 기판 전면에 보호층을 형성하는 단계를 포함한다.
이때, 상기 3중층 구조의 소스 및 드레인 전극을 형성하는 단계는 층간절연막 위에 티타늄(Ti)을 전면에 증착하고 마스크 공정을 진행하여 패터닝함으로써 상기 반도체층 콘택홀 내부에 상기 오믹콘택층과 접촉하는 티타늄(Ti)층을 형성하는 단계와; 상기 티타늄(Ti)층 위로 알루미늄-네오디뮴(AlNd)을 기판 전면에 증착하는 단계와; 상기 알루미늄-네오디뮴(AlNd) 위에 몰리브덴(Mo)을 증착단계와; 상기 증착된 알루미늄-네오디뮴(AlNd)과 몰리브덴(Mo)을 마스크 공정 진행하고, 일괄 에칭하여 상기 티타늄(Ti)층과 접촉하는 알루미늄-네오디뮴(AlNd)층 및 몰리브덴(Mo)층을 형성하는 단계를 더욱 포함한다. 또한, 상기 수소화 열처리 공정은 섭씨 380도 내지 430도의 분위기에서 60분 내지 180분 동안 진행하는 하는 것이 특징이다.
또한, 상기 티타늄(Ti)층은 250Å 내지 400Å, 상기 알루미늄-네오디뮴(AlNd)층은 2000Å 내지 3500Å, 상기 몰리브덴(Mo)층은 300Å 내지 1500Å의 두께로 증착되는 것이 특징이다.
이하 본 발명의 실시예에 따른 폴리실리콘을 이용한 액정표시장치의 박막 트랜지스터에 대하여 도면을 참조하여 설명한다.
폴리실리콘을 이용한 액정표시장치의 박막 트랜지스터는 크게 스위칭 소자로 쓰이거나 CMOS의 n형 또는 p형 박막 트랜지스터로 나눌 수 있다. 본 발명의 실시예에서는 스위칭 소자인 박막 트랜지스터의 단면도 및 제조 공정 단면도만을 도시하였으며, CMOS의 박막 트랜지스터에 있어서 차이가 나는 점은 도면없이 설명한다.
도 6은 본 발명에 따른 폴리 실리콘을 이용한 액정표시장치의 박막 트랜지스 터의 단면을 도시한 단면도이다.
도시한 바와 같이, 절연기판(100) 상에 무기절연물질 예를 들면 산화실리콘(SiO2)으로 이루어진 버퍼층(105)이 기판(100) 전면에 형성되어 있고, 상기 버퍼층(105) 상부에 n형 오믹콘택층(110c), LDD층(110b), 액티브채널층(110a)의 3부분으로 이루어진 반도체층(110)이 형성되어 있으며, 상기 반도체층(110) 중 액티브채널층(110a) 위로 게이트 절연막(125)과 게이트 전극(130)이 형성되어 있고, 이 게이트 전극(130) 상부에는, 반도체층 콘택홀(145a, 145b)을 포함하는 층간절연막(140)이 형성되어 있으며, 각각 서로 상기 층간절연막(140) 위로 상기 반도체층 콘택홀(145a, 145b)을 통해 반도체층 중 오믹콘택층(110c)과 접촉하며, 일정간격 이격되어 3중 구조의 소스 및 드레인 전극(150, 155)이 형성되어 있다. 상기 소스 및 드레인 전극(150, 155)은 가장 하부로부터 티타늄(Ti)층(150a, 155a), 알루미늄-네오디뮴(AlNd)층(150b, 155b), 몰리브덴(Mo)층(150c, 155c) 순으로 적층되어 3중 구조의 소스 및 드레인 전극(150, 155)을 이루고 있다. 상기 3중 구조의 드레인 전극(155) 상부에는 드레인 전극 콘택홀(165)을 포함하는 보호층(160)이 형성되어 있고, 이 보호층(160) 상부에는 상기 드레인 전극 콘택홀(165)을 통해 드레인 전극(150b)과 연결되어 화소 전극(170)이 형성되어 있다.
상기 반도체층(110)에 대해 좀더 자세히 설명하면, 게이트 전극(130)과 대응되는 게이트 절연막(125) 하부의 반도체층 영역은 액티브채널층(110a)을 이루고, 상기 소스 및 드레인 전극(150, 155)과 접촉되는 반도체층 영역은 n+ 도핑 처리된 n 형 오믹콘택층(110c)을 이루며, 상기 액티브채널층(110a)과 n형 오믹콘택층(110c) 사이에 저농도의 n-로 도핑되어, 핫 캐리어의 분산과 누설전류 증가를 방지하기 위한 LDD(Lightly Doped Drain)층(110b)이 형성되어 있다.
도시하지 않았지만, CMOS의 p형 박막 트랜지스터의 p형 반도체층 구조에 대해 잠시 언급한다. 상기 p형 반도체층은 정공을 캐리어로써 이용하는 방식이므로, n형 박막 트랜지스터보다 캐리어의 열화 및 누설전류의 영향이 크지 않으므로, LDD층을 형성하지 않으며, 액티브채널층과 p형 오믹콘택층으로 이루어진다.
전술한 바와 같이 본 발명에 의한 폴리 실리콘을 이용한 액정표시장치의 박막 트랜지스터의 제조 방법에 대해 설명한다.
도 7a 내지 7f는 본 발명의 실시예에 따른 폴리 실리콘을 이용한 박막 트랜지스터를 제조 단계별로 각각 도시한 단면도이다.
우선, 도 7a에 도시한 바와 같이, 투명한 절연기판(100) 전면에 산화실리콘(SiO2) 등의 무기절연물질로 버퍼층(105)을 형성한다. 상기 버퍼층(105)은 비정질 실리콘층을 폴리 실리콘층으로 결정화할 경우, 열에 의해 기판(100) 내부에 존재하는 알칼리 이온, 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생할 수 있는데, 이러한 알칼리 이온에 의해 폴리 실리콘층의 막질 특성이 저하되는 것을 방지하기 위함이다. 이후 상기 버퍼층(105) 상부에 비정질 실리콘을 전면에 증착하고 레이저를 이용하여 상기 비정질 실리콘을 결정화하여 폴리 실리콘층을 형성한다. 이후, 마스크 공정을 진행하여 상기 폴리 실리콘층을 패터닝하여 반도체 층(110)을 형성한다.
다음으로 도 7b에 도시한 바와 같이, 상기 반도체층(110)이 형성된 기판(100) 전면에 산화실리콘(SiO2)을 전면 증착하고, 이후 금속물질 예를들면 몰리브덴(Mo)을 상기 산화실리콘(SiO2)막 위에 증착하고, 마스크 공정을 진행하여 패터닝한 후, 연속 에칭을 진행하여 게이트 절연막(125)과 게이트 전극(130)을 형성한다. 이후, 상기 게이트 전극(130) 마스크로 이용하여 대략 1E13/㎠ 내지 5E13/㎠을 도즈량을 갖는 이온주입에 의해 n-의 LDD(Lightly doped drain) 도핑을 한다. 상기 n-도핑에 의해 게이트 전극(130)과 대응하는 반도체층(110a)은 도핑되지 않고, 이외의 반도체층(110b)은 모두 n-도핑이 된다.
다음으로 도 7c에 도시한 바와 같이, 상기 게이트 전극(130)을 포함하여 n- 도핑이 된 반도체층(110b) 위로 포토레지스트(PR)를 도포하고, 마스크 공정을 진행하여 패터닝하여 PR패턴(131)을 형성한다. 상기 PR패턴(131)은 게이트 전극(130)을 포함하여 상기 게이트 전극(130) 양쪽으로 일정간격 연장된 반도체층(110) 일부를 가리도록 형성된다. 이후 상기 PR패턴(131)이 형성된 기판(100) 전면에 1E15/㎠ 내지 9E15㎠의 도즈량을 갖는 고농도 이온주입에 의한 n+도핑을 실시한다. 상기 n- 및 n+ 도핑에 의해 n+ 도핑된 반도체층은 오믹콘택층(110c)을, n- 도핑된 반도체층은 LDD층(110b)을, 그리고 게이트 전극(130)으로 블록킹되어 도핑이 이루어지지 않은 반도체층은 액티브채널층(110a)을 이룬다.
도시하지 않았지만, CMOS의 p형 박막 트랜지스터의 반도체층에 대해 간단히 설명한다. 상기 반도체층은 n+도핑 대신에 p+도핑을 실시한다. 1E15/㎠ 내지 9E15㎠의 도즈량을 갖는 이온주입에 의한 p+도핑을 실시하여, p형 오믹콘택층과 게이트 전극에 의해 블록킹되어 도핑이 이루어지지 반도체층은 액티브채널층을 이룬다.
이후, 오믹콘택층(110c) 및 LDD층(110b)이 형성된 기판을(100) 퍼니스(furnace)에서 열을 가하거나 또는 챔버 내에서 RTA(Rapid thermal annealing)등 활성화 공정을 진행한다. 이는 도핑에 의해 비정질화된 반도체층(110)의 재결정화 및 도핑된 불순물을 전기적으로 활성화시키기 위함이다
다음으로 도 7d에 도시한 바와 같이, 상기 n형 오믹콘택층(120c)이 형성된 기판(100) 전면에 무기절연물질 예를 들면, 산화실리콘(SiO2)등을 증착하여 층간절연막(140)을 형성한다. 이후 상기 층간절연막(140)에 마스크 공정을 진행하여 반도체층 중 오믹콘택층(110c) 일부를 노출시키는 반도체층 콘택홀(145a, 145b)을 형성한다.
다음으로 도 7e에 도시한 바와 같이, 상기 층간절연막(140) 위로 기판(100) 전면에 금속물질인 티타늄(Ti)을 전면에 층착하고, 마스크 공정을 진행하여 반도체층 콘택홀(145a, 145b)을 통해 오믹콘택층(110c) 상에 형성된 티타늄(Ti)층(150a, 155a)을 제외한 층간절연막(140) 위의 티타늄(Ti)을 에칭하여 제거한다. 이후, 알루미늄-네오디뮴(AlNd)과 몰리브덴(Mo)을 순차적으로 상기 기판(100) 전면에 증착하고, 마스크 공정을 진행하고, 일괄 에칭하여 3중 구조의 소스 및 드레인 전극(150, 155)을 형성한다. 상기 소스 및 드레인 전극(150, 155)은 오믹콘택층(110c)과 접촉하는 티타늄(Ti)층(150a, 155a), 상기 티타늄(Ti)층(150a, 155a) 위에 알루미늄-네오디뮴(AlNd)층(150b, 155b), 그리고 상기 알루미늄-네오디뮴(AlNd)층(150b, 155b) 위로 몰리브덴(Mo)층(150c, 155c)으로 이루어진 3중 구조로 형성되며, 이때 형성되는 각각의 금속층의 두께는 티타늄(Ti)층(150a, 155a)은 250Å 내지 400Å, 알루미늄-네오디뮴(AlNd)층(150b, 155b)은 2000Å 내지 3500Å, 몰리브덴(Mo)층(150c, 155c)은 300Å 내지 1500Å이 된다.
다음으로 도 7f에 도시한 바와 같이, 3중 구조의 상기 소스 및 드레인 전극(150, 155)이 형성된 기판(100)에 질화실리콘(SiNx)등의 물기절연물질을 전면 증착하고, 마스크 공정을 진행하여 드레인 전극(155)을 노출하는 드레인 전극 콘택홀(165)을 갖는 보호층(160)을 형성한다.
이후, 상기 보호층(160)이 형성된 기판(100)에 소자의 특성 향상을 위한 수소화 열처리 공정을 진행한다. 상기 수소화 열처리 공정은 섭씨 380도 내지 430도의 분위기에서 60분 내지 180분 진행하며, 이때 소스 및 드레인 전극(150, 155)을 이루는 금속물질 중 연성 및 전성이 좋은 알루미늄-네오디뮴(AlNd)과 반도체층의 폴리실리콘이 열에 의해 확산하게 된다. 종래에는 상기 알루미늄-네오디뮴(AlNd)과 폴리실리콘이 직접 접촉하여 상호확산에 의해 계면 특성 변화로 소자 특성을 저하시켰지만, 본 발명에서는 확산을 거의 하지 않는 티타늄(Ti)층(150a, 155a)을 소스 및 드레인 전극(150, 155)의 하부층으로 구성하여, 상기 반도체층 중 오믹콘택층(110c)과 접촉하게 함으로써, 수소화 열처리시 알루미늄과 폴리실리콘의 상호확산에 의한 계면특성 저하를 억제한다. 상기 티타늄(Ti)층(150a, 155)을 형성 함으로써 섭씨 380도 내지 430도의 수소화 열처리 공정 진행 시, 알루미늄과 폴리실리콘의 상호확산이 일어나기 전에 알루미늄과 티타늄(Ti), 폴리실리콘과 티타늄(Ti)의 반응이 일어나게 되고, 이를 통하여 소스 및 드레인 전극(150, 155)의 알루미늄-네오디뮴(AlNd)층(150b, 155b)과 티타늄(Ti)층(150a, 155a) 사이에 TiAl3층이, 폴리실리콘의 반도체층(110)과 티타늄(Ti)층(150a, 155a) 사이에 TiSi2층이 형성된다. 상기 수소화 열처리 공정에 의해 형성된 TiAl3층, TiSi2층은 모두 전도체이므로 소자특성을 저하를 초래하지 않는다.
섭씨 380도 분위기에서 60분동안 수소화 열처리 공정 진행 후, 상기 폴리실리콘과 알루미늄과 반응하는 티타늄(Ti)층의 두께는 약 200Å 내지 220Å이며, 상기 반응두께를 고려하여 증착하는 티타늄(Ti)의 두께를 결정한다.
상기 공정까지가 폴리실리콘을 이용한 액정표시장치의 박막 트랜지스터 제조 공정이고, 이후는 스위칭 소자인 박막 트랜지스터에만 해당하는 공정으로 정확히는 박막 트랜지스터 제작 공정이 아닌 어레이 기판 제작공정에 속하지만, 박막 트랜지스터 제작공정과 연계되므로 잠시 언급한다. 상기 드레인 콘택홀(165)이 형성된 기판(100) 전면에 투명한 도전 물질인 인듐-틴-옥사이드(Indium-Tin-Oxide; ITO) 또는 인듐-징크-옥사이드(Indium-Zinc-Oxide; IZO)를 증착하고, 마스크 공정을 진행하여 상기 드레인 콘택홀(165)을 통하여 드레인 전극(150b)과 접촉하는 화소전극(170)을 형성한다.
이와 같이, 본 발명에 따른 폴리 실리콘을 이용한 액정표시장치의 박막 트랜지스터 제작 시, 수소화 열처리 공정 진행 시 반도체층의 폴리 실리콘과 과 소스 및 드레인 전극의 알루미늄이 상호확산을 통한 소자의 특성저하를 억제하고자, 상기 소스 및 드레인 전극에 하층에 티타늄(Ti)층을 추가하여 3중 구조 형태로 형성하였다. 상기 티타늄(Ti)층을 하부에 형성한 3중구조의 소스 및 드레인 전극을 수소화 열처리 공전 진행시 상기 티타늄(Ti)층이 폴리실리콘과 알루미늄의 상호확산 전에 티타늄(Ti)과 폴리실리콘, 티타늄(Ti)과 알루미늄이 반응하여 전도체인 TiSi2, TiAl3를 형성하여 알루미늄과 폴리실리콘의 상호확산에 의한 누설전류 증가 등의 소자특성 저하를 억제하여 우수한 품질의 폴리 실리콘을 이용한 액정표시장치의 박막 트랜지스터를 제공할 수 있다.

Claims (7)

  1. 절연기판과;
    상기 절연기판 상의 버퍼층과;
    상기 버퍼층 상의 폴리실리콘의 반도체층과;
    상기 반도체층 상의 게이트 절연막과;
    상기 게이트 절연막 상의 게이트 전극과;
    상기 게이트 전극 위에 형성된 반도체층 콘택홀을 갖는 층간절연막과;
    상기 층간절연막 위에 형성되고, 상기 반도체층 콘택홀을 통해 반도체층과 접촉하는 소스 및 드레인 전극
    을 포함하며, 상기 소스 및 드레인 전극은 수소화 열처리 공정 진행에 의해 티타늄실리사이드(TiSi2)/티타늄(Ti)/3알루미늄화티타늄(TiAl3)/알루미늄-네오디뮴(AlNd)/몰리브덴(Mo)의 5중층 구조를 갖는 것이 특징인 액정표시장치의 박막 트랜지스터
  2. 삭제
  3. 절연기판 상에 버퍼층을 형성하는 단계와;
    상기 버퍼층 상에 폴리 실리콘의 반도체층을 형성하는 단계와;
    상기 반도체층 상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 게이트 전극을 형성하는 단계와;
    상기 게이트 전극이 형성된 기판 전면에 도핑을 실시하여 반도체층 중 상기 게이트 전극에 대응하는 부분은 도핑되지 않은 액티브채널층을, 그 외의 영역은 도핑된 오믹콘택층을 형성하는 단계와;
    상기 오믹콘택층과 액티브채널층이 형성된 기판 상에 층간절연막을 형성하는 단계와;
    상기 층간절연막 상에 상기 오믹콘택층을 노출시키는 반도체층 콘택홀을 형성하는 단계와;
    상기 반도체층 콘택홀을 통해 상기 오믹콘택층과 접촉하는 티타늄(Ti)층/알루미늄-네오디뮴(AlNd)층/몰리브덴(Mo)층의 3중층 구조를 갖는 소스 및 드레인 전극을 상기 층간절연막 위에 형성하는 단계와;
    수소화 열처리 공정을 진행함으로써 상기 3중층 구조의 소스 및 드레인 전극을 티타늄실리사이드(TiSi2)층/티타늄(Ti)층/3알루미늄화티타늄(TiAl3)층/알루미늄-네오디뮴(AlNd)층/몰리브덴(Mo)층의 5중층 구조의 소스 및 드레인 전극을 이루도록 하는 단계와;
    상기 수소화 열처리 공정 이후에는 소스 및 드레인 전극이 형성된 기판 전면에 보호층을 형성하는 단계
    을 포함하는 액정표시장치의 박막 트랜지스터의 제조방법.
  4. 제 3 항에 있어서,
    상기 3중층 구조의 소스 및 드레인 전극을 형성하는 단계는 층간절연막 위에 티타늄(Ti)을 전면에 증착하고 마스크 공정을 진행하여 패터닝함으로써 상기 반도체층 콘택홀 내부에 상기 오믹콘택층과 접촉하는 티타늄(Ti)층을 형성하는 단계와;
    상기 티타늄(Ti)층 위로 알루미늄-네오디뮴(AlNd)을 기판 전면에 증착하는 단계와;
    상기 알루미늄-네오디뮴(AlNd) 위에 몰리브덴(Mo)을 증착단계와;
    상기 증착된 알루미늄-네오디뮴(AlNd)과 몰리브덴(Mo)을 마스크 공정 진행하고, 일괄 에칭하여 상기 티타늄(Ti)층과 접촉하는 알루미늄-네오디뮴(AlNd)층 및 몰리브덴(Mo)층을 형성하는 단계
    를 포함하는 액정표시장치의 박막 트랜지스터의 제조방법.
  5. 제 3 항에 있어서,
    상기 수소화 열처리 공정은 섭씨 380도 내지 430도의 분위기에서 60분 내지 180분 동안 진행하는 하는 것이 특징인 액정표시장치의 박막 트랜지스터의 제조방법.
  6. 삭제
  7. 제 4 항에 있어서,
    상기 티타늄(Ti)층은 250Å 내지 400Å, 상기 알루미늄-네오디뮴(AlNd)층은 2000Å 내지 3500Å, 상기 몰리브덴(Mo)층은 300Å 내지 1500Å의 두께로 증착되는 것이 특징인 액정표시장치의 박막 트랜지스터의 제조방법.
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