KR100763913B1 - 박막 트랜지스터의 제조방법 - Google Patents

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Abstract

박막 트랜지스터의 제조방법에 관해 개시된다. 본 발명에 따른 박막 트랜지스터는 소스/드레인 전극이 소스/드레인 오믹층과 게이트 절연층등에 의해 분리되어 있고, 소스/드레인 전극은 게이트 위의 측에 마련되어 있다. 본 발명에 따르면, 종래의 탑게이트 방식의 박막 트랜지스터는 계면 세정시 소스/드레인 전극을 이루는 금속에 의한 오염이 방지된다. 또한 채널 표면의 산화처리에 의해 계면 트랩 밀도를 감소시켜 소자의 성능을 향상한다.
박막 트랜지스터, TFT, 오믹층, 스텝커버리지

Description

박막 트랜지스터의 제조방법{method of fabricating a Thin Film Transistor}
도 1은 탑게이트 방식의 종래 박막 트랜지스터의 개략적 단면도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터의 개략적 단면도이다.
도 3은 본 발명의 바람직한 다른 실시예에 따른 박막 트랜지스터의 부분 발췌 단면도이다.
도 4a 내지 도 4p는 본 발명의 한 실시예에 따른 박막 트랜지스터의 개략적 제조 공정도이다.
본 발명은 박막 트랜지스의 제조방법에 관한 것으로 상세히는 제조공정 결함을 효과적으로 감소시킬 수 있는 박막 트랜지스터 및 그 제조방법에 관한 것이다.
유기발광다이오드(Organic Light Emitting Diode, OLED)를 이용하는 AM(Active-Matrix) 방식의 디스플레이는 기본적으로 스위칭 트랜지스터와 드라이빙 트랜지스터를 구비한다. 일반적으로 알려진 바와 같이 스위칭 트랜지스터는 낮은 오프-커런트 누설(off-current leakage) 특성이 요구되고 드라이빙 트랜지스터는 높은 이동도(High mobility)의 특성이 요구된다.
최근 높은 이동도의 다결정 실리콘 박막 트랜지스터의 오프-커런트를 감소시키기 위한 연구가 다양하게 진행되고 있다. 가장 일반적으로 알려진 오프-커런트 감소를 위한 방법은 LDD(low doped drain) 또는 오프셋(off-set) 구조의 적용이다.
OLED에 적용되는 트랜지스터에서, 다결정 실리콘 채널과 별도의 오믹층에 의해 소스/드레인을 가지는 박막 트랜지스터는 도 1에 도시된 바와 같은 탑게이트 구조를 가진다. 도 1은 OLED 디스플레이의 드라이빙 트랜지스터와 이에 연결되는 OLED의 일부 구조를 발췌 도시한다.
도 1을 참조하면, 기판(10) 위에 버퍼층(11)이 형성되고 그 위에 아일랜드 형태의 다결정 실리콘에 의한 채널(12)이 마련된다. 채널(12)의 양측에는 도핑된 실리콘막에 의한 오믹층(13s, 13d) 및 각 소스/드레인 오믹층(13s, 13d)위의 금속성 소스/드레인 전극(14s, 14d)이 마련된다. 상기 적층 구조 위에는 게이트 절연층(15)이 형성되고 게이트 절연층(15) 상에는 상기 소스/드레인 전극(14s, 14d)들 사이에 위치하는 게이트(16)가 형성된다. 게이트(16)는 절연물질로 된 패시베이션층(17)에 덮여있고 이 위에는 드레인 전극(14d)에 전기적으로 연결되는 OLED의 한 요소인 전극(18)이 형성되어 있다.
이러한 종래 OLED용 트랜지스터의 구조적 단점은 오믹층(13s, 13d) 및 이 위의 전극(14s, 14d)이 각각 하나의 적층을 형성하기 때문에 이 부분에서 스텝 커버리지가 좋지 않고 따라서 이 위에 형성되는 게이트 절연층에 균열이 생길 수 있다는 점이다. 이러한 스텝커버러지의 불량은 충분한 두께의 게이트 절연층에 의해 해소 될 수 있으나 이 경우 게이트 절연층의 두께 증가로 인한 소자의 특성 저하가 불가피하다. 또한, 게이트 절연층의 균열은 게이트(16) 패터닝 시 에쳔트가 게이트 절연층의 균열 부분을 통해 스며들어 오믹층(13s, 14d) 위의 전극(14s, 14d)을 손상시킬 수 있다. 채널의 표면 세정시, 채널 세정액이 전극(14s, 14d) 물질에 대해 용해성을 가질 경우, 이러한 전극(14s, 14d)은 세정액에 의해 오염되어 채널의 계면 특성을 악화시킬 가능성이 있다.
본 발명의 목적은 오믹층 위에 형성되는 금속 전극의 오염을 방지할 수 있는 박막 트랜지스터 및 그 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 게이트 절연층 하부의 적층물에 의한 스텝 커버리지의 악화를 완화할 수 있는 박막 트랜지스터 및 그 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 향상된 적층물간 계면 특성을 갖는 박막 트랜지스터 및 그 제조방법을 제공하는 것이다.
본 발명에 따른 박막 트랜지스터의 제조방법은:
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기판에 실리콘 채널 물질층과 실리콘 오믹 물질층을 순차적으로 형성하는 단계;
상기 채널 물질층과 오믹 물질층을 패터닝하여 실리콘 채널과 실리콘 채널의 양측단에 접촉되는 소스 오믹층과 드레인 오믹층을 형성하는 단계;
상기 소스 오믹층과 드레인 오믹층을 덮는 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 위에 채널에 대응하는 게이트를 형성하는 단계;
상기 게이트를 덮는 ILD 층을 상기 게이트 절연층 위에 형성하는 단계;
상기 ILD층과 게이트 전열층를 관통하는 콘택홀을 상기 소스 오믹층과 드레인 오믹층 위에 각각 형성하는 단계;
상기 콘택홀을 통해 상기 소스 오믹층과 드레인 오믹층에 접촉하는 소스 전극 및 드레인 전극을 상기 ILD 층 위에 형성하는 단계; 그리고
상기 소스 전극과 드레인 전극을 덮는 페시베이션층을 상기 ILD 층 위에 형성하는 단계;를 포함한다.
상기 채널 물질층과 오믹 물질층을 패터닝하는 단계는:
상기 소스 오믹층과 드레인 오믹층에 대응하는 제1부분과 소스 오믹층과 드레인 오믹층 사이의 제2부분을 가지며, 상기 제2부분은 제1부분에 비해 얇은 두께를 가지는 포토레지스트 마스크를 상기 실리콘 오믹 물질층 위에 형성하는 단계;
상기 포토레지스트 마스크에 덮이지 않은 영역의 오믹 물질층과 그 하부의 채널 물질층을 제거하는 단계;
적어도 상기 포토레지스터 마스크의 제2부분 두께만큼 상기 포토레지스트 마스크 표면 전체를 애슁하여 상기 포토레지스트 마스크의 제2부분을 제거하는 단계;
상기 포토레지스트 마스크의 제1부분에 덮이지 않은 오믹 물질층을 제거하는 단계; 그리고
상기 포토레지스트 마스크를 제거하는 단계;를 더 포함한다.
본 발명의 보다 구체적인 실시예에 따른 제조방법은 상기 제1부분과 제2부분을 가지는 포토레지스트 마스크를 슬릿 마스크 또는 하프톤 마스크를 이용한 포토리소그래피법에 의해 형성한다.
본 발명의 또 다른 구체적인 실시예에 따르면, 채널 및 그 상부 양측의 소스 오믹층 및 드레인 오믹층을 형성하기 전에 상기 실리콘 채널 물질층을 SPC(Solid Phase Crystallization) 법에 의해 다결정화하는 단계를 더 포함하며, 보다 구체적으로 SPC는 RTA(Rapid Thermal Annealling)에 의해 수행한다.
본 발명의 바람직한 다른 실시예에 따르면, 상기 소스 오믹층 및 드레인 오믹층을 형성 한 후 열적 산화에 의해 상기 채널의 표면을 산화시킨다.
이하 첨부된 도면을 참조하면서 OLED에 적용되기에 적합한 본 발명에 따른 박막 트랜지스터 및 그 제조방법의 실시예를 상세히 설명한다.
도 2은 OLED 디스플레이에 적용된 본 발명에 따른 다결정 실리콘 박막 트랜지스터의 개략적 단면도를 보인다.
도 2를 참조하면, 기판(20) 위에 버퍼층(21)이 형성되고 그 위에 아일랜드 형태의 다결정 실리콘에 의한 채널(22)이 마련된다. 상기 버퍼층(21)은 일반적으로 알려진 바와 같이 단일의 실리콘 산화물층 또는 실리콘 산화물층과 질소 산화물층에 의한 복층구조를 가진다.
상기 채널(22)의 양측에는 도핑된 실리콘막에 의한 소스 오믹층(23s) 및 드레인 오믹층(23d)이 형성되어 있다. 상기 양 오믹층(23s, 23d)은 상기 채널(22)과 함께 패터닝됨으로서 상호 마주 보는 안쪽 가장자리를 제외한 바깥쪽 가장자리가 채널(22)의 가장자리에 일치한다.
소스/드레인 오믹층(23s, 23d) 위에는 게이트 절연층(24) 및 게이트(25)가 순차적으로 형성되어 있다. 게이트(25)는 소스 오믹층(23s)과 드레인 오믹층(23d)의 사이에 위치한다. 그리고 게이트(25) 위에는 ILD층(26)이 형성되고 이 위에 소스 전극(27s) 및 드레인 전극(27d)이 형성되어 있다. 소스 전극(27s) 및 드레인 전극(27d)은 ILD층(26)과 게이트 절연층(24)을 관통하는 콘택홀(H)을 통해 소스 오믹층(23s)과 드레인 오믹층(23d)에 각각 접촉된다.
상기 ILD층(26) 위에는 소스 전극(27s) 및 드레인 전극(27d)을 덮는 패시베니션층(28)이 형성되고 이 위에는 OLED의 한 요소인 전극(29)이 형성되고 이 전극(29)은 패시베니션층(280)에 형성된 비아홀(17a)을 통해 상기 드레인 전극(27d)에 접촉된다.
상기와 같은 구조를 갖는 본 발명에 따른 박막 트랜지스터는 실리콘 막에 의한 소스 / 드레인 오믹층이 그 상부의 소스 / 드레인 전극들과 게이트 절연층 및 ILD층에 분리되어 있는 특징이 있다. 따라서 게이트 절연층 하부 적층물의 두께가 얇아지고 따라서 게이트 절연층의 스텝 커버리지가 향상된다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 일부 발췌도면으로서 채널(22)의 표면에 열적산화에 의한 실리콘산화물(22a)이 형성되어 있고, 그리고 채널(22)의 두께는 소스 오믹층(23s) 및 드레인 오믹층(23d)의 하부에 비해 그 가운데 부분이 얇다. 소스 오믹층(23s) 및 드레인 오믹층(23d)에 덮이지 않은 채널(22)의 중간부분의 표면은 소스/드레인 오믹층(23s, 23d) 제조 후 패터닝시 에칭된 부분으로서 채널의 표면에 잔존할 수 있는 실리콘 오믹물질의 완전히 제거하여, 소스 오믹층과 드레인 오믹층 간의 쇼트 등을 방지하기 위한 것이다. 이러한 채널(22)의 오버 에치 부분은 소스/드레인 오믹층 패터닝시 별도의 에치 과정을 통해 이루어지며, 이는 적용되기에 바람직한 선택적 요소이다.
한편, 채널(22) 표면에는 열적 산화에 의한 실리콘산화물층(22a)이 형성되어 있다. 이는 게이트절연층(24)과 채널(22)간의 계면 트랩 밀도 감소 등과 같은 계면특성을 향상에 기여한다. 이러한 실리콘산화물층(22a)은 선택적이며, 그러나 역시 적용되는 것이 바람직하다.
이하, 본 발명에 따른 박막 트랜지스터의 제조방법의 일 실시예를 도면을 참조하면서 구체적으로 설명한다.
도 4a에 도시된 바와 같이, 플라스틱 또는 유기 기판(20) 위에 100~500nm 두께의 실리콘 산화물질(SiO2), 100~200nm 두께의 비정질 실리콘, 50~100nm 두께의 n+ doped 비정질 실리콘을 순차적으로 증착하여 버퍼층(21), 실리콘 채널 물질층(22'), 오믹물질층(23)을 얻는다. 이때에 증착에는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 법이 이용된다. 이와 같은 상태에서 RTA에 의한 SPC를 수행하여 상기 채널 물질층(22')과 오믹물질층(23)을 다결정화한다. 이때에 RTA는 700~750℃ 온도하에서 약 5~20 분 동안 진행한다.
도 4b에 도시된 바와 같이 상기 오믹물질층(23) 위에 상기 포토레지스트 마스크(30)를 형성한다. 포토레지스트 마스크(30)의 전술한 박막 트랜지스터의 채널(22)의 양측부에 위치하는 소스 오믹층(23s) 및 드레인 오믹층(23d)에 대응하는 두꺼운 제1부분(31, 31)과 이들 사이의 얇은 제2부분(32)을 가진다. 이러한 두께가 다른 제1부분(32)과 제2부분(31)을 가지는 포토레지스트 마스크(30)는 국부적 다른 노광량을 나타내는 슬릿 마스크(slit mask)나 하프톤 마스크(half tone mask)를 이용한 포토레지스트의 노광 및 이의 현상을 통해서 얻을 수 있다. 이러한 슬릿 마스크나 하프톤 마스크를 이용하여 노광량 차에 따른 입체적 포토마스크의 제조 기술은 당 분야에서 일반적이므로 구체적으로 설명되지 않는다.
도 4c에 도시된 바와 같이 포토레지스트 마스크(30)에 덮이지 않은 오믹물질층(23) 및 그 하부의 채널 물질층(22')을 에칭한다. 이러한 에칭에 따르면 오믹물질층(23) 하부에는 채널물질층(22')의 패턴닝 결과물인 실리콘 채널(22)이 형성되고 그리고 채널(22) 위에는 반가공 상태의 오믹물질층(23)이 채널(22)과 동일한 패턴으로 잔류한다.
도 4d에 도시된 바와 같이 포토레지스트 마스크(30)을 산소분위기에서 플라즈마 분위기에서 애슁하여 상기 포토레지스트 마스크(30)의 제2부분(32)을 제거하고 그 양측의 제1부분(31)은 남긴다. 이때에 제1부분(31)도 같이 에슁되므로 제2부분(32)이 제거되는 과정에서 같이 두께가 얇아진다.
도 4e에 도시된 바와 같이 포토레지스트 마스크(30)의 제1부분(31, 31)에 덮이지 않은 채널(22)의 표면을 에쳔트를 이용해 얇은 두께로 식각하여 노출된 채널표면에 잔류하는 오믹물질층의 잔류물을 완전히 제거한다. 그 후 상기 포토레지스트 마스크(30)를 스트립한 후 불산에 의한 세정 과정을 거친다.
도 4f에 도시된 바와 같이, 700~750℃의 고온 산소 분위기에서 열적 산화에 의해 상기 채널(22)의 표면을 산화막(22a)을 형성한다. 이때 채널(22) 표면 뿐 아니라 소스 오믹층(23s) 및 드레인 오믹층(23d)의 표면에도 산화막(22a)이 형성된다.
도 4g에 도시된 바와 같이 상기 적층 위에 50-100nm 두께의 SiO2 게이트 절 연층(24)을 PECVD 법에 의해 형성한다.
도 4h에 도시된 바와 같이 상기 게이트 절연층(24) 위에 게이트(25)를 형성한다. 게이트(25)는 게이트 물질층의 증착 및 패터닝 과정을 통해 얻어진다. 게이트 물질층의 증착은 스퍼터링법에 의해 형성되며, 패터닝은 일반적인 포토리소그래피법을 적용한다. 상기 게이트(25)는 단일 또는 다중의 금속층, 예를 들어 Mo 단일층 또는 Al/Mo, AlNd/Mo, Mo/Al/Mo 또는 Mo/AlNd/Mo 적층구조의 다중층 구조를 가진다. 이러한 게이트의 구조는 일반적인 것으로서 본 발명의 기술적 범위를 제한하지 않는다.
도 4i에 도시된 바와 같이 상기 게이트 절연층(24) 위에 상기 게이트(25)를 덮는 ILD층(26)을 형성한다. ILD층(26)은 예를 들어 PECVD법에 의해 형성되는 SiO2 막이다.
도 4j에 도시된 바와 같이 상기 ILD층(26)과 게이트 절연층(24)을 관통하여 구 하부에 소스 오믹층(23s)가 드레인 오믹층(23d)의 표면에 까지 이르는 콘택홀(H, H)을 형성한다.
도 4k에 도시된 바와 같이 상기 ILD층(26) 위에 전극 물질층(27)을 형성한다. 이때에 전극물질층(27)이 상기 콘택홀(H)에도 채워짐으로써 전극물질층(27)과 소스 오믹층(23s) 및 드레인 오믹층(23d)과 전기적으로 접촉된다. 이때의 전극물질층은 일반적으로 알려진 물질이 사용될 수 있으며 바람직하게는 상기 게이트(25) 물질과 동일 물질로 형성될 수 있다.
도 4l에 도시된 바와 같이 상기 전극물질층(27)을 패터닝하여 상기 소스 오믹층(23s)에 연결되는 소스 전극(27s)과 드레인 오믹층(23d)에 연결되는 드레인 전극(27d)을 얻는다.
도 4m에 도시된 바와 같이 상기 소스 전극(27s) 및 드레인 전극(27d)을 덮는 패시베이션층(28)을 형성한다. 패시베이션층(28)은 PECVD에 의해 형성되는 SiNx 막을 이용할 수 있다.
도 4n에 도시된 바와 같이 상기 패시베이션층(28)에 상기 드레인 전극(27d)으로 통하는 비아홀(28a)을 일반적인 패터닝방법에 의해 형성한다.
도 4o에 도시된 바와 같이 상기 패시베이션층(28)의 표면이 고르지 않아 이의 평탄화가 요구되는 경우 평탄화층(30)을 추가적으로 형성하고 여기에 상기 패시베이션층(28)의 비아홀(28a)에 통하는 비아홀(30a)을 형성한다. 여기에서 상기 패시베이션층(28)의 비아홀(28a)과 평탄화층(30)의 비아홀(30a)은 일시에 형성될 수 도 있다.
도 4p에 도시된 바와 OLED의 한요소인 전극 예를 들어 애노드 전극(29)을 형성한다. 그 물질은 OLED의 경우 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)등의 투명도전성물질로 형성된다.
이 이후에 OLED 디스플레이의 제조를 위한 추가공정을 진행하여 목적하는 디스플레이를 얻는다.
상기와 같은 본 발명에 따르면, OLED 디스플레이에 적합한 탑게이트 방식의 박막 트랜지스터을 얻을 수 있다. 종래의 탑게이트 방식의 박막 트랜지스터는 계면 세정시 소스/드레인 전극을 이루는 금속에 의한 오염에 의해 채널/게이트가 계면특성 불량이 발생할 가능성이 크나, 본 발명은 채널 세정시 금속성 소스/드레인 전극 물질이 아직 형성되지 않았기 때문에 이에 의한 오염이 방지된다.
또한 오믹층과 전극이 다른 층으로 분리됨으로써 종래와 같은 스텝 커버리지의 불량이 발생하지 않고 따라서 이에 의한 게이트 절연층의 균열이 발생치 않는다. 한편, 게이트 절연층에 균열이 생겨도 그 하부에 금속 전극물질이 없으므로 이의 종래와 같이 게이트 절연층의 균열을 통해 새어든 에쳔트에 의한 전극물질의 용해의 문제가 발생치 않는다.
본 발명은 채널의 산화처리에 의해 계면 트랩 밀도를 감소시키고 따라서 박막 트랜지스터의 특성을 양호하게 유지시킨다. 이러한 본 발명의 제조방법은 OLED 디스플레이의 제조에 적합하다.
이러한 본원 발명의 이해를 돕기 위하여 몇몇의 모범적인 실시예가 설명되고 첨부된 도면에 도시되었으나, 이러한 실시예들은 단지 넓은 발명을 예시하고 이를 제한하지 않는다는 점이 이해되어야 할 것이며, 그리고 본 발명은 도시되고 설명된 구조와 배열에 국한되지 않는다는 점이 이해되어야 할 것이며, 이는 다양한 다른 수정이 당 분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.

Claims (14)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 기판에 실리콘 채널 물질층과 실리콘 오믹 물질층을 순차적으로 형성하는 단계;
    상기 채널 물질층과 오믹 물질층을 패터닝하여 실리콘 채널과 실리콘 채널의 양측단에 접촉되는 소스 오믹층과 드레인 오믹층을 형성하는 단계;
    상기 소스 오믹층과 드레인 오믹층을 덮는 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에 채널에 대응하는 게이트를 형성하는 단계;
    상기 게이트를 덮는 ILD 층을 상기 게이트 절연층 위에 형성하는 단계;
    상기 ILD층과 게이트 전열층를 관통하는 콘택홀을 상기 소스 오믹층과 드레인 오믹층 위에 각각 형성하는 단계;
    상기 콘택홀을 통해 상기 소스 오믹층과 드레인 오믹층에 접촉하는 소스 전극 및 드레인 전극을 상기 ILD 층 위에 형성하는 단계; 그리고
    상기 소스 전극과 드레인 전극을 덮는 페시베이션층을 상기 ILD 층 위에 형성하는 단계;를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  6. 제 5 항에 있어서,
    상기 채널 물질층과 오믹 물질층을 패터닝하는 단계는:
    상기 소스 오믹층과 드레인 오믹층에 대응하는 제1부분과 소스 오믹층과 드레인 오믹층 사이의 제2부분을 가지며, 상기 제2부분은 제1부분에 비해 얇은 두께를 가지는 포토레지스트 마스크를 상기 실리콘 오믹 물질층 위에 형성하는 단계;
    상기 포토레지스트 마스크에 덮이지 않은 영역의 오믹 물질층과 그 하부의 채널 물질층을 제거하는 단계;
    적어도 상기 포토레지스터 마스크의 제2부분 두께만큼 상기 포토레지스트 마스크 표면 전체를 애슁하여 상기 포토레지스트 마스크의 제2부분을 제거하는 단계;
    상기 포토레지스트 마스크의 제1부분에 덮이지 않은 오믹 물질층을 제거하는 단계; 그리고
    상기 포토레지스트 마스크를 제거하는 단계;를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  7. 제 6 항에 있어서,
    상기 제1부분과 제2부분을 가지는 상기 포토레지스트 마스크를 슬릿 마스크 또는 하프톤 마스크를 이용한 포토리소그래피법에 의해 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  8. 제 7 항에 있어서,
    상기 채널 및 그 상부 양측의 소스 오믹층 및 드레인 오믹층을 형성하기 전 에 상기 실리콘 채널 물질층을 SPC(Solid Phase Crystallization) 법에 의해 다결정화하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  9. 제 8항에 있어서,
    상기 SPC는 RTA(Rapid Thermal Annealling)에 의해 수행하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  10. 제 5 항 또는 제 6 항에 있어서,
    상기 채널 및 그 상부 양측의 소스 오믹층 및 드레인 오믹층을 형성하기 전에 상기 실리콘 채널 물질층을 SPC(Solid Phase Crystallization) 법에 의해 다결정화하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  11. 제 10항에 있어서,
    상기 SPC는 RTA(Rapid Thermal Annealling)에 의해 수행하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  12. 제 11 항에 있어서,
    상기 소스 오믹층 및 드레인 오믹층을 형성 한 후 열적 산화에 의해 상기 채널의 표면에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  13. 제 10 항에 있어서,
    상기 소스 오믹층 및 드레인 오믹층을 형성 한 후 열적 산화에 의해 상기 채널의 표면에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  14. 제 5 항 내지 제 9 항 중의 어느 한 항에 있어서,
    상기 소스 오믹층 및 드레인 오믹층을 형성 한 후 열적 산화에 의해 상기 채널의 표면에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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