KR101860859B1 - 박막트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막트랜지스터, 유기발광표시장치의 제조방법, 및 상기 방법에 의해 제조된 유기발광표시장치 - Google Patents

박막트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막트랜지스터, 유기발광표시장치의 제조방법, 및 상기 방법에 의해 제조된 유기발광표시장치 Download PDF

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Abstract

본 발명은 기판 상에 버퍼층, 비정질실리콘층 및 절연층을 형성하는 단계; 상기 비정질실리콘층을 다결정실리콘층으로 결정화하는 단계; 상기 다결정실리콘층 및 상기 절연층을 동시에 패터닝하여 소정의 형상을 가진 반도체층과 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 금속층을 형성한 후 패터닝하여, 상기 게이트절연막 상에 형성되어 상기 반도체층의 채널영역과 오버랩되는 제1부분과, 상기 반도체층에 접촉하는 제2부분을 포함하는 게이트전극을 형성하는 단계; 상기 게이트전극이 오버랩된 상기 채널영역을 제외하고 상기 게이트전극이 오버랩되지 않은 상기 반도체층에 도핑을 실시하여 상기 반도체층에 소스영역 및 드레인영역을 형성하는 단계; 상기 게이트전극상에 상기 게이트절연막을 덮도록 층간절연막을 형성하는 단계; 상기 층간절연막 및 상기 게이트절연막 상에 상기 소스영역 및 상기 드레인영역을 노출하는 컨택홀을 형성하며, 동시에 적어도 상기 제2부분 노출하는 개구부를 형성하는 단계; 상기 층간절연막 상에 도전층을 형성한 후 패터닝하여 상기 컨택홀을 통해 상기 소스영역 및 상기 드레인영역과 전기적으로 접속하는 소스전극 및 드레인전극을 형성하며, 동시에 상기 개구부를 통해 노출된 적어도 상기 제2부분을 제거하는 단계; 를 포함하는 박막트랜지스터의 제조방법을 제공한다.

Description

박막트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막트랜지스터, 유기발광표시장치의 제조방법, 및 상기 방법에 의해 제조된 유기발광표시장치 {Manufacturing method of thin film transistor, the thin film transistor manufactured by the same, manufacturing method of organic light emitting apparatus and the organic light emitting apparatus manufactured by the same}
본 발명은 균일한 특성을 가지는 박막트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막트랜지스터, 유기발광표시장치의 제조방법, 및 상기 방법에 의해 제조된 유기발광표시장치에 관한 것이다.
일반적으로 다결정실리콘층을 포함하는 박막트랜지스터는 전자 이동도가 높고 CMOS 회로 구성이 가능한 장점이 있어서 고해상도 디스플레이 패널의 스위칭 소자나 빛의 양을 많이 필요로 하는 프로젝션 패널 등에 많이 이용된다.
종래에는 기판 위에 비정질실리콘층을 형성하고, 비정질실리콘을 다결정실리콘으로 결정화한 다음, 다결정실리콘층을 소정의 형태로 패터닝하여 반도체층을 형성하였다. 그리고 형성된 반도체층을 덮도록 전면에 게이트절연층을 형성하고 형성된 게이트절연층 상에 게이트전극을 형성하는 순서로 박막트랜지스터를 제조하였다.
그러나 이러한 방식은 비정질실리콘이 대기 중에 노출된 상태에서 결정화 공정을 진행하게 된다. 또한, 다결정실리콘층을 소정의 형태로 패터닝하는 과정에서 다결정실리콘층이 포토레지스트(PR)와 접촉하게 된다. 이로부터, 결정화 공정 및 패터닝 공정에서 비정질실리콘층 또는 다결정실리콘층에 오염이 발생할 수 있으며, 이로 인해 박막트랜지스터가 균일한 특성을 보이지 않고 특성 산포를 가지는 문제가 발행한다.
본 발명은 상술한 문제를 해결하기 위하여, 비정질실리콘층을 형성할 때 버퍼층 및 절연층을 함께 형성하고, 반도체층과 게이트절연층을 동시에 패터닝하는 박막트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막트랜지스터, 유기발광표시장치의 제조방법, 및 상기 방법에 의해 제조된 유기발광표시장치를 제공하는 것을 목적으로 한다.
상기와 같은 과제를 달성하기 위한 본 발명의 일 실시예에 따르면 기판 상에 버퍼층, 비정질실리콘층 및 절연층을 형성하는 단계; 상기 비정질실리콘층을 다결정실리콘층으로 결정화하는 단계; 상기 다결정실리콘층 및 상기 절연층을 동시에 패터닝하여 소정의 형상을 가진 반도체층과 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 금속층을 형성한 후 패터닝하여, 상기 게이트절연막 상에 형성되어 상기 반도체층의 채널영역과 오버랩되는 제1부분과, 상기 반도체층에 접촉하는 제2부분을 포함하는 게이트전극을 형성하는 단계; 상기 게이트전극이 오버랩된 상기 채널영역을 제외하고 상기 게이트전극이 오버랩되지 않은 상기 반도체층에 도핑을 실시하여 상기 반도체층에 소스영역 및 드레인영역을 형성하는 단계; 상기 게이트전극상에 상기 게이트절연막을 덮도록 층간절연막을 형성하는 단계; 상기 층간절연막 및 상기 게이트절연막 상에 상기 소스영역 및 상기 드레인영역을 노출하는 컨택홀을 형성하며, 동시에 적어도 상기 제2부분 노출하는 개구부를 형성하는 단계; 및 상기 층간절연막 상에 도전층을 형성한 후 패터닝하여 상기 컨택홀을 통해 상기 소스영역 및 상기 드레인영역과 전기적으로 접속하는 소스전극 및 드레인전극을 형성하며, 동시에 상기 개구부를 통해 노출된 적어도 상기 제2부분을 제거하는 단계; 를 포함하는 박막트랜지스터의 제조방법을 제공한다.
본 발명의 다른 특징에 따르면, 기판 상에 버퍼층, 비정질실리콘층 및 절연층을 형성하는 단계는 한번의 공정으로 수행한다.
본 발명의 다른 특징에 따르면, 상기 비정질실리콘은 고상결정화법(SPC, Solid phase Crystallization), 금속유도결정화법(MIC:Metal Induced Crystallization), 슈퍼그레인실리콘결정화법(SGS:Super Grain Silicon), 또는 JIC(Joule-heating Induced Crystallization) 에 의해 다결정실리콘으로 결정화하는 것을 특징으로 한다.
본 발명의 다른 특징에 따르면, 상기 버퍼층 상에 금속촉매층을 형성하는 단계; 를 더 포함하며, 열처리에 의해 상기 비정질실리콘을 다결정실리콘으로 결정화하는 것을 특징으로 한다.
본 발명의 다른 특징에 따르면, 상기 제2부분은 상기 반도체층에서 전자 또는 홀의 이동방향을 가로지르는 방향의 반도체층의 폭보다 상기 게이트전극의 폭이 더 크게 형성되어 상기 반도체층과 접촉하는 부분인 것을 특징으로 한다.
본 발명의 다른 특징에 따르면, 상기 개구부는 상기 제2부분에 대응하는 상기 층간절연막 상에 형성하는 것을 특징으로 한다.
본 발명의 다른 특징에 따르면, 상기 제2부분은 상기 게이트절연막과도 접촉되는 것을 특징으로 한다.
본 발명의 다른 특징에 따르면, 상기 적어도 제2부분을 제거하는 단계는
상기 제2부분, 상기 제2부분에 접촉하는 일부 상기 반도체층 및 상기 제2부분에 접촉하는 일부 상기 게이트절연막을 함께 제거하는 단계; 이며, 상기 제거된 부분에는 상기 버퍼층이 드러나는 것을 특징으로 한다.
본 발명의 다른 특징에 따르면, 상기 버퍼층은 실리콘 옥사이드, 실리콘 나이트라이드 및 실리콘 옥시나이트라이드 중에서 선택된 하나 이상의 물질로 형성하는 것을 특징으로 한다.
상기와 같은 과제를 달성하기 위한 본 발명의 일 실시예에 따르면 기판; 상기 기판상에 배치된 버퍼층; 상기 버퍼층 상에 배치되고 채널영역과 상기 채널영역을 사이에 두고 양쪽으로 형성된 소스영역 및 드레인영역을 포함하며, 전자 또는 홀의 이동방향을 가로지르는 방향을 기준으로 채널영역의 폭이 소스영역 또는 드레인영역의 폭보다 좁은 반도체층; 상기 반도체층 상에 상기 반도체층과 동일한 형상으로 패터닝된 게이트절연막; 상기 게이트절연막 상에 상기 채널영역에 대응되도록 형성된 게이트전극; 상기 게이트전극을 덮도록 상기 게이트절연막 상에 형성된 층간절연막; 및 상기 층간절연막 상에 배치되고 상기 소스영역 및 드레인영역과 전기적으로 접속하는 소스전극 및 드레인전극;을 포함하는 박막트랜지스터를 제공한다.
본 발명의 다른 특징에 따르면, 상기 버퍼층은 실리콘 옥사이드, 실리콘 나이트라이드 및 실리콘 옥시나이트라이드 중에서 선택된 하나 이상의 물질을 포함하는 것을 특징으로 한다.
상기와 같은 과제를 달성하기 위한 본 발명의 일 실시예에 따르면 기판 상에 버퍼층, 비정질실리콘층 및 절연층을 형성하는 단계; 상기 비정질실리콘층을 다결정실리콘층으로 결정화하는 단계; 상기 다결정실리콘층 및 상기 절연층을 동시에 패터닝하여 소정의 형상을 가진 반도체층과 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 금속층을 형성한 후 패터닝하여, 상기 게이트절연막 상에 형성되어 상기 반도체층의 채널영역과 오버랩되는 제1부분과, 상기 반도체층에 접촉하는 제2부분을 포함하는 게이트전극을 형성하는 단계; 상기 게이트전극이 오버랩된 상기 채널영역을 제외하고 상기 게이트전극이 오버랩되지 않은 상기 반도체층에 도핑을 실시하여 상기 반도체층에 소스영역 및 드레인영역을 형성하는 단계; 상기 게이트전극상에 상기 게이트절연막을 덮도록 층간절연막을 형성하는 단계; 상기 층간절연막 및 상기 게이트절연막 상에 상기 소스영역 및 상기 드레인영역을 노출하는 컨택홀을 형성하며, 동시에 적어도 상기 제2부분 노출하는 개구부를 형성하는 단계; 상기 층간절연막 상에 도전층을 형성한 후 패터닝하여 상기 컨택홀을 통해 상기 소스영역 및 상기 드레인영역과 전기적으로 접속하는 소스전극 및 드레인전극을 형성하며, 동시에 상기 개구부를 통해 노출된 적어도 상기 제2부분을 제거하는 단계; 상기 소스전극 및 상기 드레인전극을 덮도록 상기 층간절연막 상에 평탄화막을 형성하는 단계; 상기 평탄화막 상에 상기 소스전극 또는 드레인전극 중 하나를 노출하는 비아홀을 형성하는 단계; 상기 평탄화막 상에 상기 비아홀을 통해 상기 소스전극 또는 드레인전극 중 어느 하나와 전기적으로 접속하는 화소전극을 형성하는 단계; 상기 화소전극 상에 발광층을 포함하는 중간층을 형성하는 단계; 및 상기 중간층 상에 대향전극을 형성하는 단계; 를 포함하는 유기발광표시장치의 제조방법을 제공한다.
본 발명의 다른 특징에 따르면, 기판 상에 버퍼층, 비정질실리콘층 및 절연층을 형성하는 단계는 한번의 공정으로 수행한다.
본 발명의 다른 특징에 따르면, 상기 비정질실리콘은 고상결정화법(SPC, Solid phase Crystallization), 금속유도결정화법(MIC:Metal Induced Crystallization), 슈퍼그레인실리콘결정화법(SGS:Super Grain Silicon), 또는 JIC(Joule-heating Induced Crystallization)에 의해 다결정실리콘으로 결정화하는 것을 특징으로 한다.
본 발명의 다른 특징에 따르면, 상기 버퍼층 상에 금속촉매층을 형성하는 단계; 를 더 포함하며, 열처리에 의해 상기 비정질실리콘을 다결정실리콘으로 결정화하는 것을 특징으로 한다.
본 발명의 다른 특징에 따르면, 상기 제2부분은 상기 반도체층에서 전자 또는 홀의 이동방향을 가로지르는 방향의 반도체층의 폭보다 상기 게이트전극의 폭이 더 크게 형성되어 상기 반도체층과 접촉하는 부분인 것을 특징으로 한다.
본 발명의 다른 특징에 따르면, 상기 개구부는 상기 제2부분에 대응하는 상기 층간절연막 상에 형성하는 것을 특징으로 한다.
본 발명의 다른 특징에 따르면, 상기 제2부분은 상기 게이트절연막과도 접촉되는 것을 특징으로 한다.
본 발명의 다른 특징에 따르면, 상기 적어도 제2부분을 제거하는 단계는 상기 제2부분, 상기 제2부분에 접촉하는 일부 상기 반도체층 및 상기 제2부분에 접촉하는 일부 상기 게이트절연막을 함께 제거하는 단계; 이며, 상기 제거된 부분에는 상기 버퍼층이 드러나는 것을 특징으로 한다.
본 발명의 다른 특징에 따르면, 상기 평탄화막은 상기 제2부분을 제거한 부분에 드러나는 상기 버퍼층 상에도 형성되는 것을 특징으로 한다.
본 발명의 다른 특징에 따르면, 상기 버퍼층은 실리콘 옥사이드, 실리콘 나이트라이드 및 실리콘 옥시나이트라이드 중에서 선택된 하나 이상의 물질로 형성하는 것을 특징으로 한다.
본 발명의 다른 특징에 따르면, 상기 화소전극의 가장자리를 덮도록 상기 평탄화막 상에 화소정의막을 형성하는 단계; 를 더 포함한다.
상기와 같은 과제를 달성하기 위한 본 발명의 일 실시예에 따르면 기판; 상기 기판상에 배치된 버퍼층; 상기 버퍼층 상에 배치되고 채널영역과 상기 채널영역을 사이에 두고 양쪽으로 형성된 소스영역 및 드레인영역을 포함하며, 전자 또는 홀의 이동방향을 가로지르는 방향을 기준으로 채널영역의 폭이 소스영역 또는 드레인영역의 폭보다 좁은 반도체층; 상기 반도체층 상에 상기 반도체층과 동일한 형상으로 패터닝된 게이트절연막; 상기 게이트절연막 상에 상기 채널영역에 대응되도록 형성된 게이트전극; 상기 게이트전극을 덮도록 상기 게이트절연막 상에 형성된 층간절연막; 상기 층간절연막 상에 배치되고 상기 소스영역 및 드레인영역과 전기적으로 접속하는 소스전극 및 드레인전극; 상기 소스전극 및 상기 드레인전극을 덮도록 상기 층간절연막 상에 형성된 평탄화막; 상기 평탄화막 상에 배치되며 비아홀을 통해 상기 소스전극 또는 상기 드레인전극 중 어느 하나와 전기적으로 접속하는 화소전극; 상기 화소전극 상에 배치되고 발광층을 포함하는 중간층; 및 상기 중간층 상에 배치된 대향전극; 을 포함하는 유기발광표시장치를 제공한다.
본 발명의 다른 특징에 따르면, 상기 버퍼층은 실리콘 옥사이드, 실리콘 나이트라이드 및 실리콘 옥시나이트라이드 중에서 선택된 하나 이상의 물질을 포함하는 것을 특징으로 한다.
본 발명의 다른 특징에 따르면, 상기 화소전극의 가장자리를 덮도록 상기 평탄화막 상에 배치된 화소정의막; 을 더 포함한다.
이상과 같은 본 발명의 일 실시예에 따르면, 버퍼층 및 절연층에 의하여 비정질실리콘층을 대기 중에 노출시키지 않고 결정화할 수 있어 오염이 방지되며, 역시 절연층에 의하여 다결정실리콘층을 포토레지스터에 직접 접촉하지 않게 하고도 패터닝이 가능한 장점이 있다. 이로부터, 균일한 특성이 유지되어 박막트랜지스터의 전기적 특성을 향상시키고, 표시장치의 표시 품질을 향상시킬 수 있다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 박막트랜지스터를 제조하는 방법을 개략적으로 도시한 단면도들이다.
도 8 내지 도 9는 본 발명의 일 실시예에 따른 유기발광표시장치를 제조하는 방법을 개략적으로 도시한 단면도들이다.
도 10은 버퍼층 상에 금속촉매층을 더 형성한 경우의 박막트랜지스터를 제조하는 방법을 개략적으로 도시한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고, 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제 1, 제 2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되어서는 안된다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, “포함한다” 또는 “가지다” 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부된 도면들에 도시된 본 발명의 바람직한 실시예를 참조하여 본 발명을 보다 상세히 설명한다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 박막트랜지스터(TR)를 제조하는 방법을 개략적으로 도시한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 버퍼층(110), 비정질실리콘층(120) 및 절연층(130)을 한번의 공정으로 형성한다. 그 다음 비정질실리콘층(120)을 다결정실리콘층(121)으로 결정화한다.
기판(100)은 SiO2를 주성분으로 하는 투명 재질의 글라스재로 형성될 수 있으나, 이에 한정되지 않는다.
버퍼층(110)은 기판(100)으로부터 불순 원소의 침투를 방지하며 표면을 평탄화하는 역할을 한다. 또한 버퍼층(110)은 기판(100)에 대응하는 비정질실리콘층(120)의 일면을 보호하는 역할을 한다. 버퍼층(110)은 실리콘 옥사이드, 실리콘 나이트라이드 및 실리콘 옥시나이트라이드 중에서 선택된 하나 이상의 물질로 형성할 수 있다.
비정질실리콘층(120)은 일반적으로 화학적 기상 증착법(chemical vapor deposition: CVD)에 의해 형성하게 되는데, 화학적 기상 증착법에 의해 형성된 비정질실리콘층(120)은 수소와 같은 가스를 함유하게 된다. 이 가스는 전자 이동도를 감소시키는 등의 문제를 발생시킬 수 있으므로 비정질실리콘층(120) 내에 수소가 잔류하지 않도록 탈수소 공정을 진행할 수 있다. 그러나 이와 같은 탈수소 공정은 필수적인 공정은 아니므로 생략할 수 있음은 물론이다. 한편, 비정질실리콘층(120)은 아모퍼스실리콘(a-Si) 외에도 마이크로크리스탈실리콘(uc-Si)으로 형성할 수도 있다.
비정질실리콘층(120)은 결정화방법을 통해 다결정실리콘층(121)이 된다. 비정질실리콘층(120) 상에는 절연층(130)이 이미 형성되어 있으므로 열처리에 의해 결정화하는 것이 유리하다. 예를 들어, 비정질실리콘을 다결정실리콘으로 결정화하는 방법으로는, 고상결정화법(SPC, Solid phase Crystallization), 금속유도결정화법(MIC:Metal Induced Crystallization), 슈퍼그레인실리콘결정화법(SGS:Super Grain Silicon), 또는 JIC(Joule-heating Induced Crystallization) 등이 있다.
그러나, 결정화방법은 상술한 바에 한정되지 않고 공지된 다양한 방법을 사용할 수 있을 것이다.
고상 결정화법(solid phase crystallization; SPC)은 비정질실리콘층(120)을 기판(100)을 형성하는 물질인 유리의 변형 온도인 약 700℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이다. 금속유도결정화(metal induced crystallization; MIC)법은 니켈, 팔라듐, 금, 알루미늄 등의 금속을 비정질실리콘층(120)과 접촉시키거나 주입하여 상기 금속에 의해 비정실실리콘이 다결정실리콘으로 상 변화가 유도되는 현상을 이용하는 것이다. SGS(super grain silicon) 결정화법은 금속유도화결정법에서 금속 촉매의 오염 문제를 해결하기 위하여 비정질실리콘층(120)으로 확산되는 금속 촉매의 농도를 저농도로 조절하여, 금속 시드(seed)를 중심으로 한 결정립의 크기를 수 ㎛ 내지 수백 ㎛까지 조절할 수 있는 결정화 방법이다. SGS 결정화법의 경우, 금속 시드를 중심으로 결정이 방사상으로 성장하여 인접한 결정립 간의 결정 성장 방향이 무질서(random)하게 형성된다.
JIC법은 Si 상부 혹은 하부에 Joule Heating을 위한 전도층(conduction layer)를 형성하고 강한 전기장(Electric field)를 순간적으로 가했을 때 발생하는 열을 이용하여 실리콘(Si)을 결정화하는 방식이다.
절연층(130)은 비정질실리콘층(120)의 결정화 공정에서 외부 오염으로부터 비정질실리콘층(120)을 보호하는 역할을 하며, 이후 패턴닝 공정에서도 다결정실리콘층(121)층이 포토레지스트(PR)이나 외부 환경에 직접 노출되지 않도록 보호하는 역할을 한다. 절연층(130)은 실리콘 옥사이드 또는 실리콘 나이트라이드와 같은 무기 절연막이 단층 또는 복수층으로 형성될 수 있다.
본 발명의 일 실시예에 의하면, 한번의 공정 단계에서 버퍼층(110) 및 절연층(130)을 비정질실리콘층(120)과 함께 형성하기 때문에 비정질실리콘을 결정화하는 과정에서 비정질실리콘층(120)이 대기 중에 노출되지 않아 비정질실리콘층(120)이 오염되지 않는 장점이 있다. 이로부터, 박막트랜지스터(TR)의 특성 산포가 사라지고 전기적 특성이 향상될 수 있는 것이다.
도 2를 참조하면, 다결정실리콘층(121) 및 절연층(130)을 동시에 패터닝하여, 기판(100)에 수직인 방향에서 바라볼 시 외측 가장자리가 일치하는 반도체층(122)과 게이트절연막(131)을 형성한다.
구체적으로, 절연층(130) 상에 포토레지스트를 도포한다. 다음으로 소정의 패턴공을 가진 포토마스크를 통해 노광을 진행하고 현상(develop)하여 노광된 포토레지스트를 제거한다. 그리고 남은 포토레지스트를 마스크로 하여 다결정실리콘층(121) 및 절연층(130)을 동시에 에칭한다. 이렇게 하면 기판(100)에 수직인 방향에서 바라볼 시 외측 가장자리가 일치하는 반도체층(122)과 게이트절연막(131)이 형성되게 된다. 마지막으로 게이트절연막(131) 상에 남은 포토레지스트는 애싱(ashing) 또는 스트립공정(PR strip)으로 제거하게 된다.
본 발명의 일 실시예에 의하면, 한번의 공정 단계에서 절연층(130)을 비정질실리콘층(120)과 함께 형성하기 때문에, 반도체층(122)과 게이트절연막(131)을 형성하는 과정에서 포토레지스트가 반도체층(122)(또는, 다결정실리콘층(121))에 직접 접촉하지 않는다. 결국, 포토레지스트가 반도체층(122)에 직접 접촉함으로써 발생하는 오염 및 소자의 특성저하도 발생하지 않게 되는 것이다.
도 3을 참조하면, 상기 게이트절연막(131) 상에 금속층을 형성한 후 패터닝하여 게이트전극(140)을 형성한다. 여기서 게이트전극(140)의 제1폭(dg)은 반도체층(122)의 제1폭(da)보다는 작으나, 게이트전극(140)의 제2폭(wg)은 반도체층(122)의 제2폭(wa)보다는 큰 것을 특징으로 한다. 따라서, 게이트전극(140)은 게이트절연막(131) 상에 형성되어 반도체층(122)의 채널영역과 오버랩되는 제1부분(141)과 상기 직접 반도체층(122)에 접촉하는 제2부분(142)을 포함하게 된다. 즉, 제2부분(142)은 반도체층(122)에서 전자 또는 홀의 이동방향(즉, x방향)을 가로지르는 방향(즉, y방향)의 반도체층(122)의 폭보다 게이트전극(140)의 폭이 더 크게 형성된 부분인 것이다.
도 3(b)는 도 3(a)를 Ⅰ-Ⅰ`으로 절단한 단면도이다. 도 3(b)를 참조하면, 게이트전극(140)의 폭은 게이트절연막(131) 및 반도체층(122)의 폭보다 좁다. 도 3(c)는 도 3(a)를 Ⅱ-Ⅱ`으로 절단한 단면도이다. 도 3(c)를 참조하면, 게이트전극(140)의 폭은 게이트절연막(131) 및 반도체층(122)의 폭보다 넓으며, 게이트전극(140)이 게이트절연막(131)의 측면 및 반도체층(122)의 측면과 접촉하는 것을 확인할 수 있다.
도 4를 참조하면, 반도체층(122)에 도핑을 실시하여 소스영역(s) 및 드레인영역(d)을 형성한다.
반도체층(122)은 채널영역(c)과 불순물이 도핑된 소스영역(s) 및 드레인영역(d)을 포함할 수 있다. 반도체층(122)은 게이트전극(140)을 셀프 얼라인 (self align)마스크로 하여 N 또는 P 타입 불순물을 도핑하게 된다. 채널영역(c)은 반도체층(122)에 게이트전극(140)이 오버랩된 영역으로 도핑이 실시되지 않는 부분이다. 소스영역(s) 및 드레인영역(d)은 반도체층(122)에 게이트전극(140)이 오버랩되지 않는 영역으로 도핑이 실시되는 영역이다. 한편, 전자 또는 홀은 소스영역(s)으로부터, 드레인영역(d)으로 이동하거나, 드레인영역(d)으로부터 소스영역(s)으로 이동한다.
본 발명의 일 실시예에 의하면, 게이트전극(140)이 반도체층(122)에서 전자 또는 홀의 이동방향(즉, x방향)을 가로지르는 방향(즉, y방향)의 반도체층(122)의 폭보다 게이트전극(140)의 폭이 더 크게 형성됨으로써, 소스영역(s) 및 드레인영역(d)에만 도핑이 실시될 수 있는 특징이 있다. 채널영역(c)에 불순물이 도핑될 경우, 소자의 특성 저하가 발생하게 되는데, 본 발명의 실시예에 의하면 게이트전극(140)의 일부 폭이 반도체층(122)보다 넓게 형성되어 게이트전극(140)이 채널영역(c)을 완전하게 가리게 됨으로써 채널영역(c)에 불순물이 도핑될 염려가 없다.
도 5를 참조하면, 게이트전극(140)상에 게이트절연막(131)을 덮도록 층간절연막(150)을 형성한다.
층간절연막(150)은 실리콘 옥사이드 또는 실리콘 나이트라이드와 같은 무기 절연막이 단층 또는 복수층으로 형성될 수 있다.
도 6을 참조하면, 컨택홀(CTs, CTd) 및 개구부(H1, H2)를 형성한다.
컨택홀(CTs, CTd) 은 소스영역(s) 및 드레인영역(d)을 노출하도록 층간절연막(150) 및 게이트절연막(131) 상에 형성한다.
개구부(H1, H2)는 게이트전극(140)과 반도체층(1220이 접촉하는 제2부분(142)을 노출하도록 층간절연막(150) 상에 형성한다. 개구부(H1, H2)는 제2부분(142)을 노출하는 것으로 족하며, 제1부분(141)이 일부 함께 노출되어도 상관없다.
컨택홀(CTs, CTd) 및 개구부(H1, H2)를 형성하기 위해서는 절연막을 식각하기 위한 식각액을 사용할 수 있으며, 컨택홀(CTs, CTd)과 개구부(H1, H2)는 동일한 공정에서 동시에 형성하는 것을 특징으로 한다. 도 6에 도시된 단계에서는 절연막을 제거하는 컨택홀(CTs, CTd) 형성공정에서 역시 동일하게 절연막을 제거하는 개구부(H1, H2) 형성공정을 함께 진행함으로써, 공정 단계를 줄이고 이후 한번의 공정으로 소스전극(도 7의 160) 및 드레인전극(도 7의 170)의 패터닝과 제2부분(142) 제거를 할 수 있도록 하는 장점이 잇다.
도 7을 참조하면, 소스전극(160) 및 드레인전극(170)을 형성하고, 도 6에서 형성한 개구부(H1, H2)를 통해 노출된 제2부분(142)을 제거한다.
소스전극(160) 및 드레인전극(170)은 저저항 금속물질의 단일층 또는 복수층으로 이루어진 도전층을 층간절연막(150) 상에 형성한 후 패터닝하여 형성한다. 이 때, 소스전극(160) 및 드레인전극(170)은 컨택홀(CTs, CTd)을 통해 각각 소스영역(s) 및 드레인영역(d)과 전기적으로 접속한다.
한편, 소스전극(160) 및 드레인전극(170)을 형성하기 위한 도전층은 컨택홀 (CTs, CTd) 외에도 개구부 (H1, H2) 에도 적층되었다가, 소스전극(160) 및 드레인전극(170)을 패터닝 할 때 개구부 (H1, H2) 내에 적층된 도전층이 함께 제거될 수 있다. 그런데, 이 때 게이트전극(140)과 반도체층(122)이 접촉된 게이트전극(140)의 제2부분(142)도 금속물질이기 때문에 개구부 (H1, H2) 내의 도전층이 제거될 때 함께 제거되는 것을 특징으로 한다.
한편, 본 발명의 실시예는 제2부분(142)을 제거할 때, 게이트전극(140)의 제2부분(142)과 접촉하는 반도체층(122) 및 게이트절연막(131)의 일부분도 함께 제거할 수 있다. 이 경우에 제2부분(142) 및 제2부분(142)과 접촉하는 구성을 제거한 자리에는 제2부분(142) 및 이와 접촉하는 반도체층(122) 및 게이트절연막(131) 하부에 배치되어 있던 버퍼층(110)이 노출될 수 있다. 한편, 게이트전극(140)의 제2부분(142)과 접촉하는 반도체층(122) 및 게이트절연막(131)의 일부분도 함께 제거할 경우에는 금속물질 외에도 반도체물질, 절연물질을 함께 식각할 수 있는 에칭액을 사용하는 것이 바람직하다. 물론 이 경우에도 도 7에 도시된 것과 같이 기판(100)에 수직인 방향에서 바라볼 시, 반도체층(122)의 외측 가장자리와 게이트절연막(131)의 외측 가장자리는 일치하게 된다.
본 발명의 실시예에 의하면, 성공적인 도핑을 위해 반도체층(122)과 접하면서까지 크게 형성했던 게이트전극(140)의 제2부분(142)을 제거함으로써, 반도체층(122)과 게이트전극(140)의 제2부분(142)이 단락(short)될 수 있는 문제를 해결한다. 이로부터 신뢰성이 향상된 소자를 제조할 수 있다.
또한, 도 7의 (a)를 참조하면, 본 발명의 일 실시예에 의한 박막트랜지스터(TR)의 평면도에서 반도체층(122) 및 게이트전극(140)은 독특한 형태를 가지는 것을 확인할 수 있다. 구체적으로, 반도체층(122)은 전자 또는 홀의 이동방향(즉, x방향)을 가로지르는 방향(즉, y방향)을 기준으로 채널영역(c)의 폭이 소스영역(s) 또는 드레인영역(d)의 폭보다 좁다. 즉, 반도체층(122)은 아령모양의 형상을 알 수 있다. 한편, 게이트전극(140)은 반도체층(122)의 채널영역(c)에 대응되도록 형성되는 것을 확인할 수 있다.
도 8 내지 도 9는 본 발명의 일 실시예에 따른 유기발광표시장치(1000)를 제조하는 방법을 개략적으로 도시한 단면도들이다. 유기발광표시장치(1000)는 복수개의 픽셀을 포함하는데, 각 픽셀에는 회로부와 발광부가 포함되어 있다. 회로부에는 적어도 하나의 박막트랜지스터가 포함되어 있고, 회로부와 전기적으로 연결된 발광부에는 유기발광소자(OLED)가 포함되어 있다. 유기발광소자(OLED)는 애노드 역할을 하는 화소전극(210), 캐소드 역할을 하는 대향전극(220) 및 화소전극(210)과 대향전극(220) 사이에 개재된 중간층(300)을 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않고 화소전극(210)이 캐소드일 수 있고, 대향전극(220)이 애노드일 수도 있다. 유기발광표시장치(1000)의 발광방식에 따라 전면발광(top-emission) 방식의 경우 발광부가 회로부를 가리도록 배치될 수도 있고, 배면발광(bottom-emission) 방식이나, 양면발광(dual-emission) 방식의 경우 발광부가 회로부를 가리지 않도록 배치될 수도 있다.
한편, 도 1 내지 도 7에서는 유기발광표시장치(1000)에 포함된 적어도 하나의 박막트랜지스터(TR) 제조방법에 대하여 이미 설명하였으므로, 아래에서는 그 이후의 과정만을 더 기술하도록 하겠다.
도 8을 참조하면, 층간절연막(150) 상에 박막트랜지스터(TR)를 덮도록 평탄화막(180)이 형성된다. 한편 평탄화막(180)은 도 7에서 제2부분(142)을 제거한 부분에 드러나는 버퍼층(110) 상에도 형성되는 것을 특징으로 한다. 평탄화막(180)은 상면이 평탄화된 단일 또는 복수층의 절연막이 될 수 있다. 이 평탄화막(180)은 무기물 및/또는 유기물로 형성될 수 있다. 이로부터, 도 7에서 제2부분(142)이 제거된 영역에도 절연물이 채워짐으로써, 소자의 구조 및 전기적 특성이 안정될 수 있다.
도 9를 참조하면, 평탄화막(180)을 관통하여 박막트랜지스터(TR)의 드레인전극(170)을 노출시키도록 비아홀(VH)(via-hole)이 형성된다. 이 비아홀(VH)을 통하여 평탄화막(180) 상에 소정 패턴으로 형성된 화소전극(210)과 박막트랜지스터(TR)가 전기적으로 연결된다.
평탄화막(180) 상에는 화소전극(210)의 가장자리를 덮도록 화소 정의막(pixel define layer: PDL)(190)이 형성된다. 이러한 화소정의막(190)은 화소전극(210)의 가장자리를 소정 두께로 덮으면서 화소를 정의하는 역할을 한다. 또한, 화소전극(210)의 단부와 후술할 대향전극(220) 사이의 거리를 증가시킴으로써 화소전극(210)의 단부에서의 아크 발생을 방지하는 역할을 하기도 한다.
화소전극(210) 상에는 발광층(310)을 포함하는 중간층(300)과 대향전극(220)이 순차로 형성된다.
상기 중간층(300)은 저분자 또는 고분자 유기막이 사용될 수 있다. 저분자 유기막을 사용할 경우, 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer)(310), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다.
한편, 고분자 유기막을 사용할 경우, 발광층(310)을 중심으로 화소전극(210) 방향으로 홀 수송층(HTL)만이 포함될 수 있다. 홀 수송층(HTL)은 폴리에틸렌 디히드록시티오펜 (PEDOT: poly-(2,4)-ethylene-dihydroxy thiophene)이나, 폴리아닐린(PANI: polyaniline) 등을 사용할 수 있다. 이때, 상기 발광층은 적, 녹, 청색의 화소마다 독립되게 형성되고, 홀 주입층, 홀 수송층, 전자 수송층, 및 전자 주입층 등은 공통층으로서, 적, 녹, 청색의 화소에 공통으로 적용될 수 있다.
봉지기판(400)은 발광층(310)을 포함한 중간층(300)으로 외기 및 수분이 침투하는 것을 차단한다. 기판(100)과 봉지기판(400)은 그 가장자리가 밀봉재(미도시)에 의해 결합될 수 있다.
도 10은 본 발명의 다른 실시예에 의해 버퍼층(110) 상에 금속촉매층(115)을 더 형성한 경우의 박막트랜지스터를 제조하는 방법을 개략적으로 도시한 단면도이다.
도 10을 참조하면, 도 1과 달리 기판(100) 상에 버퍼층(110)을 형성하고, 버퍼층(110) 상에 금속촉매층(115)을 형성하는 단계를 더 포함한다. 비정질실리콘층(120) 및 절연층(1300은 금속촉매층(115) 상에 형성된다. 금속촉매로는 Ni, Pd, Ti, Ag, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd, 및 Pt로 이루어진 군에서 선택된 하나를 사용할 수 있는데, 바람직하게는 니켈(Ni)을 이용한다.
상기와 같이 형성된 금속촉매층(115)에 열처리를 하여 비정질 실리콘층(120)을 다결정 실리콘층(121)으로 결정화한다.
이와 같은 열처리 시, 일부의 금속촉매는 비정질실리콘층(120)까지 확산되고, 비정질실리콘층(120)에 도달한 금속촉매들에 의해 비정질 실리콘층(120)이 다결정실리콘층(121)으로 결정화된다. 즉, 금속촉매가 비정질실리콘층(120)의 실리콘과 결합하여 금속 실리사이드를 형성하고, 상기 금속 실리사이드가 결정화의 핵인 시드(seed)를 형성하게 되어 비정질 실리콘층(120)이 다결정 실리콘층(121)으로 결정화된다.
이때, 열처리 공정은 로(furnace) 공정, RTA(rapid thermal annealing) 공정, UV 공정 또는 레이저 공정 중 어느 하나의 공정을 이용할 수 있다.
한편, 상기 열처리 공정은 두 번에 걸쳐 실시할 수 있는데, 제 1 열처리 공정은 금속촉매층(115)의 금속촉매가 비정질 실리콘층(120)의 계면으로 이동하여 시드(seed)를 형성하는 공정이고, 제 2 열처리 공정은 상기 시드에 의해 비정질실리콘층(120)이 다결정실리콘층(121)으로 결정화되는 공정이다. 이때, 제 1 열처리 공정은 약 200℃ 내지 800℃에서 수행되고, 제 2 열처리 공정은 약 400℃ 내지 1300℃에서 수행될 수 있다.
한편, 상기 실시예에서는 본 실시예에 따른 박막 트랜지스터를 포함하는 디스플레이 장치로서 유기 발광 디스플레이 장치를 설명하였지만, 본 발명은 이에 한정되지 않으며 액정 디스플레이 장치를 포함하여 모든 디스플레이 장치에 적용될 수 있음은 물론이다.
한편, 상기 도면들에 도시된 구성 요소들은 설명의 편의상 확대 또는 축소되어 표시될 수 있으므로, 도면에 도시된 구성요소들의 크기나 형상에 본 발명이 구속되는 것은 아니며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판 110: 버퍼층
120: 비정질실리콘층 121: 다결정실리콘층
115: 금속촉매층 122: 반도체층
130: 절연층 131: 게이트절연막
140: 게이트전극 141,142: 제1부분, 제2부분
150: 층간절연막 160, 170: 소스전극, 드레인전극
180: 평탄화막 210: 화소전극
190: 화소정의막 310: 발광층
300: 중간층 220: 대향전극
400: 봉지기판

Claims (25)

  1. 기판 상에 버퍼층, 비정질실리콘층 및 절연층을 형성하는 단계;
    상기 비정질실리콘층을 다결정실리콘층으로 결정화하는 단계;
    상기 다결정실리콘층 및 상기 절연층을 동시에 패터닝하여 소정의 형상을 가진 반도체층과 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 금속층을 형성한 후 패터닝하여, 상기 게이트절연막 상에 형성되어 상기 반도체층의 채널영역과 오버랩되는 제1부분과, 상기 반도체층 및 상기 게이트절연막에 접촉하는 제2부분을 포함하는 게이트전극을 형성하는 단계;
    상기 게이트전극이 오버랩된 상기 채널영역을 제외하고 상기 게이트전극이 오버랩되지 않은 상기 반도체층에 도핑을 실시하여 상기 반도체층에 소스영역 및 드레인영역을 형성하는 단계;
    상기 게이트전극상에 상기 게이트절연막을 덮도록 층간절연막을 형성하는 단계;
    상기 층간절연막 및 상기 게이트절연막 상에 상기 소스영역 및 상기 드레인영역을 노출하는 컨택홀을 형성하며, 동시에 적어도 상기 제2부분 노출하는 개구부를 형성하는 단계; 및
    상기 층간절연막 상에 도전층을 형성한 후 패터닝하여 상기 컨택홀을 통해 상기 소스영역 및 상기 드레인영역과 전기적으로 접속하는 소스전극 및 드레인전극을 형성하며, 동시에 상기 개구부를 통해 노출된 적어도 상기 제2부분을 제거하는 단계;
    를 포함하는 박막트랜지스터의 제조방법.
  2. 제1항에 있어서,
    기판 상에 버퍼층, 비정질실리콘층 및 절연층을 형성하는 단계는 한번의 공정으로 수행하는 박막트랜지스터의 제조방법.
  3. 제1항에 있어서,
    상기 비정질실리콘은 고상결정화법(SPC), 금속유도결정화법(MIC), 슈퍼그레인실리콘결정화법(SGS), 또는 줄히팅유도결정화법(JIC) 에 의해 다결정실리콘으로 결정화하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  4. 제1항에 있어서,
    상기 버퍼층 상에 금속촉매층을 형성하는 단계; 를 더 포함하며,
    열처리에 의해 비정질실리콘을 다결정실리콘으로 결정화하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  5. 제1항에 있어서,
    상기 제2부분은 상기 반도체층에서 전자 또는 홀의 이동방향을 가로지르는 방향의 반도체층의 폭보다 상기 게이트전극의 폭이 더 크게 형성되어 상기 반도체층과 접촉하는 부분인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  6. 삭제
  7. 제1항에 있어서,
    적어도 상기 제2부분을 제거하는 단계는,
    상기 제2부분, 상기 제2부분에 접촉하는 일부 상기 반도체층 및 상기 제2부분에 접촉하는 일부 상기 게이트절연막을 함께 제거하는 단계; 이며,
    상기 제거된 부분에는 상기 버퍼층이 드러나는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  8. 제1항에 있어서,
    상기 개구부는 상기 제2부분에 대응하는 상기 층간절연막 상에 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  9. 제1항에 있어서,
    상기 버퍼층은 실리콘 옥사이드, 실리콘 나이트라이드 및 실리콘 옥시나이트라이드 중에서 선택된 하나 이상의 물질로 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  10. 기판;
    상기 기판상에 배치된 버퍼층;
    상기 버퍼층 상에 배치되고 채널영역과 상기 채널영역을 사이에 두고 양쪽으로 형성된 소스영역 및 드레인영역을 포함하며, 전자 또는 홀의 이동방향을 가로지르는 방향을 기준으로 채널영역의 폭이 소스영역 또는 드레인영역의 폭보다 좁은 반도체층;
    상기 반도체층 상에 위치하며, 상기 기판에 수직인 방향에서 바라볼 시 상기 반도체층의 가장자리와 일치는 외측 가장자리를 갖도록 패터닝된, 게이트절연막;
    상기 게이트절연막 상에 상기 채널영역에 대응되도록 형성된 게이트전극;
    상기 게이트전극을 덮도록 상기 게이트절연막 상에 형성된 층간절연막; 및
    상기 층간절연막 상에 배치되고 상기 소스영역 및 드레인영역과 전기적으로 접속하는 소스전극 및 드레인전극;을 포함하는 박막트랜지스터.
  11. 제10항에 있어서,
    상기 버퍼층은 실리콘 옥사이드, 실리콘 나이트라이드 및 실리콘 옥시나이트라이드 중에서 선택된 하나 이상의 물질을 포함하는 것을 특징으로 하는 박막트랜지스터.
  12. 기판 상에 버퍼층, 비정질실리콘층 및 절연층을 형성하는 단계;
    상기 비정질실리콘층을 다결정실리콘층으로 결정화하는 단계;
    상기 다결정실리콘층 및 상기 절연층을 동시에 패터닝하여 소정의 형상을 가진 반도체층과 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 금속층을 형성한 후 패터닝하여, 상기 게이트절연막 상에 형성되어 상기 반도체층의 채널영역과 오버랩되는 제1부분과, 상기 반도체층 및 상기 게이트절연막에 접촉하는 제2부분을 포함하는 게이트전극을 형성하는 단계;
    상기 게이트전극이 오버랩된 상기 채널영역을 제외하고 상기 게이트전극이 오버랩되지 않은 상기 반도체층에 도핑을 실시하여 상기 반도체층에 소스영역 및 드레인영역을 형성하는 단계;
    상기 게이트전극상에 상기 게이트절연막을 덮도록 층간절연막을 형성하는 단계;
    상기 층간절연막 및 상기 게이트절연막 상에 상기 소스영역 및 상기 드레인영역을 노출하는 컨택홀을 형성하며, 동시에 적어도 상기 제2부분 노출하는 개구부를 형성하는 단계;
    상기 층간절연막 상에 도전층을 형성한 후 패터닝하여 상기 컨택홀을 통해 상기 소스영역 및 상기 드레인영역과 전기적으로 접속하는 소스전극 및 드레인전극을 형성하며, 동시에 상기 개구부를 통해 노출된 적어도 상기 제2부분을 제거하는 단계;
    상기 소스전극 및 상기 드레인전극을 덮도록 상기 층간절연막 상에 평탄화막을 형성하는 단계;
    상기 평탄화막 상에 상기 소스전극 또는 드레인전극 중 하나를 노출하는 비아홀을 형성하는 단계;
    상기 평탄화막 상에 상기 비아홀을 통해 상기 소스전극 또는 드레인전극 중 어느 하나와 전기적으로 접속하는 화소전극을 형성하는 단계;
    상기 화소전극 상에 발광층을 포함하는 중간층을 형성하는 단계; 및
    상기 중간층 상에 대향전극을 형성하는 단계;
    를 포함하는 유기발광표시장치의 제조방법.
  13. 제12항에 있어서,
    기판 상에 버퍼층, 비정질실리콘층 및 절연층을 형성하는 단계는 한번의 공정으로 수행하는 유기발광표시장치의 제조방법.
  14. 제12항에 있어서,
    상기 비정질실리콘은 고상결정화법(SPC), 금속유도결정화법(MIC), 슈퍼그레인실리콘결정화법(SGS) 또는 줄히팅유도결정화법(JIC)에 의해 다결정실리콘으로 결정화하는 것을 특징으로 하는 유기발광표시장치의 제조방법.
  15. 제12항에 있어서,
    상기 버퍼층 상에 금속촉매층을 형성하는 단계; 를 더 포함하며,
    열처리에 의해 비정질실리콘을 다결정실리콘으로 결정화하는 것을 특징으로 하는 유기발광표시장치의 제조방법.
  16. 제12항에 있어서,
    상기 제2부분은 상기 반도체층에서 전자 또는 홀의 이동방향을 가로지르는 방향의 반도체층의 폭보다 상기 게이트전극의 폭이 더 크게 형성되어 상기 반도체층과 접촉하는 부분인 것을 특징으로 하는 유기발광표시장치의 제조방법.
  17. 삭제
  18. 제12항에 있어서,
    적어도 상기 제2부분을 제거하는 단계는,
    상기 제2부분과 함께 상기 제2부분에 접촉하는 일부 상기 반도체층 및 상기 제2부분에 접촉하는 일부 상기 게이트절연막을 제거하는 단계; 이며,
    상기 제거된 부분에는 상기 버퍼층이 드러나는 것을 특징으로 하는 유기발광표시장치의 제조방법.
  19. 제18항에 있어서,
    상기 평탄화막은 상기 제거된 부분에 드러나는 상기 버퍼층 상에도 형성되는 것을 특징으로 하는 유기발광표시장치의 제조방법.
  20. 제12항에 있어서,
    상기 개구부는 상기 제2부분에 대응하는 상기 층간절연막 상에 형성하는 것을 특징으로 하는 유기발광표시장치의 제조방법.
  21. 제12항에 있어서,
    상기 버퍼층은 실리콘 옥사이드, 실리콘 나이트라이드 및 실리콘 옥시나이트라이드 중에서 선택된 하나 이상의 물질로 형성하는 것을 특징으로 하는 유기발광표시장치의 제조방법.
  22. 제12항에 있어서,
    상기 화소전극의 가장자리를 덮도록 상기 평탄화막 상에 화소정의막을 형성하는 단계; 를 더 포함하는 유기발광표시장치의 제조방법.
  23. 기판;
    상기 기판상에 배치된 버퍼층;
    상기 버퍼층 상에 배치되고 채널영역과 상기 채널영역을 사이에 두고 양쪽으로 형성된 소스영역 및 드레인영역을 포함하며, 전자 또는 홀의 이동방향을 가로지르는 방향을 기준으로 채널영역의 폭이 소스영역 또는 드레인영역의 폭보다 좁은 반도체층;
    상기 반도체층 상에 위치하며, 상기 기판에 수직인 방향에서 바라볼 시 상기 반도체층의 가장자리와 일치는 외측 가장자리를 갖도록 패터닝된, 게이트절연막;
    상기 게이트절연막 상에 상기 채널영역에 대응되도록 형성된 게이트전극;
    상기 게이트전극을 덮도록 상기 게이트절연막 상에 형성된 층간절연막;
    상기 층간절연막 상에 배치되고 상기 소스영역 및 드레인영역과 전기적으로 접속하는 소스전극 및 드레인전극;
    상기 소스전극 및 상기 드레인전극을 덮도록 상기 층간절연막 상에 형성된 평탄화막;
    상기 평탄화막 상에 배치되며 비아홀을 통해 상기 소스전극 또는 상기 드레인전극 중 어느 하나와 전기적으로 접속하는 화소전극;
    상기 화소전극 상에 배치되고 발광층을 포함하는 중간층; 및
    상기 중간층 상에 배치된 대향전극;
    을 포함하는 유기발광표시장치.
  24. 제23항에 있어서,
    상기 버퍼층은 실리콘 옥사이드, 실리콘 나이트라이드 및 실리콘 옥시나이트라이드 중에서 선택된 하나 이상의 물질을 포함하는 것을 특징으로 하는 유기발광표시장치.
  25. 제23항에 있어서,
    상기 화소전극의 가장자리를 덮도록 상기 평탄화막 상에 배치된 화소정의막; 을 더 포함하는 유기발광표시장치.
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