JP2020004860A - 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法 Download PDF

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祐太 菅原
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剛史 宇野
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Abstract

【課題】オフ電流を低下させることの可能な薄膜トランジスタが提供される。【解決手段】薄膜トランジスタは、基板１に支持されたゲート電極２と、ゲート電極２を覆うゲート絶縁層３と、ゲート絶縁層３上に設けられた、結晶質シリコン領域Ｒｃを有するシリコン半導体層４であって、結晶質シリコン領域Ｒｃは、第１領域４ｓと、第２領域４ｄと、第１領域４ｓおよび第２領域４ｄの間に位置するチャネル領域４ｃとを含み、チャネル領域４ｃ、第1領域４ｓおよび第２領域４ｄは、ゲート絶縁層３を介してゲート電極２と重なっている、シリコン半導体層４と、シリコン半導体層４上に、チャネル領域４ｃを覆い、かつ、第１領域４ｓおよび第２領域４ｄを露出するように配置された保護絶縁層５と、第１領域４ｓと電気的に接続されたソース電極６Ａと、第２領域４ｄと電気的に接続されたドレイン電極６Ｂとを備え、チャネル領域４ｃの結晶性は、第１領域４ｓおよび第２領域４ｄの結晶性よりも高い。【選択図】図１７

Description

本発明は、薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法に関する。
薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）は、例えば、液晶ディスプレイや有機ＥＬ（Electro-Luminescence）ディスプレイ等の表示装置において、各画素のスイッチング素子として広く用いられている。
薄膜トランジスタは、ゲート電極、絶縁層、半導体層（チャネル層）、ソース電極及びドレイン電極を基板上に形成した構成を備える。このうち、ボトムゲート型の薄膜トランジスタは、ゲート電極がチャネル層よりも基板側に形成されていることを特徴としている。
ボトムゲート型の薄膜トランジスタの一例として、例えば特許文献１には、ソース電極とドレイン電極との間のチャネル部におけるアモルファスシリコン層をレーザアニール技術により多結晶化した構造が開示されている。
特開２０１２−１１４１３１号公報
ところで、特許文献１のように、ソース電極とドレイン電極との間のチャネル部を多結晶シリコン層で接続した構成では、移動度が高くなるという利点を有するが、オフ電流も高くなるという問題点を有している。
本発明は、斯かる事情に鑑みてなされたものであり、ソース電極とドレイン電極との間のチャネル部におけるオフ電流を低下させることができる薄膜トランジスタ、薄膜トランジスタを用いた表示装置、薄膜トランジスタの製造方法を提供することを目的とする。
本発明の一実施形態の薄膜トランジスタは、基板と、前記基板に支持されたゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に設けられた、結晶質シリコン領域を有するシリコン半導体層であって、前記結晶質シリコン領域は、第１領域と、第２領域と、前記第１領域および前記第２領域の間に位置するチャネル領域とを含み、前記チャネル領域、前記第１領域および前記第２領域は、前記ゲート絶縁層を介して前記ゲート電極と重なっている、シリコン半導体層と、前記シリコン半導体層上に、前記チャネル領域を覆い、かつ、前記第１領域および前記第２領域を露出するように配置された保護絶縁層と、前記第１領域と電気的に接続されたソース電極と、前記第２領域と電気的に接続されたドレイン電極とを備え、前記チャネル領域の結晶性は、前記第１領域および前記第２領域の結晶性よりも高い。
ある実施形態において、前記チャネル領域の平均結晶粒径は、前記第１領域および前記第２領域の平均結晶粒径よりも大きい。
ある実施形態において、前記チャネル領域は、多結晶シリコンを含み、前記第１領域および前記第２領域は、微結晶シリコンを含む。
ある実施形態において、前記シリコン半導体層は、非晶質シリコン領域をさらに含む。
ある実施形態において、前記保護絶縁層の一部は、前記シリコン半導体層と前記ソース電極との間に位置し、前記保護絶縁層の他の一部は、前記シリコン半導体層と前記ドレイン電極との間に位置している。
ある実施形態において、前記保護絶縁層の側面の傾斜角は４５°以下である。
ある実施形態において、上記薄膜トランジスタは、前記第１領域と前記ソース電極との間に配置され、前記ソース電極と前記第１領域とを接続する第１コンタクト層と、前記第２領域と前記ドレイン電極との間に配置され、前記ドレイン電極と前記第２領域とを接続する第２コンタクト層とをさらに備え、前記第１コンタクト層および前記第２コンタクト層は、それぞれ、ｎ型不純物を含むｎ+ 型シリコン層を含む。
本発明の一実施形態の表示装置は、上記のいずれかに記載の薄膜トランジスタと、複数の画素を有する表示領域とを有し、前記薄膜トランジスタは、前記複数の画素のそれぞれに配置されている。
本発明の一実施形態の、薄膜トランジスタの製造方法は、ゲート電極と、前記ゲート電極を覆うゲート絶縁層とが表面に形成された基板を用意する工程（Ａ）と、前記ゲート絶縁層上に、アモルファスシリコンからなる半導体膜を形成する工程（Ｂ）と、前記半導体膜上に絶縁膜を形成し、前記絶縁膜のパターニングを行うことにより、前記半導体膜のうちチャネル領域となる部分を覆う保護絶縁層を形成する工程（Ｃ）と、前記保護絶縁層の上方から前記半導体膜にレーザ光を照射することによって、前記基板の法線方向から見たときに前記ゲート電極と重なる領域において、前記半導体膜のうち前記保護絶縁層で覆われた部分の結晶性が前記保護絶縁層で覆われていない部分の結晶性よりも高くなるように、結晶化させる工程（Ｄ）と、前記半導体膜のうち前記保護絶縁層で覆われていない前記部分の一部に電気的に接続するソース電極と、前記保護絶縁層で覆われていない前記部分の他の一部に電気的に接続するドレイン電極とを形成する工程（Ｅ）とを包含する。
ある実施形態において、前記レーザ光の波長は、約３５１ｎｍであり、前記保護絶縁層は酸化珪素層である。
ある実施形態において、前記工程（Ｄ）では、前記半導体膜の一部のみに前記レーザ光を照射して結晶化させ、前記半導体膜のうち前記レーザ光が照射されなかった部分を非晶質のまま残す。
本発明の一実施形態によれば、オフ電流を低下させることができる薄膜トランジスタが提供される。
実施の形態１に係る薄膜トランジスタの構成を説明する模式的断面図である。 実施の形態１に係る薄膜トランジスタの構成を説明する模式的平面図である。 実施の形態１に係る薄膜トランジスタの製造方法を説明する模式的断面図である。 レーザ光吸収率を計算する際に用いた膜構造モデルを示す模式的断面図である。 レーザ光吸収率の計算結果を示すグラフである。 本実施の形態に係る薄膜トランジスタのＶｇ−Ｉｄ特性を示すグラフである。 エッチストッパ膜のエッジにおける傾斜角と結晶性との関係を説明する説明図である。 エッチストッパ膜のエッジにおける傾斜角と結晶性との関係を説明する説明図である。 変形例１における薄膜トランジスタの模式的平面図である。 変形例２における薄膜トランジスタの模式的平面図である。 変形例３における薄膜トランジスタの模式的平面図である。 変形例４における薄膜トランジスタの模式的平面図である。 変形例５における薄膜トランジスタの模式的平面図である。 実施の形態２に係る薄膜トランジスタの構成を説明する模式的断面図である。 実施の形態２に係る表示装置の構成を説明するブロック図である。 各画素の構成例を説明する回路図である。 実施の形態の薄膜トランジスタの断面図である。 薄膜トランジスタのさらに他の例を示す平面図である。
本発明の実施の形態を図面に基づいて具体的に説明する。
（実施の形態１）
図１は実施の形態１に係る薄膜トランジスタの構成を説明する模式的断面図であり、図２はその模式的平面図である。実施の形態１に係る薄膜トランジスタは、例えば、ゲート電極２、ゲート絶縁層３、半導体層４、コンタクト層７、エッチストッパ膜（保護絶縁層）５、ソース電極６Ａ及びドレイン電極６Ｂを備える。なお、図２の平面図では、簡略化のために、ゲート電極２と、半導体層４を構成する微結晶シリコン領域４２Ａ、４２Ｂ及び多結晶シリコン領域４３と、エッチストッパ膜５との位置関係のみを示しており、薄膜トランジスタのその他の構成については省略して示している。
ゲート電極２は、基板１の表面にパターン形成された電極であり、例えばＡｌ、Ｍｇ、Ｍｏ、Ｃｒ、Ｔａ、Ｃｕ、Ｔｉ、Ｎｉ、Ｗ、Ｍｎ等の金属、これらの金属を主成分とする合金、又は金属酸化物等の材料を用いて形成することができる。ここで、基板１としては、例えばガラス基板などの絶縁性を有する基板が用いられる。
ゲート絶縁層３は、基板１上でゲート電極２を覆うように形成されている。ゲート絶縁層３は、有機物質の絶縁膜であってもよく、無機物質の絶縁膜であってもよい。有機物質の絶縁膜では、例えばＴＥＯＳ（Tetraethyl orthosilicate，オルトケイ酸テトラエチル）を用いることができる。また、無機物質の絶縁膜では、ＳｉＯ2 、ＳｉＯ2 ／ＳｉＮ、ＳｉＮ、ＳｉＯＮ、Ａｌ２ Ｏ３ 、ＨｆＯ２ などを用いることができる。
半導体層４は、第１アモルファスシリコン領域４１、微結晶シリコン領域４２Ａ、４２Ｂおよび多結晶シリコン領域４３を含む。コンタクト層７は、第２アモルファスシリコン層４４、及びｎ＋ シリコン層４５を含む。第１アモルファスシリコン領域４１は、ゲート絶縁層３の上側(基板と反対側)に形成されており、例えば２５ｎｍ以上の厚さを有する。また、微結晶シリコン領域４２Ａ、４２Ｂ及び多結晶シリコン領域４３は、第１アモルファスシリコン領域４１と同様にゲート絶縁層３の上側に形成されており、第１アモルファスシリコン領域４１と同一レイヤ内に存在する。
本実施の形態では、平面視においてゲート電極２の外縁により画定される領域（図２に示す例では矩形状の領域であり、以下「ゲート領域」という）の内側に微結晶シリコン領域４２Ａ、４２Ｂ、及び多結晶シリコン領域４３が形成されている。また、本実施の形態では、半導体層４のうちエッチストッパ膜５に覆われた領域が多結晶シリコン領域４３であり、多結晶シリコン領域４３を挟んで両側に位置する領域が、それぞれ、微結晶シリコン領域４２Ａ、４２Ｂである。すなわち、本実施の形態では、半導体層４のうちエッチストッパ膜５で覆われた領域の結晶性が、その外側の２つの領域の結晶性より高い。ここで、多結晶シリコン領域４３を挟んで両側に位置し、エッチストッパ膜５により覆われていない領域４２Ａ、４２Ｂの幅Ｄ１、Ｄ２は、それぞれ、３μｍ以上であることが好ましい。
なお、半導体層４の結晶性は、例えば透過型電子顕微鏡（ＴＥＭ）を用いた断面形状の観察などにより判別することができる。例えば、透過型電子顕微鏡による回折像において、リング状の回折パターンがなく、ぼんやりとしたハローパターンのみを有しているもの、若しくはハローパターンの中にリング状の回折パターンを１つだけ有しているものを、非晶質（アモルファス）として判別することができる。また、透過型電子顕微鏡による回折像において、リング状の回折パターン（デバイシェラーリング）が２つ以上観測される場合であって、観測されるデバイシェラーリングの数が多いものを多結晶と判別し、少ないものを微結晶と判別することができる。
また、電子顕微鏡写真を用いた結晶粒の形状測定によっても、半導体層４の結晶性を判別することができる。例えば、微結晶の結晶系は、立方晶系又は六方晶系の何れか一方であってもよく、両方の結晶系が混合された状態であってもよい。また、微結晶における結晶粒の大きさは１ｎｍ以上１５ｎｍ以下、好ましくは５ｎｍ以上１５ｎｍ以下、より好ましくは１０ｎｍ以上１５ｎｍ以下である。一方、多結晶は、複数の面方位を含む結晶の集まりであってもよく、ある面方位が主となって成長した微結晶の集まりであってもよい。多結晶における結晶粒の大きさは、好ましくは１５ｎｍ以上１０μｍ以下である。
更に、ラマン分光法を用いて結晶化率を測定してもよい。例えば、結晶化率Ｘｃは、Ｘｃ＝ （Ｐｃ＋Ｐｍ）／（Ｐｃ＋Ｐｍ＋Ｐａ）により算出される。ここで、Ｐｃはラマン分光スペクトルの５２０ｃｍ-1付近のピークのピーク面積、（シリコン結晶のピーク面積）を表し、Ｐｍはラマン分光スペクトルの５０９ｃｍ-1付近のピークのピーク面積（シリコン微結晶のピーク面積）を表し、Ｐａは４８０ｃｍ-1付近のピークのピーク面積（アモルファスシリコンのピーク面積）を表す。測定した結晶化率Ｘｃが９０％以上のものを多結晶、９０％未満５０％以上のものを微結晶、５０％未満のものを非晶質として判別することができる。
以上のような第１アモルファスシリコン領域４１及び微結晶シリコン領域４２Ａ，４２Ｂの上側には、コンタクト層７が形成されている。コンタクト層７は、例えば、厚さが５０〜９０ｎｍ程度の第２アモルファスシリコン層４４と、第２アモルファスシリコン層４４の上に配置された、厚さが１０〜５０ｎｍ程度のｎ+ シリコン層４５を含む。ｎ+ シリコン層４５は、リンやヒ素などの不純物を高濃度で含むシリコン層である。
また、多結晶シリコン領域４３の上側には島状のエッチストッパ膜５が形成されている。エッチストッパ膜５は、例えばＳｉＯ2 などの材料を用いて形成することができる。本実施の形態では、ゲート電極２の上方に位置し、ゲート領域の内側において半導体層４の一部の領域（多結晶シリコン領域４３が形成される領域）を覆うようにエッチストッパ膜５が形成されている。
コンタクト層７（ｎ+ シリコン層４５）の上には、所要のパターンを有するソース電極６Ａ及びドレイン電極６Ｂが互いに離隔して形成されている。ソース電極６Ａ及びドレイン電極６Ｂは、例えばＡｌ、Ｍｇ、Ｍｏ、Ｃｒ、Ｔａ、Ｃｕ、Ｔｉ、Ｎｉ、Ｗ、Ｍｎ等の金属、これらの金属を主成分とする合金、又は金属酸化物等の材料を用いて形成することができる。本実施の形態では、エッチストッパ膜５により覆われていない一方の微結晶シリコン領域４２Ａの上方にソース電極６Ａが形成され、エッチストッパ膜５により覆われていない他方の微結晶シリコン領域４２Ｂの上方にドレイン電極６Ｂが形成されている。
図３は実施の形態１に係る薄膜トランジスタの製造方法を説明する模式的断面図である。まず、ガラス基板等の絶縁性を有する基板１の表面に、スパッタリング法により、例えばＡｌ、Ｍｇ、Ｍｏ、Ｃｒ、Ｔａ、Ｃｕ、Ｔｉ、Ｎｉ、Ｗ、Ｍｎ等の金属、これらの金属を主成分とする合金、又は金属酸化物等の材料による金属膜を成膜し、フォトマスクを用いたフォトリソグラフィ、金属膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、ゲート電極２をパターン形成する。
次いで、ＣＶＤ（Chemical Vapor Deposition）法により、例えばＳｉＯ2 、ＳｉＮ等の材料を用いて成膜することにより、基板１上でゲート電極２を覆うようにゲート絶縁層３を形成する。ゲート絶縁層３は、例えばＳｉＯ2 、ＳｉＮ等の材料の積層膜でも良い。
次いで、ＣＶＤ法を用いて、３０〜１００ｎｍ程度の厚さを有するアモルファスシリコン膜４０を形成する。また、ＣＶＤ法を用いて、１００〜１２５ｎｍ程度の厚さを有するＳｉＯ２膜を成膜することにより、アモルファスシリコン膜４０の上にエッチストッパ膜５を形成する。図３（ａ）は、基板１の表面に、ゲート電極２、ゲート絶縁層３、アモルファスシリコン膜４０、及びエッチストッパ膜５を形成した状態を示している。
次に、アモルファスシリコン膜４０における水素濃度が２ａｔ％以下となるように脱水素化を行うと共に、フォトマスクを用いたフォトリソグラフィ、エッチストッパ膜５のドライエッチング、レジストの剥離、及び洗浄を行うことにより、エッチストッパ膜５を島状に形成する。この時点で、アモルファスシリコン膜４０は、エッチストッパ膜５により覆われた領域と、エッチストッパ膜５により覆われていない領域とを有する。エッチストッパ膜５で覆われた領域の厚さは、エッチストッパ膜５で覆われていない領域の厚さよりも大きく、例えば２５ｎｍ以上であってもよい。図３（ｂ）は、アモルファスシリコン膜４０の上に島状のエッチストッパ膜５を形成した状態を示している。
次に、エッチストッパ膜５の上側から、平面視でゲート領域の内側であって、エッチストッパ膜５の外縁により画定される領域よりも大きな領域にレーザ光（エネルギビーム）を照射して、アモルファスシリコン膜４０のアニール処理を行う。アニール処理に用いるレーザ光としては、２００〜４００ｎｍの波長を有するＸｅＦ、ＫｒＦ、ＸｅＣｌなどの混合ガスを用いたエキシマレーザ、若しくはＹＡＧ（Yttrium Aluminum Garnet）、３倍波などの固体レーザを使用することができる。アモルファスシリコン膜４０におけるレーザ光吸収率は、エッチストッパ膜５の厚さによって変化する。本実施の形態では、以下の観点から、エッチストッパ膜５の厚さが設定される。
図４はレーザ光吸収率を計算する際に用いた膜構造モデルを示す模式的断面図であり、図５はレーザ光吸収率の計算結果を示すグラフである。本実施の形態では、ゲート電極３０１、ゲート絶縁層３０２、３０３、アモルファスシリコン層３０４、及びエッチストッパ層３０５の５つの層からなる多層膜構造の膜構造モデルを採用し、各膜の境界面において振幅反射率及び振幅透過率を考慮することにより、アモルファスシリコン層におけるレーザ光吸収率を計算した。
なお、計算に使用したレーザ光の波長を３５１ｎｍとした。また、ゲート電極３０１は、上記レーザ光に対する屈折率が３．０６、消衰係数が３．２２のＭｏ膜（厚さ：未設定）とした。ゲート絶縁層３０２は、上記レーザ光に対する屈折率が２．１，消衰係数が０のＳｉＮ膜（厚さ：固定）とし、ゲート絶縁層３０３は、屈折率が１．４８，消衰係数が０のＳｉＯ2 膜（厚さ：固定）とした。アモルファスシリコン層３０４は、屈折率が４．５、消衰係数が３．４２のアモルファスシリコン膜（厚さ：固定）とした。エッチストッパ層３０５は、屈折率１．４８、消衰係数０の酸化珪素（ＳｉＯ2 ）膜（厚さ：可変）とした。
上記膜構造モデルの表面と垂直な方向から波長３５１ｎｍのレーザ光を入射したときの多重干渉を考慮し、エッチストッパ層３０５の厚さを変化させながら、アモルファスシリコン層３０４におけるレーザ光の吸収率を計算した。
図５に示すグラフは、エッチストッパ層３０５の厚さを変化させたときのアモルファスシリコン層３０４におけるレーザ光吸収率の計算結果を示している。グラフの横軸はエッチストッパ層３０５の厚さ（ｎｍ）を表し、縦軸はアモルファスシリコン層３０４におけるレーザ光吸収率を表している。図５に示す計算結果から、アモルファスシリコン層３０４（アモルファスシリコン膜４０に対応）におけるレーザ光吸収率は、エッチストッパ層３０５（エッチストッパ膜５に対応）の厚さに対して、およそ０．４（極小値）から０．７（極大値）の範囲で周期的に変化することが分かる。
本実施の形態では、図５の計算結果を参照して、エッチストッパ膜５の厚さを設定する。具体的には、アモルファスシリコン膜４０におけるレーザ光吸収率が、極大値を含む所定範囲（極小値及び極小値近傍の値を除く範囲）内の値となるような厚さを設定する。
例えば、本実施の形態では、アモルファスシリコン膜４０におけるレーザ光吸収率が極大値を含む所定範囲内の値となるように、エッチストッパ膜５の厚さを１０〜１００ｎｍの範囲で設定し、設定した厚さとなるようにエッチストッパ膜５を成膜する。その後、ドライエッチング、レジストの剥離、及び洗浄によりエッチストッパ膜５を島状に形成し、更に上記波長を有するレーザ光（エキシマレーザ又は固体レーザ）を照射して、アモルファスシリコン膜４０にアニール処理を施し、結晶化させる。
エッチストッパ膜５の厚さが１０〜１００ｎｍの範囲において、アモルファスシリコン膜４０のレーザ光吸収率は、エッチストッパ膜５が存在しない場合（厚さが０の場合）よりも高くなる。すなわち、本実施の形態では、エッチストッパ膜５が反射防止膜の役割を果たしている。
このため、アモルファスシリコン膜４０のうちエッチストッパ膜５で覆われた領域で発生する熱エネルギは、エッチストッパ膜５で覆われていない領域で発生する熱エネルギよりも高くなり、アモルファスシリコンが結晶化するために用いることができる実効的な熱エネルギが増加する。したがって、エッチストッパ膜５で覆われている領域の結晶性は、エッチストッパ膜５で覆われていない領域の結晶性よりも高くなり、この結果、例えば、アモルファスシリコン膜４０のうちエッチストッパ膜５で覆われている領域では、アモルファスシリコンの一部が多結晶シリコンに変化し、エッチストッパ膜５で覆われていない領域では、アモルファスシリコンの一部が微結晶シリコンに変化する。
上述したレーザ光を用いてエッチストッパ膜５の上方からアモルファスシリコン膜４０にアニール処理を施すことにより、アモルファスシリコン膜４０のうちエッチストッパ膜５で覆われた領域に多結晶シリコン領域４３が形成され、多結晶シリコン領域４３の両側に位置し、エッチストッパ膜５で覆われていない領域に微結晶シリコン領域４２Ａ、４２Ｂが形成される。アモルファスシリコン膜４０のうちレーザ光が照射されなかった領域は、非晶質のまま残る（第１アモルファスシリコン領域４１）。図３（ｃ）はレーザ光によるアニール処理により、第１アモルファスシリコン領域４１、微結晶シリコン領域４２Ａ，４２Ｂ、及び多結晶シリコン領域４３を含む半導体層４を形成した状態を示している。
次に、ＣＶＤ法を用いて、３０〜１００ｎｍ程度（または５０ｎｍ〜９０ｎｍ）の厚さを有するアモルファスシリコンの膜を成膜し、第２アモルファスシリコン層４４を形成する。また、ＣＶＤ法を用いて、リンやヒ素などの不純物濃度が高いアモルファスシリコンの膜を成膜し、第２アモルファスシリコン層４４の上に、１０〜５０ｎｍ程度の厚さを有するｎ+ シリコン層４５を形成する。
次いで、スパッタリング法により、例えばＡｌ、Ｍｇ、Ｍｏ、Ｃｒ、Ｔａ、Ｃｕ、Ｔｉ、Ｎｉ、Ｗ、Ｍｎ等の金属、これらの金属を主成分とする合金、又は金属酸化物等の材料による金属膜を成膜し、フォトマスクを用いたフォトリソグラフィ、金属膜のドライエッチング、レジストの剥離、及び洗浄を行うことにより、コンタクト層７の上にソース電極６Ａ及びドレイン電極６Ｂをパターン形成する。このとき、エッチストッパ膜５の上でソース電極６Ａ及びドレイン電極６Ｂは互いに離隔し、かつ、微結晶シリコン領域４２Ａの上方にソース電極６Ａの一部、微結晶シリコン領域４２Ｂの上方にドレイン電極６Ｂの一部が位置するように、フォトマスクを用いたフォトリソグラフィ、及び金属膜のドライエッチングを行う。コンタクト層７も、同様に、ソース電極６Ａ側とドレイン電極６Ｂ側とに分離してもよい。コンタクト層７のうちソース電極６Ａと微結晶シリコン領域４２Ａとを接続する部分７Ａを第１コンタクト層、ドレイン電極６Ｂと微結晶シリコン領域４２Ｂとを接続する部分７Ｂを第２コンタクト層と呼ぶ。図３（ｄ）はソース電極６Ａ及びドレイン電極６Ｂを形成した状態を示している。
次に、本実施の形態に係る薄膜トランジスタの電気的特性について説明する。
図６は本実施の形態に係る薄膜トランジスタのＶｇ−Ｉｄ特性を示すグラフである。グラフの横軸はゲート電圧Ｖｇ（Ｖ）、縦軸はドレイン電流Ｉｄ（Ａ）を表している。なお、ドレイン電圧Ｖｄの値を１０Ｖとした。図６において、実線のグラフは本実施の形態に係る薄膜トランジスタのＶｇ−Ｉｄ特性を表し、破線のグラフはチャネル部が多結晶シリコン領域のみから形成された比較例の薄膜トランジスタにおけるＶｇ−Ｉｄ特性を表している。
図６に示すグラフから以下の電気的特性が得られた。
（１）移動度は、比較例では６．０５ｃｍ2 ／Ｖｓであったのに対し、本実施の形態に係る薄膜トランジスタでは９．５５ｃｍ2 ／Ｖｓとなった。
（２）サブスレッショルド係数は、比較例では４．２Ｖ／ｄｅｃであったのに対し、本実施の形態に係る薄膜トランジスタでは３．４７Ｖ／ｄｅｃとなった。
（３）閾値電圧は、比較例では０．８９Ｖであったのに対し、本実施の形態に係る薄膜トランジスタでは０．８４Ｖとなった。
（４）オフ電流は、ゲート電圧が−１５Ｖのとき、比較例では１．０３×１０-9Ａであったのに対し、本実施の形態に係る薄膜トランジスタでは１．８１×１０-10 Ａとなった。
上記の結果から、本実施の形態によると、比較例の薄膜トランジスタと較べて、移動度を改善しつつ、オフ電流を１桁近く下げることが可能となることが分かった。
以上のように、本実施の形態では、ソース電極６Ａ及びドレイン電極６Ｂの端部において、多結晶シリコン領域４３、微結晶シリコン領域４２Ａ，４２Ｂ、第１アモルファスシリコン領域４１でバンドギャップを滑らかに接合することで、ソース電極６Ａ及びドレイン電極６Ｂの端部にて電界強度を低減することができ、オフ電流及び過飽和電流が小さい薄膜トランジスタを提供することができる。
なお、本実施の形態では、エッチストッパ膜５のエッジは緩やかな傾斜（例えば４５度以下の傾斜）を有することが好ましい。
図７はエッチストッパ膜５のエッジ（側面）における傾斜角と結晶性との関係を説明する説明図である。図７に示されているように、エッチストッパ膜５のエッジが傾斜している場合、エッジにおけるエッチストッパ膜５の厚さは０からＤ（Ｄは設定された厚さ）まで変化する。また、厚さが変化する領域Ｗは、エッジの傾斜角が小さくなる程、広くなる。本実施の形態では、レーザ光によるアニール処理をアモルファスシリコン膜４０に施すことにより、多結晶シリコン領域４３及び微結晶シリコン領域４２Ａ，４２Ｂを形成している。また、これらの領域における結晶性は、エッチストッパ膜５の厚さによって変化する。特に、エッチストッパ膜５の厚さが５０ｎｍ以下の場合には、厚さがゼロの部分から厚くなるにつれて結晶性が単調に増加することになるので、微結晶シリコン領域４２Ａ，４２Ｂ及び多結晶シリコン領域４３におけるバンドギャップの接合も滑らかになる。以上のことから、本実施の形態では、エッチストッパ膜５のエッジは緩やかな傾斜（例えば４５度以下の傾斜）を有することが好ましい。エッチストッパ膜５のエッジの傾斜角は、２０度以上であってもよい。なお、エッチストッパ膜５の傾斜角は、ドライエッチング時のガス圧やレジスト形状を適宜調整することにより制御することが可能である。
図８は、エッチストッパ膜５の厚さが５０ｎｍ以上のケースを示している。エッチストッパ膜５の厚さが５０ｎｍ近傍となる領域では、レーザ光の吸収率が最も高くなり、アブレーションが発生する可能性がある。このため、エッチストッパ膜５の厚さが５０ｎｍ近傍となる領域を縮小するために、エッチストッパ膜５の上部（エッチストッパ膜５の下面からの高さが５０ｎｍ以上の部分を含む）のエッジの傾斜角を、エッチストッパ膜５の上部よりも基板側に位置する下部のエッジの傾斜角よりも大きくしてもよい。例えば、エッチストッパ膜５の上部におけるエッジの傾斜角を急峻な角度（例えば６０度以上９０度以下）とし、下部におけるエッジの傾斜角を４５度以下としてもよい。なお、エッチストッパ膜５の傾斜角は、多段階でエッチングを行うことにより変化させることができる。
次に、ゲート電極２、結晶質シリコン領域（すなわちレーザ照射領域）、及びエッチストッパ膜５の配置関係が実施の形態１とは異なる変形例について説明する。
（変形例１）
図９は変形例１における薄膜トランジスタの模式的平面図である。変形例１では、結晶質シリコン領域（すなわちレーザ照射領域）がゲート領域からはみ出している。このような構成は、アモルファスシリコン膜４０のアニール処理において、レーザ光の照射領域をゲート領域の外側まで拡大することにより形成される。
（変形例２）
図１０は変形例２における薄膜トランジスタの模式的平面図である。変形例２では、結晶質シリコン領域（すなわちレーザ照射領域）がゲート領域からはみ出して形成され、かつ、エッチストッパ膜５がゲート領域からはみ出した部分を有する。このような構成は、エッチストッパ膜５のエッチングを行う際に、フォトマスクの範囲をゲート領域の外側まで拡大し、ゲート領域の外側部分を残すことによって形成される。また、アモルファスシリコン膜４０のアニール処理において、レーザ光の照射領域をゲート領域の外側まで拡大することにより形成される。
（変形例３）
図１１は変形例３における薄膜トランジスタの模式的平面図である。変形例３では、エッチストッパ膜５がゲート領域からはみ出した部分を有し、結晶質シリコン領域（すなわちレーザ照射領域）がゲート領域及びエッチストッパ膜５の外縁により画定される領域からはみ出している。このような構成は、エッチストッパ膜５のエッチングの際に、フォトマスクの範囲をゲート領域の外側まで拡大し、ゲート領域の外側部分を残すことによって形成される。また、アモルファスシリコン膜４０のアニール処理において、レーザ光の照射領域をゲート領域及びエッチストッパ膜５の外縁により画定される領域の外側まで拡大することにより形成される。
（変形例４）
図１２は変形例４における薄膜トランジスタの模式的平面図である。変形例４では、結晶質シリコン領域（すなわちレーザ照射領域）がゲート領域からはみ出して形成され、エッチストッパ膜５がゲート領域及び結晶質シリコン領域（すなわちレーザ照射領域）からはみ出した部分を有する。このような構成は、エッチストッパ膜５のエッチングの際に、フォトマスクの範囲をゲート領域及び結晶質シリコン領域（すなわちレーザ照射領域）の外側まで拡大し、ゲート領域及び結晶質シリコン領域（すなわちレーザ照射領域）の外側部分を残すことによって形成される。また、アモルファスシリコン膜４０のアニール処理において、レーザ光の照射領域をゲート領域の外側まで拡大することにより形成される。
（変形例５）
図１３は変形例５における薄膜トランジスタの模式的平面図である。変形例５では、アモルファスシリコン膜４０のアニール処理において、結晶質シリコン領域（すなわちレーザ照射領域）がゲート領域からはみ出して形成され、エッチストッパ膜５がゲート領域の内側の領域に形成されていることを特徴とする。このよう構成は、エッチストッパ膜５のエッチングの際に、フォトマスクの範囲をゲート領域の内側に制限することによって形成される。また、アモルファスシリコン膜４０のアニール処理において、レーザ光の照射領域をゲート領域の外側まで拡大することにより形成される。
（実施の形態２）
実施の形態２では、本実施の形態に係る薄膜トランジスタを用いた表示装置の構成について説明する。
実施の形態１に係る薄膜トランジスタを液晶表示装置におけるスイッチング素子として用いる場合、ソース電極６Ａ及びドレイン電極６Ｂの上層には、パッシベーション膜８２、有機膜８３及び画素電極９が順次形成される（図１４を参照）。
図１４は実施の形態２に係る薄膜トランジスタの構成を説明する模式的断面図である。実施の形態２に係る薄膜トランジスタは、例えば、ゲート電極２、ゲート絶縁層３、半導体層４、エッチストッパ膜５、コンタクト層７、ソース電極６Ａ及びドレイン電極６Ｂ、並びにパッシベーション膜８２、有機膜８３及び画素電極９を備える。なお、ゲート電極２、ゲート絶縁層３、半導体層４、エッチストッパ膜５、コンタクト層７、ソース電極６Ａ及びドレイン電極６Ｂの構成は実施の形態１と同様である。
パッシベーション膜８２は、例えばＳｉＮ等を用いたＣＶＤ法により、ソース電極６Ａ及びドレイン電極６Ｂの上層に形成される。また、パッシベーション膜８２の上層には、アクリル系の樹脂等の有機膜８３が形成される。その後、フォトリソグラフィ、ドライエッチング、レジストの剥離、及び洗浄によりパターニングされてドレイン電極６Ｂに対するコンタクトホール８１が設けられる。また、有機膜８３の上層には、スパッタリング法によりＩＴＯ（Indium Tin Oxide）膜が形成され、パターニングすることにより画素電極９が形成される。
図１５は実施の形態２に係る表示装置の構成を説明するブロック図である。図１５に示す表示装置は、液晶表示装置の一例を示したものであり、例えば、液晶表示パネル１００、ゲートドライバ１０１、ソースドライバ１０２、電源回路１０３、画像メモリ１０４、及び制御回路１０５を備える。
制御回路１０５は、外部から入力される同期信号に同期して、ゲートドライバ１０１、ソースドライバ１０２、電源回路１０３、及び画像メモリ１０４をそれぞれ制御するための制御信号を出力する。
画像メモリ１０４は、表示対象の映像データを一時的に記憶し、制御回路１０５から入力されるメモリ制御信号に従い、映像データをソースドライバ１０２へ出力する。なお、画像メモリ１０４は、制御回路１０５に内蔵され、制御回路１０５の内部処理を経てソースドライバ１０２へ映像データを出力する構成であってもよい。
電源回路１０３は、制御回路１０５から入力される電源制御信号に基づき、ゲートドライバ１０１用の駆動電圧、及びソースドライバ１０２用の駆動電圧等を生成し、それぞれゲートドライバ１０１及びソースドライバ１０２へ供給する。
ゲートドライバ１０１は、制御回路１０５から入力されるゲートドライバ制御信号に基づき、液晶表示パネル１００にマトリクス状に配置されている各画素１０が備えるスイッチング素子１１（図１６を参照）をオン／オフするための走査信号を生成し、生成した走査信号をゲートドライバに接続された各ゲートラインへ順次印加する。
ソースドライバ１０２は、制御回路１０５から入力されるソースドライバ制御信号に基づき、画像メモリ１０４から入力される映像データに応じたデータ信号を生成し、生成したデータ信号をソースドライバ１０２のそれぞれに接続された各ソースラインへ順次印加する。ソースドライバ１０２よりソースラインを通じて供給されるデータ信号は、対応するスイッチング素子１１がオンである場合に、各画素１０に書き込まれる。
なお、本実施の形態では、ゲートドライバ１０１及びソースドライバ１０２を液晶表示パネル１００の外部に設けた構成について説明したが、液晶表示パネル１００の周縁にゲートドライバ１０１及びソースドライバ１０２を実装する構成としてもよい。
図１６は各画素１０の構成例を説明する回路図である。各画素１０は、スイッチング素子１１と、表示素子１２とを備える。スイッチング素子１１は、例えば実施の形態１に示す薄膜トランジスタであり、そのソース電極６Ａはソースラインに接続され、ドレイン電極６Ｂは画素電極９に接続されている。また、スイッチング素子１１のゲート電極２はゲートラインに接続されている。スイッチング素子１１は、ゲートラインに供給される走査信号に応じてオン／オフの状態が切り替わり、画素電極９をソースラインから電気的に切り離したり、画素電極９をソースラインに電気的に接続したりすることが可能である。
液晶表示パネル１００は、画素電極９に対向した対向電極を備える。画素電極９と対向電極との間には液晶物質が封入され、これにより液晶容量Ｃ１が形成されている。対向電極は、図に示していない共通電圧発生回路に接続されており、この共通電圧発生回路によって共通電圧Ｖｃｏｍが印加されることにより、例えば固定電位に維持される。
各画素１０は、液晶容量Ｃ１に対して並列に接続された保持容量Ｃ２を備え、画素電極９に電圧が印加される際に、この保持容量Ｃ２に対しても電荷がチャージされるように構成されている。このため、ソースラインを通じてデータ電圧が印加されていない期間であっても、保持容量Ｃ２が保持している電位によって画素１０の電圧値を保持することが可能である。
液晶表示装置の制御回路１０５は、ゲートドライバ１０１及びソースドライバ１０２等を通じて、画素電極９と対向電極との間に印加される電圧の大きさを制御して、各画素１０における液晶物質の透過率を制御することにより、液晶物質を透過する光の光量を調整して映像表示を行う。
各画素１０が備えるスイッチング素子１１として、実施の形態１に示す薄膜トランジスタを採用することにより、低消費電力を実現することができる。実施の形態１に示す薄膜トランジスタを採用することにより、薄膜トランジスタ間の特性のばらつきを抑えることができるので、液晶表示パネル１００における表示品質を良好に保つことができる。
なお、実施の形態２では、表示装置の一例として液晶表示装置を示したが、有機ＥＬ表示装置に用いられる画素選択用のスイッチング素子、又は画素駆動用のスイッチング素子として実施の形態１に示す薄膜トランジスタを採用した構成としてもよい。
今回開示された実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、請求の範囲によって示され、請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。
以上の実施の形態に関し、更に以下の付記を開示する。
本発明の一態様に係る薄膜トランジスタは、基板上に形成されたゲート電極と、該ゲート電極を覆うように形成されたゲート絶縁層と、該ゲート絶縁層上に形成された半導体層と、前記ゲート電極の上方に位置し、前記半導体層の一部の領域を覆うエッチストッパ膜とを備え、前記半導体層は結晶性を有するシリコン層を含み、前記エッチストッパ層により覆われた前記一部の領域における前記シリコン層は、前記一部の領域を挟んで両側に位置する２つの領域における前記シリコン層よりも結晶性が高く、前記半導体層上で離隔して設けられ、少なくとも一部が前記２つの領域の一方の上方に位置するソース電極と、少なくとも一部が前記２つの領域の他方の上方に位置するドレイン電極とを備える。
本発明の一態様に係る薄膜トランジスタは、前記一部の領域における前記シリコン層は多結晶シリコン層であり、前記２つの領域における前記シリコン層は微結晶シリコン層である。
本発明の一態様に係る薄膜トランジスタは、前記多結晶シリコン層及び前記微結晶シリコン層と同一の層内にアモルファスシリコン層を備える。
本発明の一態様に係る薄膜トランジスタは、前記エッチストッパ膜のエッジの傾斜角を４５度以下としてある。
本発明の一態様に係る表示装置は、複数の表示素子と、表示すべき表示素子を選択又は駆動する前記薄膜トランジスタとを備える。
本発明の一態様に係る薄膜トランジスタの製造方法は、基板上にゲート電極を形成し、該ゲート電極を覆うようにゲート絶縁層を形成し、該ゲート絶縁層上にアモルファスシリコン層を含む半導体層を形成し、照射すべきエネルギビームに対する前記アモルファスシリコン層の吸収率が極大値を含む所定範囲内の値となるように設定された膜厚を有するエッチストッパ層を前記半導体層上に形成し、前記アモルファスシリコン層が前記エッチストッパ膜により覆われていない２つの領域を有するように、前記エッチストッパ膜の一部を除去し、前記エッチストッパ膜の上方から前記エネルギビームを照射して、前記エッチストッパ膜により覆われた領域におけるアモルファスシリコン層の結晶性が、前記エッチストッパ膜により覆われていない前記２つの領域におけるアモルファスシリコン層の結晶性よりも高くなるように、前記半導体層が備えるアモルファスシリコン層の結晶性を変化させ、少なくとも一部が前記２つの領域の一方の上方に位置するソース電極と、少なくとも一部が前記２つの領域の他方の上方に位置するドレイン電極とを前記半導体層上に離隔して形成する。
図１７を参照して、本発明の一態様の薄膜トランジスタの構成をさらに説明する。
薄膜トランジスタは、基板１と、基板１に支持されたゲート電極２と、ゲート電極を覆うゲート絶縁層３と、ゲート絶縁層３上に設けられた、結晶質シリコン領域Ｒｃを有する半導体層(シリコン半導体層)４と、半導体層４の一部上に配置された保護絶縁層（エッチストッパ層ともいう）５と、ソース電極６Ａおよびドレイン電極６Ｂとを備える。
なお、本明細書では、「結晶質シリコン領域Ｒｃ」は、結晶質シリコン（多結晶シリコン、微結晶シリコン、単結晶シリコンを含む）を主として含む領域である。
結晶質シリコン領域Ｒｃは、第１領域４ｓと、第２領域４ｄと、第１領域４ｓおよび第２領域４ｄの間に位置するチャネル領域４ｃとを含む。第１領域４ｓは、ソース電極６Ａと電気的に接続される領域（ソースコンタクト領域）である。第２領域４ｄは、ドレイン電極６Ｂと電気的に接続される領域（ドレインコンタクト領域）である。本実施形態では、チャネル領域４ｃ、第１領域４ｓおよび第２領域４ｄは、ゲート絶縁層３を介してゲート電極２と重なっている。
保護絶縁層５は、半導体層４上に、チャネル領域４ｃを覆い、かつ、第１領域４ｓおよび第２領域４ｄを露出するように配置されている。保護絶縁層５は、チャネル領域４ｃの上面と接していてもよい。図示する例では、保護絶縁層５は島状である。なお、保護絶縁層５は、半導体層４全体を覆うように形成され、かつ、半導体層４の第１領域４ｓを露出する開口部と、第２領域４ｄを露出する開口部とを有していてもよい。
保護絶縁層５は、導電膜をパターニングしてソース電極６Ａとドレイン電極６Ｂとを形成する工程（ソース・ドレイン分離工程）において、チャネル領域４ｃを保護するエッチストッパ層として機能する。すなわち、保護絶縁層５は、上記導電膜よりも下層に（つまり、半導体層４を形成した後、ソースおよびドレイン電極用の導電膜を形成する前に）形成されている。このため、保護絶縁層５の一部は、半導体層４とソース電極６Ａとの間（この例では、半導体層４と第１コンタクト層７Ａとの間）に位置し、保護絶縁層５の他の一部は、半導体層４とドレイン電極６Ｂとの間（この例では、半導体層４と第２コンタクト層７Ｂとの間）に位置している。
本実施形態では、結晶質シリコン領域Ｒｃにおけるチャネル領域４ｃの結晶性は、第１領域４ｓおよび第２領域４ｄの結晶性よりも高い。このような結晶構造は、前述したように、アモルファスシリコン膜の一部上に保護絶縁層５を形成した後、保護絶縁層５の上方からレーザ光を照射する結晶化工程を行い、半導体膜のうち保護絶縁層５で覆われた部分によるレーザ光の吸収率（すなわち、保護絶縁層５を有する積層構造によるレーザ光の反射率）を制御することによって製造され得る。
一例として、チャネル領域４ｃの平均結晶粒径は、第１領域４ｓおよび第２領域４ｄの平均結晶粒径よりも大きくてもよい。あるいは、ラマン分光法を用いて測定したチャネル領域４ｃの結晶化率が、第１領域４ｓおよび第２領域４ｄの結晶化率よりも大きくてもよい。つまり、チャネル領域４ｃに含まれるアモルファス層の体積率は、第１領域４ｓおよび第２領域４ｄに含まれるアモルファス層の体積率よりも小さくてもよい。
チャネル領域４ｃ、第１領域４ｓおよび第２領域４ｄは、いずれも、多結晶シリコンを含んでもよい。あるいは、これらの領域は、いずれも、微結晶シリコンを含んでもよい。または、チャネル領域４ｃは多結晶シリコンを含み、第１領域４ｓおよび第２領域４ｄは微結晶シリコンを含んでもよい。
半導体層４は、結晶質シリコン領域Ｒｃに加えて、非晶質シリコン領域Ｒａをさらに含んでもよい。例えば、アモルファスシリコン膜の一部のみにレーザ光を照射して結晶化させると、レーザ光で照射された領域が結晶質シリコン領域Ｒｃとなり、レーザ光で照射されなかった領域が非晶質シリコン領域Ｒａとして残る。このような結晶化方法について、例えば、国際公開第２０１１／０５５６１８号、国際公開第２０１１／１３２５５９号、国際公開第２０１６／１５７３５１号、国際公開第２０１６／１７０５７１号の開示内容の全てを本願明細書に援用する。
薄膜トランジスタは、第１領域４ｓとソース電極６Ａとの間に配置され、ソース電極６Ａと第１領域４ｓとを接続する第１コンタクト層７Ａと、第２領域４ｄとドレイン電極６Ｂとの間に配置され、ドレイン電極６Ｂと第２領域４ｄとを接続する第２コンタクト層７Ｂとをさらに備えてもよい。第１コンタクト層７Ａおよび第２コンタクト層７Ｂ（以下、「コンタクト層７」と総称する）は、それぞれ、ｎ型不純物を含む。ｎ型不純物を含むｎ+ 型シリコン層４５はアモルファスシリコン層でもよいし、結晶質シリコン層でもよい。ｎ+ 型シリコン層４５の上面は、ソース電極６Ａまたはドレイン電極６Ｂと直接接していてもよい。第１コンタクト層７Ａおよび第２コンタクト層７Ｂにおけるｎ+ 型シリコン層４５は、離間して配置される。
コンタクト層７は、ｎ+ 型シリコン層４５と、ｎ+ 型シリコン層４５の基板１側に配置された第２アモルファスシリコン層４４とを含む積層構造を有してもよい。第２アモルファスシリコン層４４は真性（実質的に不純物を含まない）でもよいし、ｎ+ 型シリコン層４５よりも低い濃度で不純物を含んでもよい。第２アモルファスシリコン層４４の下面は、第１領域４ｓまたは第２領域４ｄと直接接していてもよい。なお、第１コンタクト層７Ａおよび第２コンタクト層７Ｂにおけるｎ+ 型シリコン層４５は、互いに分離して配置されるが、第１コンタクト層７Ａおよび第２コンタクト層７Ｂにおける第２アモルファスシリコン層４４は、分離していなくてもよい（保護絶縁層５上で繋がっていてもよい）。
コンタクト層７は、ｎ+ 型シリコン層４５の単層であってもよい。この場合、ｎ+ 型シリコン層４５の下面は、第１領域４ｓまたは第２領域４ｄと直接接していてもよい。
上述したように、保護絶縁層５の側面の傾斜角（保護絶縁層５の下面と側面との間の角度）は、例えば、４５°以下であってもよい。また、傾斜角は２０°以上であってもよい。保護絶縁層５が島状ではなく、半導体層４全体を覆うように形成され、かつ、半導体層４の第１領域４ｓおよび第２領域４ｄをそれぞれ露出する開口部を有する場合には、保護絶縁層５の側面の傾斜角は、保護絶縁層５の下面と、開口部の内壁面との間の角度をいう。
また、本実施形態の薄膜トランジスタは、例えば以下のようにして製造され得る。
まず、基板１上に、ゲート電極２と、ゲート電極２を覆うゲート絶縁層３とを形成する。次いで、ゲート絶縁層３上に、アモルファスシリコンからなる半導体膜４０を形成する。続いて、半導体膜４０上に、保護絶縁膜となる絶縁膜を形成し、絶縁膜のパターニングを行うことにより、半導体膜４０のうちチャネル領域となる部分を覆う保護絶縁層５を得る（図３（ｂ）参照）。
この後、保護絶縁層５の上方から半導体膜４０にレーザ光を照射することによって、基板１の法線方向から見たときにゲート電極２と重なる領域において、半導体膜４０のうち保護絶縁層５で覆われた部分の結晶性が保護絶縁層５で覆われていない部分の結晶性よりも高くなるように、結晶化させる。これにより、レーザで照射された領域が結晶化され、結晶質シリコン領域Ｒｃを有する半導体層４が得られる。
続いて、結晶質シリコン領域Ｒｃのうち保護絶縁層５で覆われていない部分の一部（ここでは第１領域４ｓ）に電気的に接続するソース電極６Ａと、結晶質シリコン領域Ｒｃのうち保護絶縁層５で覆われていない部分の他の一部（ここでは第２領域４ｄ）に電気的に接続するドレイン電極６Ｂとを形成する。このようにして、薄膜トランジスタが製造される。
本実施形態によると、薄膜トランジスタの半導体層（活性層）４のうちソース電極６Ａとドレイン電極６Ｂとの間を流れる電流の経路となる部分（第１領域４ｓ、第２領域４ｄおよびチャネル領域４ｃ）の結晶性を部分的に低く（ここでは第１領域４ｓおよび第２領域４ｄの結晶性をチャネル領域４ｃよりも低く）することで、薄膜トランジスタの移動度の低下を抑えつつ、オフ電流を低減できる。従って、所望のオン特性を確保しつつ、オフ特性を高めることが可能になる。
また、上述した方法で薄膜トランジスタを製造すると、保護絶縁膜をパターニングして保護絶縁層５を形成した後で、パターニングされた保護絶縁層５の上方から半導体膜４０にレーザ光を照射し、レーザアニールを行う。このため、半導体膜４０のうち保護絶縁層５で覆われている部分と覆われていない部分とで、結晶性を異ならせることが可能である。つまり、保護絶縁層５を利用することで、照射条件の異なる複数回のレーザアニールを行わなくても、結晶性の異なる領域を作り分けることができる。
基板１の法線方向から見たときの、ゲート電極２、保護絶縁層５および結晶質シリコン領域Ｒｃ(レーザ光で照射された領域)の配置関係は、図１、図９〜図１３に示す例に限定されない。図１８は薄膜トランジスタのさらに他の例を示す平面図である。例えば、図１８（ａ）〜図１８（ｆ）に例示するような配置も可能である。いずれの配置例でも、保護絶縁層５は、ゲート電極２の一部のみと重なるように配置される。また、結晶質シリコン領域Ｒｃは、ゲート電極２と少なくとも部分的に重なるように配置される。結晶質シリコン領域Ｒｃは、ゲート電極２および保護絶縁層５の両方と重なる部分と、ゲート電極２と重なり、保護絶縁層５と重ならない部分とを含む。
例えば、保護絶縁層５は、基板１の法線方向から見たとき、薄膜トランジスタのチャネル幅方向に結晶質シリコン領域Ｒｃを横切って延びていてもよい。あるいは、保護絶縁層５は島状であり、基板１の法線方向から見たとき、結晶質シリコン領域Ｒｃの内部に位置していてもよい。結晶質シリコン領域Ｒｃは、基板１の法線方向から見たとき、ゲート電極２の内部に位置してもよい。あるいは、結晶質シリコン領域Ｒｃの一部はゲート電極２と重なっていなくてもよい。例えば、アモルファスシリコンからなる半導体膜全面に亘って走査するレーザアニール方法により、半導体膜全体を結晶化させてもよい。
１ 基板
２ ゲート電極
３ ゲート絶縁層
４ 半導体層
４ｃ チャネル領域
４ｓ 第１領域
４ｄ 第２領域
７ コンタクト層
４０ アモルファスシリコン膜
４１ 第１アモルファスシリコン領域
４２Ａ，４２Ｂ 微結晶シリコン領域
４３ 多結晶シリコン領域
４４ 第２アモルファスシリコン層
４５ ｎ+ シリコン層
５ エッチストッパ膜
６Ａ ソース電極
６Ｂ ドレイン電極
８２ パッシベーション膜
８３ 有機膜
８１ コンタクトホール
９ 画素電極
１０ 画素
１１ スイッチング素子
１２ 表示素子
１００ 液晶表示パネル
１０１ ゲートドライバ
１０２ ソースドライバ
１０３ 電源回路
１０４ 画素メモリ
１０５ 制御回路
Ｃ１ 液晶容量
Ｃ２ 保持容量
Ｒｃ 結晶質シリコン領域
Ｒａ 非晶質シリコン領域

Claims (11)

  1. 基板と、
    前記基板に支持されたゲート電極と、
    前記ゲート電極を覆うゲート絶縁層と、
    前記ゲート絶縁層上に設けられた、結晶質シリコン領域を有するシリコン半導体層であって、前記結晶質シリコン領域は、第１領域と、第２領域と、前記第１領域および前記第２領域の間に位置するチャネル領域とを含み、前記チャネル領域、前記第１領域および前記第２領域は、前記ゲート絶縁層を介して前記ゲート電極と重なっている、シリコン半導体層と、
    前記シリコン半導体層上に、前記チャネル領域を覆い、かつ、前記第１領域および前記第２領域を露出するように配置された保護絶縁層と、
    前記第１領域と電気的に接続されたソース電極と、
    前記第２領域と電気的に接続されたドレイン電極と
    を備え、
    前記チャネル領域の結晶性は、前記第１領域および前記第２領域の結晶性よりも高い、薄膜トランジスタ。
  2. 前記チャネル領域の平均結晶粒径は、前記第１領域および前記第２領域の平均結晶粒径よりも大きい、請求項１に記載の薄膜トランジスタ。
  3. 前記チャネル領域は、多結晶シリコンを含み、
    前記第１領域および前記第２領域は、微結晶シリコンを含む、請求項１または２に記載の薄膜トランジスタ。
  4. 前記シリコン半導体層は、非晶質シリコン領域をさらに含む、請求項１から３のいずれかに記載の薄膜トランジスタ。
  5. 前記保護絶縁層の一部は、前記シリコン半導体層と前記ソース電極との間に位置し、前記保護絶縁層の他の一部は、前記シリコン半導体層と前記ドレイン電極との間に位置している、請求項１から４のいずれかに記載の薄膜トランジスタ。
  6. 前記保護絶縁層の側面の傾斜角は４５°以下である、請求項１から５のいずれかに記載の薄膜トランジスタ。
  7. 前記第１領域と前記ソース電極との間に配置され、前記ソース電極と前記第１領域とを接続する第１コンタクト層と、
    前記第２領域と前記ドレイン電極との間に配置され、前記ドレイン電極と前記第２領域とを接続する第２コンタクト層と
    をさらに備え、
    前記第１コンタクト層および前記第２コンタクト層は、それぞれ、ｎ型不純物を含むｎ+ 型シリコン層を含む、請求項１から６のいずれかに記載の薄膜トランジスタ。
  8. 請求項１から７のいずれかに記載の薄膜トランジスタと、
    複数の画素を有する表示領域とを有し、
    前記薄膜トランジスタは、前記複数の画素のそれぞれに配置されている、表示装置。
  9. ゲート電極と、前記ゲート電極を覆うゲート絶縁層とが表面に形成された基板を用意する工程（Ａ）と、
    前記ゲート絶縁層上に、アモルファスシリコンからなる半導体膜を形成する工程（Ｂ）と、
    前記半導体膜上に絶縁膜を形成し、前記絶縁膜のパターニングを行うことにより、前記半導体膜のうちチャネル領域となる部分を覆う保護絶縁層を形成する工程（Ｃ）と、
    前記保護絶縁層の上方から前記半導体膜にレーザ光を照射することによって、前記基板の法線方向から見たときに前記ゲート電極と重なる領域において、前記半導体膜のうち前記保護絶縁層で覆われた部分の結晶性が前記保護絶縁層で覆われていない部分の結晶性よりも高くなるように、結晶化させる工程（Ｄ）と、
    前記半導体膜のうち前記保護絶縁層で覆われていない前記部分の一部に電気的に接続するソース電極と、前記保護絶縁層で覆われていない前記部分の他の一部に電気的に接続するドレイン電極とを形成する工程（Ｅ）と
    を包含する、薄膜トランジスタの製造方法。
  10. 前記レーザ光の波長は、約３５１ｎｍであり、前記保護絶縁層は酸化珪素層である、請求項９に記載の製造方法。
  11. 前記工程（Ｄ）では、前記半導体膜の一部のみに前記レーザ光を照射して結晶化させ、前記半導体膜のうち前記レーザ光が照射されなかった部分を非晶質のまま残す、請求項９または１０に記載の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021112243A (ja) * 2020-01-16 2021-08-05 株式会社三共 遊技機
JP2021112253A (ja) * 2020-01-16 2021-08-05 株式会社三共 遊技機

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190140102A1 (en) * 2016-04-25 2019-05-09 Sakai Display Products Corporation Thin film transistor, display device, and thin film transistor manufacturing method
JP2020004859A (ja) * 2018-06-28 2020-01-09 堺ディスプレイプロダクト株式会社 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法
CN110729359A (zh) * 2019-10-25 2020-01-24 深圳市华星光电半导体显示技术有限公司 一种薄膜晶体管、显示面板及薄膜晶体管的制作方法
CN115136323B (zh) * 2020-02-20 2025-10-21 株式会社尼康 晶体管、电子装置及晶体管之制造方法
KR20230034480A (ko) * 2021-09-02 2023-03-10 삼성디스플레이 주식회사 결정성 판정 방법 및 이를 이용한 표시 장치의 제조 방법
CN114446792B (zh) * 2022-01-25 2025-10-17 Tcl华星光电技术有限公司 一种薄膜晶体管及其制作方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3255942B2 (ja) * 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
JP3778456B2 (ja) * 1995-02-21 2006-05-24 株式会社半導体エネルギー研究所 絶縁ゲイト型薄膜半導体装置の作製方法
JP3516424B2 (ja) * 1996-03-10 2004-04-05 株式会社半導体エネルギー研究所 薄膜半導体装置
JP3503427B2 (ja) * 1997-06-19 2004-03-08 ソニー株式会社 薄膜トランジスタの製造方法
TWI464510B (zh) * 2007-07-20 2014-12-11 Semiconductor Energy Lab 液晶顯示裝置
JP5534402B2 (ja) 2009-11-05 2014-07-02 株式会社ブイ・テクノロジー 低温ポリシリコン膜の形成装置及び方法
WO2011078169A1 (ja) * 2009-12-25 2011-06-30 シャープ株式会社 薄膜トランジスタ、表示装置、ならびに薄膜トランジスタ及び表示装置の製造方法
JP5495043B2 (ja) 2010-04-23 2014-05-21 株式会社ブイ・テクノロジー レーザアニール方法、装置及びマイクロレンズアレイ
KR20130023021A (ko) * 2010-06-21 2013-03-07 파나소닉 주식회사 실리콘 박막의 결정화 방법 및 실리콘 ｔｆｔ 장치의 제조 방법
JP2012114131A (ja) 2010-11-22 2012-06-14 Panasonic Corp 薄膜トランジスタ、その製造方法、および表示装置
KR101860859B1 (ko) * 2011-06-13 2018-05-25 삼성디스플레이 주식회사 박막트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막트랜지스터, 유기발광표시장치의 제조방법, 및 상기 방법에 의해 제조된 유기발광표시장치
CN103081078A (zh) * 2011-07-05 2013-05-01 松下电器产业株式会社 薄膜晶体管及其制造方法以及显示装置
JPWO2016157351A1 (ja) 2015-03-30 2018-01-18 堺ディスプレイプロダクト株式会社 薄膜トランジスタ及び表示パネル
US10453876B2 (en) 2015-04-20 2019-10-22 Sakai Display Products Corporation Method for manufacturing thin film transistor and display panel

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021112243A (ja) * 2020-01-16 2021-08-05 株式会社三共 遊技機
JP2021112253A (ja) * 2020-01-16 2021-08-05 株式会社三共 遊技機

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