JP2010182760A - 薄膜トランジスタ、その製造方法、半導体装置および表示装置 - Google Patents
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Abstract
【課題】オン電流が大きく、かつ電気的特性のばらつきが小さな薄膜トランジスタおよびその製造方法を提供する。
【解決手段】周辺TFT110のチャネル層141を形成するシリコンの結晶粒径は、微結晶シリコンによって形成されているので、閾値電圧のばらつきをある程度抑えながら、オン電流を大きくすることができる。しかし、多結晶シリコンからなるチャネル層を有する周辺TFTと比べて、小さなオン電流しか流すことができない。そこで、周辺TFT110のゲート電極125と対向する窒化シリコン膜180の表面に、さらにゲート電極195を形成する。この結果、チャネル層341を流れるオン電流は、2つのゲート電極125、195によって制御されるので、オン電流の不足分を補うことができる。
【選択図】図2
【解決手段】周辺TFT110のチャネル層141を形成するシリコンの結晶粒径は、微結晶シリコンによって形成されているので、閾値電圧のばらつきをある程度抑えながら、オン電流を大きくすることができる。しかし、多結晶シリコンからなるチャネル層を有する周辺TFTと比べて、小さなオン電流しか流すことができない。そこで、周辺TFT110のゲート電極125と対向する窒化シリコン膜180の表面に、さらにゲート電極195を形成する。この結果、チャネル層341を流れるオン電流は、2つのゲート電極125、195によって制御されるので、オン電流の不足分を補うことができる。
【選択図】図2
Description
本発明は、薄膜トランジスタ、その製造方法、半導体装置および表示装置に関し、特に、アクティブマトリクス型表示装置に好適な薄膜トランジスタ、その製造方法、半導体装置および表示装置に関する。
液晶表示装置の絶縁性基板に形成される薄膜トランジスタ(Thin Film Transistor:以下、「TFT」という)には、画素形成部のスイッチング素子として用いられる薄膜トランジスタと、各画素形成部に接続された走査信号線およびデータ信号線をそれぞれ駆動する走査信号線駆動回路およびデータ信号線駆動回路(以下、まとめて「周辺回路」という)を構成する薄膜トランジスタとがある。
これらの薄膜トランジスタのうち、画素形成部のスイッチング素子として用いられるTFT(以下、「画素TFT」という)では、TFTがオフ状態の時のドレイン電流(以下、「オフ電流」という)に対するオン状態の時のドレイン電流(以下、「オン電流」という)の比(以下、「オン/オフ比」という)が大きいことが要求される。一方、周辺回路を構成するTFT(以下、「周辺TFT」という)では、オン電流が大きく、かつ電気的特性(特に閾値電圧)のばらつきが小さいことが要求される。このように、絶縁性基板に形成されるTFTは、それが使用される回路によって要求される電気的特性が異なる。そこで、使用される回路に応じた電気的特性とするため、TFTの構成を変える必要がある。
特許文献1には、画素TFTと周辺TFTのチャネル層の構成が異なる半導体装置が開示されている。具体的には、周辺TFTのチャネル層を、多結晶シリコン層上に非晶質シリコン層を積層した構成とし、画素TFTのチャネル層を非晶質シリコン層のみからなる構成とする半導体装置が開示されている。
しかし、特許文献1に記載された周辺TFTのチャネル層を構成する多結晶シリコン層は、非晶質シリコン層にエキシマレーザを照射することにより形成されている。エキシマレーザの出力は安定性に欠け、出力強度のばらつきが±3%と大きい。このため、非晶質シリコン層にエキシマレーザを照射して再結晶化した多結晶シリコン層をチャネル層の一部とする周辺TFTでは、オン電流を大きくすることができるが、同時に閾値電圧のばらつきも大きくなる。閾値電圧のばらつきが大きくなると、そのような周辺TFTを用いて構成された周辺回路の動作が不安定になるという問題がある。
一方、このような閾値電圧のばらつきを抑えるため、チャネル層を非晶質シリコン層によって構成すると、オン電流が小さくなる。この場合、小さなオン電流しか流れない周辺TFTを用いて動作の安定した周辺回路を構成するために、周辺TFTのサイズを大きくする必要がある。しかし、周辺TFTのサイズを大きくすると、周辺回路も大きくなるので、額縁部が広くなるとともに、周辺回路の消費電力も大きくなるという問題がある。なお、画素TFTのチャネル層を非晶質シリコン層のみで構成しても、オン/オフ比を大きく保つことができるので、画素TFTの動作に問題は生じない。
本発明は、上記のような問題に鑑みてなされたものであり、オン電流が大きく、かつ電気的特性のばらつきが小さな薄膜トランジスタおよびその製造方法を提供することを目的とする。
第1の発明は、絶縁性基板上に形成された第1ゲート電極と、
前記第1ゲート電極が形成された前記絶縁性基板を覆うように成膜されたゲート絶縁膜と、
半導体膜からなり、前記ゲート絶縁膜を介して前記ゲート電極の上方に形成されたチャネル層と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるように形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極が形成された前記絶縁性基板を覆うように成膜された保護膜とを備える、第1薄膜トランジスタであって、
前記第1ゲート電極と対向する前記保護膜の表面に形成された第2ゲート電極をさらに備え、
前記半導体膜は微結晶半導体からなることを特徴とする。
前記第1ゲート電極が形成された前記絶縁性基板を覆うように成膜されたゲート絶縁膜と、
半導体膜からなり、前記ゲート絶縁膜を介して前記ゲート電極の上方に形成されたチャネル層と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるように形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極が形成された前記絶縁性基板を覆うように成膜された保護膜とを備える、第1薄膜トランジスタであって、
前記第1ゲート電極と対向する前記保護膜の表面に形成された第2ゲート電極をさらに備え、
前記半導体膜は微結晶半導体からなることを特徴とする。
第2の発明は、絶縁性基板上に形成された第1ゲート電極と、
前記第1ゲート電極が形成された前記絶縁性基板を覆うように成膜されたゲート絶縁膜と、
半導体膜からなり、前記ゲート絶縁膜を介して前記第1ゲート電極の上方に形成されたチャネル層と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるように形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極が形成された前記絶縁性基板を覆うように成膜された保護膜とを備える、第1薄膜トランジスタであって、
前記第1ゲート電極と対向する前記保護膜の表面に形成された第2ゲート電極をさらに備え、
前記半導体膜の結晶粒径は、微結晶半導体の結晶粒径以上であって、多結晶半導体の結晶粒径よりも小さいことを特徴とする。
前記第1ゲート電極が形成された前記絶縁性基板を覆うように成膜されたゲート絶縁膜と、
半導体膜からなり、前記ゲート絶縁膜を介して前記第1ゲート電極の上方に形成されたチャネル層と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるように形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極が形成された前記絶縁性基板を覆うように成膜された保護膜とを備える、第1薄膜トランジスタであって、
前記第1ゲート電極と対向する前記保護膜の表面に形成された第2ゲート電極をさらに備え、
前記半導体膜の結晶粒径は、微結晶半導体の結晶粒径以上であって、多結晶半導体の結晶粒径よりも小さいことを特徴とする。
第3の発明は、第2の発明において、
前記半導体膜の結晶粒径は、略10〜100nmであることを特徴とする。
前記半導体膜の結晶粒径は、略10〜100nmであることを特徴とする。
第4の発明は、第1または第2の発明に係る第1薄膜トランジスタと、第2薄膜トランジスタとを備える半導体装置であって、
前記第2薄膜トランジスタは、
絶縁性基板上に形成されたゲート電極と、
前記ゲート電極が形成された前記絶縁性基板を覆うように成膜されたゲート絶縁膜と、
微結晶半導体膜からなり、前記ゲート絶縁膜を介して前記ゲート電極の上方に形成されたチャネル層と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるように形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極が形成された前記絶縁性基板を覆うように成膜された保護膜とを備えることを特徴とする。
前記第2薄膜トランジスタは、
絶縁性基板上に形成されたゲート電極と、
前記ゲート電極が形成された前記絶縁性基板を覆うように成膜されたゲート絶縁膜と、
微結晶半導体膜からなり、前記ゲート絶縁膜を介して前記ゲート電極の上方に形成されたチャネル層と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるように形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極が形成された前記絶縁性基板を覆うように成膜された保護膜とを備えることを特徴とする。
第5の発明は、表示すべき画像を階調表示するアクティブマトリクス型の表示装置であって、
2次元状に配置された複数の画素形成部と、
前記画素形成部の動作を制御する周辺回路とを備え、
前記画素形成部は、第1または第2の発明に係る第1薄膜トランジスタを画素駆動用スイッチング素子として動作させ、
前記周辺回路は、
絶縁性基板上に形成されたゲート電極と、
前記ゲート電極が形成された前記絶縁性基板を覆うように成膜されたゲート絶縁膜と、
微結晶半導体膜からなり、前記ゲート絶縁膜を介して前記ゲート電極の上方に形成されたチャネル層と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるように形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極が形成された前記絶縁性基板を覆うように成膜された保護膜と、
前記第1ゲート電極と対向する前記保護膜の表面に形成された第2ゲート電極とを有する、第2薄膜トランジスタによって構成されていることを特徴とする。
2次元状に配置された複数の画素形成部と、
前記画素形成部の動作を制御する周辺回路とを備え、
前記画素形成部は、第1または第2の発明に係る第1薄膜トランジスタを画素駆動用スイッチング素子として動作させ、
前記周辺回路は、
絶縁性基板上に形成されたゲート電極と、
前記ゲート電極が形成された前記絶縁性基板を覆うように成膜されたゲート絶縁膜と、
微結晶半導体膜からなり、前記ゲート絶縁膜を介して前記ゲート電極の上方に形成されたチャネル層と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるように形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極が形成された前記絶縁性基板を覆うように成膜された保護膜と、
前記第1ゲート電極と対向する前記保護膜の表面に形成された第2ゲート電極とを有する、第2薄膜トランジスタによって構成されていることを特徴とする。
第6の発明は、絶縁性基板上に形成された第1ゲート電極を形成する工程と、
前記第1ゲート電極を含む前記絶縁性基板を覆うようにゲート絶縁膜を形成する工程と、
微結晶半導体膜からなり、前記ゲート絶縁膜を介して前記第1ゲート電極の上方にチャネル層を形成する工程と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるようにソース電極およびドレイン電極を形成する工程と、
前記ソース電極およびドレイン電極を覆うように保護膜を形成する工程と、
前記第1ゲート電極と対向する前記保護膜の表面に第2ゲート電極を形成する工程とを備える、第1薄膜トランジスタの製造方法であって、
前記チャネル層を形成する工程は、前記微結晶半導体膜に半導体レーザのレーザ光を照射することにより、前記微結晶半導体膜の結晶粒径を微結晶半導体の結晶粒径以上であって、多結晶半導体の結晶粒径よりも小さくする工程を含むことを特徴とする。
前記第1ゲート電極を含む前記絶縁性基板を覆うようにゲート絶縁膜を形成する工程と、
微結晶半導体膜からなり、前記ゲート絶縁膜を介して前記第1ゲート電極の上方にチャネル層を形成する工程と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるようにソース電極およびドレイン電極を形成する工程と、
前記ソース電極およびドレイン電極を覆うように保護膜を形成する工程と、
前記第1ゲート電極と対向する前記保護膜の表面に第2ゲート電極を形成する工程とを備える、第1薄膜トランジスタの製造方法であって、
前記チャネル層を形成する工程は、前記微結晶半導体膜に半導体レーザのレーザ光を照射することにより、前記微結晶半導体膜の結晶粒径を微結晶半導体の結晶粒径以上であって、多結晶半導体の結晶粒径よりも小さくする工程を含むことを特徴とする。
上記第1の発明によれば、微結晶半導体からなるチャネル層を有する第1薄膜トランジスタは、多結晶半導体からなるチャネル層を有する薄膜トランジスタと比べて、閾値電圧のばらつきを小さくすることができるが、同時にオン電流も小さくなる。そこで、第1ゲート電極と対向する保護膜の表面に第2ゲート電極を設け、チャネル層を流れるオン電流を第1ゲート電極と第2ゲート電極とによって制御することにより、オン電流の不足分を補う。このように、第1薄膜トランジスタでは、閾値電圧のばらつきを小さくするとともに、多結晶半導体からなるチャネル層を有する薄膜トランジスタと同程度のオン電流を流すことができる。
上記第2の発明によれば、チャネル層の結晶粒径は、微結晶半導体の結晶粒径以上であって、多結晶半導体の結晶粒径よりも小さいので、微結晶半導体からなるチャネル層を有する薄膜トランジスタと比べて、閾値電圧のばらつきは少し大きくなるが、オン電流を大きくすることができる。しかし、多結晶半導体からなるチャネル層を有する薄膜トランジスタと比べて、オン電流がまだ小さい。そこで、第1ゲート電極と対向する保護膜の表面に第2ゲート電極を設けることによって、オン電流の不足分を補う。このように、第1薄膜トランジスタでは、閾値電圧のばらつきをある程度抑えるとともに、多結晶半導体からなるチャネル層を有する薄膜トランジスタと同程度のオン電流を流すことができる。
上記第3の発明によれば、半導体膜の結晶粒径が略10〜100nmであるため、第1薄膜トランジスタは、閾値電圧のばらつきとオン電流の減少とをある程度抑えることができる。
上記第4の発明によれば、半導体装置は、第1薄膜トランジスタの他に、微結晶半導体からなるチャネル層を有する第2薄膜トランジスタを含むので、閾値電圧のばらつきを抑えながら大きなオン電流を必要とする用途には第1薄膜トランジスタを使用し、高いオン/オフ比を必要とする用途には第2薄膜トランジスタを使用することができる。
上記第5の発明によれば、半導体装置をアクティブマトリクス型の表示装置に用いる場合、第1薄膜トランジスタによって周辺回路を構成し、第2薄膜トランジスタを画素駆動用スイッチングとして使用することができる。
上記第6の発明によれば、微結晶半導体からなる半導体膜に光出力の安定した半導体レーザのレーザ光を照射することにより、結晶粒径が微結晶半導体の結晶粒径以上であって、多結晶半導体の結晶粒径よりも小さく、そのばらつきが小さい半導体膜を容易に形成することができる。
以下、本発明を適用した実施形態を図面に基づいて詳細に説明する。
<1.液晶表示装置の構成>
図1は、本発明の薄膜トランジスタが適用される液晶表示装置の構成を示すブロック図である。図1に示すように、液晶表示装置10は、液晶パネル20と、表示制御回路30と、走査信号線駆動回路40と、データ信号線駆動回路50とを含む。
図1は、本発明の薄膜トランジスタが適用される液晶表示装置の構成を示すブロック図である。図1に示すように、液晶表示装置10は、液晶パネル20と、表示制御回路30と、走査信号線駆動回路40と、データ信号線駆動回路50とを含む。
液晶パネル20は、m(mは1以上の整数)本の走査信号線G1〜Gm、n(nは1以上の整数)本のデータ信号線SR1〜SRn、および(m×n)個の画素形成部60を備えている。走査信号線G1〜Gmは、互いに平行に配置され、データ信号線S1〜Snは、走査信号線G1〜Gmと交差するように互いに平行に配置されている。
画素形成部60は、走査信号線G1〜Gmとデータ信号線S1〜Snの交点近傍に1個ずつ設けられている。画素形成部60は、列方向(図1では縦方向)にm個ずつ、行方向(図1では横方向)にn個ずつ、マトリクス状に配置されている。
各画素形成部60は、TFT70と液晶容量80を含んでいる。TFT70のゲート端子は走査信号線Gi(iは1以上m以下の整数)に接続され、ソース端子はデータ信号線SRj(jは1以上n以下の整数)に接続され、ドレイン端子は液晶容量80の一方の電極に接続される。
画素形成部60の光透過率は、画素形成部60に書き込まれた電圧によって定まる。走査信号線Giとデータ信号線Sjに接続された画素形成部60にある電圧を書き込むためには、走査信号線Giを活性化し、データ信号線Sjに書き込むべき電圧を印加すればよい。
液晶パネル20の周辺には、走査信号線G1〜Gmを順に活性化する走査信号線駆動回路40、画素形成部60に書き込むべき電圧をデータ信号線S1〜Snに印加するデータ信号線駆動回路50およびそれらを制御する表示制御回路30が設けられている。表示制御回路は、外部から画像データDAおよび制御信号CSを受け取ると、走査信号線駆動回路40に制御信号CS1を与え、データ信号線駆動回路50に制御信号CS2およびデジタル画像データDVを与える。なお、走査信号線駆動回路40およびデータ信号線駆動回路50は、TFTによって構成された回路で、液晶パネル20上に形成されている。なお、以下の説明では、走査信号線駆動回路40とデータ信号線駆動回路50をまとめて周辺回路ということがある。
<2.第1の実施形態>
<2.1 半導体装置の構成>
図2は、本発明の第1の実施形態に係る半導体装置の構成を示す断面図である。半導体装置100は、周辺回路を構成する周辺TFT110と画素形成部のスイッチング素子として機能する画素TFT210とを含む。そこで、図2の右側に周辺TFT110を示し、左側に画素TFT210を示す。
<2.1 半導体装置の構成>
図2は、本発明の第1の実施形態に係る半導体装置の構成を示す断面図である。半導体装置100は、周辺回路を構成する周辺TFT110と画素形成部のスイッチング素子として機能する画素TFT210とを含む。そこで、図2の右側に周辺TFT110を示し、左側に画素TFT210を示す。
まず、周辺TFT110の構成について説明する。図2に示すように、周辺TFT110は、ボトムゲート型TFTであり、石英、ガラス等からなる絶縁性基板120上にゲート電極125が形成されている。ゲート電極125上には、ゲート電極125を覆うように形成されたゲート絶縁膜135と、ゲート絶縁膜135上に周辺TFT110の活性層となるチャネル層141とが順に積層されている。なお、ゲート絶縁膜135は、窒化シリコン膜(SiNx)131の上面に、酸化シリコン膜(SiO2)132を積層した積層膜である。
チャネル層141は、不純物を含まないシリコンによって形成されている。チャネル層141の中央上部には、酸化シリコン膜からなるエッチングストッパ層151が形成されている。エッチングストッパ層151は、後述するエッチングによってソース層162aおよびドレイン層162bを形成するときに、オーバエッチングによってチャネル層141の表面がエッチングされないように保護している。
チャネル層141の左右の上部には、その一端がエッチングストッパ層151の上面の両端分近傍とそれぞれ重なり、左方向に延在するソース層162aと、右方向に延在するドレイン層162bとが形成されている。このソース層162aおよびドレイン層162bには、n型の不純物が高濃度にドープされている。さらに、ソース層162aおよびドレイン層162bの上面には、ソース層162aおよびドレイン層162bとそれぞれ重なり、左方向に延在するソース電極171aと、右方向に延在するドレイン電極171bとが形成されている。さらに、周辺TFT110の全体を覆うように、パッシベーション膜(保護膜)として機能する窒化シリコン膜180が形成され、ゲート電極125と対向する窒化シリコン膜180の表面にゲート電極195が形成されている。
一般に、周辺TFT110のチャネル層141を形成するシリコンの結晶粒径を大きくすると、単位ゲート幅当たりのオン電流(以下、単に「オン電流」という)も増加する。しかし、同時に閾値電圧のばらつきも大きくなるという問題が生じる。
この場合、オン電流が増加するのは、次の理由によると考えられる。シリコンの結晶粒径が大きくなれば、単位面積に含まれる結晶粒界の長さが短くなるので、結晶粒界に存在する格子欠陥の個数が少なくなる。格子欠陥は、キャリア(n型シリコン中の電子、p型シリコン中有の正孔)をトラップするトラップ準位となるので、格子欠陥の個数が少なくなれば、トラップ準位は少なくなり、キャリアはトラップされにくくなる。したがって、キャリアの移動度が大きくなり、オン電流が増加すると考えられる。
また、閾値電圧のばらつきが生じるのは、次の理由によると考えられる。シリコンの結晶粒径が大きくなれば、単位面積に含まれる結晶粒の個数が少なくなるので、結晶粒ごとに特定の方向を向いている結晶方位は十分に均一化されず、全体として特定の結晶方位を示すようになる。この結果、閾値電圧のばらつきが大きくなると考えられる。
これらの関係を図3を用いて説明する。図3は、ボトムゲート型TFTのチャネル層を形成するシリコンの結晶粒径の大きさとゲート電極との関係を示す模式図である。図3(a)に示すように、チャネル層141を形成するシリコンの結晶粒径が大きい場合には、ゲート電極125の上方に位置する結晶粒145の個数(斜線部)が少なくなる。このため、斜線部の結晶粒界の長さも短くなり、オン電流が増加する。一方、図3(b)に示すように、チャネル層141を形成するシリコンの結晶粒径が小さい場合には、ゲート電極125の上方に位置する結晶粒145の個数(斜線部)が多くなる。このため、斜線部の結晶粒界の長さも図3(a)の場合と比べて長くなり、オン電流が減少する。
例えば、ゲート長とゲート幅がそれぞれ4μmであるTFTでは、チャネル層141が微結晶シリコンからなる場合、ゲート電極125の上部に位置する結晶粒145の個数は40000〜100000個程度である。このため、結晶粒界の長さをある程度短くすることができるとともに、各結晶粒145の示す結晶方向を十分に均一化することができる。その結果、チャネル層141を非晶質シリコンによって形成したTFTと比べて、オン電流をある程度大きくすると同時に、閾値電圧のばらつきを小さくすることができる。
これに対して、チャネル層141が多結晶シリコンからなる場合、ゲート電極125の上部に位置する結晶粒145の個数は200〜400個程度である。この場合、結晶粒界の長さをさらに短くすることができるので、オン電流を十分に大きくすることができる。しかし、斜線部の結晶粒145の個数が少ないため、各結晶粒145の示す結晶方向の均一化が不十分となる。その結果、チャネル層141を非晶質シリコンによって形成したTFTと比べて、オン電流を大きくすることができるが、同時に閾値電圧のばらつきも大きくなる。
そこで、上述の検討結果に基づいて、本実施形態では、周辺TFT110のチャネル層141を、結晶粒径10〜20nmの微結晶シリコンによって形成する。この場合、既に説明したように、結晶方位を十分に均一化することができるので、周辺TFT110の閾値電圧のバラツキを小さくすることができる。しかし、オン電流は、多結晶シリコンを用いた場合に比べて小さくなる。そこで、オン電流の不足分を補うため、ゲート電極195を、ゲート電極125と対向する窒化シリコン膜180の表面に設ける。この結果、チャネル層141に流れるオン電流は、ゲート電極125とゲート電極195とによって制御されるので、多結晶シリコンからなるチャネル層141と同程度のオン電流を流すことができる。
次に、画素TFT210の構成について説明する。図2に示すように、画素TFT210もボトムゲート型TFTである。画素TFT210は、周辺TFT110とほぼ同じ構成であるため、画素TFT210の構成要素のうち、周辺TFT110の構成要素と対応するものについては、対応する参照符号を付し、周辺TFT110と異なる構成要素を中心に説明する。
画素TFT210のチャネル層241も、周辺TFT110のチャネル層141と同じく、微結晶シリコンからなる。微結晶シリコンからなるチャネル層を有するTFTは、多結晶シリコンからなるチャネル層を有するTFTと比べて、オン電流は小さくなるが、オン/オフ比を高く保つことができる。上述のように、画素TFT210では、オン/オフ比が高いことを要求されるが、大きなオン電流は要求されない。そこで、周辺TFT110と異なり、画素TFT210では、チャネル層241の上方にゲート電極を設ける必要はない。なお、周辺TFT110と異なり、窒化シリコン膜180上に、さらにアクリル樹脂からなる有機膜290が形成されている。さらに、有機膜290の表面に、画素TFT210のドレイン電極271bに接続され、液晶容量80の一方の電極となる画素電極291が形成されている。
なお、オン/オフ比をより高くするため、微結晶シリコンの代わりに、非晶質シリコンからなるチャネル層を用いて画素TFT210を形成することが好ましい。しかし、上述のように、周辺TFT110のチャネル層141を微結晶シリコンによって形成するので、画素TFT210のチャネル層241だけを非晶質シリコンによって形成しようとすれば、微結晶シリコン膜を成膜する工程だけでなく、非晶質シリコン膜を成膜する工程が必要となり、製造方法が複雑になるという問題が生じる。そこで、本実施形態では、画素TFT210のチャネル層241も微結晶シリコンによって形成することとした。
<2.2 半導体装置の製造方法>
図4〜図6は、本実施形態に係る半導体装置の各製造工程を示す工程断面図である。上述のように、周辺TFT110と画素TFT210の構成がほぼ同じなので、以下の説明では、特に断らない限り、周辺TFT110と画素TFT210とに共通する製造工程ではそれらをまとめて説明し、異なる製造工程ではそれらを別々に説明する。
図4〜図6は、本実施形態に係る半導体装置の各製造工程を示す工程断面図である。上述のように、周辺TFT110と画素TFT210の構成がほぼ同じなので、以下の説明では、特に断らない限り、周辺TFT110と画素TFT210とに共通する製造工程ではそれらをまとめて説明し、異なる製造工程ではそれらを別々に説明する。
図4(A)に示すように、まず、絶縁性基板120上にモリブデン(Mo)、タングステン(W)、タンタル(Ta)等のいずれかからなる金属膜をスパッタ法によって成膜する。この金属膜の膜厚は、例えば100〜500nm程度である。次に、フォトリソグラフィ技術を用いて、金属膜の表面に形成されたレジスト膜を所定の形状にパターニングして、レジストパターン(図示しない)を形成する。そして、レジストパターンをマスクとして金属膜をエッチングし、ゲート電極125、225を形成する。
図4(B)に示すように、レジストパターンを剥離し、ゲート電極125、225が形成された絶縁性基板120上に、プラズマCVD(Chemical Vapor Deposition:化学気相成長)法により、膜厚100〜300nmの窒化シリコン膜131を成膜し、さらに膜厚100〜200nmの酸化シリコン膜132を成膜する。これらの窒化シリコン膜131と酸化シリコン膜132は、ゲート絶縁膜135として機能する。このように、ゲート絶縁膜135として窒化シリコン膜131を用いたのは、ガラス製の絶縁性基板120を使用する場合、ガラスに含まれるナトリウムイオン等の可動性イオンがチャネル層141の表面まで拡散することを防ぐためであり、窒化シリコン膜131とシリコン膜140との間に酸化シリコン膜132を形成したのは、シリコンの未結合手によって形成される界面準位を少なくするためである。なお、窒化シリコン膜131を成膜するための原料ガスとして、モノシラン(SiH4)とアンモニア(NH3)とを含む混合ガスを使用する。また、酸化シリコン膜132を成膜するための原料ガスとしてテトラエチルオルソシリケート(Tetra Ethyl Ortho Silicate:以下「TEOS」という)ガス等を使用する。
さらに、酸化シリコン膜132の表面に、プラズマCVD法により、微結晶シリコンからなるシリコン膜140を成膜する。シリコン膜140は、微結晶シリコンとするため、高密度プラズマCVD法を用いて成膜される。高密度プラズマCVD法は、モノシランの分解率を高くすることができるので、シリコン膜140を微結晶シリコンによって形成するのに適している。本実施形態では、高密度プラズマCVD法の1つであるICP(Inductively Coupled Plasma:誘導結合型プラズマ)法を用いて成膜される。成膜されるシリコン膜140の膜厚は30〜100nmであり、本実施形態では50nmとする。
ICP法によるシリコン膜140の主な成膜条件は次のとおりである。原料ガスとしてモノシランと水素ガス(H2)とを用い、その流量比を1:50〜1:1、好ましくは1:1とし、RF(Radio Frequency)パワーを0.1〜10W/cm2、好ましくは1W/cm2とし、チャンバ内の圧力を1〜200mTorr、好ましくは20mTorrとし、基板温度を300℃とする。なお、シリコン膜140を、ICP法の代わりに、ECR(Electron Cyclotron Resonance Plasma:電子サイクロトロン共鳴プラズマ)法やSWP(Surface Wave Plasma:プラズマ(表面波プラズマ)法等、他の高密度プラズマCVD法によって成膜してもよい。
そして、シリコン膜140の表面に、酸化シリコン膜150を成膜する。酸化シリコン膜150の成膜にも、原料ガスとしてTEOSガスが使用され、その膜厚は、例えば50〜150nmである。
図4(C)に示すように、酸化シリコン膜150の表面に形成されたレジスト膜をフォトリソグラフィ法により所定の形状にパターニングして、レジストパターン155を形成する。そして、レジストパターン155をマスクにして酸化シリコン膜150をエッチングし、周辺TFT110および画素TFT210のシリコン膜140上にエッチングストッパ層151、251をそれぞれ形成する。
図5(A)に示すように、レジストパターン155を剥離した後、エッチングストッパ層151、251が形成された絶縁性基板120の全体を覆うように、プラズマCVD法によって、高濃度のn型の不純物を含むn+シリコン膜160を成膜する。n+シリコン膜160を成膜するときの原料ガスとして、モノシランとn型の不純物(例えばリン)を含むホスフィン(PH3)からなる混合ガスが使用される。
図5(B)に示すように、n+シリコン膜160の表面に形成されたレジスト膜をフォトリソグラフィ法により所定の形状にパターニングして、レジストパターン165を形成する。そして、レジストパターン165をマスクとして、n+シリコン膜160およびシリコン膜140をエッチングする。その結果、周辺TFT110にn+シリコン層161およびチャネル層141が形成され、画素TFT210にn+シリコン層261およびチャネル層241が形成される。
図5(C)に示すように、レジストパターン165を剥離した後に、スパッタ法により、絶縁性基板120上に、膜厚50〜200nmのチタン(Ti)膜、膜厚200〜1000nmのアルミニウム(Al)膜、膜厚50〜200nmのチタン膜の順に成膜した積層金属膜170を形成する。次に、積層金属膜170の表面に形成されたレジスト膜をフォトリソグラフィ法により所定の形状にパターニングして、エッチングストッパ層151、251上に開口部を有するレジストパターン175を形成する。
図6(A)に示すように、レジストパターン175をマスクとして、積層金属膜170およびn+シリコン層161、261を連続してエッチングする。その結果、n+シリコン層161は、レジストパターン175の開口部によって左右に分離され、ソース層162aとドレイン層162bが形成される。また、n+シリコン層261も、同様にして左右に分離され、ソース層262aとドレイン層262bが形成される。このとき、チャネル層141、241の表面はそれぞれエッチングストッパ層151、251で覆われているので、n+シリコン層161、261のオーバエッチング時に、チャネル層141、241の表面がエッチングされることはない。また、積層金属膜170は、エッチングされることにより、周辺TFT110では、ソース層162aに電気的に接続され、左方向に延在するソース電極171aと、ドレイン層162bに電気的に接続され、右方向に延在するドレイン電極171bが形成される。画素TFT210でも、同様にして、ソース層262aに電気的に接続され、左方向に延在するソース電極271aと、ドレイン層162bに電気的に接続され、右方向に延在するドレイン電極271bが形成される。
図6(B)に示すように、レジストパターン175を剥離した後に、絶縁性基板120の全体を覆うように、プラズマCVD法によってパッシベーション膜となる窒化シリコン膜180を形成し、周辺TFT110および画素TFT210を保護する。なお、積層金属膜170を構成するアルミニウム膜の代わりに、アルミニウムとシリコンからなる合金(Al−Si)膜を用いてもよい。
絶縁性基板120の全体を覆うように、感光性アクリル樹脂をスピンコート法によって塗布し、フォトマスクを用いて露光することにより、周辺TFT110の上方の感光性アクリル樹脂に光を照射するとともに、画素TFT210の上方の感光性アクリル樹脂に光が照射されないように遮光する。次に、アルカリ性の現像液で現像することにより、周辺TFT110の上方の感光性アクリル樹脂を除去する。このとき、画素TFT210の上方の感光性アクリル樹脂は、遮光されていたので、現像液に溶解せずにそのまま残り、有機膜290を形成する。
絶縁性基板120の全体を覆うように、ITO等の透明金属膜をスパッタ法等によって成膜する。そして、透明金属膜の表面に形成したレジストをフォトリソグラフィ法によりパターニングし、レジストパターン(図示しない)を形成する。そして、レジストパターンをマスクとして、透明金属膜をエッチングする。その結果、画素TFT210では、ドレイン電極271bに電気的に接続された画素電極291が形成され、周辺TFT110では、ゲート電極125と対向する窒化シリコン膜180の表面にゲート電極195が形成される。
<効果>
上記第1の実施形態によれば、周辺TFT110および画素TFT210のチャネル層を微結晶シリコンによって形成するので、閾値電圧のばらつきを小さくすることができる。このとき、オン電流も小さくなる。しかし、周辺TFT110のゲート電極125と対向する窒化シリコン膜180の表面に、ゲート電極195を形成し、チャネル層141に流れるオン電流を2つのゲート電極125、195によって制御するので、オン電流の不足分を補うことができる。また、画素TFT210では、大きなオン電流は必要とされず、オン/オフ比が高ければよい。このため、チャネル層241が微結晶シリコンによって形成されていても、問題はない。
上記第1の実施形態によれば、周辺TFT110および画素TFT210のチャネル層を微結晶シリコンによって形成するので、閾値電圧のばらつきを小さくすることができる。このとき、オン電流も小さくなる。しかし、周辺TFT110のゲート電極125と対向する窒化シリコン膜180の表面に、ゲート電極195を形成し、チャネル層141に流れるオン電流を2つのゲート電極125、195によって制御するので、オン電流の不足分を補うことができる。また、画素TFT210では、大きなオン電流は必要とされず、オン/オフ比が高ければよい。このため、チャネル層241が微結晶シリコンによって形成されていても、問題はない。
<3.第2の実施形態>
<3.1 半導体装置の構成>
図7は、本発明の第2の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置300のうち、図2に示す第1の実施形態に係る半導体装置100と同一または対応する構成要素については同一の参照符号を付し、半導体装置100と異なる構成要素を中心に説明する。
<3.1 半導体装置の構成>
図7は、本発明の第2の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置300のうち、図2に示す第1の実施形態に係る半導体装置100と同一または対応する構成要素については同一の参照符号を付し、半導体装置100と異なる構成要素を中心に説明する。
図7に示すように、半導体装置300は、半導体装置100と同様に、ボトムゲート型の周辺TFT310と画素TFT410とを含む。そこで、図7の右側に周辺TFT310を示し、左側に画素TFT410を示す。このうち、周辺TFT310のチャネル層341は、結晶粒径が微結晶シリコンと同等またはそれよりも大きく、かつ多結晶シリコンよりも小さい結晶粒からなる。具体的には、周辺TFT310のチャネル層341の結晶粒径は、10〜100nm程度であり、微結晶シリコンの結晶粒径10〜20nmを含み、多結晶シリコンの結晶粒径100nm〜1000nmよりも小さい。
このように、周辺TFT310のチャネル層341を形成するシリコンの結晶粒径が10〜100nm程度と、微結晶シリコンの結晶粒径よりも大きい。このため、そのような結晶粒径のシリコンからなるチャネル層341を有する周辺TFT310は、微結晶シリコンからなるチャネル層を有する周辺TFTと比べて、大きなオン電流を流すことができる。しかし、多結晶シリコンからなるチャネル層を有する周辺TFTと比べると、流すことができるオン電流は小さい。そこで、オン電流の不足分を補うため、ゲート電極125と対向する窒化シリコン膜180の表面に、さらにゲート電極395を設け、チャネル層341に流れるオン電流をゲート電極125とゲート電極395とによって制御する。この結果、周辺TFT310には、多結晶シリコンを用いる場合と同程度のオン電流を流すことができるので、周辺回路の動作に悪影響を与えることはない。
また、チャネル層341を形成するシリコンの結晶粒径を10〜100nmとすれば、微結晶シリコンを用いる場合と比べて、結晶方位の均一化が不十分になるので、閾値電圧のばらつきが少し大きくなる。しかし、多結晶シリコンを用いる場合に比べると、結晶方位の均一化が十分に行われていると考えられるので、閾値電圧のばらつきも実用上あまり問題にならない程度であると考えられる。
なお、画素TFT410では、オン電流の大きさは問題にならないので、チャネル層441を結晶粒径10〜100nmのシリコンとする必要はない。このため、画素TFT410のチャネル層441は、第1の実施形態の画素TFT210のチャネル層241と同様に、微結晶シリコンによって形成されている。この結果、画素TFT410は、高いオン/オフ比を保つことができる。
<3.2 半導体装置の製造方法>
図8は、本実施形態に係る半導体装置の製造工程の一部を示す工程断面図であり、第1の実施形態に係る半導体装置100の製造工程を示す工程断面図のうち、図4(B)に示す工程断面図に対応する図である。なお、図8の説明では、図4(B)に付した参照符号と同一の参照符号を用いて説明する。また、図4(B)を除く、他の製造工程は、半導体装置100の製造工程と同一であるため、工程断面図を省略する。
図8は、本実施形態に係る半導体装置の製造工程の一部を示す工程断面図であり、第1の実施形態に係る半導体装置100の製造工程を示す工程断面図のうち、図4(B)に示す工程断面図に対応する図である。なお、図8の説明では、図4(B)に付した参照符号と同一の参照符号を用いて説明する。また、図4(B)を除く、他の製造工程は、半導体装置100の製造工程と同一であるため、工程断面図を省略する。
エッチングストッパ層となる酸化シリコン膜150を成膜するまでの工程は、第1の実施形態に示す製造工程と同一である。そこで、ゲート絶縁膜135を形成するまでの製造工程の説明を省略し、シリコン膜140および酸化シリコン膜150の成膜工程を簡単に説明する。シリコン膜140は、微結晶シリコンからなり、ICP法によって成膜される。成膜された結晶シリコン膜140の結晶粒径は10〜20nmであり、膜厚は30〜100nmであればよく、本実施形態では50nmとする。また、シリコン膜140の表面に形成された酸化シリコン膜150の膜厚は50〜150nmである。
次に、周辺TFT310のシリコン膜140中の微結晶シリコンの結晶粒径10〜20nmを10〜100nm程度にするため、酸化シリコン膜150の上面から、チャネル層341が形成されるシリコン膜140にレーザ光を照射して微結晶シリコンを再結晶化させる。この再結晶化は、レーザ光をシリコン膜140に照射したとき、微結晶シリコン膜の表面付近だけが完全に溶融するような条件で行われる。このとき、シリコン膜140の温度は、完全に溶融した表面付近では融点(1410℃)と同じ温度になるが、厚み方向に徐々に低くなり、シリコン膜140の底面では、表面よりも100℃程度低い温度になっていると推測される。このとき、表面付近の溶融した微結晶シリコンが冷却されて種結晶となり、厚み方向の微結晶シリコンが徐々に再結晶化され、結晶粒径が大きくなる。
このような再結晶化に必要な条件について検討する。従来、再結晶化にはXeClレーザやXeFレーザ等のエキシマレーザが使用されていた。しかし、エキシマレーザの出力は不安定で、出力強度が±3%の範囲で変動する。このため、エキシマレーザを使用して再結晶化させると、再結晶化されたシリコンの結晶粒径もばらつくという問題がある。その結果、閾値電圧のばらつきも大きくなり、周辺回路の動作が不安定になる。そこで、出力が安定し、出力強度のばらつきが1%以下と小さな半導体レーザを使用すれば、再結晶化されたシリコンからなる結晶粒の結晶方位のばらつきを均一化できるので、閾値電圧のばらつきを小さくすることができる。
次に、半導体レーザのレーザ光の波長について考察する。シリコン膜の再結晶化を効率的に行うためには、レーザ光の波長は、シリコン膜140によるレーザ光の吸収率が50%以上となるような波長であることが好ましい。そこで、本実施形態で使用されるシリコン膜140の膜厚について、レーザ光の波長を求める。微結晶シリコンからなるシリコン膜140の膜厚50nm、吸収率50%としたときの吸収係数を求めると、14000cm-1となる。これは、レーザ光の波長が390nmである場合に相当する。このような波長は、窒化ガリウム(GaN)系の半導体レーザの波長に相当するので、窒化ガリウム(GaN)系の半導体レーザを用いて再結晶化すればよいことがわかる。この再結晶化において、半導体レーザのエネルギー密度を200〜500mJ/cm2、好ましくは300mJ/cm2とし、レーザ光のスキャン速度を500〜3000mm/sec、好ましくは1000mm/secとする。
なお、レーザ光の吸収率を50%よりも高くしたい場合には、吸収係数を14000cm-1よりも大きく、すなわちレーザ光の波長を390nmよりも短くすればよい。また、シリコン膜140の膜厚が30nmの場合、吸収率を50%としたときのレーザ光の波長は380nmとなる。同様に、シリコン膜140の膜厚が100nmの場合、吸収率を50%としたときのレーザ光の波長は410nmとなる。これらの波長はいずれも窒化ガリウム系の半導体レーザの波長に相当するので、本実施形態ではシリコン膜140の膜厚にかかわらず、窒化ガリウム系の半導体レーザを用いてシリコン膜140を再結晶化することができる。
シリコン膜140の再結晶化に使用されるレーザ装置は、所定の波長のレーザ光を照射する照射ヘッドを1つだけ有する装置であってもよく、あるいは特開2004−64066号公報の図2に記載されたような、複数の照射ヘッドをマトリクス状に配列した装置であってもよい。
また、画素TFT410のシリコン膜140は微結晶シリコンのままでよく、結晶粒径を大きくする必要はないので、周辺TFT310のように、レーザ光を照射して再結晶化を行う必要はない。
周辺TFT310の微結晶シリコンからなるシリコン膜140を再結晶化し、結晶粒径が10〜100nmのシリコン膜とした後に、第1の実施形態と同様に、フォトレジストパターンをマスクにして酸化シリコン膜150をエッチングし、エッチングストッパ層151、251を形成する。以後、第1の実施形態の半導体装置100と同じ製造工程を経て、半導体装置300を製造する。
<3.3 効果>
上記第1の実施形態によれば、周辺TFT310のチャネル層341を形成するシリコンの結晶粒径は、微結晶シリコンの結晶粒径以上であって、多結晶シリコンの結晶粒径よりも小さいので、閾値電圧のばらつきをある程度抑えながら、オン電流を大きくすることができる。しかし、多結晶シリコンからなるチャネル層を有する周辺TFTよりもオン電流が小さいので、周辺TFT310のゲート電極125と対向する窒化シリコン膜180の表面に、さらにゲート電極395を形成する。この結果、チャネル層341を流れるオン電流を2つのゲート電極125、395によって制御するので、オン電流の不足分を補うことができる。また、画素TFT410では、大きなオン電流は必要とされず、オン/オフ比が高ければよい。このため、チャネル層441を形成する微結晶シリコンは再結晶化されなくてもよい。
上記第1の実施形態によれば、周辺TFT310のチャネル層341を形成するシリコンの結晶粒径は、微結晶シリコンの結晶粒径以上であって、多結晶シリコンの結晶粒径よりも小さいので、閾値電圧のばらつきをある程度抑えながら、オン電流を大きくすることができる。しかし、多結晶シリコンからなるチャネル層を有する周辺TFTよりもオン電流が小さいので、周辺TFT310のゲート電極125と対向する窒化シリコン膜180の表面に、さらにゲート電極395を形成する。この結果、チャネル層341を流れるオン電流を2つのゲート電極125、395によって制御するので、オン電流の不足分を補うことができる。また、画素TFT410では、大きなオン電流は必要とされず、オン/オフ比が高ければよい。このため、チャネル層441を形成する微結晶シリコンは再結晶化されなくてもよい。
また、微結晶シリコンを再結晶化するために、微結晶シリコンにレーザ光を照射する半導体レーザとして半導体レーザを使用すれば、その出力強度が安定しているので、微結晶シリコンの結晶粒径以上であって、多結晶シリコンの結晶粒径よりも小さな結晶粒径を有するシリコンを容易に形成することができる。
<3.4 変形例>
微結晶シリコンからなるシリコン膜140を成膜した後に、シリコン膜140の表面を大気に晒さないように、真空状態を保った状態で、シリコン膜140にレーザ光を照射して再結晶化してもよい。この場合も、シリコン膜140と酸化シリコン膜150との界面に、不純物が付着しにくくなるので、周辺TFT310や画素TFT410の閾値電圧が変動することを防止することができる。
微結晶シリコンからなるシリコン膜140を成膜した後に、シリコン膜140の表面を大気に晒さないように、真空状態を保った状態で、シリコン膜140にレーザ光を照射して再結晶化してもよい。この場合も、シリコン膜140と酸化シリコン膜150との界面に、不純物が付着しにくくなるので、周辺TFT310や画素TFT410の閾値電圧が変動することを防止することができる。
第2の実施形態に係る半導体装置300に含まれる画素TFT410のシリコン膜140を、微結晶シリコンとする代わりに、非晶質シリコンとしてもよい。このように、シリコン膜140を非晶質シリコンとすることにより、画素TFT410のオン/オフ比をより一層高くすることができる。この場合、周辺TFT310のチャネル層341となるシリコン膜140も非晶質シリコンになるので、レーザ光を照射して非晶質シリコンを再結晶化する必要がある。そこで、非晶質シリコンに照射するレーザ光を最適化すれば、微結晶シリコンを再結晶化した場合と同様に、非晶質シリコンからなるシリコン膜140を結晶粒径が10〜100nm程度のシリコン膜140とすることができる。
<4 その他>
<4 その他>
周辺TFT110、310のチャネル層141、341および画素TFT210、410のチャネル層241、441をシリコンによって形成する代わりに、例えばゲルマニウム(Ge)等、シリコン以外の半導体材料によって形成してもよい。
40…走査信号線駆動回路
50…データ信号線駆動回路
60…画素形成部
100、300…半導体装置
110、310…周辺TFT
120…絶縁性基板
125、225…(第1)ゲート電極
141、341…周辺TFTのチャネル層
171a、171b…周辺TFTのソース電極/ドレイン電極
180…窒化シリコン膜(パッシベーション膜)
195、395…(第2)ゲート電極
210、410…画素TFT
241、441…画素TFTのチャネル層
271a、271b…画素TFTのソース電極/ドレイン電極
50…データ信号線駆動回路
60…画素形成部
100、300…半導体装置
110、310…周辺TFT
120…絶縁性基板
125、225…(第1)ゲート電極
141、341…周辺TFTのチャネル層
171a、171b…周辺TFTのソース電極/ドレイン電極
180…窒化シリコン膜(パッシベーション膜)
195、395…(第2)ゲート電極
210、410…画素TFT
241、441…画素TFTのチャネル層
271a、271b…画素TFTのソース電極/ドレイン電極
Claims (6)
- 絶縁性基板上に形成された第1ゲート電極と、
前記第1ゲート電極が形成された前記絶縁性基板を覆うように成膜されたゲート絶縁膜と、
半導体膜からなり、前記ゲート絶縁膜を介して前記ゲート電極の上方に形成されたチャネル層と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるように形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極が形成された前記絶縁性基板を覆うように成膜された保護膜とを備える、第1薄膜トランジスタであって、
前記第1ゲート電極と対向する前記保護膜の表面に形成された第2ゲート電極をさらに備え、
前記半導体膜は微結晶半導体からなることを特徴とする、第1薄膜トランジスタ。 - 絶縁性基板上に形成された第1ゲート電極と、
前記第1ゲート電極が形成された前記絶縁性基板を覆うように成膜されたゲート絶縁膜と、
半導体膜からなり、前記ゲート絶縁膜を介して前記第1ゲート電極の上方に形成されたチャネル層と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるように形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極が形成された前記絶縁性基板を覆うように成膜された保護膜とを備える、第1薄膜トランジスタであって、
前記第1ゲート電極と対向する前記保護膜の表面に形成された第2ゲート電極をさらに備え、
前記半導体膜の結晶粒径は、微結晶半導体の結晶粒径以上であって、多結晶半導体の結晶粒径よりも小さいことを特徴とする、第1薄膜トランジスタ。 - 前記半導体膜の結晶粒径は、略10〜100nmであることを特徴とする、請求項2に記載の第1薄膜トランジスタ。
- 請求項1または2に記載の第1薄膜トランジスタと、第2薄膜トランジスタとを備える半導体装置であって、
前記第2薄膜トランジスタは、
絶縁性基板上に形成されたゲート電極と、
前記ゲート電極が形成された前記絶縁性基板を覆うように成膜されたゲート絶縁膜と、
微結晶半導体膜からなり、前記ゲート絶縁膜を介して前記ゲート電極の上方に形成されたチャネル層と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるように形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極が形成された前記絶縁性基板を覆うように成膜された保護膜とを備えることを特徴とする、半導体装置。 - 表示すべき画像を階調表示するアクティブマトリクス型の表示装置であって、
2次元状に配置された複数の画素形成部と、
前記画素形成部の動作を制御する周辺回路とを備え、
前記画素形成部は、請求項1または2に記載の第1薄膜トランジスタを画素駆動用スイッチング素子として動作させ、
前記周辺回路は、
絶縁性基板上に形成されたゲート電極と、
前記ゲート電極が形成された前記絶縁性基板を覆うように成膜されたゲート絶縁膜と、
微結晶半導体膜からなり、前記ゲート絶縁膜を介して前記ゲート電極の上方に形成されたチャネル層と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるように形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極が形成された前記絶縁性基板を覆うように成膜された保護膜と、
前記第1ゲート電極と対向する前記保護膜の表面に形成された第2ゲート電極とを有する、第2薄膜トランジスタによって構成されていることを特徴とする、表示装置。 - 絶縁性基板上に形成された第1ゲート電極を形成する工程と、
前記第1ゲート電極を含む前記絶縁性基板を覆うようにゲート絶縁膜を形成する工程と、
微結晶半導体膜からなり、前記ゲート絶縁膜を介して前記第1ゲート電極の上方にチャネル層を形成する工程と、
前記チャネル層の上方に、前記チャネル層の両端部近傍とそれぞれ重なるようにソース電極およびドレイン電極を形成する工程と、
前記ソース電極およびドレイン電極を覆うように保護膜を形成する工程と、
前記第1ゲート電極と対向する前記保護膜の表面に第2ゲート電極を形成する工程とを備える、第1薄膜トランジスタの製造方法であって、
前記チャネル層を形成する工程は、前記微結晶半導体膜に半導体レーザのレーザ光を照射することにより、前記微結晶半導体膜の結晶粒径を微結晶半導体の結晶粒径以上であって、多結晶半導体の結晶粒径よりも小さくする工程を含むことを特徴とする、第1薄膜トランジスタの製造方法。
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JP2011049529A (ja) * | 2009-07-29 | 2011-03-10 | Nec Lcd Technologies Ltd | トランジスタ回路 |
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