WO2011074537A1 - 薄膜トランジスタ装置の製造方法 - Google Patents

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WO2011074537A1
WO2011074537A1 PCT/JP2010/072387 JP2010072387W WO2011074537A1 WO 2011074537 A1 WO2011074537 A1 WO 2011074537A1 JP 2010072387 W JP2010072387 W JP 2010072387W WO 2011074537 A1 WO2011074537 A1 WO 2011074537A1
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WO
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film
semiconductor film
tft
type
crystalline semiconductor
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PCT/JP2010/072387
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English (en)
French (fr)
Inventor
広樹 森
正樹 齊藤
匠 富田
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シャープ株式会社
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Publication date
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    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
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    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer

Definitions

  • the present invention relates to a method of manufacturing a thin film transistor device provided in a display panel or the like.
  • Liquid crystal display panels consume less power than CRTs (Cathode Ray Ray Tubes) and are easy to miniaturize, so they are widely used in TVs, mobile phones, portable game consoles, and in-vehicle navigation devices. .
  • CRTs Cathode Ray Ray Tubes
  • organic EL Electro Luminescence
  • liquid crystal display panels and organic EL display panels active matrix display panels that are fast in response speed and easy in multi-gradation display are widely used.
  • An active matrix display panel usually has a plurality of pixels arranged in a matrix, and each pixel is provided with a thin film transistor (hereinafter referred to as “TFT”) as a switching element.
  • TFT thin film transistor
  • FIG. 5A and 5B are diagrams showing the structure of the TFT.
  • FIG. 5A is a plan view showing the structure of the TFT
  • FIG. 5B is a cross-sectional view taken along the line II of FIG.
  • FIG. 5C is a cross-sectional view taken along line II-II in FIG.
  • a silicon oxide film is formed as a base insulating film 111 on a glass substrate as the insulating substrate 110.
  • a polysilicon film is formed as the semiconductor film 112 on the TFT formation region of the base insulating film 111.
  • a silicon oxide film is formed as a gate insulating film 113 on the base insulating film 111 and the semiconductor film 112, and a gate electrode 114 made of metal is formed on the gate insulating film 113.
  • the gate electrode 114 is formed so as to cross over the semiconductor film 112.
  • the semiconductor film 112 is provided with a pair of high-concentration impurity regions (source / drain regions) 112a and 112b formed by implanting p-type or n-type impurities using the gate electrode 114 as a mask.
  • the threshold voltage is negative unless an impurity is added to the channel region of the semiconductor film 112. It is known to shift in the direction.
  • Examples of a method for introducing a p-type impurity into the semiconductor film 112 include an ion implantation method, an ion doping method, and a vapor phase doping method.
  • the ion implantation method is a method of mass-separating and implanting only target ions into the semiconductor film
  • the ion doping method is a method of accelerating and implanting impurities into the semiconductor film without mass separation.
  • a source gas such as diborane (B 2 H 6 ) is excited by RF (Radio Frequency) power to generate boron ions, and the boron ions are accelerated to energy of several keV to 100 keV.
  • CMOS Complementary Metal Oxide Semiconductor
  • CMOS Complementary Metal Oxide Semiconductor
  • the threshold voltage is not adjusted so that both the p-type TFT and the n-type TFT are turned off when the gate voltage is 0 V, a leak current is generated and the power consumption increases.
  • the TFT is processed so that the edge of the semiconductor film 112 is inclined as shown in FIG. Therefore, when the p-type impurity is implanted by the above methods, the surface density of the p-type impurity per unit area of the inclined portion of the channel region is higher than the surface density of the p-type impurity per unit area of the central portion of the channel region. Less.
  • FIG. 6 is a graph showing current-voltage (IV) characteristics of the p-type TFT and the n-type TFT.
  • FIG. 4A shows the current-voltage (IV) characteristics of the n-type TFT
  • FIG. 4B shows the current-voltage (IV) characteristics of the p-type TFT.
  • the n-type TFT has a tendency that the rise of the drain current in the vicinity of the gate voltage of 0 V changes in two stages due to the influence of the parasitic transistor in the inclined portion. is there.
  • the p-type TFT is not affected by the parasitic transistor because the characteristic of the inclined part is hidden in the characteristic of the flat part, and as shown by the solid line in the graph of FIG. The change in drain current near 0V is one stage.
  • the n-type TFT and the p-type TFT have different current-voltage characteristics.
  • the amount of p-type impurity introduced is controlled so that both the p-type TFT and the n-type TFT are turned off when the gate voltage is 0V. It is difficult to do.
  • Patent Document 1 describes a manufacturing method of a TFT substrate for solving the above problem.
  • FIG. 7 is a cross-sectional view showing a manufacturing method of the TFT substrate described in Patent Document 1.
  • FIG. 7A shows a cross-sectional configuration of the n-type TFT formation region in the TFT substrate
  • FIG. 7B shows a cross-sectional configuration of the p-type TFT formation region in the TFT substrate.
  • a silicon oxide film is formed as a base insulating film 242 on a glass substrate as the insulating substrate 241.
  • an amorphous silicon film containing boron (B) which is a p-type impurity is formed as an amorphous semiconductor film on the base insulating film 242.
  • the excimer laser is irradiated on the entire upper side of the insulating substrate 241 to crystallize the amorphous semiconductor film into the crystalline semiconductor film 243. That is, the amorphous silicon film is changed to a polysilicon film.
  • a mask film 244 made of, for example, a silicon oxide film is formed on the crystalline semiconductor film 243.
  • a resist film (not shown) is formed on the mask film 244 in the TFT formation region.
  • the mask film 244 and the crystalline semiconductor film 243 are etched into an island shape, and an inclined portion whose width decreases from the bottom to the top is formed at the edge of the resist film.
  • the inclined part is etched away. Accordingly, an inclined portion is also formed at the edge of the crystalline semiconductor film 243.
  • the resist film is removed by a stripping solution or plasma ashing.
  • a resist film R4 is formed so as to completely cover the p-type TFT formation region (see FIG. 7B).
  • the resist film R4 is not formed in the n-type TFT formation region (see FIG. 7A).
  • boron (B) is implanted into the entire crystalline semiconductor film 243 in the n-type TFT formation region under the condition of transmitting through the mask film 244. At this time, since the p-type TFT formation region is covered with the resist film R4, boron (B) is not implanted.
  • boron is implanted only into the inclined portion of the crystalline semiconductor film 243 in the n-type TFT formation region under the condition that it does not pass through the mask film 244.
  • the p-type impurity is selectively introduced only into the inclined portion of the crystalline semiconductor film 243 exposed from the mask film 244. Therefore, in the n-type TFT, the influence of the parasitic transistor in the inclined portion can be suppressed.
  • the resist film R4 is removed, and a gate insulating film and a gate electrode are formed on the crystalline semiconductor film 243.
  • the amount of impurity implantation into the n-type TFT formation region and the p-type TFT formation region is adjusted, and the inclined portion and the flat portion of the n-type TFT formation region are adjusted.
  • two types of masks that is, a resist film R4 and a mask film 244 are required. Therefore, there is a problem that an extra process and a mask are required as compared with an existing thin film transistor manufacturing process.
  • the mask film 244 can be left as a part of the gate insulating film when it is made of an insulating film such as a silicon oxide film. It is described.
  • the inclined layer of the crystalline semiconductor film 243 has an insulating layer thinner than the flat part, and thus the breakdown voltage is affected. That is, the inclined portion is less pressure resistant than the flat portion.
  • the inclination of the inclined portion of the crystalline semiconductor film 243 proceeds in a steep direction, and the thickness of the gate insulating film is further reduced, so that the pressure resistance of the inclined portion is further reduced. Therefore, when the element is miniaturized, the mask film 244 cannot be left, and there is a problem that a removal process is necessarily required and the number of processes increases.
  • the present invention has been made in view of the above-described problems, and can manufacture a thin film transistor that can easily control a threshold voltage with a smaller number of steps, and can be applied to a miniaturization process step.
  • the purpose is to provide.
  • a method for manufacturing a thin film transistor device is a method for manufacturing a thin film transistor device in which a p-type thin film transistor and an n-type thin film transistor are formed.
  • more p-type impurities can be introduced into the channel region of the first semiconductor film than the channel region of the second semiconductor film. Further, more p-type impurities can be introduced into the inclined portion of the channel region of the first semiconductor film than in the flat portion (excluding the inclined portion) of the channel region.
  • both the n-type thin film transistor and the p-type thin film transistor are turned off. Accordingly, the leakage current of the CMOS is reduced and the power consumption can be reduced.
  • the resist film formed on the first semiconductor film is selectively removed by changing the film thickness of one type of resist film, and the first operation film of the n-type thin film transistor is used.
  • the amount of impurities implanted into the first semiconductor film and the second semiconductor film which is an operation layer of the p-type thin film transistor can be adjusted.
  • the amount of impurity implantation into the inclined portion and the flat portion of the semiconductor layer of the n-type thin film transistor can be adjusted by forming a resist film so that the inclined portion of the first semiconductor film is exposed. It can be carried out.
  • the threshold voltage can be controlled by devising the resist film forming method without requiring an extra step and a mask as compared with the existing thin film transistor manufacturing steps. An easy thin film transistor can be manufactured.
  • the film thickness of the resist film formed on the first semiconductor film can be easily reduced by the above manufacturing method. That is, a resist film having a predetermined film thickness is patterned on the second semiconductor film by one photolithography process, and the film thickness on the first semiconductor film is larger than that of the resist film on the second semiconductor film. Can be patterned.
  • the resist film can be thinned by using existing equipment while minimizing the increase in the number of processes.
  • the present invention provides a method of manufacturing a thin film transistor device in which a p-type thin film transistor and an n-type thin film transistor are formed, and a first semiconductor film which is an operation layer of the n-type thin film transistor and a second operation layer of the p-type thin film transistor.
  • B a step of forming the resist film, a step (c) of reducing the resist film formed on the first semiconductor film, and only the inclined portion of the first semiconductor film.
  • a manufacturing method which comprises a that step (f).
  • a thin film transistor whose threshold voltage can be easily controlled can be manufactured with a smaller number of processes, and can be applied to a miniaturization process.
  • FIG. 6 is a cross-sectional view showing a method of manufacturing a CMOS-TFT according to an embodiment of the present invention in order of steps. It is a top view which shows the whole structure of the liquid crystal display device which concerns on embodiment of this invention.
  • 1A is a plan view of a CMOS-TFT according to an embodiment of the present invention
  • FIG. 2B is a plan view of the CMOS-TFT according to the embodiment of the present invention. It is sectional drawing by the II line and I'-I 'line, (c) is sectional drawing by the II-II line of (a).
  • FIG. 1 is a graph showing current-voltage (IV) characteristics of a CMOS-TFT according to an embodiment of the present invention
  • (a) is a graph showing current-voltage (IV) characteristics of an n-type TFT.
  • (B) are graphs showing current-voltage (IV) characteristics of the p-type TFT.
  • (a) is a top view which shows the structure of the conventional TFT
  • (b) is sectional drawing by the II line
  • (c) These are sectional drawings by the II-II line of (a).
  • FIG. 4 is a graph showing current-voltage (IV) characteristics of an n-type TFT according to an embodiment of the present invention.
  • Embodiment 1 The following describes Embodiment 1 of the present invention with reference to the drawings.
  • TFT thin film transistor
  • FIG. 2 is a plan view showing the overall configuration of the liquid crystal display device in the present embodiment.
  • the liquid crystal display device 1 includes a TFT substrate 10 and a CF substrate 70 arranged to face each other, and a liquid crystal element (not shown) sealed between the TFT substrate 10 and the CF substrate 70. ).
  • a display unit 40 In the TFT substrate 10, a display unit 40, a gate signal line driving circuit 41, and a data signal line driving circuit 42 are formed on a glass substrate as the insulating substrate 11.
  • the display unit 40 is provided with a plurality of gate lines G and a plurality of source lines S that intersect with each other, and pixels PIX that are provided corresponding to the intersections of the gate lines G and the source lines S in a matrix. .
  • the gate signal line drive circuit 41 drives the gate line G by sequentially outputting a scanning signal for selecting the pixel PIX for writing the data signal to each gate line G.
  • the data signal line drive circuit 42 drives the source line S by outputting a data signal to each source line S.
  • Each pixel PIX is provided with an n-type TFT or a p-type TFT as a switching element, and a gate signal from the gate wiring G and a data signal from the source wiring S are input to control each pixel PIX.
  • the gate signal line drive circuit 41 and the data signal line drive circuit 42 are each provided with a plurality of CMOS-TFTs (thin film transistors) 30 (see FIG. 3) for high-speed drive.
  • CMOS-TFTs thin film transistors
  • CMOS-TFT structure Next, the structure of the CMOS-TFT provided on the TFT substrate 10 will be described in detail with reference to FIG.
  • FIG. 3 is a diagram showing the structure of the CMOS-TFT in the gate signal line drive circuit 41 and the data signal line drive circuit 42 provided on the TFT substrate 10, and FIG. 3B is a cross-sectional view taken along lines II and I′-I ′ in FIG. 3A, and FIG. 3C is a cross-sectional view taken along line II— in FIG. It is sectional drawing by II line.
  • CMOS-structure comprising an n-type TFT 30a and a p-type TFT 30b on a glass substrate as an insulating substrate 11 with a silicon oxide film as a base insulating film 12 interposed therebetween.
  • a TFT 30 is formed.
  • a polysilicon film is formed in an island shape as a crystalline semiconductor film 13 (13a and 13b) which is an operation layer of the CMOS-TFT 30 on a predetermined region of the base insulating film 12.
  • a pair of high-concentration impurity regions (source / drain regions) 13a1 and 13a2 are formed on the crystalline semiconductor film 13a, which is an operation layer of the n-type TFT 30a, with the channel region interposed therebetween.
  • a pair of high-concentration impurity regions (source / drain regions) 13b1 and 13b2 are formed on the crystalline semiconductor film 13b, which is an operation layer of the p-type TFT 30b, with the channel region interposed therebetween.
  • a gate insulating film 16 is formed on the crystalline semiconductor film 13, and gate electrodes 17 (17 a and 17 b) are formed on the gate insulating film 16.
  • the gate electrodes 17a and 17b are formed so as to cross the crystalline semiconductor films 13a and 13b, respectively (see FIG. 3A).
  • a first interlayer insulating film 18 (18a and 18b) is formed on the gate insulating film 16 and the gate electrode 17.
  • a source electrode 19 (19a and 19b) and a drain electrode 20 (20a and 20b) are formed on this first interlayer insulating film 18.
  • the source electrode 19a and the drain electrode 20a are high-concentration impurity regions (source / drain regions) 13a1 and 13a2 formed in the crystalline semiconductor film 13a through contact holes provided in the first interlayer insulating film 18, respectively.
  • the source electrode 19b and the drain electrode 20b are electrically connected to the high-concentration impurity regions (source / drain regions) formed in the crystalline semiconductor film 13b through contact holes provided in the first interlayer insulating film 18, respectively.
  • Region) 13b1 and 13b2 are electrically connected.
  • a second interlayer insulating film 21 is formed on the first interlayer insulating film 18, the source electrode 19 and the drain electrode 20.
  • an electrode film 22 made of a transparent conductor such as ITO (Indium) Tin Oxide) is formed on the second interlayer insulating film 21, an electrode film 22 made of a transparent conductor such as ITO (Indium) Tin Oxide) is formed on the second interlayer insulating film 21, an electrode film 22 made of a transparent conductor such as ITO (Indium) Tin Oxide) is formed.
  • the electrode film 22 can be formed simultaneously with the same material as the pixel electrode provided in each pixel PIX.
  • the electrode film 22 is electrically connected to the source electrode 19b / drain electrode 20a through a contact hole provided in the second interlayer insulating film 21.
  • Inclined portions 51 are provided at the edges of the crystalline semiconductor films 13a and 13b, respectively, in order to ensure a withstand voltage.
  • B Boron
  • the amount of the p-type impurity added to is different. Specifically, the addition amount of the p-type impurity in the channel region of the crystalline semiconductor film 13a is larger than the addition amount of the p-type impurity in the channel region of the crystalline semiconductor film 13b.
  • the addition amount of the p-type impurity in the inclined portion 51 of the channel region of the crystalline semiconductor film 13a is larger than the addition amount of the p-type impurity in the flat portion 52 (a portion excluding the inclined portion) of the channel region.
  • both the n-type TFT 30a and the p-type TFT 30b are turned off. Therefore, the leakage current of the CMOS-TFT 30 is reduced and the power consumption can be reduced.
  • FIG. 4 is a graph showing current-voltage (IV) characteristics of the CMOS-TFT in this embodiment.
  • 4A shows the current-voltage (IV) characteristics of the n-type TFT
  • FIG. 4B shows the current-voltage (IV) characteristics of the p-type TFT.
  • the solid line in the graph of FIG. 4A shows the IV characteristics of a conventional n-type TFT in which the addition amount of the p-type impurity is not adjusted between the inclined portion 51 and the flat portion 52 as described above. It is.
  • the rise of the drain current in the vicinity of the gate voltage of 0 V tends to change in two stages due to the influence of the parasitic transistor of the inclined portion 51.
  • the present invention more p-type impurities are introduced into the inclined portion 51 of the channel region of the n-type TFT 30a than in the flat portion 52.
  • the threshold value of the parasitic transistor formed in the inclined portion 51 of the channel region can be adjusted so as to substantially match the threshold value of the TFT of the flat portion 52.
  • the p-type TFT is not affected by the parasitic transistor because the characteristic of the inclined part is hidden in the characteristic of the flat part (see FIG. 6), and as shown by the solid line in the graph of FIG.
  • the change in the drain current around the gate voltage of 0 V is one step. Therefore, if more p-type impurities are introduced into the inclined portion of the channel region of the p-type TFT than the flat portion, the characteristics change in the inclined portion of the p-type TFT. As a result, the influence of the parasitic transistor becomes significant, and bumps are generated in the IV characteristics of the p-type TFT, as indicated by the broken line in FIG.
  • the same amount of p-type impurity is introduced into the flat portion 52 and the inclined portion 51 of the channel region of the p-type TFT 30b.
  • the threshold voltage Vth of the TFT when the threshold voltage Vth of the TFT is lowered to a predetermined value or more, the TFT becomes normally on and power consumption increases.
  • the lower limit value of the threshold voltage Vth of the TFT where the off-leakage current satisfies the reference value P is defined as the lower limit specification.
  • the off-leakage current is equal to the drain current when the gate voltage of the TFT is 0V.
  • FIG. 8 is a graph showing the current-voltage (IV) characteristics of the n-type TFT.
  • the solid line is a graph showing the IV characteristics of a conventional n-type TFT that is affected by a parasitic transistor
  • the broken line is the IV of the n-type TFT of the present invention that is not affected by the parasitic transistor. It is a graph which shows a characteristic.
  • the off-leak current I1 of the conventional TFT affected by the parasitic transistor is not affected by the parasitic transistor. It becomes larger than I2.
  • the lower limit specification is 1.5V.
  • the TFT of the present invention exhibits current-voltage (IV) characteristics as shown in FIG.
  • IV current-voltage
  • the threshold voltage Vth of the TFT is 1.1 V
  • the off-leakage current I2 becomes equal to the reference value P. That is, when the threshold voltage Vth of the TFT shifts to the negative side and falls below 1.1V, the off-leakage current I2 exceeds the reference value P. Therefore, in the TFT of the present invention described above, the lower limit specification is 1.1 V, and the lower limit specification can be lowered as compared with the conventional TFT.
  • FIGS. 1A to 1F are cross-sectional views showing a method of manufacturing a CMOS-TFT in the order of steps.
  • a plasma CVD Chemical Vapor Deposition
  • a transparent glass substrate is used as the insulating substrate 11, but the insulating substrate 11 is not limited to this.
  • a substrate made of quartz, plastic, or the like can be used in addition to the glass substrate.
  • the base insulating film 12 a laminated film of a silicon nitride film 12a and a silicon oxide film 12b is used.
  • the present invention is not limited to this, and an inorganic insulating film containing silicon, for example, a silicon oxide film, A silicon nitride film, a single layer of silicon oxynitride film, or a stacked film thereof can be used.
  • the base insulating film 12 is preferably an inorganic insulating film containing nitrogen such as a silicon nitride film or a silicon oxynitride film.
  • an amorphous silicon film as an amorphous semiconductor film 13A is formed on the base insulating film 12 by a plasma CVD method or the like.
  • the amorphous semiconductor film 13A is crystallized by irradiating the amorphous semiconductor film 13A with XeCL excimer laser light having a wavelength of 308 nm to form a crystalline semiconductor film 13.
  • a polysilicon film is formed.
  • the method for crystallizing the amorphous semiconductor film 13A is not limited to the above method, and can be crystallized using, for example, KrF excimer laser light having a wavelength of 248 nm.
  • a positive photoresist is applied on the crystalline semiconductor film 13 to form a resist film 14.
  • the resist film 14 is patterned by a photolithography technique (Photo Engraving ⁇ Process), and the crystalline semiconductor film 13 is dry-etched in an island shape using the patterned resist film 14 as an etching mask.
  • a crystalline semiconductor film 13a and a crystalline semiconductor film 13b in a p-type TFT region are formed.
  • An inclined portion 51 is formed at the edge of the crystalline semiconductor film 13 (13a and 13b) in order to ensure a withstand voltage.
  • CF 4 gas and oxygen gas can be used as the etching gas, but the resist film 14 is more easily etched as the flow rate of the oxygen gas is increased. Therefore, the crystal gas can be adjusted by adjusting the flow rate of the oxygen gas.
  • the angle of the inclined portion of the quality semiconductor film 13 can be set.
  • the resist film 14 is removed by a stripping solution or plasma ashing.
  • a resist film 15 is formed on the crystalline semiconductor film 13, and a flat portion 52 of the crystalline semiconductor film 13a, which is an operation layer of the n-type TFT 30a, and p Patterning is performed by, for example, a photolithography technique so as to completely cover the entire crystalline semiconductor film 13b which is an operation layer of the type TFT 30b. Then, the resist film 15 covering the flat portion 52 of the crystalline semiconductor film 13a is half-exposed, and the resist film 15 on the flat portion 52 is thinned. By reducing the thickness here, the thickness of the resist film 15 is reduced to such an extent that no p-type impurity is implanted into the flat portion 52 of the crystalline semiconductor film 13a.
  • half exposure is also called halftone exposure.
  • the thickness of the resist film can be easily reduced using existing equipment.
  • the inclined portion 51 of the crystalline semiconductor film 13a is doped with a p-type impurity such as boron (B) by an ion implantation method or an ion doping method (edge doping).
  • a p-type impurity such as boron (B)
  • the resist film 15 covering the flat portion 52 of the crystalline semiconductor film 13a is removed by plasma ashing. Then, the entire crystalline semiconductor film 13a is doped with a p-type impurity such as boron (B) by an ion implantation method or an ion doping method (channel doping). At this time, since the crystalline semiconductor film 13b is covered with the resist film 15, no p-type impurity is added to the crystalline semiconductor film 13b.
  • a p-type impurity such as boron (B)
  • the resist film 15 on the entire surface of the insulating substrate 11 is removed by a stripping solution or plasma ashing. Thereby, the resist film 15 on the crystalline semiconductor film 13b is removed.
  • the size of the crystalline semiconductor film of each TFT formed in the above process is not particularly limited.
  • the width w1 excluding the edge doped region in the crystalline semiconductor film 13a in the n-type TFT region is set to the p-type TFT region.
  • the width w2 of the crystalline semiconductor film 13b can be the same.
  • a gate insulating film 16 is formed on the crystalline semiconductor film 13. Since the crystalline semiconductor film 13 is made of silicon, the gate insulating film 16 is preferably a silicon oxide film from the viewpoint of reducing the interface state at the interface with the crystalline semiconductor film 13. .
  • a p-type impurity for example, boron (B) is ion-implanted to the entire surface of the crystalline semiconductor films 13a and 13b via the gate insulating film 16. Doping is performed by ion doping.
  • an amorphous silicon film containing boron (B) may be formed by mixing diborane (B 2 H 6 ) gas with silane (SiH 4 ) gas as a raw material.
  • an aluminum film as a conductive film is formed on the gate insulating film 16 by, for example, a sputtering method, and the conductive film is patterned into a desired shape by a photolithography technique, thereby forming the gate electrode 17.
  • impurities such as boron (B) and phosphorus (P) are doped by ion implantation or ion doping.
  • a high concentration n-type impurity such as phosphorus (P) is implanted into both sides of the gate electrode 17 in the crystalline semiconductor film 13a to form a high concentration impurity region (source / drain region).
  • a high-concentration impurity region (source / drain region) is formed in the crystalline semiconductor film 13b by implanting a high-concentration p-type impurity such as boron (B) on both sides of the gate electrode 17.
  • the n-type TFT 30a and the p-type TFT 30b can be formed with relatively few steps.
  • the first interlayer insulating film 18 so as to cover the n-type TFT 30a and the p-type TFT 30b, for example, a silicon nitride film 18a and a silicon oxide film 18b formed by plasma CVD (Chemical Vapor Deposition) or sputtering are used. Laminate.
  • a laminated film of a silicon nitride film 18a and a silicon oxide film 18b is used as the first interlayer insulating film 18, but the present invention is not limited to this, and an inorganic insulating film containing silicon, for example, A silicon oxide film, a silicon nitride film, a silicon nitride oxide film single layer, or a stacked film thereof can be used.
  • a contact hole reaching the high-concentration impurity region from the surface of the first interlayer insulating film 18 is formed.
  • a laminated film of Ti, Al, and Mo is formed as a metal film, and the metal film is patterned into a desired shape by a photolithography technique, thereby forming the source electrode 19 and the drain electrode 20.
  • the source electrode 19 and the drain electrode 20 are electrically connected to the high-concentration impurity regions (source / drain regions) formed in the crystalline semiconductor film 13 through contact holes provided in the first interlayer insulating film 18, respectively. Connect to.
  • the second interlayer insulating film 21 so as to cover the first interlayer insulating film 18, the source electrode 19, and the drain electrode 20, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film single layer, or these The laminated film is formed.
  • an electrode film 22 made of a transparent conductor such as ITO (Indium ⁇ Tin Oxide) is formed on the second interlayer insulating film 21.
  • the electrode film 22 can be formed simultaneously with the same material as the pixel electrode provided in each pixel PIX.
  • the electrode film 22 is electrically connected to the source electrode 19 / drain electrode 20 through a contact hole provided in the second interlayer insulating film 21.
  • the CMOS-TFT 30 manufactured by the above manufacturing method improves the characteristics of the n-type TFT by selectively performing edge doping only on the inclined portion of the n-type TFT 30a without sacrificing the characteristics of the p-type TFT 30b.
  • the influence by the parasitic transistor can be prevented.
  • the inclined portion 51 and the flat portion 52 can be separately doped only by half exposure and the subsequent ashing process, Controllability is also good, and processing can be performed with a minimum number of processes using an existing ashing device. Further, the same manufacturing method can be used in the miniaturization process step.
  • Embodiment 2 A method for manufacturing a TFT substrate will be described in Embodiment 2 of the present invention. In the first embodiment, the same components and the like are denoted by the same reference numerals and the description thereof is omitted.
  • a plasma CVD Chemical Vapor Deposition
  • an amorphous silicon film as an amorphous semiconductor film 13A is formed on the base insulating film 12 by a plasma CVD method or the like.
  • the amorphous semiconductor film 13A is crystallized by irradiating the whole with an excimer laser beam to thereby crystallize the polysilicon film as the crystalline semiconductor film 13. Form.
  • a positive photoresist is applied on the crystalline semiconductor film 13 to form a resist film 14.
  • the resist film 14 is patterned by a photolithography technique (Photo Engraving ⁇ Process), and the crystalline semiconductor film 13 is dry-etched in an island shape using the patterned resist film 14 as an etching mask.
  • a crystalline semiconductor film 13a and a crystalline semiconductor film 13b in a p-type TFT region are formed.
  • An inclined portion 51 is formed at the edge of the crystalline semiconductor film 13 to ensure a withstand voltage.
  • CF 4 gas and oxygen gas can be used as the etching gas.
  • the flow rate of the oxygen gas is increased, the resist film 14 is more easily etched.
  • the angle of the inclined portion of the quality semiconductor film 13 can be set.
  • the resist film 14 is removed by a stripping solution or plasma ashing.
  • a gate insulating film 16 is formed on the crystalline semiconductor film 13.
  • a resist film 15 is formed on the gate insulating film 16, and a flat portion 52 of the crystalline semiconductor film 13a that is an operation layer of the n-type TFT 30a and a crystalline semiconductor film 13b that is an operation layer of the p-type TFT 30b.
  • patterning is performed by, for example, a photolithography technique so as to completely cover the entire structure.
  • the resist film 15 covering the flat portion 52 of the crystalline semiconductor film 13a is half-exposed, and the resist film 15 on the flat portion 52 is thinned.
  • the thickness of the resist film 15 is reduced to such an extent that no p-type impurity is implanted into the flat portion 52 of the crystalline semiconductor film 13a.
  • a p-type impurity such as boron (B) by an ion implantation method or an ion doping method (edge doping).
  • the resist film 15 covering the crystalline semiconductor film 13a is removed by plasma ashing. Then, the entire crystalline semiconductor film 13a is doped with a p-type impurity such as boron (B) by an ion implantation method or an ion doping method (channel doping). At this time, since the crystalline semiconductor film 13b is covered with the resist film 15, no p-type impurity is added to the crystalline semiconductor film 13b.
  • a p-type impurity such as boron (B)
  • the resist film 15 on the entire surface of the insulating substrate 11 is removed by a stripping solution or plasma ashing.
  • a p-type impurity such as boron (B) is ion-implanted to the entire surface of the crystalline semiconductor films 13a and 13b through the gate insulating film 16.
  • doping is performed by an ion doping method.
  • an amorphous silicon film containing boron (B) may be formed by mixing diborane (B 2 H 6 ) gas with silane (SiH 4 ) gas as a raw material.
  • ashing is preferably used in the step (e).
  • the selective resist film can be easily removed depending on the difference in the film thickness of the resist film. Therefore, according to the above manufacturing method, only the resist film formed on the first semiconductor film can be easily selectively removed.
  • the step (g) of removing the resist film formed on the second semiconductor film, the first semiconductor film, and the first semiconductor film A step (h) of forming a gate insulating film so as to cover the second semiconductor film, and introducing a p-type impurity into the entire surface of the first semiconductor film and the second semiconductor film through the gate insulating film.
  • a step It is preferable to further include a step.
  • the method of manufacturing the thin film transistor device of the present invention is performed after the step (h) and before the step (i), over the entire surface of the first and second semiconductor films via the gate insulating film.
  • the method further includes a step of introducing a p-type impurity.
  • the threshold voltages of the n-type thin film transistor and the p-type thin film transistor can be controlled by introducing p-type impurities into the entire surfaces of the first semiconductor film and the second semiconductor film.
  • the method of manufacturing a thin film transistor device of the present invention further includes a step of forming a gate insulating film on the first and second semiconductor films after the step (a) and before the step (b).
  • the resist film may be formed on the first and second semiconductor films via the gate insulating film.
  • the present invention can be applied to display devices such as liquid crystal display devices and organic EL display devices.

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Abstract

　結晶質半導体膜（１３（１３ａおよび１３ｂ））の縁部に傾斜部（５１）を形成する工程と、結晶質半導体膜（１３ａ）上に、傾斜部（５１）が露出するようにレジスト膜（１５）を形成し、結晶質半導体膜（１３ｂ）の全体を覆うようにレジスト膜（１５）を形成する工程と、結晶質半導体膜（１３ａ）上に形成されているレジスト膜（１５）をハーフ露光させる工程と、結晶質半導体膜（１３ａ）のうち傾斜部（５１）のみにｐ型不純物を導入する工程と、結晶質半導体膜（１３ａ）に形成されているレジスト膜（１５）をアッシングにより除去する工程と、結晶質半導体膜（１３ａ）の全体にｐ型不純物を導入する工程と、を含む。

Description

薄膜トランジスタ装置の製造方法
　本発明は、表示パネルなどに設けられた薄膜トランジスタ装置の製造方法に関するものである。
　近年、フラットパネルディスプレイとして、液晶表示パネル等の需要が急速に伸びている。液晶表示パネルは、ＣＲＴ（Cathode Ray Tube）に比べて、消費電力が少なく、小型化がしやすいため、テレビを始め、携帯電話、携帯型ゲーム機、車載用ナビゲーション装置などに幅広く利用されている。
　また、液晶表示パネルに比べてより消費電力が少ない有機ＥＬ（Electro Luminescence）表示パネルの開発も進められており、一部の製品では既に実用化されている。
　これらの液晶表示パネルや有機ＥＬ表示パネルの中でも、応答速度が速く、多階調表示が容易なアクティブマトリクス型の表示パネルが広く使用されている。
　アクティブマトリクス型の表示パネルには、通常複数の画素がマトリクス状に配列されており、各画素にはスイッチング素子として薄膜トランジスタ（Thin Film Transistors、以下「ＴＦＴ」と略する）が設けられている。
　基本的なＴＦＴの構造を図５に基づいて説明する。
　図５は、ＴＦＴの構造を示す図であり、図５の（ａ）は、ＴＦＴの構造を示す平面図、図５の（ｂ）は、図５の（ａ）のＩ－Ｉ線による断面図、図５の（ｃ）は、図５の（ａ）のＩＩ－ＩＩ線による断面図である。
　図５に示すように、絶縁基板１１０としてのガラス基板の上には、下地絶縁膜１１１としてシリコン酸化膜が形成されている。この下地絶縁膜１１１のＴＦＴ形成領域上には、半導体膜１１２として、ポリシリコン膜が形成されている。
　下地絶縁膜１１１及び半導体膜１１２の上には、ゲート絶縁膜１１３として、シリコン酸化膜が形成されており、このゲート絶縁膜１１３の上には、金属からなるゲート電極１１４が形成されている。このゲート電極１１４は、半導体膜１１２の上を横断するように形成されている。
　半導体膜１１２には、ゲート電極１１４をマスクとしてｐ型又はｎ型不純物を注入することにより形成された１対の高濃度不純物領域（ソース／ドレイン領域）１１２ａ、１１２ｂが設けられている。
　ここで、逆スタガー型ＴＦＴの場合は、ゲート電極１１４と半導体膜１１２の位置が逆になっている。
　ところで、上述のように半導体膜１１２がポリシリコン膜からなり、ゲート絶縁膜１１３がシリコン酸化膜からなるＴＦＴの場合、半導体膜１１２のチャネル領域に不純物が添加されていないと、閾値電圧は負の方向にシフトすることが知られている。
　このため、通常、ゲート電極１１４を形成する前に、ボロン（Ｂ）等のｐ型不純物を半導体膜１１２の全体に導入して、閾値電圧を制御する方法が提案されている。
　半導体膜１１２にｐ型不純物を導入する方法には、例えばイオン注入法、イオンドーピング法及び気相ドーピング法がある。ここで、イオン注入法とは、質量分離して目的のイオンのみを半導体膜に注入する方法であり、イオンドーピング法とは、不純物を質量分離しないで加速し半導体膜に注入する方法である。イオンドーピング法には、例えば、ジボラン（Ｂ２Ｈ６）等の原料ガスをＲＦ（Radio Frequency）電力で励起してボロンイオンを発生させ、このボロンイオンを数ｋｅＶ～１００ｋｅＶのエネルギーに加速して半導体膜に注入する方法がある。気相ドーピング法には、例えば、プラズマＣＶＤ（ChemicalVapor Deposition）法によって下地絶縁膜上にアモルファスシリコンを形成する際に、原料となるシラン（ＳｉＨ４）ガスにジボラン（Ｂ２Ｈ６）ガスを混合して、ボロン（Ｂ）を含有するアモルファスシリコン膜を形成する方法がある。
　なお、液晶表示パネルや有機ＥＬ表示パネルの駆動回路にはｐ型ＴＦＴ及びｎ型ＴＦＴからなるＣＭＯＳ（Complimentary Metal Oxide Semiconductor）が幅広く使用されている。このＣＭＯＳを使用する場合、ゲート電圧が０Ｖの時に、ｐ型ＴＦＴ及びｎ型ＴＦＴ何れもオフになるように閾値電圧を調整しないと、リーク電流が発生して消費電力が大きくなる。特に、消費電力の低減化が望まれている昨今の状況では、駆動電圧を低く抑えるためにＴＦＴの閾値電圧の低減化が必要となる。
　しかしながら、ｎ型ＴＦＴとｐ型ＴＦＴとではその電流－電圧特性が異なるため、ゲート電圧が０Ｖの時に、ｐ型ＴＦＴ及びｎ型ＴＦＴの両方がオフになるように閾値電圧を調整することは困難である。この点について、以下に説明する。
　一般的に、ＴＦＴではゲート絶縁膜１１３の耐圧確保のために、図５の（ｃ）に示すように、半導体膜１１２の縁部が傾斜するように加工されている。そのため、上記各方法によりｐ型不純物を注入した場合、チャネル領域の傾斜部の単位面積当りのｐ型不純物の面密度が、チャネル領域の中央部の単位面積当りのｐ型不純物の面密度よりも少なくなる。
　この結果、図６に示すように、ｎ型ＴＦＴでは、その傾斜部が、チャネル幅が小さく閾値電圧の低い寄生トランジスタとなる。これにより、ＴＦＴに実際に流れる電流の特性は、平坦部の特性に傾斜部の特性が足し合わさったものになって、２段階に変化する特性を有する。一方、ｐ型ＴＦＴでは、傾斜部の特性は平坦部の特性にマスクされて、傾斜部の影響による閾値電圧の変化は発生しない。図６は、ｐ型ＴＦＴ及びｎ型ＴＦＴの電流―電圧（Ｉ－Ｖ）特性を示すグラフである。
　ｎ型ＴＦＴとｐ型ＴＦＴの電流－電圧特性について、さらに具体的には図４に基づいて説明する。
　図４の（ａ）は、ｎ型ＴＦＴの電流―電圧（Ｉ－Ｖ）特性を示し、図４の（ｂ）は、ｐ型ＴＦＴの電流―電圧（Ｉ－Ｖ）特性を示す。
　ｎ型ＴＦＴは、図４の（ａ）のグラフの実線で示すように、傾斜部の寄生トランジスタの影響を受けて、ゲート電圧０Ｖ付近でのドレイン電流の立ち上がりが、２段階に変化する傾向がある。これに対して、ｐ型ＴＦＴは、傾斜部の特性が平坦部の特性に隠れているために寄生トランジスタの影響は受けず、図４の（ｂ）のグラフの実線で示すように、ゲート電圧０Ｖ付近でのドレイン電流の変化は１段階である。
　このように、ｎ型ＴＦＴとｐ型ＴＦＴとでは、その電流－電圧特性が互いに異なっている。このような特性を有するｎ型ＴＦＴとｐ型ＴＦＴでＣＭＯＳを構成する場合、ゲート電圧が０Ｖの時に、ｐ型ＴＦＴ及びｎ型ＴＦＴの両方がオフになるようにｐ型不純物の導入量を制御することは困難である。
　そこで、特許文献１には、上記問題を解決するためのＴＦＴ基板の製造方法について記載されている。
　図７は、上記特許文献１に記載されたＴＦＴ基板の製造方法を示す断面図である。
　図７に基づきＴＦＴ基板の製造方法の１つの実施形態について説明すれば以下のとおりである。図７の（ａ）は、ＴＦＴ基板におけるｎ型ＴＦＴ形成領域の断面構成を示し、図７の（ｂ）は、ＴＦＴ基板におけるｐ型ＴＦＴ形成領域の断面構成を示す。
　図７の（ａ）および（ｂ）に示すように、まず、絶縁基板２４１としてのガラス基板の上に、下地絶縁膜２４２としてシリコン酸化膜を形成する。
　そして、この下地絶縁膜２４２の上に、非晶質半導体膜としてｐ型不純物であるボロン（Ｂ）を含んだアモルファスシリコン膜を形成する。次に、エキシマレーザを絶縁基板２４１の上側全体に照射して上記非晶質半導体膜を結晶質半導体膜２４３に結晶化する。即ち、アモルファスシリコン膜をポリシリコン膜に変化させる。
　そして、この結晶質半導体膜２４３の上に、例えばシリコン酸化膜からなるマスク膜２４４を形成する。
　次に、ポジ型のフォトレジストを使用し、ＴＦＴ形成領域のマスク膜２４４上にレジスト膜（図示せず）を形成する。
　そして、マスク膜２４４及び結晶質半導体膜２４３を島状にエッチングするが、上記レジスト膜の縁部に、通常底部から上部に向けて幅が小さくなるような傾斜部が形成されており、徐々に傾斜部がエッチングされて後退していく。これに伴い、結晶質半導体膜２４３の縁部にも傾斜部が形成される。
　次に、上記レジスト膜を剥離液又はプラズマアッシングにより除去する。
　そして、ｐ型ＴＦＴ形成領域を完全に覆うようにレジスト膜Ｒ４を形成する（図７の（ｂ）参照）。なお、このレジスト膜Ｒ４は、ｎ型ＴＦＴ形成領域には形成しない（図７の（ａ）参照）。
　次に、イオンドーピング装置を使用し、マスク膜２４４を透過する条件で、ｎ型ＴＦＴ形成領域の結晶質半導体膜２４３の全体にボロン（Ｂ）を注入する。このとき、ｐ型ＴＦＴ形成領域はレジスト膜Ｒ４で覆われているため、ボロン（Ｂ）は注入されない。
　続けて、マスク膜２４４を透過しない条件で、ｎ型ＴＦＴ形成領域の結晶質半導体膜２４３の傾斜部のみにボロンを注入する。これにより、ｎ型ＴＦＴ形成領域においては、マスク膜２４４から露出した結晶質半導体膜２４３の傾斜部のみにｐ型不純物が選択的に導入される。そのため、ｎ型ＴＦＴにおいて、傾斜部の寄生トランジスタの影響を抑えることができる。
　その後、レジスト膜Ｒ４を除去して、結晶質半導体膜２４３の上に、ゲート絶縁膜及びゲート電極を形成する。
日本国公開特許公報「特開２００３－２５８２６２号公報（２００３年９月１２日公開）」
　しかしながら、上記特許文献１に記載されたＴＦＴの製造方法では、ｎ型ＴＦＴ形成領域およびｐ型ＴＦＴ形成領域への不純物注入量の調整を行い、かつ、ｎ型ＴＦＴ形成領域の傾斜部と平坦部への不純物注入量の調整を行うために、レジスト膜Ｒ４およびマスク膜２４４という２種類のマスクを必要とする。そのため、既存の薄膜トランジスタの製造工程と比較して、余分な工程およびマスクが必要となるという問題がある。
　また、上記特許文献１に記載されたＴＦＴの製造方法では、ｐ型不純物注入後、マスク膜２４４はシリコン酸化膜等の絶縁膜からなる場合にゲート絶縁膜の一部として残すことが可能であると記載されている。
　しかしながら、上記マスク膜２４４を残して、その上にゲート絶縁膜を形成した場合、結晶質半導体膜２４３の傾斜部は平坦部より絶縁層が薄いため、耐圧に影響が生じる。つまり、傾斜部は平坦部に比べて耐圧性が弱くなる。
　また、プロセスの微細化により、結晶質半導体膜２４３の傾斜部の傾きが急になる方向に進み、ゲート絶縁膜の膜厚も更に薄くなるため、上記傾斜部の耐圧性がさらに弱くなる。そのため、素子を微細化した場合には、マスク膜２４４は残すことが出来ず、除去工程を必ず必要とし、工程数が増加するという問題がある。
　本発明は、上記の問題点に鑑みてなされたものであり、閾値電圧の制御が容易な薄膜トランジスタをより少ない工程数で製造可能であり、微細化プロセス工程においても適用可能な薄膜トランジスタ装置の製造方法を提供することを目的とする。
　上記の課題を解決するために、本発明の薄膜トランジスタ装置の製造方法は、ｐ型薄膜トランジスタ及びｎ型薄膜トランジスタが形成されてなる薄膜トランジスタ装置の製造方法において、上記ｎ型薄膜トランジスタの動作層である第１の半導体膜及び上記ｐ型薄膜トランジスタの動作層である第２の半導体膜を、それらの縁部に傾斜部を有するように形成する（ａ）工程と、上記第１の半導体膜上に、上記傾斜部が露出するようにレジスト膜を形成し、上記第２の半導体膜全体を覆うように上記レジスト膜を形成する（ｂ）工程と、上記第１の半導体膜上に形成されている上記レジスト膜に対してハーフ露光を行い、その膜厚を減少させる（ｃ）工程と、上記第１の半導体膜のうち上記傾斜部のみにｐ型不純物を導入する（ｄ）工程と、上記第１の半導体膜上に形成されている上記レジスト膜を除去する（ｅ）工程と、上記第１の半導体膜の全体にｐ型不純物を導入する（ｆ）工程とを含むことを特徴とする。
　上記製造方法により、第１の半導体膜のチャネル領域に第２の半導体膜のチャネル領域より多くのｐ型不純物を導入することができる。更に、第１の半導体膜のチャネル領域の傾斜部にチャネル領域の平坦部（傾斜部を除いた部分）より多くのｐ型不純物を導入することができる。
　よって、ゲート電圧が０Ｖの時は、ｎ型薄膜トランジスタ及びｐ型薄膜トランジスタの何れもオフとなる。従って、ＣＭＯＳのリーク電流が減少し、消費電力を削減することができる。
　また、上記製造方法によれば、１種類のレジスト膜の膜厚を変えることで第１の半導体膜上に形成されているレジスト膜を選択的に除去し、ｎ型薄膜トランジスタの動作層である第１の半導体膜と、ｐ型薄膜トランジスタの動作層である第２の半導体膜とに注入される不純物の量を調整することができる。さらに、上記製造方法によれば、第１の半導体膜の傾斜部が露出するようにレジスト膜を形成することで、ｎ型薄膜トランジスタの半導体層の傾斜部と平坦部への不純物注入量の調整を行うことができる。このように、本発明の製造方法では、レジスト膜の形成方法を工夫することで、既存の薄膜トランジスタの製造工程と比較して、余分な工程およびマスクを必要とすることなく、閾値電圧の制御が容易な薄膜トランジスタを製造することができる。
　本発明の薄膜トランジスタ装置の製造方法は、上記（ｃ）工程では、レジスト膜に対してハーフ露光を行う。
　上記製造方法により、容易に第１の半導体膜上に形成されているレジスト膜の膜厚を減少させることができる。つまり、１回のフォトリソグラフィー工程によって、第２の半導体膜上に所定の膜厚のレジスト膜をパターニングするとともに、第１の半導体膜上に、第２の半導体膜上のレジスト膜よりも膜厚の小さいレジスト膜をパターニングすることができる。
　また、ハーフ露光を用いることで、既存の設備を使用して工程数の増加を最小限にとどめて、レジスト膜の薄膜化処理を行うことができる。
　本発明は、ｐ型薄膜トランジスタ及びｎ型薄膜トランジスタが形成されてなる薄膜トランジスタ装置の製造方法において、上記ｎ型薄膜トランジスタの動作層である第１の半導体膜及び上記ｐ型薄膜トランジスタの動作層である第２の半導体膜の縁部に傾斜部を形成する（ａ）工程と、上記第１の半導体膜上に、上記傾斜部が露出するようにレジスト膜を形成し、上記第２の半導体膜全体を覆うように上記レジスト膜を形成する（ｂ）工程と、上記第１の半導体膜上に形成されている上記レジスト膜を減少させる（ｃ）工程と、上記第１の半導体膜のうち上記傾斜部のみにｐ型不純物を導入する（ｄ）工程と、上記第１の半導体膜上に形成されている上記レジスト膜を除去する（ｅ）工程と、上記第１の半導体膜の全体にｐ型不純物を導入する（ｆ）工程とを含むことを特徴とする製造方法である。
　それゆえ、本発明によれば、閾値電圧の制御が容易な薄膜トランジスタをより少ない工程数で製造可能であり、微細化プロセス工程においても適用可能である。
本発明の実施の形態に係るＣＭＯＳ－ＴＦＴの製造方法を工程順に示す断面図である。 本発明の実施の形態に係る液晶表示装置の全体構成を示す平面図である。 本発明の実施の形態に係るＣＭＯＳ－ＴＦＴの構造を示す図であり、（ａ）は、本発明の実施の形態に係るＣＭＯＳ－ＴＦＴの平面図であり、（ｂ）は、（ａ）のＩ－Ｉ線およびＩ’－Ｉ’線による断面図であり、（ｃ）は、（ａ）のＩＩ－ＩＩ線による断面図である。 本発明の実施の形態に係るＣＭＯＳ－ＴＦＴの電流―電圧（Ｉ－Ｖ）特性を示すグラフであり、（ａ）は、ｎ型ＴＦＴの電流―電圧（Ｉ－Ｖ）特性を示すグラフであり、（ｂ）は、ｐ型ＴＦＴの電流―電圧（Ｉ－Ｖ）特性を示すグラフである。 従来のＴＦＴの構造を示す図であり、（ａ）は、従来のＴＦＴの構造を示す平面図であり、（ｂ）は、（ａ）のＩ－Ｉ線による断面図であり、（ｃ）は、（ａ）のＩＩ－ＩＩ線による断面図である。 従来のＴＦＴの電流―電圧（Ｉ－Ｖ）特性を示すグラフである。 特許文献１に記載されたＴＦＴ基板の製造方法を示す断面図である。 本発明の実施の形態に係るｎ型ＴＦＴの電流―電圧（Ｉ－Ｖ）特性を示すグラフである。
〔実施の形態１〕
　本発明の実施の形態１について、図面を用いて説明すれば以下の通りである。以下に記載の実施形態では、本発明のＴＦＴ（薄膜トランジスタ）を液晶表示装置に適用した場合を例として記載する。
（液晶表示装置の全体構成）
　まず、本実施の形態において、液晶表示装置の全体構成を説明する。
　図２は、本実施の形態において、液晶表示装置の全体構成を示す平面図である。
　図２示すように、液晶表示装置１は、相互に対向して配置されたＴＦＴ基板１０、ＣＦ基板７０、これらのＴＦＴ基板１０とＣＦ基板７０との間に封入された液晶素子（図示せず）により構成されている。
　ＴＦＴ基板１０において、絶縁基板１１としてのガラス基板上に、表示部４０、ゲート信号線駆動回路４１、データ信号線駆動回路４２が形成されている。
　表示部４０には、互いに交差する複数のゲート配線Ｇ及び複数のソース配線Ｓと、各ゲート配線Ｇと各ソース配線Ｓとの交点に対応して設けられる画素ＰＩＸがマトリクス状に設けられている。
　ゲート信号線駆動回路４１は、各ゲート配線Ｇに画素ＰＩＸをデータ信号の書き込みのために選択する走査信号を順次出力することにより、ゲート配線Ｇを駆動する。
　データ信号線駆動回路４２は、各ソース配線Ｓにデータ信号を出力することによりソース配線Ｓを駆動する。
　各画素ＰＩＸにはスイッチング素子としてｎ型ＴＦＴ又はｐ型ＴＦＴが設けられ、ゲート配線Ｇからゲート信号を、ソース配線Ｓからデータ信号を入力して各画素ＰＩＸを制御する。
　また、ゲート信号線駆動回路４１及びデータ信号線駆動回路４２には、高速駆動のために複数のＣＭＯＳ－ＴＦＴ（薄膜トランジスタ）３０（図３参照）がそれぞれ設けられている。
　一方、ＣＦ基板７０において、絶縁基板７１としてのガラス基板上に、ブラックマトリクスやカラーフィルタ等が形成されている。
（ＣＭＯＳ－ＴＦＴの構造）
　次に、ＴＦＴ基板１０上に設けられたＣＭＯＳ－ＴＦＴの構造を図３に基づいて、詳細に説明する。
　図３は、ＴＦＴ基板１０上に設けられたゲート信号線駆動回路４１及びデータ信号線駆動回路４２内のＣＭＯＳ－ＴＦＴの構造を示す図であり、図３の（ａ）は、ＣＭＯＳ－ＴＦＴの平面図、図３の（ｂ）は、図３の（ａ）のＩ－Ｉ線およびＩ’－Ｉ’線による断面図、図３の（ｃ）は、図３の（ａ）のＩＩ－ＩＩ線による断面図である。
　図３の（ｃ）に示すように、ＴＦＴ基板１０において、絶縁基板１１としてのガラス基板上に、下地絶縁膜１２としてのシリコン酸化膜を介して、ｎ型ＴＦＴ３０ａ及びｐ型ＴＦＴ３０ｂからなるＣＭＯＳ－ＴＦＴ３０が形成されている。
　具体的には、下地絶縁膜１２の所定の領域の上に、ＣＭＯＳ－ＴＦＴ３０の動作層である結晶質半導体膜１３（１３ａおよび１３ｂ）としてポリシリコン膜が島状に形成されている。ｎ型ＴＦＴ３０ａの動作層である結晶質半導体膜１３ａには、一対の高濃度不純物領域（ソース／ドレイン領域）１３ａ１、１３ａ２がチャネル領域を挟んで形成されている。また、ｐ型ＴＦＴ３０ｂの動作層である結晶質半導体膜１３ｂには、一対の高濃度不純物領域（ソース／ドレイン領域）１３ｂ１、１３ｂ２がチャネル領域を挟んで形成されている。
　結晶質半導体膜１３の上にゲート絶縁膜１６が形成され、このゲート絶縁膜１６の上にはゲート電極１７（１７ａおよび１７ｂ）が形成されている。なお、このゲート電極１７ａおよび１７ｂは、結晶質半導体膜１３ａおよび１３ｂをそれぞれ横断するように形成されている（図３の（ａ）参照）。
　ゲート絶縁膜１６及びゲート電極１７の上には、第１の層間絶縁膜１８（１８ａおよび１８ｂ）が形成されている。この第１の層間絶縁膜１８の上にはソース電極１９（１９ａおよび１９ｂ）、ドレイン電極２０（２０ａおよび２０ｂ）が形成されている。なお、ソース電極１９ａ、ドレイン電極２０ａは、第１の層間絶縁膜１８に設けられたコンタクトホールを介してそれぞれ結晶質半導体膜１３ａに形成された高濃度不純物領域（ソース／ドレイン領域）１３ａ１、１３ａ２に電気的に接続され、ソース電極１９ｂ、ドレイン電極２０ｂは、第１の層間絶縁膜１８に設けられたコンタクトホールを介してそれぞれ結晶質半導体膜１３ｂに形成された高濃度不純物領域（ソース／ドレイン領域）１３ｂ１、１３ｂ２に電気的に接続されている。
　第１の層間絶縁膜１８、ソース電極１９及びドレイン電極２０の上には第２の層間絶縁膜２１が形成されている。第２の層間絶縁膜２１の上には例えば、ＩＴＯ（Indium Tin Oxide）等の透明導電体からなる電極膜２２が形成されている。この電極膜２２は、各画素ＰＩＸに備えられた画素電極と同じ材料で、同時に形成することができる。
　なお、電極膜２２は、第２の層間絶縁膜２１に設けられたコンタクトホールを介してソース電極１９ｂ／ドレイン電極２０ａに電気的に接続されている。
　結晶質半導体膜１３ａおよび１３ｂの縁部には、耐圧確保のためにそれぞれ傾斜部５１（図３の（ｂ）参照）が設けられている。
　結晶質半導体膜１３ａ・１３ｂのチャネル領域には、閾値制御のためにｐ型不純物であるボロン（Ｂ）が添加されている。なお、ｎ型ＴＦＴ３０ａの動作層である結晶質半導体膜１３ａ（第１の半導体膜）のチャネル領域と、ｐ型ＴＦＴ３０ｂの動作層である結晶質半導体膜１３ｂ（第２の半導体膜）のチャネル領域とに添加されているｐ型不純物の量は異なる。具体的には、結晶質半導体膜１３ａのチャネル領域のｐ型不純物の添加量は、結晶質半導体膜１３ｂのチャネル領域のｐ型不純物の添加量より多い。更に、結晶質半導体膜１３ａのチャネル領域の傾斜部５１のｐ型不純物の添加量は、チャネル領域の平坦部５２（傾斜部を除いた部分）のｐ型不純物の添加量より多い。
　これにより、ゲート電圧が０Ｖの時は、ｎ型ＴＦＴ３０ａ及びｐ型ＴＦＴ３０ｂの何れもオフとなる。従って、ＣＭＯＳ－ＴＦＴ３０のリーク電流が減少し、消費電力を削減することができる。
　具体的な理由について、ＣＭＯＳ－ＴＦＴの電流－電圧（Ｉ－Ｖ）特性を参照しながら、以下に説明する。
（ＣＭＯＳ－ＴＦＴの電流－電圧特性）
　図４は、本実施の形態におけるＣＭＯＳ－ＴＦＴの電流－電圧（Ｉ－Ｖ）特性を示すグラフである。なお、図４の（ａ）は、ｎ型ＴＦＴの電流―電圧（Ｉ－Ｖ）特性を示し、図４の（ｂ）は、ｐ型ＴＦＴの電流―電圧（Ｉ－Ｖ）特性を示す。
　図４の（ａ）のグラフの実線は、傾斜部５１と平坦部５２との間で上記のようなｐ型不純物の添加量の調整が行われていない従来のｎ型ＴＦＴのＩ－Ｖ特性である。図に示すように、従来のｎ型ＴＦＴでは、傾斜部５１の寄生トランジスタの影響を受けて、ゲート電圧０Ｖ付近でのドレイン電流の立ち上がりが、２段階に変化する傾向にある。
　そこで、本発明では、ｎ型ＴＦＴ３０ａのチャネル領域の傾斜部５１に、平坦部５２よりも多くのｐ型不純物を導入する。これにより、チャネル領域の傾斜部５１に形成された寄生トランジスタの閾値は、平坦部５２のＴＦＴの閾値とほぼ一致するように調整することができる。その結果、図４の（ａ）に破線で示すように、ｎ型ＴＦＴのＩ－Ｖ特性におけるバンプ（段階的な変化）がなくなる。
　一方、ｐ型ＴＦＴは、傾斜部の特性が平坦部の特性に隠れているため（図６参照）、寄生トランジスタの影響は受けず、図４の（ｂ）のグラフの実線で示すように、ゲート電圧０Ｖ付近でのドレイン電流の変化は１段階である。そのため、ｐ型ＴＦＴのチャネル領域の傾斜部に平坦部よりも多くのｐ型不純物を導入すると、ｐ型ＴＦＴの傾斜部において特性が変化する。その結果、寄生トランジスタの影響が顕著となり、図４の（ｂ）に破線で示すように、ｐ型ＴＦＴのＩ－Ｖ特性においてバンプが発生してしまう。
　そこで、本発明ではｐ型ＴＦＴ３０ｂのチャネル領域の平坦部５２と傾斜部５１には同じ量のｐ型不純物を導入する。
　なお、結晶質半導体膜１３ａのチャネル領域に結晶質半導体膜１３ｂのチャネル領域より多くのｐ型不純物を導入する理由については公知（特開２０００－１９６０９６）であるため説明を省略する。
（ｎ型ＴＦＴの閾値電圧）
　次に、本発明の方法で製造されるｎ型ＴＦＴの電流－電圧（Ｉ－Ｖ）特性についてさらに具体に説明する。ここでは、従来の方法で製造されたｎ型ＴＦＴの電流－電圧（Ｉ－Ｖ）特性と比較しながら説明する。
　消費電力の低減化に対する需要が高まっている昨今では、駆動電圧を低く抑えるためにＴＦＴの閾値電圧Ｖｔｈの低減化が望まれている。
　しかしながら、ＴＦＴの閾値電圧Ｖｔｈを所定値以上に低下させると、ＴＦＴがノーマリーオン状態となって消費電力が増大してしまう。
　そこで、ＴＦＴのオフリーク電流に基準値Ｐを設け、その基準値Ｐを上回らないようにＴＦＴの閾値電圧Ｖｔｈを制御する必要がある。オフリーク電流が基準値Ｐを満たすＴＦＴの閾値電圧Ｖｔｈの下限値を、下限スペックと定義する。
　ここで、オフリーク電流とは、ＴＦＴのゲート電圧が０Ｖの時の、ドレイン電流に等しい。
　図８は、ｎ型ＴＦＴの電流－電圧（Ｉ－Ｖ）特性を示すグラフである。図８においては、実線が、寄生トランジスタの影響を受ける従来のｎ型ＴＦＴのＩ－Ｖ特性を示すグラフであり、破線が、寄生トランジスタの影響を受けない本発明のｎ型ＴＦＴのＩ－Ｖ特性を示すグラフである。
　図８の（ａ）に示すように、ＴＦＴの閾値電圧Ｖｔｈが一定の場合、寄生トランジスタの影響を受ける従来のＴＦＴのオフリーク電流Ｉ１は、寄生トランジスタの影響を受けない本発明のＴＦＴのオフリーク電流Ｉ２よりも大きくなる。
　なお、オフリーク電流は、ＴＦＴの閾値電圧Ｖｔｈが負側にシフトすると大きくなる。
　図８の（ｂ）に示すように、従来のＴＦＴにおいて、例えば、ＴＦＴの閾値電圧Ｖｔｈが１．５Ｖのときに、オフリーク電流Ｉ１が基準値Ｐと等しくなるとする。この場合、ＴＦＴの閾値電圧Ｖｔｈが負側にシフトして１．５Ｖを下回ると、オフリーク電流Ｉ１が基準値Ｐを上回ってしまう。そのため、上記の従来のＴＦＴでは、下限スペックは１．５Ｖとなる。
　一方、本発明のＴＦＴにおいては、図８の（ｃ）に示すような電流－電圧（Ｉ－Ｖ）特性を示す。この場合、例えば、ＴＦＴの閾値電圧Ｖｔｈが１．１Ｖのときに、オフリーク電流Ｉ２が基準値Ｐと等しくなる。つまり、ＴＦＴの閾値電圧Ｖｔｈが負側にシフトして、１．１Ｖを下回るとオフリーク電流Ｉ２が基準値Ｐを上回ってしまう。そのため、上記の本発明のＴＦＴでは、下限スペックは１．１Ｖとなり、従来のＴＦＴと比較して下限スペックを下げることができる。
　即ち、ｎ型ＴＦＴのチャネル領域の傾斜部５１に、平坦部５２よりも多くのｐ型不純物を導入することにより、寄生トランジスタの影響がなくなり、ｎ型ＴＦＴの閾値電圧Ｖｔｈの下限スペックを下げることができる。
　これは、消費電力の低減化に有利である。
（ＣＭＯＳ－ＴＦＴの製造方法）
　上述した構造を有するＣＭＯＳ－ＴＦＴの製造方法を図１に基づいて説明する。
　図１の（ａ）～（ｆ）は、ＣＭＯＳ－ＴＦＴの製造方法を工程順に示す断面図である。
　先ず、図１の（ａ）に示すように、絶縁基板１１としてのガラス基板の上に、下地絶縁膜１２として、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法又はスパッタ法によって形成されたシリコン窒化膜１２ａ及びシリコン酸化膜１２ｂを積層する。
　ここで、上記絶縁基板１１として、透明なガラス基板を用いているが、これに限定されることはなく、上記ガラス基板以外にも、石英、プラスチックなどからなるものを用いることができる。
　また、上記下地絶縁膜１２として、シリコン窒化膜１２ａとシリコン酸化膜１２ｂとの積層膜を用いているが、これに限定されることはなく、シリコンを含む無機絶縁膜、例えば、シリコン酸化膜、シリコン窒化膜、シリコン窒化酸化膜単層、またはそれらの積層膜を用いることができる。なお、上記絶縁基板１１からの不純物イオンの拡散を効果的に抑制するという観点からは、下地絶縁膜１２はシリコン窒化膜、シリコン窒化酸化膜等の窒素を含む無機絶縁膜であることが好ましい。
　次に、下地絶縁膜１２の上に、プラズマＣＶＤ法等によって非晶質半導体膜１３Ａとしてのアモルファスシリコン膜を成膜する。
　次に、図１の（ｂ）に示すように、上記非晶質半導体膜１３Ａを、波長３０８ｎｍのＸｅＣＬエキシマレーザ光を用いて全体に照射して結晶化させることで結晶質半導体膜１３としてのポリシリコン膜を形成する。
　ここで、上記非晶質半導体膜１３Ａを結晶化する方法として、上記方法に限定されることはなく、例えば、波長２４８ｎｍのＫｒＦエキシマレーザ光を用いて結晶化させることができる。
　次に、図１の（ｃ）に示すように、ポジ型のフォトレジストを結晶質半導体膜１３の上に塗布し、レジスト膜１４を形成する。そして、レジスト膜１４をフォトリソグラフィー技術（Photo Engraving Process）によりパターニングを行い、パターン化された上記レジスト膜１４をエッチング用マスクとして結晶質半導体膜１３を島状にドライエッチングし、ｎ型ＴＦＴ領域の結晶質半導体膜１３ａとｐ型ＴＦＴ領域の結晶質半導体膜１３ｂを形成する。なお、結晶質半導体膜１３（１３ａおよび１３ｂ）の縁部には耐圧確保のため、傾斜部５１が形成されている。
　ここで、エッチングガスとして、例えばＣＦ４ガスと酸素ガスを用いることができるが、酸素ガスの流量を増加するほどレジスト膜１４はエッチングされやすくなるので、酸素ガスの流量を調整することにより、結晶質半導体膜１３の傾斜部の角度を設定することができる。
　結晶質半導体膜１３のパターニング完成後、レジスト膜１４を剥離液又はプラズマアッシングにより除去する。
　次に、図１の（ｄ）に示すように、結晶質半導体膜１３の上に、レジスト膜１５を形成し、ｎ型ＴＦＴ３０ａの動作層である結晶質半導体膜１３ａの平坦部５２と、ｐ型ＴＦＴ３０ｂの動作層である結晶質半導体膜１３ｂの全体とを完全に覆うように、例えばフォトリソグラフィー技術によりパターニングする。そして、結晶質半導体膜１３ａの平坦部５２を覆うレジスト膜１５をハーフ露光させ、平坦部５２上のレジスト膜１５を薄膜化する。ここでの薄膜化により、レジスト膜１５の膜厚を、結晶質半導体膜１３ａの平坦部５２にｐ型不純物が注入されない程度まで薄くする。
　ここで、ハーフ露光とは、ハーフトーン露光とも呼ばれる。レジスト膜１５に対してこのハーフ露光を行うことによって、既存の設備を用いて、レジスト膜の膜厚を容易に減少させることができる。
　その後、結晶質半導体膜１３ａの傾斜部５１のみにｐ型不純物、例えばボロン（Ｂ）をイオン注入法又はイオンドーピング法によりドーピングを行う（エッジドープ）。
　次に、図１の（ｅ）に示すように、プラズマアッシングにより結晶質半導体膜１３ａの平坦部５２を覆うレジスト膜１５を除去する。そして、結晶質半導体膜１３ａの全体にｐ型不純物、例えばボロン（Ｂ）をイオン注入法又はイオンドーピング法によりドーピングする（チャネルドープ）。このとき、結晶質半導体膜１３ｂは，レジスト膜１５で覆われているため、結晶質半導体膜１３ｂにはｐ型不純物は添加されない。
　その後、剥離液又はプラズマアッシングにより絶縁基板１１の全面のレジスト膜１５を除去する。これにより、結晶質半導体膜１３ｂ上のレジスト膜１５が除去される。
　なお、上記の工程で形成される各ＴＦＴの結晶半導体膜の寸法は特に限定はされないが、例えば、ｎ型ＴＦＴ領域の結晶質半導体膜１３ａにおけるエッジドープ領域を除いた幅ｗ１を、ｐ型ＴＦＴ領域の結晶質半導体膜１３ｂの幅ｗ２と同じにすることができる。
　次に、図１の（ｆ）に示すように、結晶質半導体膜１３の上にゲート絶縁膜１６を形成する。上記結晶質半導体膜１３の材質は、シリコンであるため、上記結晶質半導体膜１３との界面における界面準位を低減するという観点からは、上記ゲート絶縁膜１６はシリコン酸化膜であることが好ましい。
　そして、ｎ型ＴＦＴ３０ａ及びｐ型ＴＦＴ３０ｂの閾値電圧を制御するために、ゲート絶縁膜１６を介して、結晶質半導体膜１３ａ・１３ｂの全面にｐ型不純物、例えばボロン（Ｂ）をイオン注入法又はイオンドーピング法によりドーピングする。
　ここで、ゲート絶縁膜１６を介して、結晶質半導体膜１３ａ・１３ｂの全面にｐ型不純物を導入しているが、これに限定されることはなく、非晶質半導体膜１３Ａとしてのアモルファスシリコンを形成する際に、原料となるシラン（ＳｉＨ４）ガスにジボラン（Ｂ２Ｈ６）ガスを混合して、ボロン（Ｂ）を含有するアモルファスシリコン膜を形成しても良い。
　次に、ゲート絶縁膜１６の上に、例えばスパッタ法により導電膜としてのアルミニウム膜を形成し、フォトリソグラフィー技術により導電膜を所望の形状にパターニングすることによって、ゲート電極１７を形成する。
　次に、ゲート電極１７をマスクとし、ボロン（Ｂ）、リン（Ｐ）等の不純物をイオン注入法または、イオンドーピング法によりドーピングを行う。具体的には、結晶質半導体膜１３ａにはゲート電極１７の両側に高濃度のｎ型不純物、例えばリン（Ｐ）を注入し、高濃度不純物領域（ソース／ドレイン領域）を形成する。
　一方、結晶質半導体膜１３ｂにはゲート電極１７の両側に高濃度のｐ型不純物、例えばボロン（Ｂ）を注入し、高濃度不純物領域（ソース／ドレイン領域）を形成する。
　このような製造方法で、比較的に少ない工程でｎ型ＴＦＴ３０ａ及びｐ型ＴＦＴ３０ｂを形成することができる。
　次に、ｎ型ＴＦＴ３０ａ及びｐ型ＴＦＴ３０ｂを覆うように第１の層間絶縁膜１８として、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法又はスパッタ法によって形成されたシリコン窒化膜１８ａ及びシリコン酸化膜１８ｂを積層する。
　ここで、上記第１の層間絶縁膜１８として、シリコン窒化膜１８ａとシリコン酸化膜１８ｂとの積層膜を用いているが、これに限定されることはなく、シリコンを含む無機絶縁膜、例えば、シリコン酸化膜、シリコン窒化膜、シリコン窒化酸化膜単層、またはそれらの積層膜を用いることができる。
　そして、第１の層間絶縁膜１８の表面から上記高濃度不純物領域に到達するコンタクトホールを形成する、
　次に、例えば金属膜として、Ｔｉ、Ａｌ、Ｍｏの積層膜を形成し、フォトリソグラフィー技術により金属膜を所望の形状にパターニングすることによって、ソース電極１９及びドレイン電極２０を形成する。なお、ソース電極１９、ドレイン電極２０は、第１の層間絶縁膜１８に設けられたコンタクトホールを介してそれぞれ結晶質半導体膜１３に形成された高濃度不純物領域（ソース／ドレイン領域）に電気的に接続する。
　次に、第１の層間絶縁膜１８、ソース電極１９、ドレイン電極２０を覆うように第２の層間絶縁膜２１として、例えば、シリコン酸化膜、シリコン窒化膜、シリコン窒化酸化膜単層、またはそれらの積層膜を形成する。
　そして、第２の層間絶縁膜２１の上には、例えばＩＴＯ（Indium Tin Oxide）等の透明導電体からなる電極膜２２を形成する。この電極膜２２は、各画素ＰＩＸに備えられた画素電極と同じ材料で、同時に形成することができる。
　なお、電極膜２２は、第２の層間絶縁膜２１に設けられたコンタクトホールを介してソース電極１９／ドレイン電極２０に電気的に接続される。
　上記製造方法で製造されたＣＭＯＳ－ＴＦＴ３０は、ｐ型ＴＦＴ３０ｂの特性を犠牲することなく、ｎ型ＴＦＴ３０ａの傾斜部のみに選択的にエッジドープを実施することで、ｎ型ＴＦＴの特性を改善し、寄生トランジスタによる影響を防止できる。
　また、ｎ型ＴＦＴ３０ａの動作層である結晶質半導体膜１３ａを覆うレジスト膜１５に対して、ハーフ露光、およびその後のアッシング工程のみで傾斜部５１と平坦部５２を分けてドーピングが可能であり、制御性も良く、既存のアッシング装置を使い最小限の工程数で処理が可能となる。また、微細化プロセス工程においても同じ製造方法で処理が可能である。
〔実施の形態２〕
　本発明の実施の形態２においてＴＦＴ基板の製造方法を説明する。なお、実施の形態１において同様な構成部材等について同符号を付いて説明を省略する。
　先ず、図１の（ａ）に示すように、絶縁基板１１としてのガラス基板の上に、下地絶縁膜１２として、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法又はスパッタ法によって形成されたシリコン窒化膜１２ａ及びシリコン酸化膜１２ｂを積層する。
　次に、下地絶縁膜１２の上に、プラズマＣＶＤ法等によって非晶質半導体膜１３Ａとしてのアモルファスシリコン膜を成膜する。
　次に、図１の（ｂ）に示すように、上記非晶質半導体膜１３Ａを、エキシマレーザ光を用いて全体に照射して結晶化させることで結晶質半導体膜１３としてのポリシリコン膜を形成する。
　次に、図１の（ｃ）に示すように、ポジ型のフォトレジストを結晶質半導体膜１３の上に塗布し、レジスト膜１４を形成する。そして、レジスト膜１４をフォトリソグラフィー技術（Photo Engraving Process）によりパターニングを行い、パターン化された上記レジスト膜１４をエッチング用マスクとして結晶質半導体膜１３を島状にドライエッチングし、ｎ型ＴＦＴ領域の結晶質半導体膜１３ａとｐ型ＴＦＴ領域の結晶質半導体膜１３ｂを形成する。なお、結晶質半導体膜１３の縁部には耐圧確保のため、傾斜部５１が形成されている。
　ここで、エッチングガスとして、例えばＣＦ４ガスと酸素ガスを用いることができるが、酸素ガスの流量を増加するほどレジスト膜１４はエッチングされやすくなるので、酸素ガスの流量を調整することにより、結晶質半導体膜１３の傾斜部の角度を設定することができる。
　結晶質半導体膜１３のパターニング完成後、レジスト膜１４を剥離液又はプラズマアッシングにより除去する。
　次に、結晶質半導体膜１３の上に、ゲート絶縁膜１６を形成する。
　次に、ゲート絶縁膜１６の上に、レジスト膜１５を形成し、ｎ型ＴＦＴ３０ａの動作層である結晶質半導体膜１３ａの平坦部５２と、ｐ型ＴＦＴ３０ｂの動作層である結晶質半導体膜１３ｂの全体とを完全に覆うように、例えばフォトリソグラフィー技術によりパターニングする。そして、結晶質半導体膜１３ａの平坦部５２を覆うレジスト膜１５をハーフ露光させ、平坦部５２上のレジスト膜１５を薄膜化する。ここでの薄膜化により、レジスト膜１５の膜厚を、結晶質半導体膜１３ａの平坦部５２にｐ型不純物が注入されない程度まで薄くする。その後、結晶質半導体膜１３ａの傾斜部５１のみにｐ型不純物、例えばボロン（Ｂ）をイオン注入法又はイオンドーピング法によりドーピングを行う（エッジドープ）。
　次に、プラズマアッシングにより結晶質半導体膜１３ａを覆うレジスト膜１５を除去する。そして、結晶質半導体膜１３ａの全体にｐ型不純物、例えばボロン（Ｂ）をイオン注入法又はイオンドーピング法によりドーピングする（チャネルドープ）。このとき、結晶質半導体膜１３ｂはレジスト膜１５で覆われているため、結晶質半導体膜１３ｂにはｐ型不純物は添加されない。
　その後、剥離液又はプラズマアッシングにより絶縁基板１１の全面のレジスト膜１５を除去する。
　次に、ｎ型ＴＦＴ３０ａ及びｐ型ＴＦＴ３０ｂの閾値電圧を制御するために、ゲート絶縁膜１６を介して、結晶質半導体膜１３ａ・１３ｂの全面にｐ型不純物、例えばボロン（Ｂ）をイオン注入法又はイオンドーピング法によりドーピングする。
　ここで、ゲート絶縁膜１６を介して、結晶質半導体膜１３ａ・１３ｂの全面にｐ型不純物を導入しているが、これに限定されることはなく、非晶質半導体膜１３Ａとしてのアモルファスシリコンを形成する際に、原料となるシラン（ＳｉＨ４）ガスにジボラン（Ｂ２Ｈ６）ガスを混合して、ボロン（Ｂ）を含有するアモルファスシリコン膜を形成しても良い。
　以降の工程は実施の形態１の工程と同様であるため説明を省略する。
　本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明の薄膜トランジスタ装置の製造方法は、上記（ｅ）工程では、アッシングを用いることが好ましい。
　レジスト膜の除去にアッシングを用いると、レジスト膜の膜厚の違いによって、選択的なレジスト膜の除去を容易に行うことができる。したがって、上記製造方法によれば、容易に第１の半導体膜上に形成されているレジスト膜のみを選択的に除去することができる。
　また、アッシングを用いることで、既存設備を使用して工程数の増加を最小限にとどめて、レジスト膜を除去することができる。
　本発明の薄膜トランジスタ装置の製造方法は、上記（ｆ）工程の後に、上記第２の半導体膜上に形成されている上記レジスト膜を除去する（ｇ）工程と、上記第１の半導体膜及び第２の半導体膜を覆うようにゲート絶縁膜を形成する（ｈ）工程と、上記ゲート絶縁膜を介して、上記第１の半導体膜および上記第２の半導体膜の全面にｐ型不純物を導入する（ｉ）工程とをさらに含むことが好ましい。
　本発明の薄膜トランジスタ装置の製造方法は、上記（ｈ）工程の後であり、かつ上記（ｉ）工程の前に、上記ゲート絶縁膜を介して、上記第１および第２の半導体膜の全面にｐ型不純物を導入する工程をさらに含むことが好ましい。
　上記構成によれば、第１の半導体膜および上記第２の半導体膜の全面にｐ型不純物を導入することにより、ｎ型薄膜トランジスタ及びｐ型薄膜トランジスタの閾値電圧を制御することができる。
　本発明の薄膜トランジスタ装置の製造方法は、上記（ａ）工程の後であり、かつ上記（ｂ）工程の前に、上記第１および第２の半導体膜上にゲート絶縁膜を形成する工程をさらに含み、上記（ｂ）工程では、上記ゲート絶縁膜を介して、上記第１および第２の半導体膜上に上記レジスト膜を形成しても良い。
　本発明は、液晶表示装置、有機ＥＬ表示装置などの表示装置に適用することができる。
　１　　　液晶表示装置
　１０　　ＴＦＴ基板
　１１　　絶縁基板
　１２　　下地絶縁膜
　１２ａ　シリコン窒化膜
　１２ｂ　シリコン酸化膜
　１３　　結晶質半導体膜
　１３Ａ　非晶質半導体膜
　１３ａ　結晶質半導体膜（第１の半導体膜）
　１３ｂ　結晶質半導体膜（第２の半導体膜）
　１４　　レジスト膜
　１５　　レジスト膜
　１６　　ゲート絶縁膜
　１７　　ゲート電極
　１８　　第１の層間絶縁膜
　１８ａ　シリコン窒化膜
　１８ｂ　シリコン酸化膜
　１９　　ソース電極
　２０　　ドレイン電極
　２１　　第２の層間絶縁膜
　２２　　電極膜
　３０　　ＣＭＯＳ－ＴＦＴ
　３０ａ　ｎ型ＴＦＴ
　３０ｂ　ｐ型ＴＦＴ
　４０　　表示部
　４１　　ゲート信号線駆動回路
　４２　　データ信号線駆動回路
　７０　　ＣＦ基板

Claims (5)

  1. 　ｐ型薄膜トランジスタ及びｎ型薄膜トランジスタが形成されてなる薄膜トランジスタ装置の製造方法において、
    　上記ｎ型薄膜トランジスタの動作層である第１の半導体膜及び上記ｐ型薄膜トランジスタの動作層である第２の半導体膜を、それらの縁部に傾斜部を有するように形成する（ａ）工程と、
    　上記第１の半導体膜上に、上記傾斜部が露出するようにレジスト膜を形成し、上記第２の半導体膜全体を覆うように上記レジスト膜を形成する（ｂ）工程と、
    　上記第１の半導体膜上に形成されている上記レジスト膜に対してハーフ露光を行い、その膜厚を減少させる（ｃ）工程と、
    　上記第１の半導体膜のうち上記傾斜部のみにｐ型不純物を導入する（ｄ）工程と、
    　上記第１の半導体膜上に形成されている上記レジスト膜を除去する（ｅ）工程と、
    　上記第１の半導体膜の全体にｐ型不純物を導入する（ｆ）工程と、
    　を含むことを特徴とする薄膜トランジスタ装置の製造方法。
  2. 　上記（ｅ）工程では、アッシングを用いることを特徴とする請求項１に記載の薄膜トランジスタ装置の製造方法。
  3. 　上記（ｆ）工程の後に、
    　上記第２の半導体膜上に形成されている上記レジスト膜を除去する（ｇ）工程と、
    　上記第１の半導体膜及び上記第２の半導体膜を覆うようにゲート絶縁膜を形成する（ｈ）工程と、
    　上記ゲート絶縁膜上にゲート電極を形成する（ｉ）工程と、
    　をさらに含むことを特徴とする請求項１又は２に記載の薄膜トランジスタ装置の製造方法。
  4. 　上記（ｈ）工程の後であり、かつ上記（ｉ）工程の前に、上記ゲート絶縁膜を介して、上記第１および第２の半導体膜の全面にｐ型不純物を導入する工程をさらに含むことを特徴とする請求項３に記載の薄膜トランジスタ装置の製造方法。
  5. 　上記（ａ）工程の後であり、かつ上記（ｂ）工程の前に、上記第１および第２の半導体膜上にゲート絶縁膜を形成する工程をさらに含み、
    　上記（ｂ）工程では、上記ゲート絶縁膜を介して、上記第１および第２の半導体膜上に上記レジスト膜を形成することを特徴とする請求項１又は２に記載の薄膜トランジスタ装置の製造方法。
PCT/JP2010/072387 2009-12-14 2010-12-13 薄膜トランジスタ装置の製造方法 WO2011074537A1 (ja)

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