JP4514862B2

JP4514862B2 - 半導体装置の作製方法

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Publication number: JP4514862B2
Application number: JP33916499A
Authority: JP
Inventors: 律子河崎; 英人北角
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1999-11-30
Filing date: 1999-11-30
Publication date: 2010-07-28
Anticipated expiration: 2019-11-30
Also published as: JP2001156295A

Description

【０００１】
【発明の属する技術分野】
本発明は基板上に形成されたＴＦＴ（特にボトムゲート型ＴＦＴ）およびそれを用いた電気光学装置の作製方法に関する。なお、電気光学装置としては代表的には液晶表示装置もしくはＥＬ（エレクトロルミネッセンス）表示装置が挙げられる。なお、本願明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記ＴＦＴ、電気光学装置およびその電気光学装置を表示部に用いた電子機器も含むものとする。
【従来の技術】
【０００２】
従来のボトムゲート型の多結晶シリコン（ポリシリコンともいう）ＴＦＴの作製工程を以下に説明する。また、従来のボトムゲート型ＴＦＴの概略断面図を図１２に示す。
【０００３】
従来のボトムゲート型の多結晶シリコンＴＦＴは、ガラス基板５００１上にタンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）もしくはアルミニウム（Ａｌ）から選ばれた元素またはいずれかを主成分とする材料を用いたゲート電極５００２を形成し、ゲート電極の上方にゲート電極を覆うように酸化シリコン、窒化シリコンを成分とする材料のゲート絶縁膜５００３および非晶質シリコン薄膜を積層する。この非晶質シリコン薄膜をレーザーアニール法を用いて多結晶化し、多結晶シリコン膜を形成する。
【０００４】
多結晶シリコン膜にソース領域５００５、ドレイン領域５００６およびチャネル形成領域５００４を形成するために、チャネル形成領域５００４の上にマスクを設けｎ型またはｐ型を付与する不純物元素であるリン（Ｐ）またはボロン（Ｂ）等をドーピングする。
マスクは一般的にレジストもしくは酸化シリコン等の絶縁膜を用いる。レジストを用いた場合はイオンドーピン後にマスクは除去し、それぞれの濃度で添加された不純物元素の活性化を行った後、層間絶縁膜５００７を成膜する。活性化は、レーザーアニール法、ラピッドサーマルアニール法（ＲＴＡ法）で行われ、ファーネスアニール法ならば、３５０℃〜４５０℃の温度で行われる。また、これらの方法を併用することもある。絶縁膜を用いた場合は、レジストを用いた場合と同様に、マスクを除去し活性化後に層間絶縁膜を成膜する場合と、マスクを除去せずに活性化し、その後除去し層間絶縁膜を成膜する場合と、マスクを除去せずに活性化し層間絶縁膜の一部とする場合がある。そして、その上にソース配線５００８およびドレイン配線５００９を形成し図１２の構成を得る。
【０００５】
一般に上記構造のＴＦＴでは、ゲート電極直上のチャネル形成領域５００４の結晶性が、ソース領域５００５およびドレイン領域５００６よりも悪く結晶粒径も小さくなるため、移動度が低くＴＦＴの特性もよくない。この現象は、レーザー等で非晶質シリコン薄膜をアニールしたとき、基板に比べてゲート電極５００２の熱伝導性が高いため、レーザー等による熱がソース領域５００５およびドレイン領域５００６に比べチャネル形成領域５００４では速く逃げ、チャネル形成領域５００４における非晶質シリコン薄膜の結晶成長に十分な時間が確保されないために生じる。
【０００６】
この問題に対する解決手段として、基板を加熱しながらレーザー照射する方法（以下加熱レーザー法という）や、非晶質シリコンまたはゲート絶縁膜の膜厚をチャネル形成領域とソース領域およびドレイン領域で選択的に変える方法が提案されている。
【０００７】
加熱レーザー法では、あらかじめ基板を加熱することで、非晶質シリコン薄膜の結晶成長に十分な時間が確保されるため、結晶性は良くなり結晶粒径を大きくすることができる。
【０００８】
また、非晶質シリコンまたはゲート絶縁膜の膜厚を選択的に変える方法では、非晶質シリコンまたはゲート絶縁膜の膜厚を変えることで、結晶性および結晶粒径を変えることができることを利用して、チャネル形成領域とソース領域およびドレイン領域の結晶性を均一化することができる。
【０００９】
しかしながら、加熱レーザー法では、レーザーの最適照射パワーは低くすることができるが、基板を高温で加熱しながらレーザーで結晶化するために、常温で結晶化する時に比べてスループットは悪くなる。
【００１０】
そして、非晶質シリコンまたはゲート絶縁膜の膜厚を選択的に変える方法は、パターニング、エッチング等の工程が付加されるため、マスク枚数が増加しスループットも悪くなり工程が複雑化してしまう。
【００１１】
【発明が解決しようとする課題】
本発明では、複雑な工程を用いずにボトムゲート型の多結晶シリコンＴＦＴの特性を向上させることを目的としている。
【００１２】
【課題を解決するための手段】
本発明者は、チャネル形成領域とソース領域およびドレイン領域の結晶性および粒径を均一にし、移動度を高くする方法として、非晶質シリコンの膜厚に対してゲート絶縁膜の膜厚を適度に厚くすることを見いだした。ゲート絶縁膜の膜厚を適度に厚くすることで、ゲート電極の放熱の影響を小さくして結晶性および粒径を均一にすることができる。
【００１３】
しかしながら、ゲート絶縁膜の膜厚を厚くすると、スイッチング素子としてのＴＦＴの性能を決めるサブスレッショルド係数（以後Ｓ値とする）が高くなってしまうという問題がある。このＳ値が小さいＴＦＴは、オン状態とオフ状態を切り替えるのに必要な電圧の振幅が小さくてすみ、高速で低消費電力のスイッチング動作が可能となる。
そこで、本発明はＳ値を改善させることで、上記目的を達成するためになされたＴＦＴである。
【００１４】
上記の課題を解決するための本発明の半導体装置の作製方法は、
基板上にゲート電極を形成する第１の工程と、
前記ゲート電極を覆うゲート絶縁膜を形成する第２の工程と、
前記ゲート絶縁膜上に半導体膜を形成する第３の工程と
前記半導体膜を結晶化して結晶質半導体膜を形成する第４工程と、
前記多結晶シリコン膜の少なくともチャネル形成領域上に絶縁膜を形成する第５工程と、
前記絶縁膜に対して熱処理を行う第６工程と、
前記絶縁膜の上に層間絶縁膜を形成する第７工程と、
を有することを特徴としている。
【００１５】
また、他の発明の作製方法は、
基板上にゲート電極を形成する第１の工程と、
前記ゲート電極を覆うゲート絶縁膜を形成する第２の工程と、
前記ゲート絶縁膜上に半導体膜を形成する第３の工程と
前記半導体膜を結晶化して結晶質半導体膜を形成する第４工程と、
前記結晶質半導体膜の少なくともチャネル形成領域上に第１の絶縁膜を形成する第５の工程と、
前記絶縁膜を含む第１の絶縁膜を除去する第６の工程と、
前記第６の工程の後、少なくともチャネル形成領域上に層間絶縁膜もしくは層間絶縁膜の一部となる第２の絶縁膜を形成する第７の工程と、
前記第６の工程の後、熱処理を行う第８工程と、
を有することを特徴としている。
【００１６】
前記結晶質半導体は、多結晶シリコンであることであることを特徴としている。
【００１７】
非晶質シリコン薄膜を多結晶化して前記多結晶シリコン膜からなる活性層を形成するとき、前記チャネル形成領域、前記ソース領域および前記ドレイン領域の結晶性ならびに粒径が均一となるように、前記ゲート絶縁膜の膜厚はケイ素を含む絶縁膜のとき１４０ｎｍ〜３００ｎｍ、また酸化タンタルのとき１２０ｎｍ〜２５０ｎｍとする。
【００１８】
また、前記熱処理はファーネスアニールまたは電磁エネルギーを用いたアニールを行い、加熱温度は５００℃〜７００℃であることを特徴としている。
【００１９】
上記作製方法のＴＦＴは、少なくともチャネル形成領域の上に絶縁膜がある状態で、ファーネスアニール法を用いて５００℃〜７００℃で熱処理を行い、さらにその絶縁膜を除去しないことでＳ値の改善がみられている。
【００２０】
チャネル形成領域上に絶縁膜がない状態でファーネスアニールを行っても、Ｓ値の改善がみられないことを本発明者は実験で確認している。このことから、少なくともチャネル形成領域上に絶縁膜があることが必要条件であることがわかる。
また、チャネル形成領域上に絶縁膜がある場合において、ファーネスアニール法を用いるとＳ値の改善がみられ、レーザーアニール法を用いたときはＳ値の改善があまりみられないことも確認されている。さらに、ファーネスアニール法を用いる場合において、加熱温度を５００℃〜７００℃としたときにＳ値の改善が顕著になることが確認されている。
ファーネスアニール法がレーザーアニール法と全く異なる点として、ファーネスアニール法は、基板、ゲート電極、ゲート絶縁膜、多結晶シリコン膜およびチャネル形成領域上の絶縁膜の全体を加熱することができるのに対し、レーザーアニール法は、光の吸収量の多い部分であるゲート電極や多結晶シリコン膜を中心に部分的にしか加熱されないことが挙げられる。このことは、ラピッドサーマルアニール法も同様と考えられる。
これらのことから、ファーネスアニール法によってゲート電極および多結晶シリコン膜だけではなく、ゲート絶縁膜およびチャネル形成領域上の絶縁膜をも一緒に加熱することと、５００℃〜７００℃で加熱することが必要条件であることがわかる。
【００２１】
一方で、ファーネスアニールを行った後、チャネル形成領域上の絶縁膜を除去してしまうと、Ｓ値の改善がみられないことが実験で確認されている。しかしながら、ファーネスアニールを行った後チャネル形成領域上の絶縁膜を除去しても、再度チャネル形成領域上に絶縁膜を形成しファーネスアニールを行うことにより、Ｓ値が改善されることが確認されている。また、ファーネスアニール法のように基板、ゲート電極、ゲート絶縁膜、多結晶シリコン膜およびチャネル形成領域上の絶縁膜の全体を加熱することができるアニール方法として、電磁エネルギーを用いたアニール方法も挙げられ、ファーネスアニール法を用いたときと同様の効果が期待できる。
【００２２】
以上のことは、チャネル形成領域が絶縁膜に挟まれた状態で熱処理されることにより、チャネル形成領域とその上面に接する絶縁膜およびチャネル形成領域とその下面に接する絶縁膜との界面において応力のバランスが保たれた状態になったためと考えられる。そこで、本発明では、そのような応力バランスを崩さないように、チャネル形成領域上に形成された絶縁膜を除去せずにＴＦＴを作製する。その結果として、チャネル形成領域とゲート絶縁膜の界面の応力バランスが保たれ、Ｓ値が向上すると考えられる。
【発明の実施の形態】
【００２３】
本発明の実施の形態について、以下に示す実施例により詳細な説明を行う。
[実施例１]
【００２４】
図１（Ａ）において、基板１０１には低アルカリガラス基板や石英基板を用いることができる。この基板１０１のＴＦＴを形成する表面には、酸化シリコン膜、窒化シリコン膜または窒化酸化シリコン膜などの絶縁膜を形成しておいても良い（図示せず）。ゲート電極１０２は、Ｔａ、Ｔｉ、Ｗ、Ｍｏ、ＣｒまたはＡｌから選ばれた元素またはいずれかを主成分とする材料を用い、スパッタ法や真空蒸着法などの公知の成膜法を用いて被膜を形成した後、端面がテーパ形状となるようにエッチング処理してパターン形成した。例えば、スパッタ法でＴａ膜を２００ｎｍ〜３００ｎｍの厚さに形成し、所定の形状にレジストマスクを形成した後、ＣＦ₄とＯ₂の混合ガスでプラズマエッチング処理をすれば所望の形状に加工することができる。また、ゲート電極は窒化タンタル（ＴａＮ）とＴａ、または窒化タングステン（ＷＮ）とＷなどによる２層構造としても良い。本実施例では、ＴａＮの上にＴａの積層した構造とし、膜厚はＴａＮが５０ｎｍ、Ｔａが２５０ｎｍとした（図示せず）。ここでは図示はしてないが、ゲート電極に接続するゲート配線も同時に形成した。
【００２５】
図１（Ｂ）において、ゲート絶縁膜１０３ａおよび１０３ｂは酸化シリコン、窒化シリコンを成分とする材料で、１４０〜３００ｎｍ、または、酸化タンタルを成分とする材料で、１２０ｎｍ〜２５０ｎｍの厚さで形成する。例えばプラズマＣＶＤ法で、ＳｉＨ₄、ＮＨ₃、Ｎ₂を原料とした窒化シリコン膜１０３ａとＳｉＨ₄とＮ₂Ｏを原料とした窒化酸化シリコン膜１０３ｂを積層形成してゲート絶縁膜としても良い。もちろん、窒化シリコン膜や酸化シリコン膜からなる一層としても何ら差し支えない。また、清浄な表面を得るために、ゲート絶縁膜の成膜の前にプラズマ水素処理を施すことは適切な処置として用いることができる。本実施例では、プラズマＣＶＤ法で水素処理をした後、窒化シリコン膜１０３ａの上に窒化酸化シリコン膜１０３ｂを積層した。各膜厚は窒化シリコンが２５ｎｍ、窒化酸化シリコンが１２５ｎｍとした。
【００２６】
次に、非晶質半導体膜を成膜する。非晶質半導体としては、シリコンを含む非晶質半導体膜、例えば非晶質シリコン膜、微結晶を有する非晶質半導体膜、微結晶シリコン膜、非晶質ゲルマニウム膜、Ｓｉx Ｇｅ₁-x （０＜Ｘ＜１）で示される非晶質シリコンゲルマニウム膜またはこれらの積層膜を１０ｎｍ〜１５０ｎｍの膜厚範囲、より好ましくは１５ｍ〜１００ｎｍの膜厚範囲で用いることができる。非晶質半導体膜の形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、スパッタリング法等の形成方法を用いることができる。本実施例では、非晶質シリコン膜をプラズマＣＶＤ法で３０ｎｍの厚さに形成した。非晶質シリコン膜の作製条件に限定されるものはないが、膜中に含まれる酸素、窒素の不純物元素を５×１０¹⁸ｃｍ^-3以下に低減させておくことが望ましい。また、ゲート絶縁膜１０３と非晶質シリコン膜１０４とは同じ成膜法で形成することが可能なので、両者を連続形成しても良い。ゲート絶縁膜１０３を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【００２７】
そして、図１（Ｃ）において、公知の結晶化技術を使用して多結晶シリコン膜１０５を形成する。例えば、レーザーアニール法や、ラピッドサーマルアニール法（ＲＴＡ法）で多結晶シリコン膜１０５を形成しても良い。本実施例では、レーザーアニール法を用いて多結晶シリコン膜１０５を形成した。また、結晶化を促進する触媒元素を用いて多結晶シリコン膜１０５を形成しても良い。この触媒元素を用いる方法は、結晶化を促進する元素として、Ｎｉ（ニッケル）、Ｃｏ（コバルト）、Ｆｅ（鉄）、Ｐｄ（パラジウム）、Ｃｕ（銅）、Ａｕ（金）、Ｇｅ（ゲルマニウム）、Ｓｎ（錫）、Ｐｂ（鉛）のうちの少なくとも一元素を用い、これらの触媒元素を含有する溶液を非晶質シリコン膜上に塗布する方法や、スパッタリング法やＣＶＤ法を用いて触媒元素を含有する被膜、クラスタ等を非晶質シリコン膜に密着させる方法、あるいはイオン注入法を用いて触媒元素を非晶質シリコン膜に添加した後に加熱処理をして結晶化させる方法である。
【００２８】
ゲート絶縁膜１０３の膜厚はチャネル形成領域の結晶性・粒径を確保するために適度に厚い膜厚が好ましい。例えばプラズマＣＶＤ法で成膜した非晶質シリコン膜をレーザーアニール法で結晶化し、走査型電子顕微鏡で結晶粒径を観察すると、ソース領域およびドレイン領域の結晶粒径は非晶質シリコン膜の膜厚に依らず２００〜２５０ｎｍである。しかしながら、ゲート電極直上のチャネル形成領域の結晶粒径は非晶質シリコン膜の膜厚が薄いとき小さく、厚いときに大きくなる。そこで、ソース領域およびドレイン領域とチャネル形成領域の結晶粒径や結晶性を均一にするためには、非晶質シリコン膜の膜厚が５５ｎｍのとき、ゲート絶縁膜の膜厚を２００〜２７５ｎｍにすることが好ましく、非晶質シリコン膜の膜厚が３０ｎｍのとき、ゲート絶縁膜の膜厚を１２０〜２５０ｎｍにすることが好ましい。
【００２９】
また、多結晶シリコン膜１０５のＮチャネル型ＴＦＴが形成される領域には、しきい値電圧を制御する目的で１×１０¹⁶〜５×１０¹⁷ｃｍ^-3程度のＢを添加しておいても良い。Ｂの添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。
【００３０】
こうして形成された多結晶シリコン膜１０５上にマスク絶縁膜１０６を形成する。この絶縁膜１０６は後の工程によりパターニングされて不純物の添加工程時にチャネル形成領域を保護する。このマスク絶縁膜１０６としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜またはこれらの積層膜等を１００〜４００ｎｍの膜厚範囲で用いることができる。本実施例では、酸化窒化シリコン膜を１２０ｎｍ形成した。そして、マスク絶縁膜１０６上に公知のパターニング技術、例えば通常の露光や裏面露光等を用いてチャネル保護膜を形成するためのレジストマスク１０７を形成する。本実施例では、フォトマスクを使用しない裏面露光により形成されたレジストマスク１０７を形成した（図１（Ｄ）参照）。
【００３１】
次に、このレジストマスク１０７を使用してマスク絶縁膜１０６をエッチング除去し、チャネル保護膜１０８を形成した。下地となる多結晶シリコン膜１０５に対して選択性良くマスク絶縁膜１０６をエッチングするために、本実施例では、フッ酸系の溶液を用いたウエットエッチング法を採用した。もちろん、ドライエッチング法で行っても良く、例えばＣＨＦ₃ガスで絶縁膜１０６をエッチングすることができる。いずれにしてもこの工程ではオーバーエッチングして、レジストマスク１０７の端面より内側にチャネル保護膜１０８が形成されるようにした。
この工程により多結晶シリコン膜の表面が露呈されるため、レジストマスク１０７の除去後に表面の汚染を防止するための薄い酸化膜を、オゾン水による酸化処理、酸化雰囲気での熱処理またはＵＶ光の照射等により形成する工程を加えてもよい。
【００３２】
次いで、フォトマスクを用いてＮチャネル型ＴＦＴの一部とＰチャネル型ＴＦＴを覆うレジストマスク１０９を形成し、多結晶シリコン膜にｎ型を付与する不純物元素を添加する工程を行い、第１の不純物領域（ｎ⁺領域）１１０ａを形成する（図２（Ｂ）参照）。ここでＮチャネル型ＴＦＴの一部を覆うレジストマスク１０９のソース領域からドレイン領域方向の大きさ（長さ）はゲート電極（ゲート配線）の大きさ（長さ）よりも大きくして、上面から見て第１の不純物領域１１０ａとゲート配線が重ならないようにした。半導体材料に対してｎ型を付与する不純物元素としては、１５族に属する不純物元素、例えばＰ、砒素（Ａ）、アンチモン（Ｓｂ）、窒素（Ｎ）またはビスマス（Ｂｉ）等を用いることができる。この工程では、プラスマドーピング法によりドーピング条件（ドーズ量、加速電圧等）を適宜設定して表面が露出している多結晶シリコン膜にＰを添加する。本実施例では、ドーピングガスとして水素で５％に希釈したフォスフィン（ＰＨ₃）を用い、ドーズ量５×１０¹⁴ａｔｏｍｓ／ｃｍ²とした。また、この第１の不純物領域１１０ａは高濃度不純物領域であり、後のＮチャネル型ＴＦＴのソース領域またはドレイン領域となるのでＴＦＴ作製完了時のシート抵抗が５００Ω以下（好ましくは３００Ω以下）となるように、ドーズ量を設定する。
【００３３】
次いで、レジストマスク１０９を除去した後、チャネル保護膜１０８をマスクとして多結晶シリコン膜にｎ型を付与する不純物元素を添加する工程を行い、第２の不純物領域（ｎ^-領域）１１２を形成する（図２（Ｃ）参照）。本実施例では、水素で５％に希釈したＰＨ₃を用い、ドーズ量３×１０¹³ａｔｏｍｓ／ｃｍ²とした。第２の不純物領域はゲート配線よりも小さなチャネル保護膜１０８をマスクとして形成されているので、第２の不純物領域の一部は上面からみてゲート配線と重なった構成となっている。また、第２の不純物領域はゲート配線よりも大きなレジストマスク１０９が除去された領域に形成されるので、第２の不純物領域の一部は上面からみてゲート配線と重ならない構成となっている。こうして形成された第２の不純物領域１１２は低濃度不純物領域（ＬＤＤ領域）として機能するものである。この工程において、さらに不純物が添加されて第１の不純物領域１１０ｂが形成され、チャネル保護膜の直下は、ｐ型またはｎ型を付与するの不純物元素が添加されていない領域、またはしきい値電圧を制御する目的で不純物元素が添加された領域となる。
【００３４】
次いで、フォトマスクを用いてＮチャネル型ＴＦＴを覆うレジストマスク１１４を形成し、多結晶シリコン膜にｐ型を付与する不純物元素を添加する工程を行い、第３の不純物領域（ｐ⁺領域）１１３を形成する（図２（Ｄ）参照）。半導体材料に対してｐ型を付与する不純物元素としては、１３族に属する不純物元素、例えばＢ、Ａｌ、ガリウム（Ｇａ）、インジウム（Ｉｎ）、Ｔｉ等を用いることができ、ここではＢを用いた。本実施例では、イオンドープ法を用い、ジボラン（Ｂ₂Ｈ₆）を水素で５％に希釈されたジボラン（Ｂ₂Ｈ₆）を用い、ドーズ量４×１０¹⁶ａｔｏｍｓ／ｃｍ²とした。第３の不純物領域１１３は高濃度不純物領域であり、Ｐチャネル型ＴＦＴのソース領域またはドレイン領域となる。
【００３５】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素の活性化を行う（図３（Ａ）参照）。この活性化工程は一般的にＲＴＡ法、レーザーアニール法を用いるか、ファーネスアニール法であるならば、３５０℃〜４５０℃の、で行われている。しかし、本実施例では、ファーネスアニール法で５００℃〜７００℃の温度で熱処理する工程を含むことを特徴としており、本実施例では、レーザーアニール法で活性化を行った後に、ファーネスアニール法を用い、窒素雰囲気中において５５０℃で４時間の熱処理を行った。
さらに、活性層の活性化の後に水素化を行う。水素化は、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うか、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。本実施例では、さらに１００％の水素雰囲気中で、３５０℃で１時間の水素化を行った。この工程は熱的に励起された水素により活性層のダングリングボンドを終端する工程である。
【００３６】
活性層となる多結晶シリコン膜１０５を、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製した場合、多結晶シリコン膜１０７中には触媒元素が残留する。もちろん、そのような状態でもＴＦＴを完成させ動作させることに問題はないが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましい。この触媒元素を除去する手段の一つにＰによるゲッタリング作用を利用する手段がある。ゲッタリングに必要なリンＰの濃度は図２（Ｂ）で形成した第１の不純物領域（ｎ⁺）１１０ａと同程度であり、ここで実施される活性化工程の熱処理により、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴのチャネル形成領域から、Ｐが添加されている高濃度不純物領域すなわち第１の不純物領域へ触媒元素をゲッタリングすることができる（図３（Ａ）参照）。その結果チャネル形成領域の触媒元素濃度を低減するが可能となり、前記高濃度不純物領域に触媒元素が偏析する。
【００３７】
その後、公知のパターニング技術により所望の形状を有する活性層を形成した。
【００３８】
以上の工程を経て、図３（Ｂ）に示すように、Ｎチャネル型ＴＦＴのソース領域１１５、ドレイン領域１１６、低濃度不純物領域（ＬＤＤ領域）１１７、１１８およびチャネル形成領域１１９が形成され、Ｐチャネル型ＴＦＴのソース領域１２１、ドレイン領域１２２およびチャネル形成領域１２０が形成された。
【００３９】
活性化の後、チャネル保護膜を除去することなく、５００〜１５００ｎｍの厚さの層間絶縁膜１２３を形成する（図３（Ｃ）参照）。層間絶縁膜１２３とは、窒化シリコン膜、酸化シリコン膜または窒化酸化シリコン膜などで形成すれば良いが、いずれにしても膜の内部応力を圧縮応力としておくと良かった。本実施例では、プラズマＣＶＤ法で窒化酸化シリコン膜の上に酸化シリコン膜を積層し、膜厚は窒化酸化シリコンが１００ｎｍ、酸化シリコンが９４０ｎｍとした（図示せず）。
【００４０】
その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホールを形成して、ソース配線１２４、１２５と、ドレイン配線１２６、１２７を形成した（図３（Ｄ）参照）。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【００４１】
最後に、全体を水素化してＮチャネル型ＴＦＴおよびＰチャネル型ＴＦＴを完成させた。この水素化工程は、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理、あるいはプラズマ水素化法を用いても同様の効果が得られる。本実施例では、３％の水素を含む雰囲気中で、３５０℃で１時間の熱処理を行った。
【００４２】
本実施例の構成とすると、ソース領域、ドレイン領域およびチャネル形成領域の結晶粒径ならびに結晶性が均一となるような、厚いゲート絶縁膜であっても、０．２Ｖ／ｄｅｃａｄｅ〜０．３Ｖ／ｄｅｃａｄｅ（ソースとドレインの間の電圧が１Ｖのとき）の非常に良好なＳ値が得ることができた。
【００４３】
[実施例２]
本実施例を図４を用い、実施例１とは異なる作製方法で良好なＳ値が得られる例について説明する。
以下、実施例１との相違点について説明する。
【００４４】
ｎ型またはｐ型を付与する不純物元素をドーピングする工程まで実施例１と同様に作製した後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素の活性化を行う（図４（Ａ）参照）。この活性化工程は一般的にＲＴＡ法やレーザーアニール法を用いるか、ファーネスアニール法であるならば、３５０℃〜４５０℃の温度で行うことができる。本実施例では、レーザーアニール法で活性化を行った。
それから、１００％の水素雰囲気中で、３５０℃で１時間の水素化を行った。水素化は３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うか、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００４５】
活性化および水素化の後、チャネル保護膜と活性化や水素化で形成された多結晶シリコン膜上の絶縁膜および多結晶シリコン膜の自然酸化膜等（図示せず）をフッ酸系の溶液を用いたウエットエッチング法で除去した。これは、ドーピング工程によってチャネル保護膜に添加されたｎ型またはｐ型の不純物が、チャネル形成領域に拡散することを防ぐためである。
【００４６】
チャネル保護膜の除去の工程後、公知のパターニング技術により所望の形状を有する活性層を形成し（図４（Ａ）参照）する。その後、少なくともチャネル形成領域の上に酸化シリコン膜や窒化酸化シリコン膜から成る５０〜１５００ｎｍの厚さの絶縁膜を形成し、熱処理工程を行う（図４（Ｂ）参照）。なお、この熱処理工程は、ファーネスアニール法で５００℃〜７００℃の温度で熱処理する工程を含む必要がある。そして、熱処理をした絶縁膜のみを層間絶縁膜とすることができるが、さらに酸化シリコン膜や窒化シリコン膜から成る５０〜１５００ｎｍの厚さの絶縁膜を形成し、前記絶縁膜とあわせて層間絶縁膜としても良い。本実施例では、窒化酸化シリコン膜から成る１００ｎｍの厚さの絶縁膜１２８ａを形成し、ファーネスアニール法で窒素雰囲気中において６００℃で２時間の熱処理を行った。その後、酸化シリコン膜から成る９４０ｎｍの厚さの絶縁膜１２８ｂを形成し、前記の窒化酸化シリコン膜から成る絶縁膜とともに層間絶縁膜１２８とした。
この熱処理した絶縁膜１２８ａを残し、層間絶縁膜１２８として用いることにより、０．２Ｖ／ｄｅｃａｄｅ〜０．３Ｖ／ｄｅｃａｄｅの非常に良好なＳ値が得られる。
【００４７】
その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホールを形成して、ソース配線１２４、１２５と、ドレイン配線１２６、１２７をチャネル形成領域形成した（図４（Ｃ）参照）。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【００４８】
最後に、全体を水素化してＮチャネル型ＴＦＴおよびＰチャネル型ＴＦＴを完成させた。この水素化工程は、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理、あるいはプラズマ水素化法を用いても同様の効果が得られる。本実施例では、３％の水素を含む雰囲気中で、３５０℃で１時間の熱処理を行った。
【００４９】
[実施例３]
本実施例を図５を用い、実施例１および実施例２とは異なる作製方法で、良好なＳ値が得られる例について説明する。
以下、実施例１との相違点について説明する。
【００５０】
ｎ型またはｐ型を付与する不純物元素をドーピングする工程まで実施例１と同様に作製した後、チャネル保護膜と多結晶シリコン膜の自然酸化膜等（図示せず）を除去し、公知のパターニング技術により所望の形状を有する活性層を形成する。その後、少なくともチャネル形成領域の上に酸化シリコン膜や窒化酸化シリコン膜から成る５０ｎｍ〜１５００ｎｍの厚さの絶縁膜を形成し、熱処理工程を行う。この熱処理工程は、ファーネスアニール法で５００℃〜７００℃の温度で熱処理する工程を含む必要がある。また、この工程で、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素の活性化も行うことができる。
【００５１】
このまま、熱処理をした絶縁膜１３０ａを層間絶縁膜１３０とすることができるが、さらに、酸化シリコン膜から成る５０ｎｍ〜１５００ｎｍの厚さの絶縁膜１３０ｂを形成し、前記の熱処理した絶縁膜１３０ａとともに層間絶縁膜１３０としてもよい。
この熱処理した絶縁膜１３０ａをバックチャネル側へ残し、層間絶縁膜１３０として用いることにより、０．２Ｖ／ｄｅｃａｄｅ〜０．３Ｖ／ｄｅｃａｄｅの非常に良好なＳ値が得られる。
【００５２】
その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホールを形成して、ソース配線１２４、１２５と、ドレイン配線１２６、１２７を形成する（図３（Ｄ）参照）。図示していないが、この電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とすることができる。
【００５３】
最後に、全体を水素化してＮチャネル型ＴＦＴおよびＰチャネル型ＴＦＴを完成させる。この水素化工程は、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理、あるいはプラズマ水素化法を用いても同様の効果が得られる。
【００５４】
［実施例４］
上記実施例１〜実施例３の作製工程を用いたＮチャネル型ＴＦＴおよびＰチャネル型ＴＦＴを備えた半導体装置について、図６（Ａ）〜（Ｃ）および図７（Ａ）、（Ｂ）を用いてその構造の一例を説明する。
【００５５】
本実施例の半導体装置は、同一基板上に周辺駆動回路部と画素部とを備えている。本実施例では図示を容易にするため、周辺駆動回路部の一部を構成するＣＭＯＳ回路を図６に示し、画素部の一部を構成する画素ＴＦＴ（Ｎチャネル型ＴＦＴ）を図７に示した。なお、実施例１〜実施例３の作製工程に加え、０．２〜０．４μｍのパッシベーション膜３１９を形成した。パッシベーションとしては窒素を含む膜、例えば窒化シリコン膜を用いることが好ましい。
【００５６】
図６で示すＣＭＯＳ回路はインバータ回路とも呼ばれ、半導体回路を構成する基本回路である。このようなインバータ回路を組み合わせることでＮＡＮＤ回路、ＮＯＲ回路のような基本論理回路を構成したり、さらに複雑なロジック回路をも構成することができる。
【００５７】
図６（Ａ）は図６（Ｂ）の上面図に相当する図であり、図６（Ａ）において、点線Ａ−Ａ’で切断した部分が、図６（Ｂ）のＣＭＯＳ回路の断面構造に相当する。また、図６（Ｃ）は、図６（Ａ）および図６（Ｂ）に対応するインバータ回路の回路図である。
【００５８】
基板上３０１の上にゲート電極（ゲート配線を含む）３０２が形成されている。ゲート電極としてＴａ、Ｔｉ、Ｗ、Ｍｏ、ＣｒまたはＡｌから選ばれた元素またはいずれかを主成分とする材料からからなる導電膜を用いることが可能である。そしてゲート配線に接して、窒化シリコンからなる第１絶縁膜３０３、酸化シリコンからなる第２絶縁膜３０４が設けられている。
【００５９】
ＣＭＯＳ回路のＰチャネル型ＴＦＴは、第２絶縁膜に接して活性層としてｐ⁺領域３１２（ドレイン領域）、３１５（ソース領域）とチャネル形成領域３１４とが形成される。上記実施例１〜実施例３では工程数を低減するため、Ｐチャネル型ＴＦＴに前記高濃度不純物領域（ｐ⁺領域）と前記チャネル形成領域の間にｐ型を付与する元素の低濃度不純物領域（ＬＤＤ領域）を設けていないが、作製してもよい。活性層の上を覆う第１の層間絶縁膜形成３１７の工程および構造は、実施例１〜実施例３の工程および構造で作製する（図示せず）。第１の層間絶縁膜形成３１７にコンタクトホールが形成され、ｐ⁺領域３１２、３１５に配線３１８、３２０が接続され、さらにその上にパッシベーション膜３１９が形成される。簡略化のため図示しないがさらにその上に第２の層間絶縁膜が形成され、配線３２０に引き出し配線が接続されて、その上を覆って第３の層間絶縁膜が形成される。
【００６０】
一方、Ｎチャネル型のＴＦＴは、活性層としてｎ⁺領域（ソース領域）３０５、ｎ⁺領域３１１（ドレイン領域）と、チャネル形成領域３０９と、前記ｎ⁺型領域とチャネル形成領域の間にｎ^-型領域３０６、３１０が形成される。なお、ドレイン領域に接するｎ^-型領域３１０はソース領域に接するｎ^-型領域３０６より幅を大きく形成して信頼性を向上させた。活性層の上を覆う第１の層間絶縁膜３１７にコンタクトホールが形成され、ｎ⁺型領域３０５、３１１には配線３１６、３１８が形成され、さらにその上にパッシベーション膜３１９が形成される。簡略化のため図示しないがさらにその上に第２の層間絶縁膜が形成され、配線３２０に引き出し配線が接続されて、その上を覆って第３の層間絶縁膜が形成される。なお、活性層以外の部分は、上記Ｐチャネル型ＴＦＴと概略同一構造であり簡略化のため説明を省略する。
【００６１】
また、図８（Ａ）は図８（Ｂ）の上面図に相当する図であり、図８（Ａ）において、点線Ａ−Ａ’で切断した部分が、図８（Ｂ）の画素部の断面構造に相当する。
【００６２】
画素部に形成されたＮチャネル型ＴＦＴについては、基本的に、ＣＭＯＳ回路のＮチャネル型ＴＦＴと同一構造である。ガラス基板４０１の上にゲート電極４０３が形成され、ゲート電極に接して窒化シリコンからなる第１絶縁膜４０２、酸化シリコンからなる第２絶縁膜４０４が設けられている。第２絶縁膜に接して、活性層としてｎ⁺領域４０５、４０９、４１４と、チャネル形成領域４０７、４１１と、前記ｎ⁺型領域とチャネル形成領域の間にｎ^-型領域４０６、４１３が形成される。活性層の上を覆う第１の層間絶縁膜４１９の工程および構造は、実施例１〜実施例３の工程および構造で作製する（図示せず）。活性層の上を覆う第１の層間絶縁膜４１９にコンタクトホールが形成され、ｎ⁺領域４０５に配線４１６が接続され、ｎ⁺領域４１４に配線４１７が接続され、さらにその上にパッシベーション膜４１８が形成される。そして、その上に第２の層間絶縁膜４２０が形成される。さらに、その上に第３の層間絶縁膜４２２が形成され、ＩＴＯ、ＳｎＯ₂等の透明導電膜からなる画素電極４２３が接続される。また、４２１は画素電極４２３と隣接する画素電極である。
【００６３】
なお、画素部の容量部は、第１絶縁膜４０２および第２絶縁膜４０４を誘電体として、容量配線４１５と、ｎ⁺領域４１４とで形成されている。
【００６４】
本実施例では一例として透過型のＬＣＤを作製したが特に限定されない。例えば、画素電極の材料として反射性を有する金属材料を用い、画素電極のパターニングの変更、または幾つかの工程の追加／削除を適宜行えば反射型のＬＣＤを作製することが可能である。
【００６５】
なお、本実施例では、画素部の画素ＴＦＴのゲート配線をダブルゲート構造としているが、オフ電流のバラツキを低減するために、トリプルゲート構造等のマルチゲート構造としても構わない。また、開口率を向上させるためにシングルゲート構造としてもよい。
【００６６】
〔実施例５〕
本実施例では、本願発明によって作製された液晶表示装置の例を図８に示す。画素ＴＦＴ（画素スイッチング素子）の作製方法やセル組工程は公知の手段を用いれば良いので詳細な説明は省略する。
【００６７】
図８は、本実施例のアクティブマトリクス型液晶パネルの概略図である。図８に示すようにアクティブマトリクス基板と対向基板とが対向し、これらの基板間に液晶が挟まれている。アクティブマトリクス基板はガラス基板１０００上に形成された画素部１００１、走査線駆動回路１００２、信号線駆動回路１００３を有する。
【００６８】
走査線駆動回路１００２、信号線駆動回路１００３はそれぞれ走査線１０３０、信号線１０４０によって画素部１００１に接続されている。これら駆動回路１００２、１００３はＣＭＯＳ回路で主に構成されている。
【００６９】
画素部１００１の行ごとに走査線１０３０が形成され、列ごとに信号線１０４０が形成されている。走査線１０３０、信号線１０４０の交差部近傍には、画素ＴＦＴ８１０が形成されている。画素ＴＦＴ１０１０のゲート電極は走査線１０３０に接続され、ソースは信号線１０４０に接続されている。更に、ドレインには画素電極１０６０、保持容量１０７０が接続されている。
【００７０】
対向基板１０８０はガラス基板全面にＩＴＯ膜等の透明導電膜が形成されている。透明導電膜は画素部１００１の画素電極１０６０に対する対向電極であり、画素電極、対向電極間に形成された電界によって液晶材料が駆動される。対向基板１０８０には必要であれば配向膜や、ブラックマトリクスや、カラーフィルタが形成されている。
【００７１】
アクティブマトリクス基板側のガラス基板にはＦＰＣ１０３１を取り付ける面を利用してＩＣチップ１０３２、１０３３が取り付けられている。これらのＩＣチップ１０３２、１０３３はビデオ信号の処理回路、タイミングパルス発生回路、γ補正回路、メモリ回路、演算回路などの回路をシリコン基板上に形成して構成される。
【００７２】
また、本願発明を用いて作製できる液晶表示部は透過型か反射型かは問わない。どちらを選択するのも実施者の自由である。この様に本願発明はあらゆるアクティブマトリクス型の電気光学装置（半導体装置）に対して適用することが可能である。
【００７３】
なお、本実施例に示した半導体装置を作製するにあたって、実施例１〜実施例３のどの構成を採用しても良いし、各実施例を自由に組み合わせて用いることが可能である。
【００７４】
〔実施例６〕
本願発明はアクティブマトリクス型ＥＬ表示装置に適用することも可能である。その例を図９に示す。
【００７５】
図９はアクティブマトリクス型ＥＬ表示装置の回路図である。８１は表示領域を表わしており、その周辺にはＸ方向周辺駆動回路８２、Ｙ方向周辺駆動回路８３が設けられている。また、表示領域８１の各画素は、スイッチ用ＴＦＴ８４、コンデンサ８５、例えば実施例４の図６で示すＰチャネル型ＴＦＴを用いて形成した電流制御用ＴＦＴ８６、有機ＥＬ素子８７を有し、例えば実施例４の図６で示すＮチャネル型ＴＦＴを用いて形成したスイッチ用ＴＦＴ８４にＸ方向信号線８８ａ（または８８ｂ）、Ｙ方向信号線８０ａ（または８０ｂ、８０ｃ）が接続される。また、電流制御用ＴＦＴ８６には、電源線８９ａ、８９ｂが接続される。
【００７６】
なお、本実施例のアクティブマトリクス型ＥＬ表示装置に対して実施例１〜３のいずれの構成を組み合わせても良い。
【００７７】
〔実施例７〕
本願発明を実施して形成されたＣＭＯＳ回路や画素部は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部として組み込んだ電子機器全てに本願発明を実施できる。
【００７８】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１０および図１１に示す。
【００７９】
図１０（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４で構成される。本願発明を画像入力部２００２、表示部２００３やその他の信号制御回路に適用することができる。
【００８０】
図１０（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示部２１０２、音声入力部２１０３やその他の信号制御回路に適用することができる。
【００８１】
図１０（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成される。本願発明は表示部２２０５やその他の信号制御回路に適用できる。
【００８２】
図１０（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３で構成される。本発明は表示部２３０２やその他の信号制御回路に適用することができる。
【００８３】
図１０（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の信号制御回路に適用することができる。
【００８４】
図１０（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本願発明を表示部２５０２やその他の信号制御回路に適用することができる。
【００８５】
図１１（Ａ）はフロント型プロジェクターであり、光源光学系および表示部２６０１、スクリーン２６０２で構成される。本発明は表示部やその他の信号制御回路に適用することができる。
【００８６】
図１１（Ｂ）はリア型プロジェクターであり、本体２７０１、光源光学系および表示部２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は表示部やその他の信号制御回路に適用することができる。
【００８７】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜実施例７のどのような組み合わせからなる構成を用いても実現することができる。
【００８８】
【発明の効果】
本発明を用いることで、簡便にボトムゲート型の多結晶シリコンＴＦＴの特性を向上させることができる。
【００８９】
【図面の簡単な説明】
【図１】実施例１のＴＦＴ作製工程を示す図
【図２】実施例１のＴＦＴ作製工程を示す図
【図３】実施例１のＴＦＴ作製工程を示す図
【図４】実施例２のＴＦＴ作製工程を示す図
【図５】実施例３のＴＦＴ作製工程を示す図
【図６】実施例４のＣＭＯＳ回路の上面図、断面図、回路図
【図７】実施例４の画素部の上面図、断面図
【図８】実施例５のアクティブマトリクス基板の例を示す図
【図９】実施例６のＥＬパネル回路図を示す図
【図１０】実施例７の電子機器の例を示す図
【図１１】実施例７の電子機器の例を示す図
【図１２】従来のボトムゲート型ＴＦＴの概略の断面を示す図

Claims

ゲート電極と、ゲート絶縁膜と、チャネル形成領域とソース領域とドレイン領域とを有する活性層とを有するボトムゲート型のＴＦＴを有する半導体装置の作製方法であって、
前記ゲート電極を形成し、
前記ゲート電極上に酸化タンタルからなり１２０〜２５０ｎｍの膜厚を有する前記ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に半導体膜を形成し、
前記半導体膜をレーザーアニール法又はラピッドサーマルアニール法を用いて結晶化することにより結晶質半導体膜を形成し、
前記結晶質半導体膜上にマスク絶縁膜を形成し、
前記マスク絶縁膜の一部をエッチング除去して、前記チャネル形成領域となる部分と重なる位置にチャネル保護膜を形成し、
前記ソース領域及び前記ドレイン領域となる部分に不純物元素を添加し、
前記不純物元素の活性化を行い、
前記チャネル保護膜を除去し、
前記結晶質半導体膜の一部をエッチング除去して前記活性層を形成し、
前記活性層を覆う第１の絶縁膜を形成した後、５００℃〜７００℃の加熱処理を行い、
前記絶縁膜を層間絶縁膜として用いることを特徴とする半導体装置の作製方法。
ゲート電極と、ゲート絶縁膜と、チャネル形成領域とソース領域とドレイン領域とを有する活性層とを有するボトムゲート型のＴＦＴを有する半導体装置の作製方法であって、
前記ゲート電極を形成し、
前記ゲート電極上に酸化タンタルからなり１２０〜２５０ｎｍの膜厚を有する前記ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に半導体膜を形成し、
前記半導体膜をレーザーアニール法又はラピッドサーマルアニール法を用いて結晶化することにより結晶質半導体膜を形成し、
前記結晶質半導体膜上にマスク絶縁膜を形成し、
前記マスク絶縁膜の一部をエッチング除去して、前記チャネル形成領域となる部分と重なる位置にチャネル保護膜を形成し、
前記ソース領域及び前記ドレイン領域となる部分に不純物元素を添加し、
前記不純物元素の活性化を行い、
前記チャネル保護膜を除去し、
前記結晶質半導体膜の一部をエッチング除去して前記活性層を形成し、
前記活性層を覆う第１の絶縁膜を形成した後、５００℃〜７００℃の加熱処理を行い、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第１の絶縁膜及び前記第２の絶縁膜を層間絶縁膜として用いることを特徴とする半導体装置の作製方法。
第１のゲート電極と、ゲート絶縁膜と、第１のチャネル形成領域と第１のソース領域と第１のドレイン領域とを有する第１の活性層とを有する第１のボトムゲート型のＴＦＴと、
第２のゲート電極と、前記ゲート絶縁膜と、第２のチャネル形成領域と第２のソース領域と第２のドレイン領域とを有する第２の活性層とを有する第２のボトムゲート型のＴＦＴと、
を有する半導体装置の作製方法であって、
前記第１及び第２のゲート電極を形成し、
前記第１及び第２のゲート電極上に酸化タンタルからなり１２０〜２５０ｎｍの膜厚を有する前記ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に半導体膜を形成し、
前記半導体膜をレーザーアニール法又はラピッドサーマルアニール法を用いて結晶化することにより結晶質半導体膜を形成し、
前記結晶質半導体膜上にマスク絶縁膜を形成し、
前記マスク絶縁膜の一部をエッチング除去して、前記第１のチャネル形成領域となる部分と重なる位置に第１のチャネル保護膜を形成し、前記第２のチャネル形成領域となる部分と重なる位置に第２のチャネル保護膜を形成し、
前記第１のソース領域及び前記第１のドレイン領域となる部分に第１のｎ型を付与する不純物元素を添加して前記第１のソース領域及び前記第１のドレイン領域を形成し、
前記第１のソース領域と前記第１のチャネル形成領域との間の領域、並びに、前記第１のドレイン領域と前記第１のチャネル形成領域との間の領域に第２のｎ型を付与する不純物元素を添加してＬＤＤ領域を形成し、
前記第２のソース領域及び前記第２のドレイン領域となる部分にｐ型を付与する不純物元素を添加して前記第２のソース領域及び前記第２のドレイン領域を形成し、
前記第１及び第２のｎ型を付与する不純物元素及び前記ｐ型を付与する不純物元素の活性化を行い、
前記第１及び第２のチャネル保護膜を除去し、
前記結晶質半導体膜の一部をエッチング除去して前記第１及び第２の活性層を形成し、
前記第１及び第２の活性層を覆う絶縁膜を形成した後、５００℃〜７００℃の加熱処理を行い、
前記絶縁膜を層間絶縁膜として用いることを特徴とする半導体装置の作製方法。
第１のゲート電極と、ゲート絶縁膜と、第１のチャネル形成領域と第１のソース領域と第１のドレイン領域とを有する第１の活性層とを有する第１のボトムゲート型のＴＦＴと、
第２のゲート電極と、前記ゲート絶縁膜と、第２のチャネル形成領域と第２のソース領域と第２のドレイン領域とを有する第２の活性層とを有する第２のボトムゲート型のＴＦＴと、
を有する半導体装置の作製方法であって、
前記第１及び第２のゲート電極を形成し、
前記第１及び第２のゲート電極上に酸化タンタルからなり１２０〜２５０ｎｍの膜厚を有する前記ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に半導体膜を形成し、
前記半導体膜をレーザーアニール法又はラピッドサーマルアニール法を用いて結晶化することにより結晶質半導体膜を形成し、
前記結晶質半導体膜上にマスク絶縁膜を形成し、
前記マスク絶縁膜の一部をエッチング除去して、前記第１のチャネル形成領域となる部分と重なる位置に第１のチャネル保護膜を形成し、前記第２のチャネル形成領域となる部分と重なる位置に第２のチャネル保護膜を形成し、
前記第１のソース領域及び前記第１のドレイン領域となる部分に第１のｎ型を付与する不純物元素を添加して前記第１のソース領域及び前記第１のドレイン領域を形成し、
前記第１のソース領域と前記第１のチャネル形成領域との間の領域、並びに、前記第１のドレイン領域と前記第１のチャネル形成領域との間の領域に第２のｎ型を付与する不純物元素を添加してＬＤＤ領域を形成し、
前記第２のソース領域及び前記第２のドレイン領域となる部分にｐ型を付与する不純物元素を添加して前記第２のソース領域及び前記第２のドレイン領域を形成し、
前記第１及び第２のｎ型を付与する不純物元素及び前記ｐ型を付与する不純物元素の活性化を行い、
前記第１及び第２のチャネル保護膜を除去し、
前記結晶質半導体膜の一部をエッチング除去して前記第１及び第２の活性層を形成し、
前記第１及び第２の活性層を覆う第１の絶縁膜を形成した後、５００℃〜７００℃の加熱処理を行い、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第１の絶縁膜及び前記第２の絶縁膜を層間絶縁膜として用いることを特徴とする半導体装置の作製方法。
請求項１又は請求項２において、
前記チャネル保護膜の除去はウェットエッチング法で行われ、
前記チャネル保護膜を除去する際に同時に前記結晶質半導体膜上の自然酸化膜を除去することを特徴とする半導体装置の作製方法。
請求項３又は請求項４において、
前記第１及び第２のチャネル保護膜の除去はウェットエッチング法で行われ、
前記第１及び第２のチャネル保護膜を除去する際に同時に前記結晶質半導体膜上の自然酸化膜を除去することを特徴とする半導体装置の作製方法。
請求項１乃至請求項６のいずれか一項において、
前記マスク絶縁膜の一部のエッチング除去は、前記マスク絶縁膜上に形成されたフォトレジストマスクを用いて行い、
前記フォトレジストマスクは裏面露光により形成されることを特徴とする半導体装置の作製方法。
請求項１乃至請求項７のいずれか一項において、
前記活性化後に水素化処理を行うことを特徴とする半導体装置の作製方法。