JP2004039997A - 薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置 - Google Patents
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Abstract
【課題】ゲート絶縁膜を薄膜化してもＬＤＤ領域を適切に形成でき、不純物の活性化も適切に行えるようにする。
【解決手段】ゲート電極を形成後、ゲート絶縁膜をエッチングするレジストマスクを用いて高濃度でｎ型不純物を注入し、また第１の層間絶縁膜としてＳｉＯ２を成膜した後にレーザ活性化を行う。エッチング用のレジストマスクを残して不純物を注入することで、フォトリソグラフィ工程を増加させず、またゲート絶縁膜を薄膜化してもＬＤＤ領域にｎ型不純物が多く注入されてしまう問題を回避できる。また、ゲート絶縁膜の膜厚に応じて第１の層間絶縁膜であるＳｉＯ２膜の膜厚を変化させれば、レーザ光に対するソース及びドレイン領域である高濃度不純物注入領域での反射率（１２０ｂ）とＬＤＤ領域での反射率（１２１ｂ）をほぼ同じにすることができ、両領域を同時に充分活性化できるようになる。
【選択図】 図４
【解決手段】ゲート電極を形成後、ゲート絶縁膜をエッチングするレジストマスクを用いて高濃度でｎ型不純物を注入し、また第１の層間絶縁膜としてＳｉＯ２を成膜した後にレーザ活性化を行う。エッチング用のレジストマスクを残して不純物を注入することで、フォトリソグラフィ工程を増加させず、またゲート絶縁膜を薄膜化してもＬＤＤ領域にｎ型不純物が多く注入されてしまう問題を回避できる。また、ゲート絶縁膜の膜厚に応じて第１の層間絶縁膜であるＳｉＯ２膜の膜厚を変化させれば、レーザ光に対するソース及びドレイン領域である高濃度不純物注入領域での反射率（１２０ｂ）とＬＤＤ領域での反射率（１２１ｂ）をほぼ同じにすることができ、両領域を同時に充分活性化できるようになる。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）装置及びそれらを集積した薄膜トランジスタ基板（ＴＦＴ基板）及びその製造方法に関し、より詳しくは多結晶シリコン（ポリシリコン（ｐ−Ｓｉ））の半導体層を用いたＴＦＴを集積したＴＦＴ基板及びその製造方法、並びに表示装置（特に液晶表示装置（ＬＣＤ））に関する。
【０００２】
【従来の技術】
液晶表示装置は、軽量かつ薄型で低消費電力であるため、携帯情報端末やノート型ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）の表示部、あるいはビデオカメラのファインダなどの幅広い分野に用いられている。近年、低コスト化を目的として、表示領域内の画素駆動用ＴＦＴの形成と同時に表示領域外にＴＦＴを含む周辺回路を形成する周辺回路一体型ＬＣＤが普及しつつある。周辺回路一体型ＬＣＤは、例えば低温ポリシリコン製造プロセスにより製造される。画素駆動用ＴＦＴ及び周辺回路ＴＦＴには、チャネル領域がポリシリコンで形成されたｐ−ＳｉＴＦＴが用いられる。画素駆動用のｐ−ＳｉＴＦＴは、リーク電流による表示不良を低減させるため、チャネル領域とソース領域及びドレイン領域との間に低濃度不純物注入領域（ＬＤＤ：Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）をそれぞれ設ける必要がある。一方、周辺回路部のＴＦＴは、リーク電流による影響が少ないのと、高速動作が要求される観点からＬＤＤ領域は形成しない。
【０００３】
低消費電力を実現するため周辺回路のＴＦＴは通常、ＣＭＯＳ回路で構成される。ＣＭＯＳ回路を形成するには、同一基板上にチャネル領域がｎ型の導電型のｎ−ｃｈＴＦＴとチャネル領域がｐ型の導電型のｐ−ｃｈＴＦＴとを形成する必要がある。このため、ＣＭＯＳ回路の形成では、単一導電型のＴＦＴの製造に比して製造工程が多くなる。
【０００４】
ＬＤＤ領域を有するＴＦＴとＬＤＤ領域を有さないＴＦＴを同一基板上に混在させて形成する従来方法について図１１を用いて説明する。図１１は、ＴＦＴ基板の製造方法の第１の従来例を示す工程断面図である。図１１では、ＬＤＤ領域を有するｎ−ｃｈＴＦＴ形成領域を図の左側に示し、ＬＤＤ領域を有さないｎ−ｃｈＴＦＴ形成領域を右側に示している。
【０００５】
まず、図１１（ａ）に示すように、ガラス等の透明絶縁性基板９０１上の全面に、プラズマＣＶＤ装置を用いて下地ＳｉＮ膜９０２とＳｉＯ２膜９０３とを順に成膜する。続いてＳｉＯ２膜９０３上の全面にアモルファスシリコン（ａ−Ｓｉ）を成膜する。次に、エキシマレーザを用いてａ−Ｓｉを結晶化させてｐ−Ｓｉ膜９０４を形成する。その後、全面にレジストを塗布してパターニングし、パターニングされたレジスト層をマスクとしてフッ素系のガスを用いたドライエッチングを行い、アイランド状のｐ−Ｓｉ膜９０４ａ及び９０４ｂを形成する。
【０００６】
次に、レジスト層を剥離して、ｐ−Ｓｉ膜９０４ａ及び９０４ｂ上の基板全面にプラズマＣＶＤ装置を用いてＳｉＯ２を成膜し、絶縁膜（ゲート電極下ではゲート絶縁膜という）９０５を形成する。次に、絶縁膜９０５上の全面にゲート電極となるＡｌ−Ｎｄ膜９０６をスパッタ装置を用いて成膜する。次に、レジストを塗布してパターニングし、Ａｌ−Ｎｄ膜９０６上にゲート電極形状のレジストマスク９０７ａ及び９０７ｂを形成する。当該レジストマスクを使用してＡｌエッチャーでＡｌ−Ｎｄ膜９０６をエッチングし、ゲート電極９０６ａ及び９０６ｂを形成する。その後、レジストマスク９０７ａ及び９０７ｂを剥離する。
【０００７】
次に、図１１（ｂ）に示すように、ゲート電極９０６ａ及び９０６ｂをマスクとして、イオンドーピング装置を用いて例えばリン（Ｐ）イオン等のｎ型不純物を絶縁膜９０５を介して注入する１回目のドーピングを行う。１回目のドーピングでは注入する不純物の濃度は相対的に低くする。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜９０４ａのうち、ＬＤＤ領域並びにソース及びドレイン領域となる部分９０４０にはｎ型不純物が注入され、チャネル領域となる部分９０４１には不純物が注入されない。また、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜９０４ｂのうち、ソース及びドレイン領域となる部分９０４２にはｎ型不純物が注入され、チャネル領域となる部分９０４３には不純物が注入されない。
【０００８】
次に、図１１（ｃ）に示すように、ＬＤＤが形成されるｎ−ｃｈＴＦＴのＬＤＤ領域となる部分及びゲート電極９０６ａを覆うように、レジスト層９０８を形成する。レジスト層９０８をマスクとして、イオンドーピング装置を用いて例えばＰイオン等のｎ型不純物を絶縁膜９０５を介して注入する２回目のドーピングを行う。２回目のドーピングでの不純物濃度は１回目のドーピングより高くする。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜９０４ａには、ｎ型不純物が比較的高濃度で注入されたソース及びドレイン領域９０４４と、ソース及びドレイン領域９０４４より低濃度でｎ型不純物が注入されたＬＤＤ領域９０４５と、全くｎ型不純物が注入されていないチャネル領域９０４１とが形成される。一方、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜９０４ｂには、ｎ型不純物が比較的高濃度で注入されたソース及びドレイン領域９０４２と、全くｎ型不純物が注入されていないチャネル領域９０４３とが形成される。１回目及び２回目のドーピングは、絶縁膜９０５を介して不純物を注入するため、注入時間が長くなってしまう。
【０００９】
次に、図１１（ｄ）に示すように、レジスト層９０８をアッシングにより除去するが、長時間に渡る２回目のドーピングによりレジスト層９０８は変質しており完全には除去し難い状況となる。このため、アッシングしてもレジスト残渣９０９が残ってしまう。
【００１０】
このような不純物注入時間の長時間化とレジスト残渣の問題を解決する方法が特開平９−２４６５５８号公報に開示されている。当該公報に開示された従来方法について図１２の製造工程断面図を用いて説明する。図１２では、ＬＤＤ領域を有するｎ−ｃｈＴＦＴ形成領域を図の左側に示し、ＬＤＤ領域を有さないｎ−ｃｈＴＦＴ形成領域を右側に示している。
【００１１】
まず、図１２（ａ）に示すように、ガラス等の透明絶縁性基板９２０上の全面に、プラズマＣＶＤ装置を用いて下地ＳｉＮ膜９２１とＳｉＯ２膜９２２とを順に成膜する。続いて、ＳｉＯ２膜９２２上の全面にａ−Ｓｉを成膜する。次に、エキシマレーザを用いてａ−Ｓｉを結晶化させてｐ−Ｓｉ膜９２３を形成する。その後、全面にレジストを塗布してパターニングし、パターニングされたレジスト層をマスクとしてフッ素系のガスを用いたドライエッチングを行い、アイランド状のｐ−Ｓｉ膜を形成する。
【００１２】
次に、レジスト層を剥離して、プラズマＣＶＤ装置を用いてｐ−Ｓｉ膜上の基板全面にＳｉＯ２を成膜し、絶縁膜（ゲート電極下ではゲート絶縁膜という）９２４を形成する。次に、絶縁膜９２４上の全面にスパッタ装置を用いてゲート電極となるＡｌ−Ｎｄ膜９２５を成膜する。次に、レジストを塗布してパターニングし、Ａｌ−Ｎｄ膜９２５上にゲート電極形状のレジストマスクを形成する。当該レジストマスクを用いてＡｌエッチャーでＡｌ−Ｎｄ膜をエッチングし、ゲート電極９２５ａ及び９２５ｂを形成する。その後、レジストマスクを剥離する。
【００１３】
次に、ゲート電極９２５ａ及び９２５ｂをマスクとして、イオンドーピング装置を用いて例えばＰイオン等のｎ型不純物を絶縁膜９２４を介して注入する１回目のドーピングを行う。１回目のドーピングでは注入する不純物の濃度は相対的に低くする。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜のうち、ＬＤＤ領域並びにソース及びドレイン領域となる部分９２３１にはｎ型不純物が注入され、チャネル領域となる部分９２３２には不純物が注入されない。また、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜のうち、ソース及びドレイン領域となる部分９２３３にはｎ型不純物が注入され、チャネル領域となる部分９２３４には不純物が注入されない。
【００１４】
次に、図１２（ｂ）に示すように、ＳｉＯ２等からなる絶縁膜９２４とは異なる形成材料（例えばＳｉＮ膜）からなる絶縁膜９２６を基板全面に形成する。次に、ＬＤＤが形成されるｎ−ｃｈＴＦＴのゲート電極９２５ａとｐ−Ｓｉ膜のＬＤＤ領域となる部分とを覆うようにレジスト層９２７ａを形成する。レジスト層９２７ａをマスクとして絶縁膜９２６をエッチングして、ＬＤＤが形成されるｎ−ｃｈＴＦＴのゲート電極９２５ａ及びｐ−Ｓｉ膜のＬＤＤ領域となる部分を覆うような絶縁膜９２６ａを形成する。ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域では絶縁膜９２６が全て除去される。その後、レジストマスク９２７ａを剥離する。
【００１５】
次に、図１２（ｃ）に示すように、絶縁膜９２６ａをマスクとして、イオンドーピング装置を用いて例えばＰイオン等のｎ型不純物を絶縁膜９２４を介して注入する２回目のドーピングを行う。２回目のドーピングでの不純物濃度は１回目のドーピングより高くする。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜には、ｎ型不純物が比較的高濃度で注入されたソース及びドレイン領域９２３５と、ソース及びドレイン領域９２３５より低濃度でｎ型不純物が注入されたＬＤＤ領域９２３６と、全くｎ型不純物が注入されていないチャネル領域９２３２とが形成される。一方、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜には、ｎ型不純物が比較的高濃度で注入されたソース及びドレイン領域９２３３と、全くｎ型不純物が注入されていないチャネル領域９２３４とが形成される。
【００１６】
これ以降の製造工程については説明を省略するが、このようにすれば、図１１（ｃ）に示したレジスト層９０８をマスクとして用いずに高濃度の不純物を注入できる。ところがこの方法では、レーザ光を照射して不純物を活性化する際にＳｉＮで形成された絶縁膜９２６ａ中に含まれる水素の影響で、ＬＤＤ領域９２３６付近にアブレーションが生じてしまうという問題が起きる。
【００１７】
上記の問題を解決するため、さらに他のＴＦＴ基板の製造方法が提案されている。図１３は、ＴＦＴ基板の製造方法の第３の従来例を示す工程断面図である。図１３では、ＬＤＤ領域を有するｎ−ｃｈＴＦＴ形成領域を図の左側に示し、ＬＤＤ領域を有さないｎ−ｃｈＴＦＴ形成領域を右側に示している。
【００１８】
まず、図１３（ａ）に示すように、ガラス等の透明絶縁性基板９４０上の全面に、プラズマＣＶＤ装置を用いて下地ＳｉＮ膜９４１とＳｉＯ２膜９４２とを順に成膜する。続いてＳｉＯ２膜９４２上の全面にａ−Ｓｉを成膜する。次に、エキシマレーザを用いてａ−Ｓｉを結晶化させてｐ−Ｓｉ膜９４３を形成する。その後、全面にレジストを塗布してパターニングし、パターニングされたレジスト層をマスクとしてフッ素系のガスを用いたドライエッチングを行い、アイランド状のｐ−Ｓｉ膜を形成する。
【００１９】
次に、レジスト層を剥離して、ｐ−Ｓｉ膜の上の基板全面に、プラズマＣＶＤ装置を用いてＳｉＯ２を成膜し、絶縁膜（ゲート電極下ではゲート絶縁膜という）９４４を形成する。次に、絶縁膜９４４上の全面にゲート電極となるＡｌ−Ｎｄ膜９４５をスパッタ装置を用いて成膜する。次に、レジストを塗布してパターニングし、Ａｌ−Ｎｄ膜９４５上にゲート電極形状のレジストマスクを形成する。当該レジストマスクを用いてＡｌエッチャーでＡｌ−Ｎｄ膜をエッチングし、ゲート電極９４５ａ及び９４５ｂを形成する。
【００２０】
次に、図１３（ｂ）に示すように、ＬＤＤが形成されるｎ−ｃｈＴＦＴのゲート電極９４５ａとｐ−Ｓｉ膜９４３ａのＬＤＤ領域となる部分とを覆うようにレジスト層９４６ａを形成する。レジスト層９４６ａ及びゲート電極９４５ｂをマスクとして絶縁膜９４４をエッチングして、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜９４３ａのチャネル領域及びＬＤＤ領域となる部分を覆うような絶縁膜９４４ａを形成する。また、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜９４３ｂのチャネル領域となる部分を覆うような絶縁膜９４４ｂを形成する。その後、レジストマスク９４６ａを剥離する。
【００２１】
次に、図１３（ｃ）に示すように、ゲート電極９４５ａ及び９４５ｂをマスクとして、イオンドーピング装置を用いて高加速度低濃度で例えばＰイオン等のｎ型不純物を注入する。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴのソース及びドレイン領域９４３３と、ＬＤＤを形成しないｎ−ｃｈＴＦＴのソース及びドレイン領域９４３４とには、低濃度のｎ型不純物が注入される。また、ＬＤＤが形成されるｎ−ｃｈＴＦＴのＬＤＤ領域９４３２には、絶縁膜９４４ａを介して低濃度のｎ型不純物が注入される。
【００２２】
続いて、ゲート電極９４５ａと９４５ｂ、及び絶縁膜９４４ａをマスクとして、イオンドーピング装置を用いて低加速度高濃度で例えばＰイオン等のｎ型不純物を注入する。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴのソース及びドレイン領域９４３３と、ＬＤＤを形成しないｎ−ｃｈＴＦＴのソース及びドレイン領域９４３４とには、高濃度のｎ型不純物が注入される。なお、ゲート電極９４５ａ及び９４５ｂがマスクとなるため、チャネル領域９４３１及び９４３５には不純物が注入されない。
【００２３】
次に、図１３（ｄ）に示すように、注入された不純物を活性化するためにエキシマレーザを照射する。このとき、ソース及びドレイン領域９４３３上及び９４３４上には絶縁膜９４４が形成されていないが、ＬＤＤ領域９４３２上には絶縁膜９４４ａが形成されている。このため、領域によりレーザ光の反射率が異なってしまうという問題がある。すなわち、同一の条件でレーザ光を照射すると、ソース及びドレイン領域９４３３及び９４３４とＬＤＤ領域９４３２との間で不純物の活性化が不均一となってしまう。
【００２４】
図１４は、ｐ−Ｓｉ膜上に絶縁膜（ここではＳｉＯ２膜）を形成した場合の絶縁膜の膜厚と反射率との関係を示すグラフである。縦軸は反射率を表し、横軸はゲート絶縁膜の膜厚（ｎｍ）を表している。図１４に示すように、膜厚に対する反射率の変化を示すグラフの波形は、レーザ光の波長をλとし、絶縁膜の屈折率をｎとすると、周期がλ／（２×ｎ）のＣＯＳカーブ（余弦曲線）となる。
【００２５】
ソース及びドレイン領域９４３３及び９４３４では、絶縁膜９４４が形成されていない（絶縁膜厚＝０）ため、グラフ上の点９５１で示す反射率となる。ところが絶縁膜９４４が３０ｎｍ程度成膜されると、グラフ上の点９５２で示す反射率となる。このように反射率が異なると不純物の活性化が不均一となってしまい、素子の信頼性が低下してしまうことになる。
【００２６】
絶縁膜の膜厚をコサイン曲線の周期の整数倍にすれば、グラフ上の点９５３で示すように、絶縁膜９４４が形成されていないときの反射率と等しくなる。エキシマレーザの波長を３０８ｎｍとし、絶縁膜（ＳｉＯ２）９４４の屈折率を１．４６３とすると、周期λは１１０ｎｍ程度になる。すなわち、絶縁膜９４４の膜厚を例えば１１０ｎｍ程度にすれば、絶縁膜９４４が形成されていない場合と同じ反射率になる。このため、従来は絶縁膜９４４の膜厚を１１０ｎｍ程度にすることにより、注入された不純物を均一に活性化させている。しかし、絶縁膜９４４の膜厚はより薄くすることが求められており、１１０ｎｍ程度ではなく例えば３０ｎｍ程度にしなければならない場合が生じている。
【００２７】
次に、図１５乃至図１７を用いて低電圧高速駆動の周辺回路をＣＭＯＳで構成し、画素駆動用薄膜トランジスタをｎ−ｃｈＴＦＴとした場合におけるｐ−ＳｉＴＦＴの製造方法の一例を説明する。各図において、ＬＤＤを有するｎ−ｃｈＴＦＴの製造工程を左側に示し、ＬＤＤを有さないｎ−ｃｈＴＦＴの製造工程を中央に示し、ＬＤＤを有さないｐ−ｃｈＴＦＴの製造工程を右側に示している。ＬＤＤを有するｎ−ｃｈＴＦＴは画素マトリクス部に形成され、ＬＤＤを有さないｎ−ｃｈＴＦＴ及びｐ−ｃｈＴＦＴは低電圧高速駆動の周辺回路部分に形成される。低電圧高速駆動の周辺回路部分では、ＬＤＤを有していなくてもホットキャリア現象による特性劣化を抑制できるので周辺回路のＣＭＯＳではＬＤＤを形成しない。
【００２８】
まず、図１５（ａ）に示すように、ガラス等の透明絶縁性基板９６０上の全面に、プラズマＣＶＤ装置を用いて下地ＳｉＮ膜９６１とＳｉＯ２膜９６２とをこの順に成膜する。続いて、ＳｉＯ２膜９６２上の全面にａ−Ｓｉを成膜する。次に、エキシマレーザを用いてａ−Ｓｉを結晶化させてｐ−Ｓｉ膜９６３を形成する。
【００２９】
次に、図１５（ｂ）に示すように、パターニングされたレジスト層９６４ａ、９６４ｂ及び９６４ｃを形成する。当該レジスト層９６４ａ、９６４ｂ及び９６４ｃをマスクとしてフッ素系のガスを用いたドライエッチングを行ってｐ−Ｓｉ膜の一部を除去し、アイランド状のｐ−Ｓｉ膜９６３ａ、９６３ｂ及び９６３ｃを形成する。その後、レジスト層９６４ａ、９６４ｂ及び９６４ｃを剥離する。
【００３０】
次に、図１５（ｃ）に示すように、プラズマＣＶＤ装置を用いてｐ−Ｓｉ膜９６３ａ、９６３ｂ及び９６３ｃ上の基板全面にＳｉＯ２を成膜し、絶縁膜（ゲート電極下ではゲート絶縁膜として機能する）９６５を形成する。次に、絶縁膜９６５上の全面に、スパッタ装置を用いてゲート電極となるＡｌ−Ｎｄ膜９６６を成膜する。
【００３１】
次に、図１５（ｄ）に示すように、Ａｌ−Ｎｄ膜９６６上にレジストを塗布してパターニングし、ゲート電極形状のレジストマスク９６７ａ、９６７ｂ及び９６７ｃを形成する。レジストマスク９６７ａ、９６７ｂ及び９６７ｃを用いてＡｌエッチャーでＡｌ−Ｎｄ膜９６６をエッチングし、ゲート電極９６６ａ、９６６ｂ及び９６６ｃを形成する。その後、レジストマスク９６７ａ、９６７ｂ及び９６８ｃを剥離する。
【００３２】
次に、図１５（ｅ）に示すように、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜９６３ａのＬＤＤ領域となる部分及びゲート電極９６６ａを覆うようにレジスト層９６８ａをパターニングする。レジスト層９６８ａ及びゲート電極９６６ｂ及び９６６ｃをマスクとして絶縁膜９６５をドライエッチングする。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜９６３ａのソース及びドレイン領域となる部分の上に成膜された絶縁膜９６５が除去され、ｐ−Ｓｉ膜９６３ａのＬＤＤ領域及びチャネル領域となる部分の上には絶縁膜９６５ａが残存する。また、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜９６３ｂのソース及びドレイン領域となる部分の上に成膜された絶縁膜９６５が除去され、ｐ−Ｓｉ膜９６３ｂのチャネル領域となる部分の上にはゲート絶縁膜９６５ｂが残存する。ＬＤＤを形成しないｐ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜９６３ｃのソース及びドレイン領域となる部分の上に成膜された絶縁膜９６５が除去され、ｐ−Ｓｉ膜９６３ｃのチャネル領域となる部分の上にはゲート絶縁膜９６５ｃが残存する。その後、レジスト層９６８ａを剥離する。
【００３３】
次に、図１６（ａ）に示すように、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域についてはゲート電極９６６ａ及び絶縁膜９６５ａをマスクとして、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域及びｐ−ｃｈＴＦＴ形成領域についてはゲート電極９６６ｂ及び９６６ｃをマスクとして、イオンドーピング装置を用いて例えばＰイオン等のｎ型不純物を低加速度高濃度で注入する。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜９６３ａのソース及びドレイン領域９６３１には、高濃度のｎ型不純物が注入される。また、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜９６３ｂのソース及びドレイン領域９６３３と、ｐ−ｃｈＴＦＴのソース及びドレイン領域９６３５とにも、高濃度のｎ型不純物が注入される。
【００３４】
なお、ゲート電極９６６ａ、９６６ｂ及び９６６ｃがマスクとなるため、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜９６３ａのチャネル領域及びＬＤＤ領域となる部分９６３２と、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜のチャネル領域９６３４、ＬＤＤを形成しないｐ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜のチャネル領域となる部分９６３６にはｎ型不純物は注入されない。
【００３５】
次に、ゲート電極９６６ａ、９６６ｂ及び９６６ｃをマスクとして、イオンドーピング装置を用いて例えばＰイオン等のｎ型不純物を高加速度低濃度で注入する。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴのソース及びドレイン領域９６３３に低濃度のｎ型不純物がさらに注入されるとともに、絶縁膜９６５ａを介して低濃度のｎ型不純物が注入され、ｐ−Ｓｉ膜にＬＤＤ領域９６３７が形成される。ＬＤＤを形成しないｎ−ｃｈＴＦＴ及びｐ−ｃｈＴＦＴのソース及びドレイン領域９６３３及び９６３５に低濃度のｎ型不純物がさらに注入される。
【００３６】
次に、図１６（ｃ）に示すように、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域及びＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域の全体をそれぞれ覆うようにパターニングされたレジスト層９６９ａ及び９６９ｂを形成する。次に、レジスト層９６９ａ及び９６９ｂ並びにゲート電極９６６ｃをマスクとして、イオンドーピング装置を用いて例えばボロン（Ｂ）イオン等のｐ型不純物を低加速度高濃度で注入する。これにより、ＬＤＤを形成しないｐ−ｃｈＴＦＴのソース及びドレイン領域９６３５にｐ型不純物が注入される。ソース及びドレイン領域９６３５にはｎ型不純物が注入されているため、より多くのｐ型不純物を注入することによりｎ型からｐ型へ反転させる。なお、ゲート電極９６６ｃがマスクとなるため、ｐ−Ｓｉ膜９６３ｃのチャネル領域９６３６にはｐ型不純物が注入されない。その後、レジストマスク９６９ａ及び９６９ｂを剥離する。
【００３７】
次に、図１６（ｄ）に示すように、ソース及びドレイン領域９６３１、９６３３及び９６３５、ＬＤＤ領域９６３７にエキシマレーザ装置からのレーザ光を照射して、注入されたｎ型及びｐ型不純物を活性化する。
【００３８】
次に、図１７（ａ）に示すように、ゲート電極９６６ａ、９６６ｂ及び９６６ｃ上の基板全面に、プラズマＣＶＤ装置を用いて例えばＳｉＯ２を成膜して第１の層間絶縁膜９７０を形成する。
【００３９】
次に、図１７（ｂ）に示すように、コンタクトホールを開口するためのレジストマスク９７１を形成し、第１の層間絶縁膜９７０をエッチングして各ＴＦＴのｐ−Ｓｉ膜のソース及びドレイン領域の上に成膜された第１の層間絶縁膜９７０の一部を除去する。
【００４０】
次いで、図１７（ｃ）に示すように、レジストマスク９７１を剥離した後、ソース及びドレイン電極形成用の導電性薄膜を成膜する。次いで、レジストを塗布してパターニングし、パターニングされたレジスト層をマスクに導電性薄膜をエッチングすることにより、ソース及びドレイン電極９７２を形成する。図示は省略したが、全面に第２の層間絶縁膜を成膜し、コンタクトホールを開口後透明画素電極を形成すれば液晶表示装置用ＴＦＴ基板が完成する。
【００４１】
【発明が解決しようとする課題】
近年、さらなる低消費電力化と周辺回路部の高速動作が要求されており、その要求を満たすにはゲート絶縁膜の膜厚を薄くし、駆動電圧を低く抑える必要がある。しかしながら、上記製造方法にゲート絶縁膜の薄膜化を適用すると以下に示す２つの問題が生じる。第１は、上記製造方法では絶縁膜（ゲート絶縁膜）をマスクとして高濃度不純物を注入するため、絶縁膜が薄膜化するとＬＤＤ領域にも多量の不純物が注入されてしまうという問題である。図１８（ａ）は、図１３（ｃ）における絶縁膜９４４ａの膜厚を薄くした例を示している。図１８（ａ）に示すように、低加速度高濃度でｎ型不純物を注入すると、薄膜化によりマスクの機能が低下した絶縁膜９４４ａ’を介してかなりの量の不純物が絶縁膜９４４ａ’の下層のＬＤＤ領域９４３２に注入されてしまい、当該領域がＬＤＤとして機能しなくなってしまう。なお、ＬＤＤが形成されないｎ−ｃｈＴＦＴ側はゲート絶縁膜９４４ｂが薄膜化してゲート絶縁膜９４４ｂ’となっても、ゲート絶縁膜をマスクとして用いないので問題は生じない。
【００４２】
第２は、レーザ活性化のためにエキシマレーザから射出するレーザ光の薄膜の絶縁膜（例えばＳｉＯ２）９４４ａ’表面での反射率が、光の干渉作用により変化してしまという問題である。この問題により、高濃度の不純物が注入されたソース及びドレイン領域と低濃度の不純物が注入されたＬＤＤ領域に照射されるエネルギーに差が生じて両領域を同時に十分活性化させるのが困難になる。図１８（ｂ）に示すように、ソース及びドレイン領域９４３３上層は露出しているのに対し、ＬＤＤ領域９４３２上層はゲート絶縁膜９４４ａ’で覆われている。このため、基板全面にレーザ光を照射しても、ソース及びドレイン領域９４３３とＬＤＤ領域９４３２とでは照射されるレーザ光の反射率が異なる。図１４に示したように、ソース及びドレイン領域９４３３とＬＤＤ領域９４３２の反射率を揃えるには絶縁膜９４４ａ’を厚くせざるを得ない。
【００４３】
本発明の目的は、良好な特性及び高い信頼性の得られる薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置を提供することにある。
【００４４】
【課題を解決するための手段】
上記目的は、基板上に所定形状の半導体層を形成し、前記半導体層上に第１の絶縁膜を形成し、前記第１の絶縁膜上に第１導電型の薄膜トランジスタのゲート電極を形成し、前記ゲート電極をマスクとして前記半導体層に第１導電型の不純物を注入してソース及びドレイン領域及び低濃度不純物領域を形成し、前記低濃度不純物領域上にマスク層を形成し、前記マスク層を用いて前記第１の絶縁膜をパターニングしてゲート絶縁膜を形成し、引き続き前記マスク層を用いて第１導電型の不純物を前記ソース及びドレイン領域にさらに注入し、前記マスク層を除去した後、前記ソース及びドレイン領域上、及び前記低濃度不純物領域上に所定膜厚の第２の絶縁膜を形成してレーザ光を照射し、前記ソース及びドレイン領域、及び前記低濃度不純物領域の不純物を活性化することを特徴とする薄膜トランジスタ装置の製造方法によって達成される。
【００４５】
【発明の実施の形態】
［第１の実施の形態］
本発明の第１の実施の形態による薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置としての液晶表示装置について図１乃至図５を用いて説明する。まず、本実施の形態による液晶表示装置について図１を用いて説明する。液晶表示装置１００は、ＴＦＴ基板１１０とＴＦＴ基板１１０に所定のセルギャップで対向して貼り合わされた対向基板（図示せず）とを有している。両基板間には液晶が封止されている。ＴＦＴ基板１１０は、複数の画素がマトリクス状に配列された画素マトリクス領域１１１と、画素マトリクス領域１１１の周囲の周辺回路領域に形成されたドレイン駆動回路１１２とゲート駆動回路１１３とを有している。画素マトリクス領域１１１には、複数の画素毎に画素駆動用ＴＦＴが形成されている。各画素駆動用ＴＦＴのドレイン電極はデータ駆動回路１１３から延びる所定のドレインバスラインに接続され、各画素駆動用ＴＦＴのゲート電極はゲート駆動回路１１２から延びる所定のゲートバスラインに接続されている。各画素駆動用ＴＦＴのソース電極は各画素に設けられた画素電極（不図示）にそれぞれ接続されている。
【００４６】
ドレイン駆動回路１１２及びゲート駆動回路１１３は、ＣＭＯＳで構成する高速動作用の低電圧用ＴＦＴ装置が形成される回路と、高電圧で駆動する高電圧用ＴＦＴ装置で構成される回路とを含んでいる。画素マトリクス領域１１１は、高電圧用ＴＦＴ装置で構成される。
【００４７】
次に、本実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板の製造方法について図２乃至図４を用いて説明する。図２乃至図４は低電圧高速駆動の周辺回路をＣＭＯＳで構成し、画素駆動用薄膜トランジスタをｎ−ｃｈＴＦＴとした場合におけるｐ−ＳｉＴＦＴの製造方法を示している。各図において、ＬＤＤを有するｎ−ｃｈＴＦＴの製造工程を左側に示し、ＬＤＤを有さないｎ−ｃｈＴＦＴの製造工程を中央に示し、ＬＤＤを有さないｐ−ｃｈＴＦＴの製造工程を右側に示している。ＬＤＤを有するｎ−ｃｈＴＦＴは画素マトリクス領域１１１に形成され、ＬＤＤを有さないｎ−ｃｈＴＦＴ及びｐ−ｃｈＴＦＴは例えばゲート駆動回路１１３やドレイン駆動回路１１２に形成される。
【００４８】
まず、図２（ａ）に示すように、ガラス等の透明絶縁性基板１上の全面に、プラズマＣＶＤ装置を用いて５０ｎｍ程度の膜厚の下地ＳｉＮ膜２と２００ｎｍ程度の膜厚のＳｉＯ２膜３とをこの順に成膜する。続いて、ＳｉＯ２膜３上の全面にａ−Ｓｉを４０ｎｍ程度成膜する。次に、エキシマレーザを用いてａ−Ｓｉを結晶化させてｐ−Ｓｉ膜４を形成する。
【００４９】
次に、図２（ｂ）に示すように、レジストを塗布してパターニングし、パターニングされたレジスト層５ａ、５ｂ及び５ｃを形成する。当該レジスト層５ａ、５ｂ及び５ｃをマスクとしてフッ素系のガスを用いたドライエッチングを行ってｐ−Ｓｉ膜の一部を除去し、アイランド状のｐ−Ｓｉ膜４ａ、４ｂ及び４ｃを形成する。その後、レジスト層５ａ、５ｂ及び５ｃを剥離する。
【００５０】
次に、図２（ｃ）に示すように、プラズマＣＶＤ装置を用いてｐ−Ｓｉ膜４ａ、４ｂ及び４ｃ上の基板全面にＳｉＯ２を成膜し、膜厚が３０ｎｍ程度の絶縁膜（ゲート電極下ではゲート絶縁膜として機能する）６を形成する。絶縁膜６の膜厚は、従来例の例えば図１５に示す絶縁膜９６５より薄く形成されている。次に、絶縁膜６上の全面に、スパッタ装置を用いてゲート電極となるＡｌ−Ｎｄ膜７を厚さ３００ｎｍ程度成膜する。
【００５１】
次に、図２（ｄ）に示すように、Ａｌ−Ｎｄ膜７上にレジストを塗布してパターニングし、ゲート電極形状のレジストマスク８ａ、８ｂ及び８ｃを形成する。レジストマスク８ａ、８ｂ及び８ｃを用いてＡｌエッチャーでＡｌ−Ｎｄ膜７をエッチングし、ゲート電極７ａ、７ｂ及び７ｃを形成する。その後、レジストマスク８ａ、８ｂ及び８ｃを剥離する。
【００５２】
次に、図２（ｅ）に示すように、ゲート電極７ａ、７ｂ及び７ｃをマスクに絶縁膜６を介して、イオンドーピング装置によりｎ型不純物として例えば低濃度のＰイオンをｐ−Ｓｉ膜４ａ、４ｂ及び４ｃにドーピングする（第１のドーピング）。例えば加速エネルギー３０ｋｅＶ、５×１０１３ｃｍ−２のドーズ量でドーピングする。ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域には、ｐ−Ｓｉ膜４ａのＬＤＤ領域並びにソース及びドレイン領域となる部分４１にｎ型不純物が注入される。ＬＤＤが形成されないｎ−ｃｈＴＦＴ形成領域及びｐ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜４ｂ及び４ｃのソース及びドレイン領域となる部分４３及び４５にもｎ型不純物が注入される。なお、チャネル領域となる部分４２、４４及び４６にはゲート電極７ａ、７ｂ及び７ｃがマスクとなっているので、ｎ型不純物は注入されない。
【００５３】
次に、図３（ａ）に示すように、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜４ａのＬＤＤ領域となる部分及びゲート電極７ａを覆うようにレジスト層９をパターニングする。レジスト層９及びゲート電極７ｂ及び７ｃをマスクとして絶縁膜６をフッ素系のガスを用いてドライエッチングする。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜４ａのソース及びドレイン領域となる部分の上に成膜された絶縁膜６が除去され、ｐ−Ｓｉ膜４ａのＬＤＤ領域及びチャネル領域となる部分の上には絶縁膜６ａが残存する。また、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜４ｂのソース及びドレイン領域となる部分の上に成膜された絶縁膜６が除去され、ｐ−Ｓｉ膜４ｂのチャネル領域となる部分の上にはゲート絶縁膜６ｂが残存する。ＬＤＤを形成しないｐ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜４ｃのソース及びドレイン領域となる部分の上に成膜された絶縁膜６が除去され、ｐ−Ｓｉ膜４ｃのチャネル領域となる部分の上にはゲート絶縁膜６ｃが残存する。
【００５４】
続いて、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域についてはさらにレジスト層９をマスクにして、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域及びｐ−ｃｈＴＦＴ形成領域についてはゲート電極７ｂ及び７ｃをマスクとして、イオンドーピング装置を用いて例えばＰイオン等のｎ型不純物を高濃度で注入する（第２のドーピング）。第２のドーピングは、例えば加速エネルギー１０ｋｅＶ、１×１０１５ｃｍ−２のドーズ量で行う。このとき、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜４ｂのソース及びドレイン領域４３と、ｐ−ｃｈＴＦＴのソース及びドレイン領域４５にも高濃度のｎ型不純物が注入される。
このようにすればＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜４ａでは、高濃度でｎ型不純物が注入されたソース及びドレイン領域４７と、１回目のみｎ型不純物が注入されたＬＤＤ領域４８と、全くｎ型不純物が注入されないチャネル領域４２とが形成される。またＬＤＤが形成されないｎ−ｃｈＴＦＴ形成領域及びｐ−ｃｈＴＦＴ形成領域には、ソース及びドレイン領域４３及び４５に２度に渡ってｎ型不純物が注入される。なお、ＬＤＤが形成されないｎ−ｃｈＴＦＴ形成領域及びｐ−ｃｈＴＦＴ形成領域のチャネル領域４４及び４６には、ゲート電極７ｂ及び７ｃがマスクとなるのでｎ型不純物は注入されない。なお、２度目のｎ型不純物の注入後に、絶縁膜６のエッチングを行うようにしてもよい。また、レジスト層９をマスクにドーピングしているが、絶縁膜６を介さずにドーピングするのでレジスト層９の変質は抑えられる。このためアッシング処理でレジスト残渣は発生しない。
【００５５】
レジスト層９をアッシングにより除去した後、図３（ｃ）に示すように、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域及びＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域の全体をそれぞれ覆うようにパターニングされたレジスト層１０ａ及び１０ｂを形成する。次に、レジスト層１０ａ及び１０ｂ並びにゲート電極７ｃをマスクとして、イオンドーピング装置を用いて例えばボロン（Ｂ）イオン等のｐ型不純物を高濃度で注入する。例えば、加速エネルギー１０ｋｅＶ、２×１０１５ｃｍ−２のドーズ量でドーピングする。これにより、ＬＤＤを形成しないｐ−ｃｈＴＦＴのソース及びドレイン領域４５にｐ型不純物が注入される。ソース及びドレイン領域４５にはｎ型不純物が注入されているため、より多くのｐ型不純物を注入することによりｎ型からｐ型へ反転させる。なお、ゲート電極７ｃがマスクとなるため、ｐ−Ｓｉ膜４ｃのチャネル領域４６にはｐ型不純物が注入されない。その後、レジストマスク１０ａ及び１０ｂを剥離する。
【００５６】
次に、図３（ｄ）に示すように、プラズマＣＶＤ装置を用いて層間絶縁膜１１としてＳｉＯ２を厚さ４０ｎｍ程度成膜する。ここで、ＳｉＯ２を厚さ４０ｎｍ程度成膜する理由について図５を用いて説明する。図５の縦軸は反射率、横軸はＳｉＯ２による絶縁膜の膜厚（ｎｍ）を示している。絶縁膜６の膜厚は３０ｎｍであり、層間絶縁膜１１が成膜される前の状態では、絶縁膜６の下に設けられているＬＤＤ領域４８の反射率は図５に示すように点１２１ａで示される値である。一方、ソース及びドレイン領域４７上には絶縁膜６は存在しないので、点１２０ａで示される値である。このようにソース及びドレイン領域４７の反射率とＬＤＤ領域４８の反射率が異なっているのでは、既に説明したようにレーザ光照射による不純物活性化が領域に依存して不均一になってしまう。
【００５７】
そこで、４０ｎｍ程度の膜厚の層間絶縁膜（第１の層間絶縁膜）１１を成膜すれば、ソース及びドレイン領域４７上のＳｉＯ２の膜厚は４０ｎｍとなるので、反射率の値は反射率のカーブに沿って点１２０ａで示される値から点１２０ｂで示される値に変化する。一方、ＬＤＤ領域４８上のＳｉＯ２の膜厚は７０ｎｍとなるので、反射率の値は反射率のカーブに沿って点１２１ａで示される値から点１２１ｂで示される値に変化する。このとき、点１２０ｂと点１２１ｂで示される反射率の値はほぼ同じになる。したがって、この後レーザ光照射が行われた場合には、ソース及びドレイン領域並びにＬＤＤ領域の不純物の活性化はほぼ均一となり、レーザ照射の条件を容易に決定できるようになる。
【００５８】
次いで、図４（ａ）に示すように、エキシマレーザ装置を用いてソース及びドレイン領域４３、４５及び４７、ＬＤＤ領域４８にレーザ光を照射して、注入されたｎ型及びｐ型不純物を活性化する。
【００５９】
次に、図４（ｂ）に示すように、ゲート電極９６６ａ、９６６ｂ及び９６６ｃ上の基板全面に、プラズマＣＶＤ装置を用いて例えばＳｉＮ膜を３７０ｎｍ程度成膜して水素を含む第２の層間絶縁膜１２を形成する。次いで、窒素雰囲気中で８０℃、２時間の熱処理を行う。第２の層間絶縁膜１２の水素化の方法としては、水素雰囲気中でのアニール処理や水素プラズマ処理が用いられる。また、第１の層間絶縁膜１１を充分厚く形成すれば、第２の層間絶縁膜１２を形成しなくてもよい。
【００６０】
次に、図４（ｃ）に示すように、コンタクトホールを開口するためのレジストマスク１３を形成し、フッ素系ガスを用いたドライエッチングにより第１の層間絶縁膜１１及び第２の層間絶縁膜１２の一部を除去することにより、ソース及びドレイン領域４７、４３及び４５に対するコンタクトホールを開口する。
【００６１】
次いで、図４（ｄ）に示すように、レジストマスク１３を剥離した後、ソース及びドレイン電極形成用の導電性薄膜として、Ｔｉ膜、Ａｌ膜、Ｔｉ膜をそれぞれ１００ｎｍ、２００ｎｍ、１００ｎｍ程度の膜厚でこの順にスパッタ装置を用いて成膜する。次いで、レジストを塗布してパターニングし、パターニングされたレジスト層をマスクに塩素系ガスを用いて導電性薄膜をエッチングすることにより、ソース及びドレイン電極１４を形成する。
【００６２】
次に、第３の層間絶縁膜（不図示）としてＳｉＮ膜を４００ｎｍ程度成膜する。次いで、レジストの塗布及び露光によりレジスト層をパターニングし、パターニングされたレジスト層をマスクとしてフッ素系ガスを用いたドライエッチングでＳｉＮ膜をエッチングし、コンタクトホールを形成する。レジスト層を剥離した後、スパッタ装置でＩＴＯ膜を７０ｎｍ程度成膜する。次いで、レジストの塗布及び露光によりパターニングされたレジスト層を形成し、パターニングされたレジスト層をマスクとしてＩＴＯエッチャーでＩＴＯ膜をエッチングする。こうすることにより本実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板及び液晶表示装置が形成される。
【００６３】
上記本実施の形態の製造方法により製造された、ＬＤＤが形成されたｎ−ｃｈＴＦＴは、透明絶縁性基板１上に下地ＳｉＮ膜２及びＳｉＯ２膜３からなるバッファ層が形成されている。また、バッファ層上にはｐ−Ｓｉ膜４が形成されており、ｐ−Ｓｉ膜４には、ソース及びドレイン領域４７とＬＤＤ領域４８とチャネル領域４２とが形成されている。ｐ−Ｓｉ膜４のＬＤＤ領域４８及びチャネル領域４２上にはゲート絶縁膜６ａが形成されている。また、チャネル領域４２上のゲート絶縁膜６ａ上にはゲート電極７ａが形成されている。また、ソース及びドレイン領域４７、ゲート絶縁膜６ａ、及びゲート電極７ａ上には第１の層間絶縁膜１１及び第２の層間絶縁膜１２がこの順に形成されている。第１の層間絶縁膜１１及び第２の層間絶縁膜１２にはコンタクトホールが開口されており、ｐ−Ｓｉ膜４のソース及びドレイン領域４７と接触するソース電極及びドレイン電極１４が形成されている。
【００６４】
また、上記本実施の形態の製造方法により製造された、ＬＤＤが形成されないｎ−ｃｈＴＦＴは、透明絶縁性基板１上に下地ＳｉＮ膜２及びＳｉＯ２膜３からなるバッファ層が形成されている。また、バッファ層上にはｐ−Ｓｉ膜４が形成されており、ｐ−Ｓｉ膜４には、ソース及びドレイン領域４３とチャネル領域４４とが形成されている。ｐ−Ｓｉ膜４のチャネル領域４４上にはゲート絶縁膜６ｂ及びゲート電極７ａがこの順に形成されている。また、ソース及びドレイン領域４３及びゲート電極７ｂ上には第１の層間絶縁膜１１及び第２の層間絶縁膜１２がこの順に形成されている。第１の層間絶縁膜１１及び第２の層間絶縁膜１２にはコンタクトホールが開口されており、ｐ−Ｓｉ膜４のソース及びドレイン領域４３と接触するソース電極及びドレイン電極１４が形成されている。
【００６５】
また、上記本実施の形態の製造方法により製造された、ＬＤＤが形成されないｐ−ｃｈＴＦＴは、透明絶縁性基板１上に下地ＳｉＮ膜２及びＳｉＯ２膜３からなるバッファ層が形成されている。また、バッファ層上にはｐ−Ｓｉ膜４が形成されており、ｐ−Ｓｉ膜４には、ソース及びドレイン領域４５とチャネル領域４６とが形成されている。ｐ−Ｓｉ膜４のチャネル領域４６上にはゲート絶縁膜６ｃ及びゲート電極７ｃがこの順に形成されている。また、ソース及びドレイン領域４５及びゲート電極７ｃ上には第１の層間絶縁膜１１及び第２の層間絶縁膜１２がこの順に形成されている。第１の層間絶縁膜１１及び第２の層間絶縁膜１２にはコンタクトホールが開口されており、ｐ−Ｓｉ膜４のソース及びドレイン領域４５と接触するソース電極及びドレイン電極１４が形成されている。
【００６６】
以上説明したように、本実施の形態によるＴＦＴ装置及びそれを備えたＴＦＴ基板の製造方法では、ゲート電極を形成後、絶縁膜（ゲート絶縁膜）をエッチングするレジストマスクを用いてｎ型不純物を高濃度で注入し、また第１の層間絶縁膜としてＳｉＯ２を成膜した後にレーザ活性化を行うことを特徴としている。本製造方法では、エッチング用のレジストマスクを用いそのまま不純物注入時のマスクとしても用いることで、アッシング処理が１回追加されるものの、フォトリソグラフィ工程を追加することもなく、絶縁膜６を薄膜化してもＬＤＤ領域にｎ型不純物が多く注入されてしまう問題を生じさせないようにできる。
【００６７】
また、レジストをマスクとして絶縁膜６をエッチングしてからイオン注入を行うため、イオン注入の際に絶縁膜６を通してドーピングすることがない。したがって、イオン注入時間が低減できることに加え、不純物の加速エネルギーを低くすることができる。このため、マスクとして用いるレジストの変質が少ないので容易に確実にアッシングできる。また、図５を用いて説明したように、ゲート絶縁膜の膜厚に応じて第１の層間絶縁膜であるＳｉＯ２膜の膜厚を変化させれば、ソース及びドレイン領域である高濃度不純物注入領域とＬＤＤ領域上でのレーザ光の反射率をほぼ一致させることができるようになる。すなわち、両領域を同時に充分活性化できるようになる。
【００６８】
［第２の実施の形態］
本発明の第２の実施の形態による薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板について図６乃至図９を用いて説明する。本実施の形態によるＴＦＴ基板を備えたＬＣＤは、第１の実施の形態の図１に示した液晶表示装置１００と同じ構成なので説明は省略する。図６乃至図８は低電圧高速駆動の周辺回路をＣＭＯＳで構成し、画素駆動用薄膜トランジスタをｎ−ｃｈＴＦＴとした場合におけるｐ−ＳｉＴＦＴの製造方法を示している。各図において、ＬＤＤを有するｎ−ｃｈＴＦＴの製造工程を左側に示し、ＬＤＤを有さないｎ−ｃｈＴＦＴの製造工程を中央に示し、ＬＤＤを有さないｐ−ｃｈＴＦＴの製造工程を右側に示している。ＬＤＤを有するｎ−ｃｈＴＦＴは画素マトリクス領域１１１に形成され、ＬＤＤを有さないｎ−ｃｈＴＦＴ及びｐ−ｃｈＴＦＴは例えばゲート駆動回路１１３やドレイン駆動回路１１２に形成される。
【００６９】
まず、図６（ａ）に示すように、ガラス等の透明絶縁性基板２１上の全面に、プラズマＣＶＤ装置を用いて５０ｎｍ程度の膜厚の下地ＳｉＮ膜２２と２００ｎｍ程度の膜厚のＳｉＯ２膜２３とをこの順に成膜する。続いて、ＳｉＯ２膜２３上の全面にａ−Ｓｉを４０ｎｍ程度成膜する。次に、エキシマレーザを用いてａ−Ｓｉを結晶化させてｐ−Ｓｉ膜２４を形成する。
【００７０】
次に、図６（ｂ）に示すように、レジストを塗布してパターニングし、パターニングされたレジスト層２５ａ、２５ｂ及び２５ｃを形成する。当該レジスト層２５ａ、２５ｂ及び２５ｃをマスクとしてフッ素系のガスを用いたドライエッチングを行ってｐ−Ｓｉ膜の一部を除去し、アイランド状のｐ−Ｓｉ膜２４ａ、２４ｂ及び２４ｃを形成する。その後、レジスト層２５ａ、２５ｂ及び２５ｃを剥離する。
【００７１】
次に、図６（ｃ）に示すように、プラズマＣＶＤ装置を用いてｐ−Ｓｉ膜２４ａ、２４ｂ及び２４ｃ上の基板全面にＳｉＯ２を成膜し、膜厚が３０ｎｍ程度の絶縁膜（ゲート電極下ではゲート絶縁膜として機能する）２６を形成する。絶縁膜２６の膜厚は、従来例の例えば図１５に示す絶縁膜９６５より薄く形成されている。次に、絶縁膜２６上の全面に、スパッタ装置を用いてゲート電極となるＡｌ−Ｎｄ膜２７を厚さ３００ｎｍ程度成膜する。
【００７２】
次に、図６（ｄ）に示すように、Ａｌ−Ｎｄ膜２７上にレジストを塗布してパターニングし、ゲート電極形状のレジストマスク２８ａ、２８ｂ及び２８ｃを形成する。レジストマスク２８ａ、２８ｂ及び２８ｃを用いてＡｌエッチャーでＡｌ−Ｎｄ膜２７をエッチングし、ゲート電極２７ａ、２７ｂ及び２７ｃを形成する。その後、レジストマスク２８ａ、２８ｂ及び２８ｃを剥離する。
【００７３】
次に、図６（ｅ）に示すように、プラズマＣＶＤ装置によりＳｉＯ２膜を厚さ８０ｎｍ程度成膜して第１の層間絶縁膜２９を形成する。
【００７４】
次に、図７（ａ）に示すように、レジストを塗布した後ｐ−Ｓｉ膜２４ａのＬＤＤ領域及びチャネル領域となる部分及びゲート電極２７ａを覆うようにパターニングしてレジスト層３０ａを形成する。次いで、レジスト層３０ａをマスクとして第１の層間絶縁膜２９及び絶縁膜２６のＳｉＯ２をフッ素系ガスを用いてドライエッチングする。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜２４ａのソース及びドレイン領域となる部分の上に成膜された第１の層間絶縁膜２９及び絶縁膜２６が除去され、ｐ−Ｓｉ膜２４ａのＬＤＤ領域及びチャネル領域となる部分の上には第１の層間絶縁膜２９ａ及び絶縁膜２６ａが残存する。
【００７５】
また、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜２４ｂのソース及びドレイン領域となる部分の上に成膜された第１の層間絶縁膜２９及び絶縁膜２６が除去され、ｐ−Ｓｉ膜２４ｂのチャネル領域となる部分の上にはゲート絶縁膜２６ｂが残存する。ＬＤＤを形成しないｐ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜２４ｃのソース及びドレイン領域となる部分の上に成膜された第１の層間絶縁膜２９及び絶縁膜２６が除去され、ｐ−Ｓｉ膜２４ｃのチャネル領域となる部分の上にはゲート絶縁膜２６ｃが残存する。
【００７６】
次いで、レジスト層３０ａを剥離後、図７（ｂ）に示すように、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域は第１の層間絶縁膜２９ａをマスクにして、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域及びｐ−ｃｈＴＦＴ形成領域はゲート電極２７ｂ及び２７ｃをマスクとして、イオンドーピング装置を用いて例えばＰイオン等のｎ型不純物を高濃度で注入する。ドーピングは、例えば加速エネルギー１０ｋｅＶ、１×１０１５ｃｍ−２のドーズ量で行う。このとき、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜２４ｂのソース及びドレイン領域２４３と、ｐ−ｃｈＴＦＴのソース及びドレイン領域２４５にも高濃度のｎ型不純物が注入される。
【００７７】
第１の層間絶縁膜２９ａとゲート電極２７ａ、２７ｂ及び２７ｃがマスクとなるため、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜２４ａのＬＤＤ領域及びチャネル領域となる部分２４２とＬＤＤが形成されないｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜２４ｂのチャネル領域２４４、及びＬＤＤが形成されないｐ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜２４ｃのチャネル領域となる部分２４６にはｎ型不純物は注入されない。
【００７８】
次いで、図７（ｃ）に示すように、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域は第１の層間絶縁膜２９ａをマスクにして、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域及びｐ−ｃｈＴＦＴ形成領域はゲート電極２７ｂ及び２７ｃをマスクとして、イオンドーピング装置を用いて例えばＰイオン等のｎ型不純物を加速エネルギー７０ｋｅＶ、ドーズ量５×１０１３ｃｍ−２でドーピングする。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域は、ｐ−Ｓｉ膜２４ａにＬＤＤ領域２４７が形成される。このとき、なお、ゲート電極２７ａ、２７ｂ及び２７ｃがマスクとなっているので、チャネル領域２４８、２４４及び２４６には、ｎ型不純物は注入されない。
【００７９】
次に、図７（ｄ）に示すように、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域及びＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域の全体をそれぞれ覆うようにパターニングされたレジスト層３０ａ及び３０ｂを形成する。次に、レジスト層３０ａ及び３０ｂ並びにゲート電極２７ｃをマスクとして、イオンドーピング装置を用いて例えばボロン（Ｂ）イオン等のｐ型不純物を高濃度で注入する。例えば、加速エネルギー１０ｋｅＶ、２×１０１５ｃｍ−２のドーズ量でドーピングする。これにより、ＬＤＤを形成しないｐ−ｃｈＴＦＴのソース及びドレイン領域２４５にｐ型不純物が注入される。ソース及びドレイン領域２４５にはｎ型不純物が注入されているため、より多くのｐ型不純物を注入することによりｎ型からｐ型へ反転させる。なお、ゲート電極２７ｃがマスクとなるため、ｐ−Ｓｉ膜２４ｃのチャネル領域２４６にはｐ型不純物が注入されない。その後、レジストマスク３０ａ及び３０ｂを剥離する。
【００８０】
次いで、図８（ａ）に示すように、エキシマレーザ装置を用いてソース及びドレイン領域２４１、２４３、２４５及びＬＤＤ領域２４７にレーザ光を照射して、注入されたｎ型及びｐ型不純物を活性化する。このとき、ＬＤＤが形成されるｎ−ｃｈＴＦＴのＬＤＤ領域２４７上には、ＳｉＯ２からなる３０ｎｍ程度のゲート絶縁膜２６ａ及び８０ｎｍ程度の第１の層間絶縁膜２９ａが設けられている。一方、ソース及びドレイン領域２４１上にはＳｉＯ２膜は存在しない。
【００８１】
このような膜構成にする理由を図９を用いて説明する。図９の縦軸は反射率、横軸はＳｉＯ２による絶縁膜の膜厚（ｎｍ）を示している。ソース及びドレイン領域２４１上のＳｉＯ２膜の膜厚は０であるので反射率は図９の点１２２の値となる。一方、ＬＤＤ領域２４７上には当初３０ｎｍのＳｉＯ２膜が形成されており、ＬＤＤ領域２４７の反射率は図９の点１２３ａの値となる。これではソース及びドレイン領域２４１とＬＤＤ領域２４７の反射率が異なるのでレーザ光照射による活性化を両層領域で均一にするのは困難である。そこで、第１の層間絶縁膜２９ａを８０ｎｍ程度形成してＳｉＯ２膜の膜厚を１１０ｎｍとすると図９の点１２３ａが反射率のカーブに沿って点１２３ｂに移動する。点１２２の反射率と点１２３ｂの反射率ははほぼ等しいのでレーザ光照射による不純物の活性化をほぼ均一に行うことができるようになる。
【００８２】
次に、図８（ｂ）に示すように、プラズマＣＶＤ装置を用いて全面にＳｉＯ２膜、ＳｉＮ膜をこの順にそれぞれ６０ｎｍ程度、３８０ｎｍ程度成膜して第２の層間絶縁膜３１を形成する。次いで、窒素雰囲気中で８０℃、２時間の熱処理を行う。第２の層間絶縁膜３１の水素化の方法としては、水素雰囲気中でのアニール処理や水素プラズマ処理が用いられる。なお、第２の層間絶縁膜３１は、ＳｉＯ２単膜を充分厚く形成するにしてもよい。
【００８３】
次に、図８（ｃ）に示すように、コンタクトホールを開口するためのレジストマスク１３を形成し、フッ素系ガスを用いたドライエッチングにより第２の層間絶縁膜３１の一部を除去することにより、ソース及びドレイン領域２４１、２４３及び２４５に対するコンタクトホールを開口する。
【００８４】
次いで、図８（ｄ）に示すように、レジストマスク３２を剥離した後、ソース及びドレイン電極形成用の導電性薄膜として、Ｔｉ膜、Ａｌ膜、Ｔｉ膜をそれぞれ１００ｎｍ、２００ｎｍ、１００ｎｍ程度の膜厚でこの順にスパッタ装置を用いて成膜する。次いで、レジストを塗布してパターニングし、パターニングされたレジスト層をマスクに塩素系ガスを用いて導電性薄膜をエッチングすることにより、ソース及びドレイン電極３３を形成する。その後、レジストマスクを剥離する。
【００８５】
次に、第３の層間絶縁膜（不図示）としてＳｉＮ膜を４００ｎｍ程度成膜する。次いで、レジストの塗布及び露光によりレジスト層をパターニングし、パターニングされたレジスト層をマスクとしてフッ素系ガスを用いたドライエッチングでＳｉＮ膜をエッチングし、コンタクトホールを形成する。レジスト層を剥離した後、スパッタ装置でＩＴＯ膜を７０ｎｍ程度成膜する。次いで、レジストの塗布及び露光によりパターニングされたレジスト層を形成し、パターニングされたレジスト層をマスクとしてＩＴＯエッチャーでＩＴＯ膜をエッチングする。こうすることにより本実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板及び液晶表示装置が形成される。
【００８６】
上記本実施の形態の製造方法により製造された、ＬＤＤが形成されたｎ−ｃｈＴＦＴは、透明絶縁性基板２１上に下地ＳｉＮ膜２２及びＳｉＯ２膜２３からなるバッファ層が形成されている。また、バッファ層上にはｐ−Ｓｉ膜２４が形成されており、ｐ−Ｓｉ膜２４には、ソース及びドレイン領域２４１とＬＤＤ領域２４７とチャネル領域２４８とが形成されている。ｐ−Ｓｉ膜２４のＬＤＤ領域２４７及びチャネル領域２４８上にはゲート絶縁膜２６ａが形成されている。また、ゲート絶縁膜２６ａ上にはゲート電極２７ａが形成されている。また、ゲート絶縁膜２６ａ及びゲート電極２７ａ上には第１の層間絶縁膜２９ａが形成されている。第１の層間絶縁膜２９ａ及びｐ−Ｓｉ膜２４のソース及びドレイン領域２４１上には第２の層間絶縁膜３１が形成されている。第２の層間絶縁膜３１にはコンタクトホールが開口されており、ｐ−Ｓｉ膜２４のソース及びドレイン領域２４１と接触するソース及びドレイン電極３３が形成されている。
【００８７】
また、上記本実施の形態の製造方法により製造された、ＬＤＤが形成されないｎ−ｃｈＴＦＴは、透明絶縁性基板２１上に下地ＳｉＮ膜２２及びＳｉＯ２膜２３からなるバッファ層が形成されている。また、バッファ層上にはｐ−Ｓｉ膜２４が形成されており、ｐ−Ｓｉ膜２４には、ソース及びドレイン領域２４３とチャネル領域２４４とが形成されている。ｐ−Ｓｉ膜２４のチャネル領域２４４上にはゲート絶縁膜２６ｂ及びゲート電極２７ｂがこの順に形成されている。また、ソース及びドレイン領域２４３及びゲート電極２７ｂ上には、第２の層間絶縁膜３１が形成されている。第２の層間絶縁膜３１にはコンタクトホールが開口されており、ｐ−Ｓｉ膜２４のソース及びドレイン領域２４３と接触するソース及びドレイン電極３３が形成されている。
【００８８】
また、上記本実施の形態の製造方法により製造された、ＬＤＤが形成されないｐ−ｃｈＴＦＴは、透明絶縁性基板２１上に下地ＳｉＮ膜２２及びＳｉＯ２膜２３からなるバッファ層が形成されている。また、バッファ層上にはｐ−Ｓｉ膜２４が形成されており、ｐ−Ｓｉ膜２４には、ソース及びドレイン領域２４５とチャネル領域２４６とが形成されている。ｐ−Ｓｉ膜２４のチャネル領域２４６上にはゲート絶縁膜２６ｃ及びゲート電極２７ｃが形成されている。また、ソース及びドレイン領域２４５及びゲート電極２７ｃ上には、第２の層間絶縁膜３１が形成されている。第２の層間絶縁膜３１にはコンタクトホールが開口されており、ｐ−Ｓｉ膜２４のソース及びドレイン領域２４５と接触するソース及びドレイン電極３３が形成されている。
【００８９】
以上説明したように、本実施の形態によるＴＦＴ装置及びそれを備えたＴＦＴ基板の製造方法では、ゲート電極２７ａを形成後、第１の層間絶縁膜２９を成膜し、少なくともソース及びドレイン領域２４１上の第１の層間絶縁膜２９とゲート絶縁膜２６を除去してから、ゲート電極２７ａ及びゲート絶縁膜２６ａと第１の層間絶縁膜２９ａをマスクとしてｐ−Ｓｉ層２４のソース及びドレイン領域２４１に高濃度の不純物を導入し、ゲート電極２７ａをマスクとしてゲート絶縁膜２６ａ及び第１の層間絶縁膜２９ａを通して低濃度の不純物を注入し、レーザ光を照射することにより不純物を活性化し、第２の層間絶縁膜３１を成膜し、コンタクトホールを形成し、ソース及びドレイン電極３３を形成する。
【００９０】
この方法では、ＬＤＤ領域２４７上にゲート絶縁膜２６ａと第１の層間絶縁膜２９ａが積層されており、この積層構造が高濃度の不純物を注入する際のマスクとなるため、フォトリソグラフィ工程を増やすことなく、ゲート絶縁膜２６ａを薄膜化してもＬＤＤ領域２４７に必要以上のｎ型不純物が注入されてしまうのを回避できる。なお、ゲート絶縁膜と第１の層間絶縁膜をエッチングする際のフォトレジストパターンに応じて、ＬＤＤ領域を有するトランジスタと、ＬＤＤ領域を有さないトランジスタを作り分けることができる。また、図９に示すように、ゲート絶縁膜２６ａの膜厚に応じて第１の層間絶縁膜の膜厚を変化させることで、すなわち、第１の層間絶縁膜の成膜工程を１回追加するだけで、ソース及びドレイン領域２４１である高濃度不純物注入領域とＬＤＤ領域上でのレーザ光の反射率を揃えることができる。すなわち、不純物の両方の領域を同時に充分活性化することができるようになる。
【００９１】
［第３の実施の形態］
本発明の第３の実施の形態による薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板について図１０を用いて説明する。本実施の形態によるＴＦＴ基板を備えたＬＣＤは、第１の実施の形態の図１に示した液晶表示装置１００と同じ構成なので説明は省略する。図１０は低電圧高速駆動の周辺回路をＣＭＯＳで構成し、画素駆動用薄膜トランジスタをｎ−ｃｈＴＦＴとした場合におけるｐ−ＳｉＴＦＴの製造方法を示している。各図において、ＬＤＤを有するｎ−ｃｈＴＦＴの製造工程を左側に示し、ＬＤＤを有さないｎ−ｃｈＴＦＴの製造工程を中央に示し、ＬＤＤを有さないｐ−ｃｈＴＦＴの製造工程を右側に示している。ＬＤＤを有するｎ−ｃｈＴＦＴは画素マトリクス領域１１１に形成され、ＬＤＤを有さないｎ−ｃｈＴＦＴ及びｐ−ｃｈＴＦＴは例えばゲート駆動回路１１３やドレイン駆動回路１１２に形成される。
【００９２】
まず、図１０（ａ）に示すように、ガラス等の透明絶縁性基板６１上の全面に、プラズマＣＶＤ装置を用いて５０ｎｍ程度の膜厚の下地ＳｉＮ膜６２と２００ｎｍ程度の膜厚のＳｉＯ２膜６３とをこの順に成膜する。続いて、ＳｉＯ２膜６３上の全面にａ−Ｓｉを４０ｎｍ程度成膜する。次に、エキシマレーザを用いてａ−Ｓｉを結晶化させてｐ−Ｓｉ膜６４を形成する。
次に、レジストを塗布してパターニングし、パターニングされたレジスト層をマスクとしてフッ素系のガスを用いたドライエッチングを行ってｐ−Ｓｉ膜６４の一部を除去し、アイランド状のｐ−Ｓｉ膜を形成する。
【００９３】
レジストマスクを剥離後、アイランド状のｐ−Ｓｉ膜の上に、プラズマＣＶＤ装置でＳｉＯ２を３０ｎｍ程度成膜して絶縁膜６５を形成する。絶縁膜６５の膜厚は、従来例の例えば図１５に示す絶縁膜９６５より薄くなっている。次に、絶縁膜６５上の全面にゲート電極となるＡｌ−Ｎｄ膜６６をスパッタ装置で３００ｎｍ程度成膜する。
次に、Ａｌ−Ｎｄ膜６６上にレジストを塗布してパターニングし、ゲート電極形状のレジストマスクを形成する。レジストマスクを用いてＡｌエッチャーでＡｌ−Ｎｄ膜６６をエッチングし、ゲート電極６６ａ、６６ｂ及び６６ｃを形成する。
【００９４】
次に、レジストマスクを剥離後、ゲート電極６６ａ、６６ｂ及び６６ｃをマスクにして、イオンドーピング装置を用いて例えばＰイオン等のｎ型不純物を低濃度で注入する（第１のドーピング）。ドーピングは、例えば加速エネルギー４０ｋｅＶ、５×１０１３ｃｍ−２のドーズ量で行う。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴの場合には、ｐ−Ｓｉ膜のＬＤＤ領域並びにソース及びドレイン領域となる部分６４１にｎ型不純物が注入される。ＬＤＤが形成されないｎ−ｃｈＴＦＴ及びｐ−ｃｈＴＦＴのｐ−Ｓｉ膜のソース及びドレイン領域となる部分６４３及び６４５にもｎ型不純物が注入される。なお、チャネル領域となる部分６４２、６４４及び６４６にはゲート電極６６ａ、６６ｂ及び６６ｃがマスクとなっているので、ｎ型不純物は注入されない。このようにすれば、薄いゲート絶縁膜６５を介したドーピングであるため、ドーピングにかかる時間を短縮することができる。
【００９５】
次に、図１０（ｂ）に示すように、プラズマＣＶＤ装置でＳｉＯ２膜を８０ｎｍ程度成膜した第１の層間絶縁膜６７を形成する。
【００９６】
次に、図１０（ｃ）に示すように、レジストの塗布及び露光により、ＬＤＤが形成されるｎ−ｃｈＴＦＴのｐ−Ｓｉ膜のＬＤＤ領域及びチャネル領域となる部分及びゲート電極６６ａを覆うようにレジストマスク６８ａを形成する。次いで、第１の層間絶縁膜６７及びゲート絶縁膜６５のＳｉＯ２膜をフッ素系ガスを用いてドライエッチングする。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴのソース及びドレイン領域となる部分の上に成膜された第１の層間絶縁膜６７及びゲート絶縁膜６５と、ＬＤＤが形成されないｎ−ｃｈＴＦＴのソース及びドレイン領域となる部分の上に成膜された第１の層間絶縁膜６７及びゲート絶縁膜６５、及びＬＤＤが形成されないｐ−ｃｈＴＦＴのソース及びドレイン領域となる部分の上に成膜された第１の層間絶縁膜６７及びゲート絶縁膜６５を除去する。
【００９７】
次に、レジストマスク６８ａを剥離後、図１０（ｄ）に示すように、第１の層間絶縁膜６７ａ及びゲート電極６６ｂ及び６６ｃをマスクにして、イオンドーピング装置を用いてｎ型不純物として例えば加速エネルギー１０ｋｅＶ、１×１０１５ｃｍ−２のドーズ量でＰイオンをドープする。このドーピングにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴのｐ−Ｓｉ膜６４のソース及びドレイン領域６４７と、ＬＤＤが形成されないｎ−ｃｈＴＦＴのｐ−Ｓｉ膜６４のソース及びドレイン領域６４３が形成される。なお、ＬＤＤが形成されないｐ−ｃｈＴＦＴのｐ−Ｓｉ膜６４のソース及びドレイン領域６４５にもｎ型不純物が注入される。ゲート電極６６ａ、６６ｂ及び６６ｃがマスクとなるため、ＬＤＤが形成されるｎ−ｃｈＴＦＴのｐ−Ｓｉ膜６４のＬＤＤ領域及びチャネル領域となる部分６４２と、ＬＤＤが形成されないｎ−ｃｈＴＦＴのｐ−Ｓｉ膜６４のチャネル領域６４４、及びＬＤＤが形成されないｐ−ｃｈＴＦＴのｐ−Ｓｉ膜６４のチャネル領域となる部分６４６にはｎ型不純物は注入されない。
【００９８】
この後の工程は、第２の実施の形態の図７（ｄ）以降と同じになるので簡単に説明する。レジストの塗布及び露光により、ＬＤＤが形成されるｎ−ｃｈＴＦＴ及びＬＤＤが形成されないｎ−ｃｈＴＦＴを覆うようにパターニングされたレジスト層を形成する。パターニングされたレジスト層並びにゲート電極６６ｃをマスクとして、イオンドーピング装置を用いて、例えば、加速エネルギー１０ｋｅＶ、２×１０１５ｃｍ−２のドーズ量でｐ型不純物の例えばＢイオンをドーピングする。これにより、ＬＤＤが形成されないｐ−ｃｈＴＦＴのｐ−Ｓｉ膜６４のソース及びドレイン領域６４５を形成する。なお、ＬＤＤが形成されないｐ−ｃｈＴＦＴのｐ−Ｓｉ膜６４のソース及びドレイン領域６４５にはｎ型不純物がドープされているので、導電型を反転させるためにより多くのｐ型不純物をドープする。
【００９９】
その後レジストマスクをフルアッシングする。次いで、エキシマレーザ装置からレーザ光を照射して不純物を活性化する。なお、ＬＤＤが形成されるｎ−ｃｈＴＦＴのＬＤＤ領域６４８上には、３０ｎｍ程度のゲート絶縁膜６５ａと８０ｎｍ程度の第１の層間絶縁膜６７ａのＳｉＯ２膜が形成されている。一方、ソース及びドレイン領域２４７上にはＳｉＯ２膜は存在しない。これにより、図９を用いて説明したように、両領域のレーザ光の反射率をほぼ同一にすることができる。
【０１００】
次に、プラズマＣＶＤ装置によりＳｉＯ２膜、ＳｉＮ膜をこの順にそれぞれ６０ｎｍ程度、３８０ｎｍ程度成膜して第２の層間絶縁膜を形成する。また、窒素雰囲気中で３８０℃２時間の熱処理を行う。また、アニール処理による水素化を行う。
【０１０１】
次に、レジストの塗布及び露光によりレジスト層をパターニングし、当該レジスト層をマスクにしてフッ素系ガスを用いたドライエッチングを行い、第２の層間絶縁膜の一部を除去することにより、ソース及びドレイン領域６４７、６４３及び６４５に対するコンタクトホールを開口する。
【０１０２】
次に、レジストマスク３２を剥離した後、スパッタ装置で導電性薄膜としてＴｉ膜、Ａｌ膜、Ｔｉ膜をこの順にそれぞれ１００ｎｍ、２００ｎｍ、１００ｎｍ程度成膜する。次に、レジストを塗布してパターニングし、パターニングされたレジスト層をマスクに塩素系ガスを用いて導電性薄膜をエッチングする。このエッチングにより、ソース及びドレイン電極３３が形成される。その後、レジストマスクを剥離する。
【０１０３】
さらに第３の層間絶縁膜としてＳｉＮ膜を４００ｎｍ程度成膜する。次いで、レジストを塗布してパターニングし、パターニングされたレジスト層をマスクにフッ素系ガスを用いたドライエッチングによりＳｉＮ膜をエッチングして、コンタクトホールを形成する。さらに、スパッタ装置でＩＴＯ膜を７０ｎｍ程度成膜する。次いで、レジストを塗布してパターニングし、パターニングされたレジスト層をマスクにＩＴＯエッチャーでＩＴＯ膜をエッチングする。こうすることにより本実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板及び液晶表示装置が形成される。
【０１０４】
本実施の形態に係るＴＦＴ基板の製造方法は、ゲート電極を形成後、ゲート電極をマスクとしてゲート絶縁膜を通して低濃度の不純物を注入し、第１の層間絶縁膜を成膜し、少なくともソース及びドレイン領域上の第１の層間絶縁膜とゲート絶縁膜とを除去してから、ゲート電極並びにゲート絶縁膜及び第１の層間絶縁膜をマスクとしてｐ−Ｓｉ層のソース及びドレイン領域に高濃度のｎ型不純物を導入し、レーザ光を照射することにより不純物を活性化し、第２の層間絶縁膜を成膜し、コンタクトホールを形成し、ソース及びドレイン電極を形成する。本実施の形態に係る製造方法によれば、第１の実施の形態と同様に、フォトリソグラフィ工程を増やすことなく、ゲート絶縁膜を薄膜化してもＬＤＤ領域の不純物注入量を制御でき、またソース及びドレイン領域並びにＬＤＤ領域の反射率を層間絶縁膜により調整することができるようになる。すなわち、不純物の両方の領域を同時に充分活性化することができるようになる。
上記実施の形態では、表示装置の例としてＬＣＤを用いたが本発明はこれに限られない。例えば、ＬＣＤと共に、ＣＲＴ（ｃａｔｈｏｄｅ−ｒａｙ ｔｕｂｅ）に代わる表示装置として期待が高まっている薄膜有機ＥＬ表示装置等のフラットパネル（平板状）表示装置に本発明は適用可能である。これらフラットパネル表示装置は、スイッチング素子として各画素内にＴＦＴを備え高速応答や低消費電力化に優れるアクティブマトリクス型が主流となっている。アクティブマトリクス型フラットパネル表示装置では、基板上でマトリクス状に配置される多数の画素のそれぞれにＴＦＴを作り込む必要があるが、上記実施の形態で示した製造方法等が適用可能である。
【０１０５】
以上説明した本実施の形態による薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び液晶表示装置は、以下のようにまとめられる。
（付記１）
基板上に所定形状の半導体層を形成し、
前記半導体層上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第１導電型の薄膜トランジスタのゲート電極を形成し、前記ゲート電極をマスクとして前記半導体層に第１導電型の不純物を注入してソース及びドレイン領域及び低濃度不純物領域を形成し、
前記低濃度不純物領域上にマスク層を形成し、
前記マスク層を用いて前記第１の絶縁膜をパターニングしてゲート絶縁膜を形成し、引き続き前記マスク層を用いて第１導電型の不純物を前記ソース及びドレイン領域にさらに注入し、
前記マスク層を除去した後、前記ソース及びドレイン領域上、及び前記低濃度不純物領域上に所定膜厚の第２の絶縁膜を形成してレーザ光を照射し、前記ソース及びドレイン領域、及び前記低濃度不純物領域の不純物を活性化すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１０６】
（付記２）
付記１記載の薄膜トランジスタ装置の製造方法において、
前記ゲート電極の形成と同時に第２導電型の薄膜トランジスタのゲート電極を前記第１の絶縁膜上に形成し、
前記ゲート絶縁膜の形成と同時に前記第２導電型の薄膜トランジスタのゲート絶縁膜を形成し、
前記マスク層を除去した後で前記レーザ光の照射前に、前記第１導電型の薄膜トランジスタ上に第２のマスク層を形成し、
前記第２のマスク層を用いて第２導電型の不純物を前記第２導電型の薄膜トランジスタのソース及びドレイン領域に注入すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１０７】
（付記３）
基板上に所定形状の半導体層を形成し、
前記半導体層上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第１導電型の薄膜トランジスタのゲート電極を形成し、所定膜厚の第２の絶縁膜を形成してから前記第１及び第２の絶縁膜をパターニングして、前記ゲート電極下及び近傍の前記半導体層上にゲート絶縁膜及び前記所定膜厚のマスク層を形成し、
前記ゲート電極、前記ゲート絶縁膜及び前記マスク層をマスクとして前記半導体層に第１導電型の不純物を注入してソース及びドレイン領域を形成し、
前記ゲート電極をマスクとして、不純物の注入条件を変えて前記半導体層に第１導電型の不純物を注入して前記ゲート電極近傍に低濃度不純物領域を形成し、レーザ光を照射して、前記ソース及びドレイン領域、及び前記低濃度不純物領域の不純物を活性化すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１０８】
（付記４）
付記３記載の薄膜トランジスタ装置の製造方法において、
前記ゲート電極の形成と同時に第２導電型の薄膜トランジスタのゲート電極を前記第１の絶縁膜上に形成し、
前記ゲート絶縁膜の形成と同時に前記第２導電型の薄膜トランジスタのゲート絶縁膜を形成し、
低濃度不純物領域を形成した後で前記レーザ光の照射前に、前記第１導電型の薄膜トランジスタ上に第２のマスク層を形成し、
前記第２のマスク層を用いて第２導電型の不純物を前記第２導電型の薄膜トランジスタのソース及びドレイン領域に注入すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１０９】
（付記５）
基板上に所定形状の半導体層を形成し、
前記半導体層上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第１導電型の薄膜トランジスタのゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体層に第１導電型の不純物を注入してソース及びドレイン領域及び低濃度不純物領域を形成し、
所定膜厚の第２の絶縁膜を形成してから前記第１及び第２の絶縁膜をパターニングして、前記ゲート電極下及び近傍の前記低濃度不純物領域上にゲート絶縁膜及び前記所定膜厚のマスク層を形成し、
前記ゲート電極、前記ゲート絶縁膜及び前記マスク層をマスクとして、不純物の注入条件を変えて前記半導体層に第１導電型の不純物を注入してソース及びドレイン領域を形成し、
レーザ光を照射して、前記ソース及びドレイン領域、及び前記低濃度不純物領域の不純物を活性化すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１１０】
（付記６）
付記５記載の薄膜トランジスタ装置の製造方法において、
前記ゲート電極の形成と同時に第２導電型の薄膜トランジスタのゲート電極を前記第１の絶縁膜上に形成し、
前記ゲート絶縁膜の形成と同時に前記第２導電型の薄膜トランジスタのゲート絶縁膜を形成し、
ソース及びドレイン領域を形成した後で前記レーザ光の照射前に、前記第１導電型の薄膜トランジスタ上に第２のマスク層を形成し、
前記第２のマスク層を用いて第２導電型の不純物を前記第２導電型の薄膜トランジスタのソース及びドレイン領域に注入すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１１１】
（付記７）
付記１乃至６のいずれか１項に記載の薄膜トランジスタ装置の製造方法において、
前記第２の絶縁膜上に第３の絶縁膜を形成し、
前記ソース及びドレイン領域上の前記第２及び第３の絶縁膜をそれぞれ開口してコンタクトホールを形成し、
前記ソース及びドレイン領域に前記コンタクトホールを介してそれぞれ接続されるソース及びドレイン電極を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１１２】
（付記８）
付記１乃至７のいずれか１項に記載の薄膜トランジスタ装置の製造方法において、
前記第２の絶縁膜の膜厚は、前記第１導電型の薄膜トランジスタの低濃度不純物領域とソース及びドレイン領域との間で前記レーザ光の反射率がほぼ同一になるように決定されること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１１３】
（付記９）
付記８記載の薄膜トランジスタ装置の製造方法において、
前記第２の絶縁膜の膜厚は、前記第１の絶縁膜の膜厚に基づいて決定されること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１１４】
（付記１０）
基板上に形成された所定形状の半導体層と、
前記半導体層上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第１導電型の薄膜トランジスタのゲート電極と、
前記半導体層に第１導電型の不純物を注入して形成されたソース及びドレイン領域及び低濃度不純物領域と、
前記ソース及びドレイン領域上、及び前記低濃度不純物領域上に形成された所定膜厚の第２の絶縁膜と
を有することを特徴とする薄膜トランジスタ装置。
【０１１５】
（付記１１）
基板上に形成された所定形状の半導体層と、
前記半導体層上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第１導電型の薄膜トランジスタのゲート電極と、
前記ゲート電極下及び近傍の前記半導体層上に形成されたゲート絶縁膜と、
前記半導体層に第１導電型の不純物を注入する際のマスク層として機能する第２の絶縁膜と、
前記ゲート電極、前記ゲート絶縁膜及び前記第２の絶縁膜をマスクとして前記半導体層に第１導電型の不純物を注入して形成されたソース及びドレイン領域と、
前記ゲート電極をマスクとして、不純物の注入条件を変えて前記半導体層に第１導電型の不純物を注入して前記ゲート電極近傍に形成された低濃度不純物領域と
を有することを特徴とする薄膜トランジスタ装置。
【０１１６】
（付記１２）
基板上に形成された所定形状の半導体層と、
前記半導体層上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第１導電型の薄膜トランジスタのゲート電極と、
前記半導体層に第１導電型の不純物を注入して形成された低濃度不純物領域と、
前記ゲート電極下及び近傍の前記半導体層上に形成されたゲート絶縁膜と、
前記半導体層に第１導電型の不純物を注入する際のマスク層として前記低濃度不純物領域上に形成された第２の絶縁膜と、
前記ゲート電極、前記ゲート絶縁膜及び前記第２の絶縁膜をマスクとして前記半導体層に第１導電型の不純物を注入して形成されたソース及びドレイン領域と
を有することを特徴とする薄膜トランジスタ装置。
【０１１７】
（付記１３）
付記１０乃至１２のいずれか１項に記載の薄膜トランジスタ装置において、
第２導電型の薄膜トランジスタをさらに有すること
を特徴とする薄膜トランジスタ装置。
【０１１８】
（付記１４）
付記１０乃至１３のいずれか１項に記載の薄膜トランジスタ装置において、
前記第２の絶縁膜上に形成された第３の絶縁膜と、
前記ソース及びドレイン領域上の前記第２及び第３の絶縁膜をそれぞれ開口して形成されたコンタクトホールと、
前記ソース及びドレイン領域に前記コンタクトホールを介してそれぞれ接続されるソース及びドレイン電極と
を有することを特徴とする薄膜トランジスタ装置。
【０１１９】
（付記１５）
付記１０乃至１４のいずれか１項に記載の薄膜トランジスタ装置において、
前記第２の絶縁膜の膜厚は、前記第１導電型の薄膜トランジスタの低濃度不純物領域とソース及びドレイン領域との間で前記レーザ光の反射率がほぼ同一になる厚さを有していること
を特徴とする薄膜トランジスタ装置。
【０１２０】
（付記１６）
付記１５記載の薄膜トランジスタ装置において、
前記第２の絶縁膜の膜厚は、前記第１の絶縁膜の膜厚に基づいて決定されること
を特徴とする薄膜トランジスタ装置。
【０１２１】
（付記１７）
表示領域内でマトリクス状に配置された画素電極に接続される第１の薄膜トランジスタ装置と、表示領域外の周辺回路に形成された第２の薄膜トランジスタ装置とを有する薄膜トランジスタ基板において、
前記第１及び第２の薄膜トランジスタ装置は、付記１０乃至１６のいずれか１項に記載の薄膜トランジスタ装置を含んでいること
を特徴とする薄膜トランジスタ基板。
【０１２２】
（付記１８）
スイッチング素子となる薄膜トランジスタ装置を有する基板を備える表示装置において、
前記基板は、請求項１７記載の薄膜トランジスタ基板であること
を特徴とする表示装置。
【０１２３】
【発明の効果】
以上の通り、本発明によれば、ゲート絶縁膜を薄膜化してもＬＤＤ領域を容易に最適に形成できる。また、ゲート絶縁膜を薄膜化してもドープした不純物を容易に最適に活性化できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による液晶表示装置の概略構成を示す図である。
【図２】本発明の第１の実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板の製造方法を示す工程断面図である。
【図３】本発明の第１の実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板の製造方法を示す工程断面図である。
【図４】本発明の第１の実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板の製造方法を示す工程断面図である。
【図５】本発明の第１の実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板の製造方法における絶縁膜厚と反射率の関係を示す図である。
【図６】本発明の第２の実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板の製造方法を示す工程断面図である。
【図７】本発明の第２の実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板の製造方法を示す工程断面図である。
【図８】本発明の第２の実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板の製造方法を示す工程断面図である。
【図９】本発明の第２の実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板の製造方法における絶縁膜厚と反射率の関係を示す図である。
【図１０】本発明の第３の実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板の製造方法を示す工程断面図である。
【図１１】従来例１によるＴＦＴ基板の製造方法を説明する製造工程断面図である。
【図１２】従来例２によるＴＦＴ基板の製造方法を説明する製造工程断面図である。
【図１３】従来例３によるＴＦＴ基板の製造方法を説明する製造工程断面図である。
【図１４】従来例３における絶縁膜厚と反射率の関係を表すグラフを示す図である。
【図１５】従来例３によるＴＦＴ基板の製造方法を説明する製造工程断面図である。
【図１６】従来例４によるＴＦＴ基板の製造方法を説明する製造工程断面図である。
【図１７】従来例４によるＴＦＴ基板の製造方法を説明する製造工程断面図である。
【図１８】従来例によるＴＦＴ基板の製造方法の問題点を説明する図である。
【符号の説明】
１，２１，６１ 透明絶縁性基板
２，２２，６２ ＳｉＮ膜
３，２３，６３ ＳｉＯ２膜
４，２４，６４ ｐ−Ｓｉ膜
７，２７，６６ 導電性薄膜（ゲート電極）
１１，１２，２９，３１ 層間絶縁膜
１４，３３ ソース及びドレイン電極
１００ 液晶表示装置
１１０ ＴＦＴ基板
１１１ 画素マトリクス領域
１１２ ドレイン駆動回路
１１３ ゲート駆動回路
【発明の属する技術分野】
本発明は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）装置及びそれらを集積した薄膜トランジスタ基板（ＴＦＴ基板）及びその製造方法に関し、より詳しくは多結晶シリコン（ポリシリコン（ｐ−Ｓｉ））の半導体層を用いたＴＦＴを集積したＴＦＴ基板及びその製造方法、並びに表示装置（特に液晶表示装置（ＬＣＤ））に関する。
【０００２】
【従来の技術】
液晶表示装置は、軽量かつ薄型で低消費電力であるため、携帯情報端末やノート型ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）の表示部、あるいはビデオカメラのファインダなどの幅広い分野に用いられている。近年、低コスト化を目的として、表示領域内の画素駆動用ＴＦＴの形成と同時に表示領域外にＴＦＴを含む周辺回路を形成する周辺回路一体型ＬＣＤが普及しつつある。周辺回路一体型ＬＣＤは、例えば低温ポリシリコン製造プロセスにより製造される。画素駆動用ＴＦＴ及び周辺回路ＴＦＴには、チャネル領域がポリシリコンで形成されたｐ−ＳｉＴＦＴが用いられる。画素駆動用のｐ−ＳｉＴＦＴは、リーク電流による表示不良を低減させるため、チャネル領域とソース領域及びドレイン領域との間に低濃度不純物注入領域（ＬＤＤ：Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）をそれぞれ設ける必要がある。一方、周辺回路部のＴＦＴは、リーク電流による影響が少ないのと、高速動作が要求される観点からＬＤＤ領域は形成しない。
【０００３】
低消費電力を実現するため周辺回路のＴＦＴは通常、ＣＭＯＳ回路で構成される。ＣＭＯＳ回路を形成するには、同一基板上にチャネル領域がｎ型の導電型のｎ−ｃｈＴＦＴとチャネル領域がｐ型の導電型のｐ−ｃｈＴＦＴとを形成する必要がある。このため、ＣＭＯＳ回路の形成では、単一導電型のＴＦＴの製造に比して製造工程が多くなる。
【０００４】
ＬＤＤ領域を有するＴＦＴとＬＤＤ領域を有さないＴＦＴを同一基板上に混在させて形成する従来方法について図１１を用いて説明する。図１１は、ＴＦＴ基板の製造方法の第１の従来例を示す工程断面図である。図１１では、ＬＤＤ領域を有するｎ−ｃｈＴＦＴ形成領域を図の左側に示し、ＬＤＤ領域を有さないｎ−ｃｈＴＦＴ形成領域を右側に示している。
【０００５】
まず、図１１（ａ）に示すように、ガラス等の透明絶縁性基板９０１上の全面に、プラズマＣＶＤ装置を用いて下地ＳｉＮ膜９０２とＳｉＯ２膜９０３とを順に成膜する。続いてＳｉＯ２膜９０３上の全面にアモルファスシリコン（ａ−Ｓｉ）を成膜する。次に、エキシマレーザを用いてａ−Ｓｉを結晶化させてｐ−Ｓｉ膜９０４を形成する。その後、全面にレジストを塗布してパターニングし、パターニングされたレジスト層をマスクとしてフッ素系のガスを用いたドライエッチングを行い、アイランド状のｐ−Ｓｉ膜９０４ａ及び９０４ｂを形成する。
【０００６】
次に、レジスト層を剥離して、ｐ−Ｓｉ膜９０４ａ及び９０４ｂ上の基板全面にプラズマＣＶＤ装置を用いてＳｉＯ２を成膜し、絶縁膜（ゲート電極下ではゲート絶縁膜という）９０５を形成する。次に、絶縁膜９０５上の全面にゲート電極となるＡｌ−Ｎｄ膜９０６をスパッタ装置を用いて成膜する。次に、レジストを塗布してパターニングし、Ａｌ−Ｎｄ膜９０６上にゲート電極形状のレジストマスク９０７ａ及び９０７ｂを形成する。当該レジストマスクを使用してＡｌエッチャーでＡｌ−Ｎｄ膜９０６をエッチングし、ゲート電極９０６ａ及び９０６ｂを形成する。その後、レジストマスク９０７ａ及び９０７ｂを剥離する。
【０００７】
次に、図１１（ｂ）に示すように、ゲート電極９０６ａ及び９０６ｂをマスクとして、イオンドーピング装置を用いて例えばリン（Ｐ）イオン等のｎ型不純物を絶縁膜９０５を介して注入する１回目のドーピングを行う。１回目のドーピングでは注入する不純物の濃度は相対的に低くする。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜９０４ａのうち、ＬＤＤ領域並びにソース及びドレイン領域となる部分９０４０にはｎ型不純物が注入され、チャネル領域となる部分９０４１には不純物が注入されない。また、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜９０４ｂのうち、ソース及びドレイン領域となる部分９０４２にはｎ型不純物が注入され、チャネル領域となる部分９０４３には不純物が注入されない。
【０００８】
次に、図１１（ｃ）に示すように、ＬＤＤが形成されるｎ−ｃｈＴＦＴのＬＤＤ領域となる部分及びゲート電極９０６ａを覆うように、レジスト層９０８を形成する。レジスト層９０８をマスクとして、イオンドーピング装置を用いて例えばＰイオン等のｎ型不純物を絶縁膜９０５を介して注入する２回目のドーピングを行う。２回目のドーピングでの不純物濃度は１回目のドーピングより高くする。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜９０４ａには、ｎ型不純物が比較的高濃度で注入されたソース及びドレイン領域９０４４と、ソース及びドレイン領域９０４４より低濃度でｎ型不純物が注入されたＬＤＤ領域９０４５と、全くｎ型不純物が注入されていないチャネル領域９０４１とが形成される。一方、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜９０４ｂには、ｎ型不純物が比較的高濃度で注入されたソース及びドレイン領域９０４２と、全くｎ型不純物が注入されていないチャネル領域９０４３とが形成される。１回目及び２回目のドーピングは、絶縁膜９０５を介して不純物を注入するため、注入時間が長くなってしまう。
【０００９】
次に、図１１（ｄ）に示すように、レジスト層９０８をアッシングにより除去するが、長時間に渡る２回目のドーピングによりレジスト層９０８は変質しており完全には除去し難い状況となる。このため、アッシングしてもレジスト残渣９０９が残ってしまう。
【００１０】
このような不純物注入時間の長時間化とレジスト残渣の問題を解決する方法が特開平９−２４６５５８号公報に開示されている。当該公報に開示された従来方法について図１２の製造工程断面図を用いて説明する。図１２では、ＬＤＤ領域を有するｎ−ｃｈＴＦＴ形成領域を図の左側に示し、ＬＤＤ領域を有さないｎ−ｃｈＴＦＴ形成領域を右側に示している。
【００１１】
まず、図１２（ａ）に示すように、ガラス等の透明絶縁性基板９２０上の全面に、プラズマＣＶＤ装置を用いて下地ＳｉＮ膜９２１とＳｉＯ２膜９２２とを順に成膜する。続いて、ＳｉＯ２膜９２２上の全面にａ−Ｓｉを成膜する。次に、エキシマレーザを用いてａ−Ｓｉを結晶化させてｐ−Ｓｉ膜９２３を形成する。その後、全面にレジストを塗布してパターニングし、パターニングされたレジスト層をマスクとしてフッ素系のガスを用いたドライエッチングを行い、アイランド状のｐ−Ｓｉ膜を形成する。
【００１２】
次に、レジスト層を剥離して、プラズマＣＶＤ装置を用いてｐ−Ｓｉ膜上の基板全面にＳｉＯ２を成膜し、絶縁膜（ゲート電極下ではゲート絶縁膜という）９２４を形成する。次に、絶縁膜９２４上の全面にスパッタ装置を用いてゲート電極となるＡｌ−Ｎｄ膜９２５を成膜する。次に、レジストを塗布してパターニングし、Ａｌ−Ｎｄ膜９２５上にゲート電極形状のレジストマスクを形成する。当該レジストマスクを用いてＡｌエッチャーでＡｌ−Ｎｄ膜をエッチングし、ゲート電極９２５ａ及び９２５ｂを形成する。その後、レジストマスクを剥離する。
【００１３】
次に、ゲート電極９２５ａ及び９２５ｂをマスクとして、イオンドーピング装置を用いて例えばＰイオン等のｎ型不純物を絶縁膜９２４を介して注入する１回目のドーピングを行う。１回目のドーピングでは注入する不純物の濃度は相対的に低くする。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜のうち、ＬＤＤ領域並びにソース及びドレイン領域となる部分９２３１にはｎ型不純物が注入され、チャネル領域となる部分９２３２には不純物が注入されない。また、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜のうち、ソース及びドレイン領域となる部分９２３３にはｎ型不純物が注入され、チャネル領域となる部分９２３４には不純物が注入されない。
【００１４】
次に、図１２（ｂ）に示すように、ＳｉＯ２等からなる絶縁膜９２４とは異なる形成材料（例えばＳｉＮ膜）からなる絶縁膜９２６を基板全面に形成する。次に、ＬＤＤが形成されるｎ−ｃｈＴＦＴのゲート電極９２５ａとｐ−Ｓｉ膜のＬＤＤ領域となる部分とを覆うようにレジスト層９２７ａを形成する。レジスト層９２７ａをマスクとして絶縁膜９２６をエッチングして、ＬＤＤが形成されるｎ−ｃｈＴＦＴのゲート電極９２５ａ及びｐ−Ｓｉ膜のＬＤＤ領域となる部分を覆うような絶縁膜９２６ａを形成する。ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域では絶縁膜９２６が全て除去される。その後、レジストマスク９２７ａを剥離する。
【００１５】
次に、図１２（ｃ）に示すように、絶縁膜９２６ａをマスクとして、イオンドーピング装置を用いて例えばＰイオン等のｎ型不純物を絶縁膜９２４を介して注入する２回目のドーピングを行う。２回目のドーピングでの不純物濃度は１回目のドーピングより高くする。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜には、ｎ型不純物が比較的高濃度で注入されたソース及びドレイン領域９２３５と、ソース及びドレイン領域９２３５より低濃度でｎ型不純物が注入されたＬＤＤ領域９２３６と、全くｎ型不純物が注入されていないチャネル領域９２３２とが形成される。一方、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜には、ｎ型不純物が比較的高濃度で注入されたソース及びドレイン領域９２３３と、全くｎ型不純物が注入されていないチャネル領域９２３４とが形成される。
【００１６】
これ以降の製造工程については説明を省略するが、このようにすれば、図１１（ｃ）に示したレジスト層９０８をマスクとして用いずに高濃度の不純物を注入できる。ところがこの方法では、レーザ光を照射して不純物を活性化する際にＳｉＮで形成された絶縁膜９２６ａ中に含まれる水素の影響で、ＬＤＤ領域９２３６付近にアブレーションが生じてしまうという問題が起きる。
【００１７】
上記の問題を解決するため、さらに他のＴＦＴ基板の製造方法が提案されている。図１３は、ＴＦＴ基板の製造方法の第３の従来例を示す工程断面図である。図１３では、ＬＤＤ領域を有するｎ−ｃｈＴＦＴ形成領域を図の左側に示し、ＬＤＤ領域を有さないｎ−ｃｈＴＦＴ形成領域を右側に示している。
【００１８】
まず、図１３（ａ）に示すように、ガラス等の透明絶縁性基板９４０上の全面に、プラズマＣＶＤ装置を用いて下地ＳｉＮ膜９４１とＳｉＯ２膜９４２とを順に成膜する。続いてＳｉＯ２膜９４２上の全面にａ−Ｓｉを成膜する。次に、エキシマレーザを用いてａ−Ｓｉを結晶化させてｐ−Ｓｉ膜９４３を形成する。その後、全面にレジストを塗布してパターニングし、パターニングされたレジスト層をマスクとしてフッ素系のガスを用いたドライエッチングを行い、アイランド状のｐ−Ｓｉ膜を形成する。
【００１９】
次に、レジスト層を剥離して、ｐ−Ｓｉ膜の上の基板全面に、プラズマＣＶＤ装置を用いてＳｉＯ２を成膜し、絶縁膜（ゲート電極下ではゲート絶縁膜という）９４４を形成する。次に、絶縁膜９４４上の全面にゲート電極となるＡｌ−Ｎｄ膜９４５をスパッタ装置を用いて成膜する。次に、レジストを塗布してパターニングし、Ａｌ−Ｎｄ膜９４５上にゲート電極形状のレジストマスクを形成する。当該レジストマスクを用いてＡｌエッチャーでＡｌ−Ｎｄ膜をエッチングし、ゲート電極９４５ａ及び９４５ｂを形成する。
【００２０】
次に、図１３（ｂ）に示すように、ＬＤＤが形成されるｎ−ｃｈＴＦＴのゲート電極９４５ａとｐ−Ｓｉ膜９４３ａのＬＤＤ領域となる部分とを覆うようにレジスト層９４６ａを形成する。レジスト層９４６ａ及びゲート電極９４５ｂをマスクとして絶縁膜９４４をエッチングして、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜９４３ａのチャネル領域及びＬＤＤ領域となる部分を覆うような絶縁膜９４４ａを形成する。また、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜９４３ｂのチャネル領域となる部分を覆うような絶縁膜９４４ｂを形成する。その後、レジストマスク９４６ａを剥離する。
【００２１】
次に、図１３（ｃ）に示すように、ゲート電極９４５ａ及び９４５ｂをマスクとして、イオンドーピング装置を用いて高加速度低濃度で例えばＰイオン等のｎ型不純物を注入する。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴのソース及びドレイン領域９４３３と、ＬＤＤを形成しないｎ−ｃｈＴＦＴのソース及びドレイン領域９４３４とには、低濃度のｎ型不純物が注入される。また、ＬＤＤが形成されるｎ−ｃｈＴＦＴのＬＤＤ領域９４３２には、絶縁膜９４４ａを介して低濃度のｎ型不純物が注入される。
【００２２】
続いて、ゲート電極９４５ａと９４５ｂ、及び絶縁膜９４４ａをマスクとして、イオンドーピング装置を用いて低加速度高濃度で例えばＰイオン等のｎ型不純物を注入する。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴのソース及びドレイン領域９４３３と、ＬＤＤを形成しないｎ−ｃｈＴＦＴのソース及びドレイン領域９４３４とには、高濃度のｎ型不純物が注入される。なお、ゲート電極９４５ａ及び９４５ｂがマスクとなるため、チャネル領域９４３１及び９４３５には不純物が注入されない。
【００２３】
次に、図１３（ｄ）に示すように、注入された不純物を活性化するためにエキシマレーザを照射する。このとき、ソース及びドレイン領域９４３３上及び９４３４上には絶縁膜９４４が形成されていないが、ＬＤＤ領域９４３２上には絶縁膜９４４ａが形成されている。このため、領域によりレーザ光の反射率が異なってしまうという問題がある。すなわち、同一の条件でレーザ光を照射すると、ソース及びドレイン領域９４３３及び９４３４とＬＤＤ領域９４３２との間で不純物の活性化が不均一となってしまう。
【００２４】
図１４は、ｐ−Ｓｉ膜上に絶縁膜（ここではＳｉＯ２膜）を形成した場合の絶縁膜の膜厚と反射率との関係を示すグラフである。縦軸は反射率を表し、横軸はゲート絶縁膜の膜厚（ｎｍ）を表している。図１４に示すように、膜厚に対する反射率の変化を示すグラフの波形は、レーザ光の波長をλとし、絶縁膜の屈折率をｎとすると、周期がλ／（２×ｎ）のＣＯＳカーブ（余弦曲線）となる。
【００２５】
ソース及びドレイン領域９４３３及び９４３４では、絶縁膜９４４が形成されていない（絶縁膜厚＝０）ため、グラフ上の点９５１で示す反射率となる。ところが絶縁膜９４４が３０ｎｍ程度成膜されると、グラフ上の点９５２で示す反射率となる。このように反射率が異なると不純物の活性化が不均一となってしまい、素子の信頼性が低下してしまうことになる。
【００２６】
絶縁膜の膜厚をコサイン曲線の周期の整数倍にすれば、グラフ上の点９５３で示すように、絶縁膜９４４が形成されていないときの反射率と等しくなる。エキシマレーザの波長を３０８ｎｍとし、絶縁膜（ＳｉＯ２）９４４の屈折率を１．４６３とすると、周期λは１１０ｎｍ程度になる。すなわち、絶縁膜９４４の膜厚を例えば１１０ｎｍ程度にすれば、絶縁膜９４４が形成されていない場合と同じ反射率になる。このため、従来は絶縁膜９４４の膜厚を１１０ｎｍ程度にすることにより、注入された不純物を均一に活性化させている。しかし、絶縁膜９４４の膜厚はより薄くすることが求められており、１１０ｎｍ程度ではなく例えば３０ｎｍ程度にしなければならない場合が生じている。
【００２７】
次に、図１５乃至図１７を用いて低電圧高速駆動の周辺回路をＣＭＯＳで構成し、画素駆動用薄膜トランジスタをｎ−ｃｈＴＦＴとした場合におけるｐ−ＳｉＴＦＴの製造方法の一例を説明する。各図において、ＬＤＤを有するｎ−ｃｈＴＦＴの製造工程を左側に示し、ＬＤＤを有さないｎ−ｃｈＴＦＴの製造工程を中央に示し、ＬＤＤを有さないｐ−ｃｈＴＦＴの製造工程を右側に示している。ＬＤＤを有するｎ−ｃｈＴＦＴは画素マトリクス部に形成され、ＬＤＤを有さないｎ−ｃｈＴＦＴ及びｐ−ｃｈＴＦＴは低電圧高速駆動の周辺回路部分に形成される。低電圧高速駆動の周辺回路部分では、ＬＤＤを有していなくてもホットキャリア現象による特性劣化を抑制できるので周辺回路のＣＭＯＳではＬＤＤを形成しない。
【００２８】
まず、図１５（ａ）に示すように、ガラス等の透明絶縁性基板９６０上の全面に、プラズマＣＶＤ装置を用いて下地ＳｉＮ膜９６１とＳｉＯ２膜９６２とをこの順に成膜する。続いて、ＳｉＯ２膜９６２上の全面にａ−Ｓｉを成膜する。次に、エキシマレーザを用いてａ−Ｓｉを結晶化させてｐ−Ｓｉ膜９６３を形成する。
【００２９】
次に、図１５（ｂ）に示すように、パターニングされたレジスト層９６４ａ、９６４ｂ及び９６４ｃを形成する。当該レジスト層９６４ａ、９６４ｂ及び９６４ｃをマスクとしてフッ素系のガスを用いたドライエッチングを行ってｐ−Ｓｉ膜の一部を除去し、アイランド状のｐ−Ｓｉ膜９６３ａ、９６３ｂ及び９６３ｃを形成する。その後、レジスト層９６４ａ、９６４ｂ及び９６４ｃを剥離する。
【００３０】
次に、図１５（ｃ）に示すように、プラズマＣＶＤ装置を用いてｐ−Ｓｉ膜９６３ａ、９６３ｂ及び９６３ｃ上の基板全面にＳｉＯ２を成膜し、絶縁膜（ゲート電極下ではゲート絶縁膜として機能する）９６５を形成する。次に、絶縁膜９６５上の全面に、スパッタ装置を用いてゲート電極となるＡｌ−Ｎｄ膜９６６を成膜する。
【００３１】
次に、図１５（ｄ）に示すように、Ａｌ−Ｎｄ膜９６６上にレジストを塗布してパターニングし、ゲート電極形状のレジストマスク９６７ａ、９６７ｂ及び９６７ｃを形成する。レジストマスク９６７ａ、９６７ｂ及び９６７ｃを用いてＡｌエッチャーでＡｌ−Ｎｄ膜９６６をエッチングし、ゲート電極９６６ａ、９６６ｂ及び９６６ｃを形成する。その後、レジストマスク９６７ａ、９６７ｂ及び９６８ｃを剥離する。
【００３２】
次に、図１５（ｅ）に示すように、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜９６３ａのＬＤＤ領域となる部分及びゲート電極９６６ａを覆うようにレジスト層９６８ａをパターニングする。レジスト層９６８ａ及びゲート電極９６６ｂ及び９６６ｃをマスクとして絶縁膜９６５をドライエッチングする。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜９６３ａのソース及びドレイン領域となる部分の上に成膜された絶縁膜９６５が除去され、ｐ−Ｓｉ膜９６３ａのＬＤＤ領域及びチャネル領域となる部分の上には絶縁膜９６５ａが残存する。また、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜９６３ｂのソース及びドレイン領域となる部分の上に成膜された絶縁膜９６５が除去され、ｐ−Ｓｉ膜９６３ｂのチャネル領域となる部分の上にはゲート絶縁膜９６５ｂが残存する。ＬＤＤを形成しないｐ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜９６３ｃのソース及びドレイン領域となる部分の上に成膜された絶縁膜９６５が除去され、ｐ−Ｓｉ膜９６３ｃのチャネル領域となる部分の上にはゲート絶縁膜９６５ｃが残存する。その後、レジスト層９６８ａを剥離する。
【００３３】
次に、図１６（ａ）に示すように、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域についてはゲート電極９６６ａ及び絶縁膜９６５ａをマスクとして、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域及びｐ−ｃｈＴＦＴ形成領域についてはゲート電極９６６ｂ及び９６６ｃをマスクとして、イオンドーピング装置を用いて例えばＰイオン等のｎ型不純物を低加速度高濃度で注入する。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜９６３ａのソース及びドレイン領域９６３１には、高濃度のｎ型不純物が注入される。また、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜９６３ｂのソース及びドレイン領域９６３３と、ｐ−ｃｈＴＦＴのソース及びドレイン領域９６３５とにも、高濃度のｎ型不純物が注入される。
【００３４】
なお、ゲート電極９６６ａ、９６６ｂ及び９６６ｃがマスクとなるため、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜９６３ａのチャネル領域及びＬＤＤ領域となる部分９６３２と、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜のチャネル領域９６３４、ＬＤＤを形成しないｐ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜のチャネル領域となる部分９６３６にはｎ型不純物は注入されない。
【００３５】
次に、ゲート電極９６６ａ、９６６ｂ及び９６６ｃをマスクとして、イオンドーピング装置を用いて例えばＰイオン等のｎ型不純物を高加速度低濃度で注入する。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴのソース及びドレイン領域９６３３に低濃度のｎ型不純物がさらに注入されるとともに、絶縁膜９６５ａを介して低濃度のｎ型不純物が注入され、ｐ−Ｓｉ膜にＬＤＤ領域９６３７が形成される。ＬＤＤを形成しないｎ−ｃｈＴＦＴ及びｐ−ｃｈＴＦＴのソース及びドレイン領域９６３３及び９６３５に低濃度のｎ型不純物がさらに注入される。
【００３６】
次に、図１６（ｃ）に示すように、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域及びＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域の全体をそれぞれ覆うようにパターニングされたレジスト層９６９ａ及び９６９ｂを形成する。次に、レジスト層９６９ａ及び９６９ｂ並びにゲート電極９６６ｃをマスクとして、イオンドーピング装置を用いて例えばボロン（Ｂ）イオン等のｐ型不純物を低加速度高濃度で注入する。これにより、ＬＤＤを形成しないｐ−ｃｈＴＦＴのソース及びドレイン領域９６３５にｐ型不純物が注入される。ソース及びドレイン領域９６３５にはｎ型不純物が注入されているため、より多くのｐ型不純物を注入することによりｎ型からｐ型へ反転させる。なお、ゲート電極９６６ｃがマスクとなるため、ｐ−Ｓｉ膜９６３ｃのチャネル領域９６３６にはｐ型不純物が注入されない。その後、レジストマスク９６９ａ及び９６９ｂを剥離する。
【００３７】
次に、図１６（ｄ）に示すように、ソース及びドレイン領域９６３１、９６３３及び９６３５、ＬＤＤ領域９６３７にエキシマレーザ装置からのレーザ光を照射して、注入されたｎ型及びｐ型不純物を活性化する。
【００３８】
次に、図１７（ａ）に示すように、ゲート電極９６６ａ、９６６ｂ及び９６６ｃ上の基板全面に、プラズマＣＶＤ装置を用いて例えばＳｉＯ２を成膜して第１の層間絶縁膜９７０を形成する。
【００３９】
次に、図１７（ｂ）に示すように、コンタクトホールを開口するためのレジストマスク９７１を形成し、第１の層間絶縁膜９７０をエッチングして各ＴＦＴのｐ−Ｓｉ膜のソース及びドレイン領域の上に成膜された第１の層間絶縁膜９７０の一部を除去する。
【００４０】
次いで、図１７（ｃ）に示すように、レジストマスク９７１を剥離した後、ソース及びドレイン電極形成用の導電性薄膜を成膜する。次いで、レジストを塗布してパターニングし、パターニングされたレジスト層をマスクに導電性薄膜をエッチングすることにより、ソース及びドレイン電極９７２を形成する。図示は省略したが、全面に第２の層間絶縁膜を成膜し、コンタクトホールを開口後透明画素電極を形成すれば液晶表示装置用ＴＦＴ基板が完成する。
【００４１】
【発明が解決しようとする課題】
近年、さらなる低消費電力化と周辺回路部の高速動作が要求されており、その要求を満たすにはゲート絶縁膜の膜厚を薄くし、駆動電圧を低く抑える必要がある。しかしながら、上記製造方法にゲート絶縁膜の薄膜化を適用すると以下に示す２つの問題が生じる。第１は、上記製造方法では絶縁膜（ゲート絶縁膜）をマスクとして高濃度不純物を注入するため、絶縁膜が薄膜化するとＬＤＤ領域にも多量の不純物が注入されてしまうという問題である。図１８（ａ）は、図１３（ｃ）における絶縁膜９４４ａの膜厚を薄くした例を示している。図１８（ａ）に示すように、低加速度高濃度でｎ型不純物を注入すると、薄膜化によりマスクの機能が低下した絶縁膜９４４ａ’を介してかなりの量の不純物が絶縁膜９４４ａ’の下層のＬＤＤ領域９４３２に注入されてしまい、当該領域がＬＤＤとして機能しなくなってしまう。なお、ＬＤＤが形成されないｎ−ｃｈＴＦＴ側はゲート絶縁膜９４４ｂが薄膜化してゲート絶縁膜９４４ｂ’となっても、ゲート絶縁膜をマスクとして用いないので問題は生じない。
【００４２】
第２は、レーザ活性化のためにエキシマレーザから射出するレーザ光の薄膜の絶縁膜（例えばＳｉＯ２）９４４ａ’表面での反射率が、光の干渉作用により変化してしまという問題である。この問題により、高濃度の不純物が注入されたソース及びドレイン領域と低濃度の不純物が注入されたＬＤＤ領域に照射されるエネルギーに差が生じて両領域を同時に十分活性化させるのが困難になる。図１８（ｂ）に示すように、ソース及びドレイン領域９４３３上層は露出しているのに対し、ＬＤＤ領域９４３２上層はゲート絶縁膜９４４ａ’で覆われている。このため、基板全面にレーザ光を照射しても、ソース及びドレイン領域９４３３とＬＤＤ領域９４３２とでは照射されるレーザ光の反射率が異なる。図１４に示したように、ソース及びドレイン領域９４３３とＬＤＤ領域９４３２の反射率を揃えるには絶縁膜９４４ａ’を厚くせざるを得ない。
【００４３】
本発明の目的は、良好な特性及び高い信頼性の得られる薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置を提供することにある。
【００４４】
【課題を解決するための手段】
上記目的は、基板上に所定形状の半導体層を形成し、前記半導体層上に第１の絶縁膜を形成し、前記第１の絶縁膜上に第１導電型の薄膜トランジスタのゲート電極を形成し、前記ゲート電極をマスクとして前記半導体層に第１導電型の不純物を注入してソース及びドレイン領域及び低濃度不純物領域を形成し、前記低濃度不純物領域上にマスク層を形成し、前記マスク層を用いて前記第１の絶縁膜をパターニングしてゲート絶縁膜を形成し、引き続き前記マスク層を用いて第１導電型の不純物を前記ソース及びドレイン領域にさらに注入し、前記マスク層を除去した後、前記ソース及びドレイン領域上、及び前記低濃度不純物領域上に所定膜厚の第２の絶縁膜を形成してレーザ光を照射し、前記ソース及びドレイン領域、及び前記低濃度不純物領域の不純物を活性化することを特徴とする薄膜トランジスタ装置の製造方法によって達成される。
【００４５】
【発明の実施の形態】
［第１の実施の形態］
本発明の第１の実施の形態による薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置としての液晶表示装置について図１乃至図５を用いて説明する。まず、本実施の形態による液晶表示装置について図１を用いて説明する。液晶表示装置１００は、ＴＦＴ基板１１０とＴＦＴ基板１１０に所定のセルギャップで対向して貼り合わされた対向基板（図示せず）とを有している。両基板間には液晶が封止されている。ＴＦＴ基板１１０は、複数の画素がマトリクス状に配列された画素マトリクス領域１１１と、画素マトリクス領域１１１の周囲の周辺回路領域に形成されたドレイン駆動回路１１２とゲート駆動回路１１３とを有している。画素マトリクス領域１１１には、複数の画素毎に画素駆動用ＴＦＴが形成されている。各画素駆動用ＴＦＴのドレイン電極はデータ駆動回路１１３から延びる所定のドレインバスラインに接続され、各画素駆動用ＴＦＴのゲート電極はゲート駆動回路１１２から延びる所定のゲートバスラインに接続されている。各画素駆動用ＴＦＴのソース電極は各画素に設けられた画素電極（不図示）にそれぞれ接続されている。
【００４６】
ドレイン駆動回路１１２及びゲート駆動回路１１３は、ＣＭＯＳで構成する高速動作用の低電圧用ＴＦＴ装置が形成される回路と、高電圧で駆動する高電圧用ＴＦＴ装置で構成される回路とを含んでいる。画素マトリクス領域１１１は、高電圧用ＴＦＴ装置で構成される。
【００４７】
次に、本実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板の製造方法について図２乃至図４を用いて説明する。図２乃至図４は低電圧高速駆動の周辺回路をＣＭＯＳで構成し、画素駆動用薄膜トランジスタをｎ−ｃｈＴＦＴとした場合におけるｐ−ＳｉＴＦＴの製造方法を示している。各図において、ＬＤＤを有するｎ−ｃｈＴＦＴの製造工程を左側に示し、ＬＤＤを有さないｎ−ｃｈＴＦＴの製造工程を中央に示し、ＬＤＤを有さないｐ−ｃｈＴＦＴの製造工程を右側に示している。ＬＤＤを有するｎ−ｃｈＴＦＴは画素マトリクス領域１１１に形成され、ＬＤＤを有さないｎ−ｃｈＴＦＴ及びｐ−ｃｈＴＦＴは例えばゲート駆動回路１１３やドレイン駆動回路１１２に形成される。
【００４８】
まず、図２（ａ）に示すように、ガラス等の透明絶縁性基板１上の全面に、プラズマＣＶＤ装置を用いて５０ｎｍ程度の膜厚の下地ＳｉＮ膜２と２００ｎｍ程度の膜厚のＳｉＯ２膜３とをこの順に成膜する。続いて、ＳｉＯ２膜３上の全面にａ−Ｓｉを４０ｎｍ程度成膜する。次に、エキシマレーザを用いてａ−Ｓｉを結晶化させてｐ−Ｓｉ膜４を形成する。
【００４９】
次に、図２（ｂ）に示すように、レジストを塗布してパターニングし、パターニングされたレジスト層５ａ、５ｂ及び５ｃを形成する。当該レジスト層５ａ、５ｂ及び５ｃをマスクとしてフッ素系のガスを用いたドライエッチングを行ってｐ−Ｓｉ膜の一部を除去し、アイランド状のｐ−Ｓｉ膜４ａ、４ｂ及び４ｃを形成する。その後、レジスト層５ａ、５ｂ及び５ｃを剥離する。
【００５０】
次に、図２（ｃ）に示すように、プラズマＣＶＤ装置を用いてｐ−Ｓｉ膜４ａ、４ｂ及び４ｃ上の基板全面にＳｉＯ２を成膜し、膜厚が３０ｎｍ程度の絶縁膜（ゲート電極下ではゲート絶縁膜として機能する）６を形成する。絶縁膜６の膜厚は、従来例の例えば図１５に示す絶縁膜９６５より薄く形成されている。次に、絶縁膜６上の全面に、スパッタ装置を用いてゲート電極となるＡｌ−Ｎｄ膜７を厚さ３００ｎｍ程度成膜する。
【００５１】
次に、図２（ｄ）に示すように、Ａｌ−Ｎｄ膜７上にレジストを塗布してパターニングし、ゲート電極形状のレジストマスク８ａ、８ｂ及び８ｃを形成する。レジストマスク８ａ、８ｂ及び８ｃを用いてＡｌエッチャーでＡｌ−Ｎｄ膜７をエッチングし、ゲート電極７ａ、７ｂ及び７ｃを形成する。その後、レジストマスク８ａ、８ｂ及び８ｃを剥離する。
【００５２】
次に、図２（ｅ）に示すように、ゲート電極７ａ、７ｂ及び７ｃをマスクに絶縁膜６を介して、イオンドーピング装置によりｎ型不純物として例えば低濃度のＰイオンをｐ−Ｓｉ膜４ａ、４ｂ及び４ｃにドーピングする（第１のドーピング）。例えば加速エネルギー３０ｋｅＶ、５×１０１３ｃｍ−２のドーズ量でドーピングする。ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域には、ｐ−Ｓｉ膜４ａのＬＤＤ領域並びにソース及びドレイン領域となる部分４１にｎ型不純物が注入される。ＬＤＤが形成されないｎ−ｃｈＴＦＴ形成領域及びｐ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜４ｂ及び４ｃのソース及びドレイン領域となる部分４３及び４５にもｎ型不純物が注入される。なお、チャネル領域となる部分４２、４４及び４６にはゲート電極７ａ、７ｂ及び７ｃがマスクとなっているので、ｎ型不純物は注入されない。
【００５３】
次に、図３（ａ）に示すように、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜４ａのＬＤＤ領域となる部分及びゲート電極７ａを覆うようにレジスト層９をパターニングする。レジスト層９及びゲート電極７ｂ及び７ｃをマスクとして絶縁膜６をフッ素系のガスを用いてドライエッチングする。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜４ａのソース及びドレイン領域となる部分の上に成膜された絶縁膜６が除去され、ｐ−Ｓｉ膜４ａのＬＤＤ領域及びチャネル領域となる部分の上には絶縁膜６ａが残存する。また、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜４ｂのソース及びドレイン領域となる部分の上に成膜された絶縁膜６が除去され、ｐ−Ｓｉ膜４ｂのチャネル領域となる部分の上にはゲート絶縁膜６ｂが残存する。ＬＤＤを形成しないｐ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜４ｃのソース及びドレイン領域となる部分の上に成膜された絶縁膜６が除去され、ｐ−Ｓｉ膜４ｃのチャネル領域となる部分の上にはゲート絶縁膜６ｃが残存する。
【００５４】
続いて、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域についてはさらにレジスト層９をマスクにして、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域及びｐ−ｃｈＴＦＴ形成領域についてはゲート電極７ｂ及び７ｃをマスクとして、イオンドーピング装置を用いて例えばＰイオン等のｎ型不純物を高濃度で注入する（第２のドーピング）。第２のドーピングは、例えば加速エネルギー１０ｋｅＶ、１×１０１５ｃｍ−２のドーズ量で行う。このとき、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜４ｂのソース及びドレイン領域４３と、ｐ−ｃｈＴＦＴのソース及びドレイン領域４５にも高濃度のｎ型不純物が注入される。
このようにすればＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜４ａでは、高濃度でｎ型不純物が注入されたソース及びドレイン領域４７と、１回目のみｎ型不純物が注入されたＬＤＤ領域４８と、全くｎ型不純物が注入されないチャネル領域４２とが形成される。またＬＤＤが形成されないｎ−ｃｈＴＦＴ形成領域及びｐ−ｃｈＴＦＴ形成領域には、ソース及びドレイン領域４３及び４５に２度に渡ってｎ型不純物が注入される。なお、ＬＤＤが形成されないｎ−ｃｈＴＦＴ形成領域及びｐ−ｃｈＴＦＴ形成領域のチャネル領域４４及び４６には、ゲート電極７ｂ及び７ｃがマスクとなるのでｎ型不純物は注入されない。なお、２度目のｎ型不純物の注入後に、絶縁膜６のエッチングを行うようにしてもよい。また、レジスト層９をマスクにドーピングしているが、絶縁膜６を介さずにドーピングするのでレジスト層９の変質は抑えられる。このためアッシング処理でレジスト残渣は発生しない。
【００５５】
レジスト層９をアッシングにより除去した後、図３（ｃ）に示すように、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域及びＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域の全体をそれぞれ覆うようにパターニングされたレジスト層１０ａ及び１０ｂを形成する。次に、レジスト層１０ａ及び１０ｂ並びにゲート電極７ｃをマスクとして、イオンドーピング装置を用いて例えばボロン（Ｂ）イオン等のｐ型不純物を高濃度で注入する。例えば、加速エネルギー１０ｋｅＶ、２×１０１５ｃｍ−２のドーズ量でドーピングする。これにより、ＬＤＤを形成しないｐ−ｃｈＴＦＴのソース及びドレイン領域４５にｐ型不純物が注入される。ソース及びドレイン領域４５にはｎ型不純物が注入されているため、より多くのｐ型不純物を注入することによりｎ型からｐ型へ反転させる。なお、ゲート電極７ｃがマスクとなるため、ｐ−Ｓｉ膜４ｃのチャネル領域４６にはｐ型不純物が注入されない。その後、レジストマスク１０ａ及び１０ｂを剥離する。
【００５６】
次に、図３（ｄ）に示すように、プラズマＣＶＤ装置を用いて層間絶縁膜１１としてＳｉＯ２を厚さ４０ｎｍ程度成膜する。ここで、ＳｉＯ２を厚さ４０ｎｍ程度成膜する理由について図５を用いて説明する。図５の縦軸は反射率、横軸はＳｉＯ２による絶縁膜の膜厚（ｎｍ）を示している。絶縁膜６の膜厚は３０ｎｍであり、層間絶縁膜１１が成膜される前の状態では、絶縁膜６の下に設けられているＬＤＤ領域４８の反射率は図５に示すように点１２１ａで示される値である。一方、ソース及びドレイン領域４７上には絶縁膜６は存在しないので、点１２０ａで示される値である。このようにソース及びドレイン領域４７の反射率とＬＤＤ領域４８の反射率が異なっているのでは、既に説明したようにレーザ光照射による不純物活性化が領域に依存して不均一になってしまう。
【００５７】
そこで、４０ｎｍ程度の膜厚の層間絶縁膜（第１の層間絶縁膜）１１を成膜すれば、ソース及びドレイン領域４７上のＳｉＯ２の膜厚は４０ｎｍとなるので、反射率の値は反射率のカーブに沿って点１２０ａで示される値から点１２０ｂで示される値に変化する。一方、ＬＤＤ領域４８上のＳｉＯ２の膜厚は７０ｎｍとなるので、反射率の値は反射率のカーブに沿って点１２１ａで示される値から点１２１ｂで示される値に変化する。このとき、点１２０ｂと点１２１ｂで示される反射率の値はほぼ同じになる。したがって、この後レーザ光照射が行われた場合には、ソース及びドレイン領域並びにＬＤＤ領域の不純物の活性化はほぼ均一となり、レーザ照射の条件を容易に決定できるようになる。
【００５８】
次いで、図４（ａ）に示すように、エキシマレーザ装置を用いてソース及びドレイン領域４３、４５及び４７、ＬＤＤ領域４８にレーザ光を照射して、注入されたｎ型及びｐ型不純物を活性化する。
【００５９】
次に、図４（ｂ）に示すように、ゲート電極９６６ａ、９６６ｂ及び９６６ｃ上の基板全面に、プラズマＣＶＤ装置を用いて例えばＳｉＮ膜を３７０ｎｍ程度成膜して水素を含む第２の層間絶縁膜１２を形成する。次いで、窒素雰囲気中で８０℃、２時間の熱処理を行う。第２の層間絶縁膜１２の水素化の方法としては、水素雰囲気中でのアニール処理や水素プラズマ処理が用いられる。また、第１の層間絶縁膜１１を充分厚く形成すれば、第２の層間絶縁膜１２を形成しなくてもよい。
【００６０】
次に、図４（ｃ）に示すように、コンタクトホールを開口するためのレジストマスク１３を形成し、フッ素系ガスを用いたドライエッチングにより第１の層間絶縁膜１１及び第２の層間絶縁膜１２の一部を除去することにより、ソース及びドレイン領域４７、４３及び４５に対するコンタクトホールを開口する。
【００６１】
次いで、図４（ｄ）に示すように、レジストマスク１３を剥離した後、ソース及びドレイン電極形成用の導電性薄膜として、Ｔｉ膜、Ａｌ膜、Ｔｉ膜をそれぞれ１００ｎｍ、２００ｎｍ、１００ｎｍ程度の膜厚でこの順にスパッタ装置を用いて成膜する。次いで、レジストを塗布してパターニングし、パターニングされたレジスト層をマスクに塩素系ガスを用いて導電性薄膜をエッチングすることにより、ソース及びドレイン電極１４を形成する。
【００６２】
次に、第３の層間絶縁膜（不図示）としてＳｉＮ膜を４００ｎｍ程度成膜する。次いで、レジストの塗布及び露光によりレジスト層をパターニングし、パターニングされたレジスト層をマスクとしてフッ素系ガスを用いたドライエッチングでＳｉＮ膜をエッチングし、コンタクトホールを形成する。レジスト層を剥離した後、スパッタ装置でＩＴＯ膜を７０ｎｍ程度成膜する。次いで、レジストの塗布及び露光によりパターニングされたレジスト層を形成し、パターニングされたレジスト層をマスクとしてＩＴＯエッチャーでＩＴＯ膜をエッチングする。こうすることにより本実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板及び液晶表示装置が形成される。
【００６３】
上記本実施の形態の製造方法により製造された、ＬＤＤが形成されたｎ−ｃｈＴＦＴは、透明絶縁性基板１上に下地ＳｉＮ膜２及びＳｉＯ２膜３からなるバッファ層が形成されている。また、バッファ層上にはｐ−Ｓｉ膜４が形成されており、ｐ−Ｓｉ膜４には、ソース及びドレイン領域４７とＬＤＤ領域４８とチャネル領域４２とが形成されている。ｐ−Ｓｉ膜４のＬＤＤ領域４８及びチャネル領域４２上にはゲート絶縁膜６ａが形成されている。また、チャネル領域４２上のゲート絶縁膜６ａ上にはゲート電極７ａが形成されている。また、ソース及びドレイン領域４７、ゲート絶縁膜６ａ、及びゲート電極７ａ上には第１の層間絶縁膜１１及び第２の層間絶縁膜１２がこの順に形成されている。第１の層間絶縁膜１１及び第２の層間絶縁膜１２にはコンタクトホールが開口されており、ｐ−Ｓｉ膜４のソース及びドレイン領域４７と接触するソース電極及びドレイン電極１４が形成されている。
【００６４】
また、上記本実施の形態の製造方法により製造された、ＬＤＤが形成されないｎ−ｃｈＴＦＴは、透明絶縁性基板１上に下地ＳｉＮ膜２及びＳｉＯ２膜３からなるバッファ層が形成されている。また、バッファ層上にはｐ−Ｓｉ膜４が形成されており、ｐ−Ｓｉ膜４には、ソース及びドレイン領域４３とチャネル領域４４とが形成されている。ｐ−Ｓｉ膜４のチャネル領域４４上にはゲート絶縁膜６ｂ及びゲート電極７ａがこの順に形成されている。また、ソース及びドレイン領域４３及びゲート電極７ｂ上には第１の層間絶縁膜１１及び第２の層間絶縁膜１２がこの順に形成されている。第１の層間絶縁膜１１及び第２の層間絶縁膜１２にはコンタクトホールが開口されており、ｐ−Ｓｉ膜４のソース及びドレイン領域４３と接触するソース電極及びドレイン電極１４が形成されている。
【００６５】
また、上記本実施の形態の製造方法により製造された、ＬＤＤが形成されないｐ−ｃｈＴＦＴは、透明絶縁性基板１上に下地ＳｉＮ膜２及びＳｉＯ２膜３からなるバッファ層が形成されている。また、バッファ層上にはｐ−Ｓｉ膜４が形成されており、ｐ−Ｓｉ膜４には、ソース及びドレイン領域４５とチャネル領域４６とが形成されている。ｐ−Ｓｉ膜４のチャネル領域４６上にはゲート絶縁膜６ｃ及びゲート電極７ｃがこの順に形成されている。また、ソース及びドレイン領域４５及びゲート電極７ｃ上には第１の層間絶縁膜１１及び第２の層間絶縁膜１２がこの順に形成されている。第１の層間絶縁膜１１及び第２の層間絶縁膜１２にはコンタクトホールが開口されており、ｐ−Ｓｉ膜４のソース及びドレイン領域４５と接触するソース電極及びドレイン電極１４が形成されている。
【００６６】
以上説明したように、本実施の形態によるＴＦＴ装置及びそれを備えたＴＦＴ基板の製造方法では、ゲート電極を形成後、絶縁膜（ゲート絶縁膜）をエッチングするレジストマスクを用いてｎ型不純物を高濃度で注入し、また第１の層間絶縁膜としてＳｉＯ２を成膜した後にレーザ活性化を行うことを特徴としている。本製造方法では、エッチング用のレジストマスクを用いそのまま不純物注入時のマスクとしても用いることで、アッシング処理が１回追加されるものの、フォトリソグラフィ工程を追加することもなく、絶縁膜６を薄膜化してもＬＤＤ領域にｎ型不純物が多く注入されてしまう問題を生じさせないようにできる。
【００６７】
また、レジストをマスクとして絶縁膜６をエッチングしてからイオン注入を行うため、イオン注入の際に絶縁膜６を通してドーピングすることがない。したがって、イオン注入時間が低減できることに加え、不純物の加速エネルギーを低くすることができる。このため、マスクとして用いるレジストの変質が少ないので容易に確実にアッシングできる。また、図５を用いて説明したように、ゲート絶縁膜の膜厚に応じて第１の層間絶縁膜であるＳｉＯ２膜の膜厚を変化させれば、ソース及びドレイン領域である高濃度不純物注入領域とＬＤＤ領域上でのレーザ光の反射率をほぼ一致させることができるようになる。すなわち、両領域を同時に充分活性化できるようになる。
【００６８】
［第２の実施の形態］
本発明の第２の実施の形態による薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板について図６乃至図９を用いて説明する。本実施の形態によるＴＦＴ基板を備えたＬＣＤは、第１の実施の形態の図１に示した液晶表示装置１００と同じ構成なので説明は省略する。図６乃至図８は低電圧高速駆動の周辺回路をＣＭＯＳで構成し、画素駆動用薄膜トランジスタをｎ−ｃｈＴＦＴとした場合におけるｐ−ＳｉＴＦＴの製造方法を示している。各図において、ＬＤＤを有するｎ−ｃｈＴＦＴの製造工程を左側に示し、ＬＤＤを有さないｎ−ｃｈＴＦＴの製造工程を中央に示し、ＬＤＤを有さないｐ−ｃｈＴＦＴの製造工程を右側に示している。ＬＤＤを有するｎ−ｃｈＴＦＴは画素マトリクス領域１１１に形成され、ＬＤＤを有さないｎ−ｃｈＴＦＴ及びｐ−ｃｈＴＦＴは例えばゲート駆動回路１１３やドレイン駆動回路１１２に形成される。
【００６９】
まず、図６（ａ）に示すように、ガラス等の透明絶縁性基板２１上の全面に、プラズマＣＶＤ装置を用いて５０ｎｍ程度の膜厚の下地ＳｉＮ膜２２と２００ｎｍ程度の膜厚のＳｉＯ２膜２３とをこの順に成膜する。続いて、ＳｉＯ２膜２３上の全面にａ−Ｓｉを４０ｎｍ程度成膜する。次に、エキシマレーザを用いてａ−Ｓｉを結晶化させてｐ−Ｓｉ膜２４を形成する。
【００７０】
次に、図６（ｂ）に示すように、レジストを塗布してパターニングし、パターニングされたレジスト層２５ａ、２５ｂ及び２５ｃを形成する。当該レジスト層２５ａ、２５ｂ及び２５ｃをマスクとしてフッ素系のガスを用いたドライエッチングを行ってｐ−Ｓｉ膜の一部を除去し、アイランド状のｐ−Ｓｉ膜２４ａ、２４ｂ及び２４ｃを形成する。その後、レジスト層２５ａ、２５ｂ及び２５ｃを剥離する。
【００７１】
次に、図６（ｃ）に示すように、プラズマＣＶＤ装置を用いてｐ−Ｓｉ膜２４ａ、２４ｂ及び２４ｃ上の基板全面にＳｉＯ２を成膜し、膜厚が３０ｎｍ程度の絶縁膜（ゲート電極下ではゲート絶縁膜として機能する）２６を形成する。絶縁膜２６の膜厚は、従来例の例えば図１５に示す絶縁膜９６５より薄く形成されている。次に、絶縁膜２６上の全面に、スパッタ装置を用いてゲート電極となるＡｌ−Ｎｄ膜２７を厚さ３００ｎｍ程度成膜する。
【００７２】
次に、図６（ｄ）に示すように、Ａｌ−Ｎｄ膜２７上にレジストを塗布してパターニングし、ゲート電極形状のレジストマスク２８ａ、２８ｂ及び２８ｃを形成する。レジストマスク２８ａ、２８ｂ及び２８ｃを用いてＡｌエッチャーでＡｌ−Ｎｄ膜２７をエッチングし、ゲート電極２７ａ、２７ｂ及び２７ｃを形成する。その後、レジストマスク２８ａ、２８ｂ及び２８ｃを剥離する。
【００７３】
次に、図６（ｅ）に示すように、プラズマＣＶＤ装置によりＳｉＯ２膜を厚さ８０ｎｍ程度成膜して第１の層間絶縁膜２９を形成する。
【００７４】
次に、図７（ａ）に示すように、レジストを塗布した後ｐ−Ｓｉ膜２４ａのＬＤＤ領域及びチャネル領域となる部分及びゲート電極２７ａを覆うようにパターニングしてレジスト層３０ａを形成する。次いで、レジスト層３０ａをマスクとして第１の層間絶縁膜２９及び絶縁膜２６のＳｉＯ２をフッ素系ガスを用いてドライエッチングする。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜２４ａのソース及びドレイン領域となる部分の上に成膜された第１の層間絶縁膜２９及び絶縁膜２６が除去され、ｐ−Ｓｉ膜２４ａのＬＤＤ領域及びチャネル領域となる部分の上には第１の層間絶縁膜２９ａ及び絶縁膜２６ａが残存する。
【００７５】
また、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜２４ｂのソース及びドレイン領域となる部分の上に成膜された第１の層間絶縁膜２９及び絶縁膜２６が除去され、ｐ−Ｓｉ膜２４ｂのチャネル領域となる部分の上にはゲート絶縁膜２６ｂが残存する。ＬＤＤを形成しないｐ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜２４ｃのソース及びドレイン領域となる部分の上に成膜された第１の層間絶縁膜２９及び絶縁膜２６が除去され、ｐ−Ｓｉ膜２４ｃのチャネル領域となる部分の上にはゲート絶縁膜２６ｃが残存する。
【００７６】
次いで、レジスト層３０ａを剥離後、図７（ｂ）に示すように、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域は第１の層間絶縁膜２９ａをマスクにして、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域及びｐ−ｃｈＴＦＴ形成領域はゲート電極２７ｂ及び２７ｃをマスクとして、イオンドーピング装置を用いて例えばＰイオン等のｎ型不純物を高濃度で注入する。ドーピングは、例えば加速エネルギー１０ｋｅＶ、１×１０１５ｃｍ−２のドーズ量で行う。このとき、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜２４ｂのソース及びドレイン領域２４３と、ｐ−ｃｈＴＦＴのソース及びドレイン領域２４５にも高濃度のｎ型不純物が注入される。
【００７７】
第１の層間絶縁膜２９ａとゲート電極２７ａ、２７ｂ及び２７ｃがマスクとなるため、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜２４ａのＬＤＤ領域及びチャネル領域となる部分２４２とＬＤＤが形成されないｎ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜２４ｂのチャネル領域２４４、及びＬＤＤが形成されないｐ−ｃｈＴＦＴ形成領域のｐ−Ｓｉ膜２４ｃのチャネル領域となる部分２４６にはｎ型不純物は注入されない。
【００７８】
次いで、図７（ｃ）に示すように、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域は第１の層間絶縁膜２９ａをマスクにして、ＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域及びｐ−ｃｈＴＦＴ形成領域はゲート電極２７ｂ及び２７ｃをマスクとして、イオンドーピング装置を用いて例えばＰイオン等のｎ型不純物を加速エネルギー７０ｋｅＶ、ドーズ量５×１０１３ｃｍ−２でドーピングする。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域は、ｐ−Ｓｉ膜２４ａにＬＤＤ領域２４７が形成される。このとき、なお、ゲート電極２７ａ、２７ｂ及び２７ｃがマスクとなっているので、チャネル領域２４８、２４４及び２４６には、ｎ型不純物は注入されない。
【００７９】
次に、図７（ｄ）に示すように、ＬＤＤが形成されるｎ−ｃｈＴＦＴ形成領域及びＬＤＤを形成しないｎ−ｃｈＴＦＴ形成領域の全体をそれぞれ覆うようにパターニングされたレジスト層３０ａ及び３０ｂを形成する。次に、レジスト層３０ａ及び３０ｂ並びにゲート電極２７ｃをマスクとして、イオンドーピング装置を用いて例えばボロン（Ｂ）イオン等のｐ型不純物を高濃度で注入する。例えば、加速エネルギー１０ｋｅＶ、２×１０１５ｃｍ−２のドーズ量でドーピングする。これにより、ＬＤＤを形成しないｐ−ｃｈＴＦＴのソース及びドレイン領域２４５にｐ型不純物が注入される。ソース及びドレイン領域２４５にはｎ型不純物が注入されているため、より多くのｐ型不純物を注入することによりｎ型からｐ型へ反転させる。なお、ゲート電極２７ｃがマスクとなるため、ｐ−Ｓｉ膜２４ｃのチャネル領域２４６にはｐ型不純物が注入されない。その後、レジストマスク３０ａ及び３０ｂを剥離する。
【００８０】
次いで、図８（ａ）に示すように、エキシマレーザ装置を用いてソース及びドレイン領域２４１、２４３、２４５及びＬＤＤ領域２４７にレーザ光を照射して、注入されたｎ型及びｐ型不純物を活性化する。このとき、ＬＤＤが形成されるｎ−ｃｈＴＦＴのＬＤＤ領域２４７上には、ＳｉＯ２からなる３０ｎｍ程度のゲート絶縁膜２６ａ及び８０ｎｍ程度の第１の層間絶縁膜２９ａが設けられている。一方、ソース及びドレイン領域２４１上にはＳｉＯ２膜は存在しない。
【００８１】
このような膜構成にする理由を図９を用いて説明する。図９の縦軸は反射率、横軸はＳｉＯ２による絶縁膜の膜厚（ｎｍ）を示している。ソース及びドレイン領域２４１上のＳｉＯ２膜の膜厚は０であるので反射率は図９の点１２２の値となる。一方、ＬＤＤ領域２４７上には当初３０ｎｍのＳｉＯ２膜が形成されており、ＬＤＤ領域２４７の反射率は図９の点１２３ａの値となる。これではソース及びドレイン領域２４１とＬＤＤ領域２４７の反射率が異なるのでレーザ光照射による活性化を両層領域で均一にするのは困難である。そこで、第１の層間絶縁膜２９ａを８０ｎｍ程度形成してＳｉＯ２膜の膜厚を１１０ｎｍとすると図９の点１２３ａが反射率のカーブに沿って点１２３ｂに移動する。点１２２の反射率と点１２３ｂの反射率ははほぼ等しいのでレーザ光照射による不純物の活性化をほぼ均一に行うことができるようになる。
【００８２】
次に、図８（ｂ）に示すように、プラズマＣＶＤ装置を用いて全面にＳｉＯ２膜、ＳｉＮ膜をこの順にそれぞれ６０ｎｍ程度、３８０ｎｍ程度成膜して第２の層間絶縁膜３１を形成する。次いで、窒素雰囲気中で８０℃、２時間の熱処理を行う。第２の層間絶縁膜３１の水素化の方法としては、水素雰囲気中でのアニール処理や水素プラズマ処理が用いられる。なお、第２の層間絶縁膜３１は、ＳｉＯ２単膜を充分厚く形成するにしてもよい。
【００８３】
次に、図８（ｃ）に示すように、コンタクトホールを開口するためのレジストマスク１３を形成し、フッ素系ガスを用いたドライエッチングにより第２の層間絶縁膜３１の一部を除去することにより、ソース及びドレイン領域２４１、２４３及び２４５に対するコンタクトホールを開口する。
【００８４】
次いで、図８（ｄ）に示すように、レジストマスク３２を剥離した後、ソース及びドレイン電極形成用の導電性薄膜として、Ｔｉ膜、Ａｌ膜、Ｔｉ膜をそれぞれ１００ｎｍ、２００ｎｍ、１００ｎｍ程度の膜厚でこの順にスパッタ装置を用いて成膜する。次いで、レジストを塗布してパターニングし、パターニングされたレジスト層をマスクに塩素系ガスを用いて導電性薄膜をエッチングすることにより、ソース及びドレイン電極３３を形成する。その後、レジストマスクを剥離する。
【００８５】
次に、第３の層間絶縁膜（不図示）としてＳｉＮ膜を４００ｎｍ程度成膜する。次いで、レジストの塗布及び露光によりレジスト層をパターニングし、パターニングされたレジスト層をマスクとしてフッ素系ガスを用いたドライエッチングでＳｉＮ膜をエッチングし、コンタクトホールを形成する。レジスト層を剥離した後、スパッタ装置でＩＴＯ膜を７０ｎｍ程度成膜する。次いで、レジストの塗布及び露光によりパターニングされたレジスト層を形成し、パターニングされたレジスト層をマスクとしてＩＴＯエッチャーでＩＴＯ膜をエッチングする。こうすることにより本実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板及び液晶表示装置が形成される。
【００８６】
上記本実施の形態の製造方法により製造された、ＬＤＤが形成されたｎ−ｃｈＴＦＴは、透明絶縁性基板２１上に下地ＳｉＮ膜２２及びＳｉＯ２膜２３からなるバッファ層が形成されている。また、バッファ層上にはｐ−Ｓｉ膜２４が形成されており、ｐ−Ｓｉ膜２４には、ソース及びドレイン領域２４１とＬＤＤ領域２４７とチャネル領域２４８とが形成されている。ｐ−Ｓｉ膜２４のＬＤＤ領域２４７及びチャネル領域２４８上にはゲート絶縁膜２６ａが形成されている。また、ゲート絶縁膜２６ａ上にはゲート電極２７ａが形成されている。また、ゲート絶縁膜２６ａ及びゲート電極２７ａ上には第１の層間絶縁膜２９ａが形成されている。第１の層間絶縁膜２９ａ及びｐ−Ｓｉ膜２４のソース及びドレイン領域２４１上には第２の層間絶縁膜３１が形成されている。第２の層間絶縁膜３１にはコンタクトホールが開口されており、ｐ−Ｓｉ膜２４のソース及びドレイン領域２４１と接触するソース及びドレイン電極３３が形成されている。
【００８７】
また、上記本実施の形態の製造方法により製造された、ＬＤＤが形成されないｎ−ｃｈＴＦＴは、透明絶縁性基板２１上に下地ＳｉＮ膜２２及びＳｉＯ２膜２３からなるバッファ層が形成されている。また、バッファ層上にはｐ−Ｓｉ膜２４が形成されており、ｐ−Ｓｉ膜２４には、ソース及びドレイン領域２４３とチャネル領域２４４とが形成されている。ｐ−Ｓｉ膜２４のチャネル領域２４４上にはゲート絶縁膜２６ｂ及びゲート電極２７ｂがこの順に形成されている。また、ソース及びドレイン領域２４３及びゲート電極２７ｂ上には、第２の層間絶縁膜３１が形成されている。第２の層間絶縁膜３１にはコンタクトホールが開口されており、ｐ−Ｓｉ膜２４のソース及びドレイン領域２４３と接触するソース及びドレイン電極３３が形成されている。
【００８８】
また、上記本実施の形態の製造方法により製造された、ＬＤＤが形成されないｐ−ｃｈＴＦＴは、透明絶縁性基板２１上に下地ＳｉＮ膜２２及びＳｉＯ２膜２３からなるバッファ層が形成されている。また、バッファ層上にはｐ−Ｓｉ膜２４が形成されており、ｐ−Ｓｉ膜２４には、ソース及びドレイン領域２４５とチャネル領域２４６とが形成されている。ｐ−Ｓｉ膜２４のチャネル領域２４６上にはゲート絶縁膜２６ｃ及びゲート電極２７ｃが形成されている。また、ソース及びドレイン領域２４５及びゲート電極２７ｃ上には、第２の層間絶縁膜３１が形成されている。第２の層間絶縁膜３１にはコンタクトホールが開口されており、ｐ−Ｓｉ膜２４のソース及びドレイン領域２４５と接触するソース及びドレイン電極３３が形成されている。
【００８９】
以上説明したように、本実施の形態によるＴＦＴ装置及びそれを備えたＴＦＴ基板の製造方法では、ゲート電極２７ａを形成後、第１の層間絶縁膜２９を成膜し、少なくともソース及びドレイン領域２４１上の第１の層間絶縁膜２９とゲート絶縁膜２６を除去してから、ゲート電極２７ａ及びゲート絶縁膜２６ａと第１の層間絶縁膜２９ａをマスクとしてｐ−Ｓｉ層２４のソース及びドレイン領域２４１に高濃度の不純物を導入し、ゲート電極２７ａをマスクとしてゲート絶縁膜２６ａ及び第１の層間絶縁膜２９ａを通して低濃度の不純物を注入し、レーザ光を照射することにより不純物を活性化し、第２の層間絶縁膜３１を成膜し、コンタクトホールを形成し、ソース及びドレイン電極３３を形成する。
【００９０】
この方法では、ＬＤＤ領域２４７上にゲート絶縁膜２６ａと第１の層間絶縁膜２９ａが積層されており、この積層構造が高濃度の不純物を注入する際のマスクとなるため、フォトリソグラフィ工程を増やすことなく、ゲート絶縁膜２６ａを薄膜化してもＬＤＤ領域２４７に必要以上のｎ型不純物が注入されてしまうのを回避できる。なお、ゲート絶縁膜と第１の層間絶縁膜をエッチングする際のフォトレジストパターンに応じて、ＬＤＤ領域を有するトランジスタと、ＬＤＤ領域を有さないトランジスタを作り分けることができる。また、図９に示すように、ゲート絶縁膜２６ａの膜厚に応じて第１の層間絶縁膜の膜厚を変化させることで、すなわち、第１の層間絶縁膜の成膜工程を１回追加するだけで、ソース及びドレイン領域２４１である高濃度不純物注入領域とＬＤＤ領域上でのレーザ光の反射率を揃えることができる。すなわち、不純物の両方の領域を同時に充分活性化することができるようになる。
【００９１】
［第３の実施の形態］
本発明の第３の実施の形態による薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板について図１０を用いて説明する。本実施の形態によるＴＦＴ基板を備えたＬＣＤは、第１の実施の形態の図１に示した液晶表示装置１００と同じ構成なので説明は省略する。図１０は低電圧高速駆動の周辺回路をＣＭＯＳで構成し、画素駆動用薄膜トランジスタをｎ−ｃｈＴＦＴとした場合におけるｐ−ＳｉＴＦＴの製造方法を示している。各図において、ＬＤＤを有するｎ−ｃｈＴＦＴの製造工程を左側に示し、ＬＤＤを有さないｎ−ｃｈＴＦＴの製造工程を中央に示し、ＬＤＤを有さないｐ−ｃｈＴＦＴの製造工程を右側に示している。ＬＤＤを有するｎ−ｃｈＴＦＴは画素マトリクス領域１１１に形成され、ＬＤＤを有さないｎ−ｃｈＴＦＴ及びｐ−ｃｈＴＦＴは例えばゲート駆動回路１１３やドレイン駆動回路１１２に形成される。
【００９２】
まず、図１０（ａ）に示すように、ガラス等の透明絶縁性基板６１上の全面に、プラズマＣＶＤ装置を用いて５０ｎｍ程度の膜厚の下地ＳｉＮ膜６２と２００ｎｍ程度の膜厚のＳｉＯ２膜６３とをこの順に成膜する。続いて、ＳｉＯ２膜６３上の全面にａ−Ｓｉを４０ｎｍ程度成膜する。次に、エキシマレーザを用いてａ−Ｓｉを結晶化させてｐ−Ｓｉ膜６４を形成する。
次に、レジストを塗布してパターニングし、パターニングされたレジスト層をマスクとしてフッ素系のガスを用いたドライエッチングを行ってｐ−Ｓｉ膜６４の一部を除去し、アイランド状のｐ−Ｓｉ膜を形成する。
【００９３】
レジストマスクを剥離後、アイランド状のｐ−Ｓｉ膜の上に、プラズマＣＶＤ装置でＳｉＯ２を３０ｎｍ程度成膜して絶縁膜６５を形成する。絶縁膜６５の膜厚は、従来例の例えば図１５に示す絶縁膜９６５より薄くなっている。次に、絶縁膜６５上の全面にゲート電極となるＡｌ−Ｎｄ膜６６をスパッタ装置で３００ｎｍ程度成膜する。
次に、Ａｌ−Ｎｄ膜６６上にレジストを塗布してパターニングし、ゲート電極形状のレジストマスクを形成する。レジストマスクを用いてＡｌエッチャーでＡｌ−Ｎｄ膜６６をエッチングし、ゲート電極６６ａ、６６ｂ及び６６ｃを形成する。
【００９４】
次に、レジストマスクを剥離後、ゲート電極６６ａ、６６ｂ及び６６ｃをマスクにして、イオンドーピング装置を用いて例えばＰイオン等のｎ型不純物を低濃度で注入する（第１のドーピング）。ドーピングは、例えば加速エネルギー４０ｋｅＶ、５×１０１３ｃｍ−２のドーズ量で行う。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴの場合には、ｐ−Ｓｉ膜のＬＤＤ領域並びにソース及びドレイン領域となる部分６４１にｎ型不純物が注入される。ＬＤＤが形成されないｎ−ｃｈＴＦＴ及びｐ−ｃｈＴＦＴのｐ−Ｓｉ膜のソース及びドレイン領域となる部分６４３及び６４５にもｎ型不純物が注入される。なお、チャネル領域となる部分６４２、６４４及び６４６にはゲート電極６６ａ、６６ｂ及び６６ｃがマスクとなっているので、ｎ型不純物は注入されない。このようにすれば、薄いゲート絶縁膜６５を介したドーピングであるため、ドーピングにかかる時間を短縮することができる。
【００９５】
次に、図１０（ｂ）に示すように、プラズマＣＶＤ装置でＳｉＯ２膜を８０ｎｍ程度成膜した第１の層間絶縁膜６７を形成する。
【００９６】
次に、図１０（ｃ）に示すように、レジストの塗布及び露光により、ＬＤＤが形成されるｎ−ｃｈＴＦＴのｐ−Ｓｉ膜のＬＤＤ領域及びチャネル領域となる部分及びゲート電極６６ａを覆うようにレジストマスク６８ａを形成する。次いで、第１の層間絶縁膜６７及びゲート絶縁膜６５のＳｉＯ２膜をフッ素系ガスを用いてドライエッチングする。これにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴのソース及びドレイン領域となる部分の上に成膜された第１の層間絶縁膜６７及びゲート絶縁膜６５と、ＬＤＤが形成されないｎ−ｃｈＴＦＴのソース及びドレイン領域となる部分の上に成膜された第１の層間絶縁膜６７及びゲート絶縁膜６５、及びＬＤＤが形成されないｐ−ｃｈＴＦＴのソース及びドレイン領域となる部分の上に成膜された第１の層間絶縁膜６７及びゲート絶縁膜６５を除去する。
【００９７】
次に、レジストマスク６８ａを剥離後、図１０（ｄ）に示すように、第１の層間絶縁膜６７ａ及びゲート電極６６ｂ及び６６ｃをマスクにして、イオンドーピング装置を用いてｎ型不純物として例えば加速エネルギー１０ｋｅＶ、１×１０１５ｃｍ−２のドーズ量でＰイオンをドープする。このドーピングにより、ＬＤＤが形成されるｎ−ｃｈＴＦＴのｐ−Ｓｉ膜６４のソース及びドレイン領域６４７と、ＬＤＤが形成されないｎ−ｃｈＴＦＴのｐ−Ｓｉ膜６４のソース及びドレイン領域６４３が形成される。なお、ＬＤＤが形成されないｐ−ｃｈＴＦＴのｐ−Ｓｉ膜６４のソース及びドレイン領域６４５にもｎ型不純物が注入される。ゲート電極６６ａ、６６ｂ及び６６ｃがマスクとなるため、ＬＤＤが形成されるｎ−ｃｈＴＦＴのｐ−Ｓｉ膜６４のＬＤＤ領域及びチャネル領域となる部分６４２と、ＬＤＤが形成されないｎ−ｃｈＴＦＴのｐ−Ｓｉ膜６４のチャネル領域６４４、及びＬＤＤが形成されないｐ−ｃｈＴＦＴのｐ−Ｓｉ膜６４のチャネル領域となる部分６４６にはｎ型不純物は注入されない。
【００９８】
この後の工程は、第２の実施の形態の図７（ｄ）以降と同じになるので簡単に説明する。レジストの塗布及び露光により、ＬＤＤが形成されるｎ−ｃｈＴＦＴ及びＬＤＤが形成されないｎ−ｃｈＴＦＴを覆うようにパターニングされたレジスト層を形成する。パターニングされたレジスト層並びにゲート電極６６ｃをマスクとして、イオンドーピング装置を用いて、例えば、加速エネルギー１０ｋｅＶ、２×１０１５ｃｍ−２のドーズ量でｐ型不純物の例えばＢイオンをドーピングする。これにより、ＬＤＤが形成されないｐ−ｃｈＴＦＴのｐ−Ｓｉ膜６４のソース及びドレイン領域６４５を形成する。なお、ＬＤＤが形成されないｐ−ｃｈＴＦＴのｐ−Ｓｉ膜６４のソース及びドレイン領域６４５にはｎ型不純物がドープされているので、導電型を反転させるためにより多くのｐ型不純物をドープする。
【００９９】
その後レジストマスクをフルアッシングする。次いで、エキシマレーザ装置からレーザ光を照射して不純物を活性化する。なお、ＬＤＤが形成されるｎ−ｃｈＴＦＴのＬＤＤ領域６４８上には、３０ｎｍ程度のゲート絶縁膜６５ａと８０ｎｍ程度の第１の層間絶縁膜６７ａのＳｉＯ２膜が形成されている。一方、ソース及びドレイン領域２４７上にはＳｉＯ２膜は存在しない。これにより、図９を用いて説明したように、両領域のレーザ光の反射率をほぼ同一にすることができる。
【０１００】
次に、プラズマＣＶＤ装置によりＳｉＯ２膜、ＳｉＮ膜をこの順にそれぞれ６０ｎｍ程度、３８０ｎｍ程度成膜して第２の層間絶縁膜を形成する。また、窒素雰囲気中で３８０℃２時間の熱処理を行う。また、アニール処理による水素化を行う。
【０１０１】
次に、レジストの塗布及び露光によりレジスト層をパターニングし、当該レジスト層をマスクにしてフッ素系ガスを用いたドライエッチングを行い、第２の層間絶縁膜の一部を除去することにより、ソース及びドレイン領域６４７、６４３及び６４５に対するコンタクトホールを開口する。
【０１０２】
次に、レジストマスク３２を剥離した後、スパッタ装置で導電性薄膜としてＴｉ膜、Ａｌ膜、Ｔｉ膜をこの順にそれぞれ１００ｎｍ、２００ｎｍ、１００ｎｍ程度成膜する。次に、レジストを塗布してパターニングし、パターニングされたレジスト層をマスクに塩素系ガスを用いて導電性薄膜をエッチングする。このエッチングにより、ソース及びドレイン電極３３が形成される。その後、レジストマスクを剥離する。
【０１０３】
さらに第３の層間絶縁膜としてＳｉＮ膜を４００ｎｍ程度成膜する。次いで、レジストを塗布してパターニングし、パターニングされたレジスト層をマスクにフッ素系ガスを用いたドライエッチングによりＳｉＮ膜をエッチングして、コンタクトホールを形成する。さらに、スパッタ装置でＩＴＯ膜を７０ｎｍ程度成膜する。次いで、レジストを塗布してパターニングし、パターニングされたレジスト層をマスクにＩＴＯエッチャーでＩＴＯ膜をエッチングする。こうすることにより本実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板及び液晶表示装置が形成される。
【０１０４】
本実施の形態に係るＴＦＴ基板の製造方法は、ゲート電極を形成後、ゲート電極をマスクとしてゲート絶縁膜を通して低濃度の不純物を注入し、第１の層間絶縁膜を成膜し、少なくともソース及びドレイン領域上の第１の層間絶縁膜とゲート絶縁膜とを除去してから、ゲート電極並びにゲート絶縁膜及び第１の層間絶縁膜をマスクとしてｐ−Ｓｉ層のソース及びドレイン領域に高濃度のｎ型不純物を導入し、レーザ光を照射することにより不純物を活性化し、第２の層間絶縁膜を成膜し、コンタクトホールを形成し、ソース及びドレイン電極を形成する。本実施の形態に係る製造方法によれば、第１の実施の形態と同様に、フォトリソグラフィ工程を増やすことなく、ゲート絶縁膜を薄膜化してもＬＤＤ領域の不純物注入量を制御でき、またソース及びドレイン領域並びにＬＤＤ領域の反射率を層間絶縁膜により調整することができるようになる。すなわち、不純物の両方の領域を同時に充分活性化することができるようになる。
上記実施の形態では、表示装置の例としてＬＣＤを用いたが本発明はこれに限られない。例えば、ＬＣＤと共に、ＣＲＴ（ｃａｔｈｏｄｅ−ｒａｙ ｔｕｂｅ）に代わる表示装置として期待が高まっている薄膜有機ＥＬ表示装置等のフラットパネル（平板状）表示装置に本発明は適用可能である。これらフラットパネル表示装置は、スイッチング素子として各画素内にＴＦＴを備え高速応答や低消費電力化に優れるアクティブマトリクス型が主流となっている。アクティブマトリクス型フラットパネル表示装置では、基板上でマトリクス状に配置される多数の画素のそれぞれにＴＦＴを作り込む必要があるが、上記実施の形態で示した製造方法等が適用可能である。
【０１０５】
以上説明した本実施の形態による薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び液晶表示装置は、以下のようにまとめられる。
（付記１）
基板上に所定形状の半導体層を形成し、
前記半導体層上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第１導電型の薄膜トランジスタのゲート電極を形成し、前記ゲート電極をマスクとして前記半導体層に第１導電型の不純物を注入してソース及びドレイン領域及び低濃度不純物領域を形成し、
前記低濃度不純物領域上にマスク層を形成し、
前記マスク層を用いて前記第１の絶縁膜をパターニングしてゲート絶縁膜を形成し、引き続き前記マスク層を用いて第１導電型の不純物を前記ソース及びドレイン領域にさらに注入し、
前記マスク層を除去した後、前記ソース及びドレイン領域上、及び前記低濃度不純物領域上に所定膜厚の第２の絶縁膜を形成してレーザ光を照射し、前記ソース及びドレイン領域、及び前記低濃度不純物領域の不純物を活性化すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１０６】
（付記２）
付記１記載の薄膜トランジスタ装置の製造方法において、
前記ゲート電極の形成と同時に第２導電型の薄膜トランジスタのゲート電極を前記第１の絶縁膜上に形成し、
前記ゲート絶縁膜の形成と同時に前記第２導電型の薄膜トランジスタのゲート絶縁膜を形成し、
前記マスク層を除去した後で前記レーザ光の照射前に、前記第１導電型の薄膜トランジスタ上に第２のマスク層を形成し、
前記第２のマスク層を用いて第２導電型の不純物を前記第２導電型の薄膜トランジスタのソース及びドレイン領域に注入すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１０７】
（付記３）
基板上に所定形状の半導体層を形成し、
前記半導体層上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第１導電型の薄膜トランジスタのゲート電極を形成し、所定膜厚の第２の絶縁膜を形成してから前記第１及び第２の絶縁膜をパターニングして、前記ゲート電極下及び近傍の前記半導体層上にゲート絶縁膜及び前記所定膜厚のマスク層を形成し、
前記ゲート電極、前記ゲート絶縁膜及び前記マスク層をマスクとして前記半導体層に第１導電型の不純物を注入してソース及びドレイン領域を形成し、
前記ゲート電極をマスクとして、不純物の注入条件を変えて前記半導体層に第１導電型の不純物を注入して前記ゲート電極近傍に低濃度不純物領域を形成し、レーザ光を照射して、前記ソース及びドレイン領域、及び前記低濃度不純物領域の不純物を活性化すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１０８】
（付記４）
付記３記載の薄膜トランジスタ装置の製造方法において、
前記ゲート電極の形成と同時に第２導電型の薄膜トランジスタのゲート電極を前記第１の絶縁膜上に形成し、
前記ゲート絶縁膜の形成と同時に前記第２導電型の薄膜トランジスタのゲート絶縁膜を形成し、
低濃度不純物領域を形成した後で前記レーザ光の照射前に、前記第１導電型の薄膜トランジスタ上に第２のマスク層を形成し、
前記第２のマスク層を用いて第２導電型の不純物を前記第２導電型の薄膜トランジスタのソース及びドレイン領域に注入すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１０９】
（付記５）
基板上に所定形状の半導体層を形成し、
前記半導体層上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第１導電型の薄膜トランジスタのゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体層に第１導電型の不純物を注入してソース及びドレイン領域及び低濃度不純物領域を形成し、
所定膜厚の第２の絶縁膜を形成してから前記第１及び第２の絶縁膜をパターニングして、前記ゲート電極下及び近傍の前記低濃度不純物領域上にゲート絶縁膜及び前記所定膜厚のマスク層を形成し、
前記ゲート電極、前記ゲート絶縁膜及び前記マスク層をマスクとして、不純物の注入条件を変えて前記半導体層に第１導電型の不純物を注入してソース及びドレイン領域を形成し、
レーザ光を照射して、前記ソース及びドレイン領域、及び前記低濃度不純物領域の不純物を活性化すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１１０】
（付記６）
付記５記載の薄膜トランジスタ装置の製造方法において、
前記ゲート電極の形成と同時に第２導電型の薄膜トランジスタのゲート電極を前記第１の絶縁膜上に形成し、
前記ゲート絶縁膜の形成と同時に前記第２導電型の薄膜トランジスタのゲート絶縁膜を形成し、
ソース及びドレイン領域を形成した後で前記レーザ光の照射前に、前記第１導電型の薄膜トランジスタ上に第２のマスク層を形成し、
前記第２のマスク層を用いて第２導電型の不純物を前記第２導電型の薄膜トランジスタのソース及びドレイン領域に注入すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１１１】
（付記７）
付記１乃至６のいずれか１項に記載の薄膜トランジスタ装置の製造方法において、
前記第２の絶縁膜上に第３の絶縁膜を形成し、
前記ソース及びドレイン領域上の前記第２及び第３の絶縁膜をそれぞれ開口してコンタクトホールを形成し、
前記ソース及びドレイン領域に前記コンタクトホールを介してそれぞれ接続されるソース及びドレイン電極を形成すること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１１２】
（付記８）
付記１乃至７のいずれか１項に記載の薄膜トランジスタ装置の製造方法において、
前記第２の絶縁膜の膜厚は、前記第１導電型の薄膜トランジスタの低濃度不純物領域とソース及びドレイン領域との間で前記レーザ光の反射率がほぼ同一になるように決定されること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１１３】
（付記９）
付記８記載の薄膜トランジスタ装置の製造方法において、
前記第２の絶縁膜の膜厚は、前記第１の絶縁膜の膜厚に基づいて決定されること
を特徴とする薄膜トランジスタ装置の製造方法。
【０１１４】
（付記１０）
基板上に形成された所定形状の半導体層と、
前記半導体層上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第１導電型の薄膜トランジスタのゲート電極と、
前記半導体層に第１導電型の不純物を注入して形成されたソース及びドレイン領域及び低濃度不純物領域と、
前記ソース及びドレイン領域上、及び前記低濃度不純物領域上に形成された所定膜厚の第２の絶縁膜と
を有することを特徴とする薄膜トランジスタ装置。
【０１１５】
（付記１１）
基板上に形成された所定形状の半導体層と、
前記半導体層上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第１導電型の薄膜トランジスタのゲート電極と、
前記ゲート電極下及び近傍の前記半導体層上に形成されたゲート絶縁膜と、
前記半導体層に第１導電型の不純物を注入する際のマスク層として機能する第２の絶縁膜と、
前記ゲート電極、前記ゲート絶縁膜及び前記第２の絶縁膜をマスクとして前記半導体層に第１導電型の不純物を注入して形成されたソース及びドレイン領域と、
前記ゲート電極をマスクとして、不純物の注入条件を変えて前記半導体層に第１導電型の不純物を注入して前記ゲート電極近傍に形成された低濃度不純物領域と
を有することを特徴とする薄膜トランジスタ装置。
【０１１６】
（付記１２）
基板上に形成された所定形状の半導体層と、
前記半導体層上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第１導電型の薄膜トランジスタのゲート電極と、
前記半導体層に第１導電型の不純物を注入して形成された低濃度不純物領域と、
前記ゲート電極下及び近傍の前記半導体層上に形成されたゲート絶縁膜と、
前記半導体層に第１導電型の不純物を注入する際のマスク層として前記低濃度不純物領域上に形成された第２の絶縁膜と、
前記ゲート電極、前記ゲート絶縁膜及び前記第２の絶縁膜をマスクとして前記半導体層に第１導電型の不純物を注入して形成されたソース及びドレイン領域と
を有することを特徴とする薄膜トランジスタ装置。
【０１１７】
（付記１３）
付記１０乃至１２のいずれか１項に記載の薄膜トランジスタ装置において、
第２導電型の薄膜トランジスタをさらに有すること
を特徴とする薄膜トランジスタ装置。
【０１１８】
（付記１４）
付記１０乃至１３のいずれか１項に記載の薄膜トランジスタ装置において、
前記第２の絶縁膜上に形成された第３の絶縁膜と、
前記ソース及びドレイン領域上の前記第２及び第３の絶縁膜をそれぞれ開口して形成されたコンタクトホールと、
前記ソース及びドレイン領域に前記コンタクトホールを介してそれぞれ接続されるソース及びドレイン電極と
を有することを特徴とする薄膜トランジスタ装置。
【０１１９】
（付記１５）
付記１０乃至１４のいずれか１項に記載の薄膜トランジスタ装置において、
前記第２の絶縁膜の膜厚は、前記第１導電型の薄膜トランジスタの低濃度不純物領域とソース及びドレイン領域との間で前記レーザ光の反射率がほぼ同一になる厚さを有していること
を特徴とする薄膜トランジスタ装置。
【０１２０】
（付記１６）
付記１５記載の薄膜トランジスタ装置において、
前記第２の絶縁膜の膜厚は、前記第１の絶縁膜の膜厚に基づいて決定されること
を特徴とする薄膜トランジスタ装置。
【０１２１】
（付記１７）
表示領域内でマトリクス状に配置された画素電極に接続される第１の薄膜トランジスタ装置と、表示領域外の周辺回路に形成された第２の薄膜トランジスタ装置とを有する薄膜トランジスタ基板において、
前記第１及び第２の薄膜トランジスタ装置は、付記１０乃至１６のいずれか１項に記載の薄膜トランジスタ装置を含んでいること
を特徴とする薄膜トランジスタ基板。
【０１２２】
（付記１８）
スイッチング素子となる薄膜トランジスタ装置を有する基板を備える表示装置において、
前記基板は、請求項１７記載の薄膜トランジスタ基板であること
を特徴とする表示装置。
【０１２３】
【発明の効果】
以上の通り、本発明によれば、ゲート絶縁膜を薄膜化してもＬＤＤ領域を容易に最適に形成できる。また、ゲート絶縁膜を薄膜化してもドープした不純物を容易に最適に活性化できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による液晶表示装置の概略構成を示す図である。
【図２】本発明の第１の実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板の製造方法を示す工程断面図である。
【図３】本発明の第１の実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板の製造方法を示す工程断面図である。
【図４】本発明の第１の実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板の製造方法を示す工程断面図である。
【図５】本発明の第１の実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板の製造方法における絶縁膜厚と反射率の関係を示す図である。
【図６】本発明の第２の実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板の製造方法を示す工程断面図である。
【図７】本発明の第２の実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板の製造方法を示す工程断面図である。
【図８】本発明の第２の実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板の製造方法を示す工程断面図である。
【図９】本発明の第２の実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板の製造方法における絶縁膜厚と反射率の関係を示す図である。
【図１０】本発明の第３の実施の形態による薄膜トランジスタ装置及びそれを備えた薄膜トランジスタ基板の製造方法を示す工程断面図である。
【図１１】従来例１によるＴＦＴ基板の製造方法を説明する製造工程断面図である。
【図１２】従来例２によるＴＦＴ基板の製造方法を説明する製造工程断面図である。
【図１３】従来例３によるＴＦＴ基板の製造方法を説明する製造工程断面図である。
【図１４】従来例３における絶縁膜厚と反射率の関係を表すグラフを示す図である。
【図１５】従来例３によるＴＦＴ基板の製造方法を説明する製造工程断面図である。
【図１６】従来例４によるＴＦＴ基板の製造方法を説明する製造工程断面図である。
【図１７】従来例４によるＴＦＴ基板の製造方法を説明する製造工程断面図である。
【図１８】従来例によるＴＦＴ基板の製造方法の問題点を説明する図である。
【符号の説明】
１，２１，６１ 透明絶縁性基板
２，２２，６２ ＳｉＮ膜
３，２３，６３ ＳｉＯ２膜
４，２４，６４ ｐ−Ｓｉ膜
７，２７，６６ 導電性薄膜（ゲート電極）
１１，１２，２９，３１ 層間絶縁膜
１４，３３ ソース及びドレイン電極
１００ 液晶表示装置
１１０ ＴＦＴ基板
１１１ 画素マトリクス領域
１１２ ドレイン駆動回路
１１３ ゲート駆動回路
Claims (10)
- 基板上に所定形状の半導体層を形成し、
前記半導体層上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第１導電型の薄膜トランジスタのゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体層に第１導電型の不純物を注入してソース及びドレイン領域及び低濃度不純物領域を形成し、
前記低濃度不純物領域上にマスク層を形成し、
前記マスク層を用いて前記第１の絶縁膜をパターニングしてゲート絶縁膜を形成し、引き続き前記マスク層を用いて第１導電型の不純物を前記ソース及びドレイン領域にさらに注入し、
前記マスク層を除去した後、前記ソース及びドレイン領域上、及び前記低濃度不純物領域上に所定膜厚の第２の絶縁膜を形成してレーザ光を照射し、前記ソース及びドレイン領域、及び前記低濃度不純物領域の不純物を活性化すること
を特徴とする薄膜トランジスタ装置の製造方法。 - 基板上に所定形状の半導体層を形成し、
前記半導体層上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第１導電型の薄膜トランジスタのゲート電極を形成し、所定膜厚の第２の絶縁膜を形成してから前記第１及び第２の絶縁膜をパターニングして、前記ゲート電極下及び近傍の前記半導体層上にゲート絶縁膜及び前記所定膜厚のマスク層を形成し、
前記ゲート電極、前記ゲート絶縁膜及び前記マスク層をマスクとして前記半導体層に第１導電型の不純物を注入してソース及びドレイン領域を形成し、
前記ゲート電極をマスクとして、不純物の注入条件を変えて前記半導体層に第１導電型の不純物を注入して前記ゲート電極近傍に低濃度不純物領域を形成し、
レーザ光を照射して、前記ソース及びドレイン領域、及び前記低濃度不純物領域の不純物を活性化すること
を特徴とする薄膜トランジスタ装置の製造方法。 - 基板上に所定形状の半導体層を形成し、
前記半導体層上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第１導電型の薄膜トランジスタのゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体層に第１導電型の不純物を注入してソース及びドレイン領域及び低濃度不純物領域を形成し、
所定膜厚の第２の絶縁膜を形成してから前記第１及び第２の絶縁膜をパターニングして、前記ゲート電極下及び近傍の前記低濃度不純物領域上にゲート絶縁膜及び前記所定膜厚のマスク層を形成し、
前記ゲート電極、前記ゲート絶縁膜及び前記マスク層をマスクとして、不純物の注入条件を変えて前記半導体層に第１導電型の不純物を注入してソース及びドレイン領域を形成し、
レーザ光を照射して、前記ソース及びドレイン領域、及び前記低濃度不純物領域の不純物を活性化すること
を特徴とする薄膜トランジスタ装置の製造方法。 - 請求項１乃至３のいずれか１項に記載の薄膜トランジスタ装置の製造方法において、
前記第２の絶縁膜の膜厚は、前記第１導電型の薄膜トランジスタの低濃度不純物領域とソース及びドレイン領域との間で前記レーザ光の反射率がほぼ同一になるように決定されること
を特徴とする薄膜トランジスタ装置の製造方法。 - 請求項４記載の薄膜トランジスタ装置の製造方法において、
前記第２の絶縁膜の膜厚は、前記第１の絶縁膜の膜厚に基づいて決定されること
を特徴とする薄膜トランジスタ装置の製造方法。 - 基板上に形成された所定形状の半導体層と、
前記半導体層上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第１導電型の薄膜トランジスタのゲート電極と、
前記半導体層に第１導電型の不純物を注入して形成されたソース及びドレイン領域及び低濃度不純物領域と、
前記ソース及びドレイン領域上、及び前記低濃度不純物領域上に形成された所定膜厚の第２の絶縁膜と
を有することを特徴とする薄膜トランジスタ装置。 - 基板上に形成された所定形状の半導体層と、
前記半導体層上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第１導電型の薄膜トランジスタのゲート電極と、
前記ゲート電極下及び近傍の前記半導体層上に形成されたゲート絶縁膜と、
前記半導体層に第１導電型の不純物を注入する際のマスク層として機能する第２の絶縁膜と、
前記ゲート電極、前記ゲート絶縁膜及び前記第２の絶縁膜をマスクとして前記半導体層に第１導電型の不純物を注入して形成されたソース及びドレイン領域と、
前記ゲート電極をマスクとして、不純物の注入条件を変えて前記半導体層に第１導電型の不純物を注入して前記ゲート電極近傍に形成された低濃度不純物領域と
を有することを特徴とする薄膜トランジスタ装置。 - 基板上に形成された所定形状の半導体層と、
前記半導体層上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第１導電型の薄膜トランジスタのゲート電極と、
前記半導体層に第１導電型の不純物を注入して形成された低濃度不純物領域と、
前記ゲート電極下及び近傍の前記半導体層上に形成されたゲート絶縁膜と、
前記半導体層に第１導電型の不純物を注入する際のマスク層として前記低濃度不純物領域上に形成された第２の絶縁膜と、
前記ゲート電極、前記ゲート絶縁膜及び前記第２の絶縁膜をマスクとして前記半導体層に第１導電型の不純物を注入して形成されたソース及びドレイン領域と
を有することを特徴とする薄膜トランジスタ装置。 - 表示領域内でマトリクス状に配置された画素電極に接続される第１の薄膜トランジスタ装置と、表示領域外の周辺回路に形成された第２の薄膜トランジスタ装置とを有する薄膜トランジスタ基板において、
前記第１及び第２の薄膜トランジスタ装置は、請求項６乃至８のいずれか１項に記載の薄膜トランジスタ装置を含んでいること
を特徴とする薄膜トランジスタ基板。 - スイッチング素子となる薄膜トランジスタ装置を有する基板を備える表示装置において、
前記基板は、請求項９記載の薄膜トランジスタ基板であること
を特徴とする表示装置。
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