KR100796874B1 - 박막 트랜지스터 장치 및 그 제조 방법과 그것을 구비한박막 트랜지스터 기판 및 표시 장치 - Google Patents

박막 트랜지스터 장치 및 그 제조 방법과 그것을 구비한박막 트랜지스터 기판 및 표시 장치 Download PDF

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Abstract

게이트 절연막을 박막화하여도 LDD 영역을 적절하게 형성할 수 있고, 불순물의 활성화도 적절하게 행할 수 있도록 하는 것을 과제로 한다. 게이트 전극을 형성 후, 게이트 절연막을 에칭하는 레지스트 마스크를 이용하여 고농도로 n형 불순물을 주입하고, 또한 제1 층간 절연막으로서 SiO2을 성막한 후에 레이저 활성화를 행한다. 에칭용의 레지스트 마스크를 남겨 불순물을 주입함으로써, 포토리소그래피 공정을 증가시키지 않으며, 또한 게이트 절연막을 박막화하여도 LDD 영역에 n형 불순물이 많이 주입되는 문제를 회피할 수 있다. 또한, 게이트 절연막의 막 두께에 따라서 제1 층간 절연막인 SiO2막의 막 두께를 변화시키면, 레이저광에 대한 소스·드레인 영역인 고농도 불순물 주입 영역에서의 반사율(120b)과 LDD 영역에서의 반사율(121b)을 거의 동일하게 할 수 있어, 양 영역을 동시에 충분히 활성화할 수 있게 된다.
레지스트 마스크, 박막 트랜지스터, 화소 매트릭스, 게이트 전극, 층간 절연막

Description

박막 트랜지스터 장치 및 그 제조 방법과 그것을 구비한 박막 트랜지스터 기판 및 표시 장치{THIN FILM TRANSISTOR DEVICE AND METHOD OF MANUFACTURING THE SAME, AND THIN FILM TRANSISTOR SUBSTRATE AND DISPLAY DEVICE HAVING THE THIN FILM TRANSISTOR DEVICE}
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치의 개략 구성을 도시한 도면.
도 2는 본 발명의 제1 실시예에 따른 박막 트랜지스터 장치 및 그것을 구비한 박막 트랜지스터 기판의 제조 방법을 도시한 공정 단면도.
도 3은 본 발명의 제1 실시예에 따른 박막 트랜지스터 장치 및 그것을 구비한 박막 트랜지스터 기판의 제조 방법을 도시한 공정 단면도.
도 4는 본 발명의 제1 실시예에 따른 박막 트랜지스터 장치 및 그것을 구비한 박막 트랜지스터 기판의 제조 방법을 도시한 공정 단면도.
도 5는 본 발명의 제1 실시예에 따른 박막트랜지스터 장치 및 그것을 구비한 박막 트랜지스터 기판의 제조 방법에서의 절연막 두께와 반사율의 관계를 나타내는 도면.
도 6은 본 발명의 제2 실시예에 따른 박막 트랜지스터 장치 및 그것을 구비한 박막트랜지스터 기판의 제조 방법을 도시한 공정 단면도.
도 7은 본 발명의 제2 실시예에 따른 박막 트랜지스터 장치 및 그것을 구비한 박막 트랜지스터 기판의 제조 방법을 도시한 공정 단면도.
도 8은 본 발명의 제2 실시예에 따른 박막트랜지스터 장치 및 그것을 구비한 박막트랜지스터 기판의 제조 방법을 도시한 공정 단면도.
도 9는 본 발명의 제2 실시예에 따른 박막트랜지스터 장치 및 그것을 구비한 박막 트랜지스터 기판의 제조 방법에서의 절연막 두께와 반사율의 관계를 나타내는 도면.
도 10은 본 발명의 제3 실시예에 따른 박막 트랜지스터 장치 및 그것을 구비한 박막 트랜지스터 기판의 제조 방법을 도시한 공정 단면도.
도 11은 종래예 1에 따른 TFT 기판의 제조 방법을 설명하는 제조 공정 단면도.
도 12는 종래예 2에 따른 TFT 기판의 제조 방법을 설명하는 제조 공정 단면도.
도 13은 종래예 3에 따른 TFT 기판의 제조 방법을 설명하는 제조 공정 단면도.
도 14는 종래예 3에서의 절연막 두께와 반사율의 관계를 나타내는 그래프를 도시한 도면.
도 15는 종래예 3에 따른 TFT 기판의 제조 방법을 설명하는 제조 공정 단면도.
도 16은 종래예 4에 따른 TFT 기판의 제조 방법을 설명하는 제조 공정 단면 도.
도 17은 종래예 4에 따른 TFT 기판의 제조 방법을 설명하는 제조 공정 단면도.
도 18은 종래예에 따른 TFT 기판의 제조 방법의 문제점을 설명하는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 21, 61 : 투명 절연성 기판
2, 22, 62 : SiN막
3, 23, 63 : SiO2막
4, 24, 64 : p-Si막
7, 27, 66 : 도전성 박막(게이트 전극)
11, 12, 29, 31 : 층간 절연막
14, 33 : 소스, 드레인 전극
100 : 액정 표시 장치
110 : TFT 기판
111 : 화소 매트릭스 영역
112 : 드레인 구동 회로
113 : 게이트 구동 회로
본 발명은, 박막 트랜지스터(TFT: Thin Film Transistor) 장치 및 이들을 집적한 박막 트랜지스터 기판(TFT 기판) 및 그 제조 방법에 관한 것으로, 보다 상세하게는 다결정 실리콘(폴리실리콘(p-Si))의 반도체층을 이용한 TFT를 집적한 TFT 기판 및 그 제조 방법과 표시 장치(특히 액정 표시 장치(LCD))에 관한 것이다.
액정 표시 장치는, 경량이면서 박형이고 저소비 전력이기 때문에, 휴대 정보 단말기나 노트형 PC(Personal Computer)의 표시부, 혹은 비디오 카메라의 파인더 등의 폭넓은 분야에 이용되고 있다. 최근에, 저비용화를 목적으로 표시 영역 내의 화소 구동용 TFT의 형성과 동시에 표시 영역 외에 TFT를 포함하는 주변 회로를 형성하는 주변 회로 일체형 LCD가 보급되고 있다. 주변 회로 일체형 LCD는, 예를 들면 저온 폴리실리콘 제조 프로세스에 의해 제조된다. 화소 구동용 TFT 및 주변 회로 TFT에는 채널 영역이 폴리실리콘으로 형성된 p-SiTFT이 이용된다. 화소 구동용의 p-SiTFT는 누설 전류에 따른 표시 불량을 저감시키기 위해서, 채널 영역과 소스 영역 및 드레인 영역 사이에 저농도 불순물 주입 영역(LDD: Lightly Doped Drain)을 각각 형성할 필요가 있다. 한편, 주변 회로부의 TFT는, 누설 전류에 의한 영향이 적은 것과, 고속 동작이 요구되는 관점에서 LDD 영역은 형성하지 않는다.
저소비 전력을 실현하기 위해서 주변 회로의 TFT는 통상적으로 CMOS 회로에의해 구성된다. CMOS 회로를 형성하기 위해서는, 동일 기판 상에 채널 영역이 n형인 도전형의 n-chTFT와 채널 영역이 p형인 도전형의 p-chTFT를 형성할 필요가 있다. 이 때문에, CMOS 회로의 형성에서는, 단일 도전형의 TFT의 제조에 비하여 제 조 공정이 많아진다.
LDD 영역을 갖는 TFT와 LDD 영역을 갖지 않는 TFT를 동일 기판 상에 혼재시켜 형성하는 종래 방법에 대하여 도 11을 참조하여 설명한다. 도 11은 TFT 기판의 제조 방법의 제1 종래예를 나타내는 공정 단면도이다. 도 11에서는, LDD 영역을 갖는 n-chTFT 형성 영역을 도면의 좌측에 나타내고, LDD 영역을 갖지 않는 n-chTFT 형성 영역을 우측에 나타낸다.
먼저, 도 11의 (a)에 도시한 바와 같이, 유리 등의 투명 절연성 기판(901) 상의 전면에, 플라즈마 CVD 장치를 이용하여 기초 SiN막(902)과 SiO2막(903)을 순서대로 성막한다. 계속해서 SiO2막(903) 상의 전면에 비정질 실리콘(a-Si)을 성막한다. 다음에, 엑시머 레이저를 이용하여 a-Si을 결정화시켜 p-Si막(904)을 형성한다. 그 후, 전면에 레지스트를 도포하여 패터닝하고, 패터닝된 레지스트층을 마스크로 하여 불소계의 가스를 이용한 드라이 에칭을 행하여, 아일런드형상의 p-Si막(904a 및 904b)을 형성한다.
다음에, 레지스트층을 박리하여, p-Si막(904a 및 904b) 상의 기판 전면에 플라즈마 CVD 장치를 이용하여 SiO2를 성막하고, 절연막(게이트 전극의 아래에서는 게이트 절연막이라 함)(905)을 형성한다. 다음에, 절연막(905) 상의 전면에 게이트 전극이 되는 Al-Nd막(906)을 스퍼터 장치를 이용하여 성막한다. 다음에, 레지스트를 도포하여 패터닝하고, Al-Nd막(906) 상에 게이트 전극 형상의 레지스트 마스크(907a 및 907b)를 형성한다. 이러한 레지스트 마스크를 사용하여 Al 에칭제 로 Al-Nd막(906)을 에칭하고, 게이트 전극(906a 및 906b)을 형성한다. 그 후, 레지스트 마스크(907a 및 907b)를 박리한다.
다음에, 도 11의 (b)에 도시한 바와 같이, 게이트 전극(906a 및 906b)을 마스크로 하여, 이온 도핑 장치를 이용하여 예를 들면 인(P) 이온 등의 n형 불순물을 절연막(905)을 개재하여 주입하는 1회째의 도핑을 행한다. 1회째의 도핑에서는 주입하는 불순물의 농도는 상대적으로 낮게 한다. 이것에 의해, LDD가 형성되는 n-chTFT 형성 영역의 p-Si막(904a) 중, LDD 영역과 소스·드레인 영역이 되는 부분(9040)에는 n형 불순물이 주입되고, 채널 영역이 되는 부분(9041)에는 불순물이 주입되지 않는다. 또한, LDD를 형성하지 않은 n-chTFT 형성 영역의 p-Si막(904b) 중, 소스·드레인 영역이 되는 부분(9042)에는 n형 불순물이 주입되고, 채널 영역이 되는 부분(9043)에는 불순물이 주입되지 않는다.
다음에, 도 11의 (c)에 도시한 바와 같이, LDD가 형성되는 n-chTFT의 LDD 영역이 되는 부분 및 게이트 전극(906a)을 덮도록, 레지스트층(908)을 형성한다. 레지스트층(908)을 마스크로 하여, 이온 도핑 장치를 이용하여 예를 들면 P 이온 등의 n형 불순물을 절연막(905)을 개재하여 주입하는 2회째의 도핑을 행한다. 2회째의 도핑에서의 불순물 농도는 1회째의 도핑보다 높게 한다. 이것에 의해, LDD가 형성되는 n-chTFT 형성 영역의 p-Si막(904a)에는, n형 불순물이 비교적 고농도로 주입된 소스·드레인 영역(9044)과, 소스·드레인 영역(9044)보다 저농도로 n형 불순물이 주입된 LDD 영역(9045)과, n형 불순물이 전혀 주입되어 있지 않은 채널 영역(9041)이 형성된다. 한편, LDD를 형성하지 않은 n-chTFT 형성 영역의 p-Si막(904b)에는, n형 불순물이 비교적 고농도로 주입된 소스·드레인 영역(9042)과, n형 불순물이 전혀 주입되어 있지 않은 채널 영역(9043)이 형성된다. 1회째 및 2회째의 도핑은, 절연막(905)을 개재하여 불순물을 주입하기 때문에, 주입 시간이 길어지게 된다.
다음에, 도 11의 (d)에 도시한 바와 같이, 레지스트층(908)을 애싱에 의해 제거하지만, 장시간에 걸친 2회째의 도핑에 의해 레지스트층(908)은 변질하여 완전하게는 제거하기 어려운 상황으로 된다. 이 때문에, 애싱하여도 레지스트 잔사(909)가 남게 된다.
이러한 불순물 주입 시간의 장시간화와 레지스트 잔사의 문제를 해결하는 방법이 일본 특허 공개 평9-246558호 공보에 개시되어 있다. 이 공보에 개시된 종래 방법에 대하여 도 12의 제조 공정 단면도를 참조하여 설명한다. 도 12에서는, LDD 영역을 갖는 n-chTFT 형성 영역을 도면의 좌측에 나타내고, LDD 영역을 갖지 않는 n-chTFT 형성 영역을 우측에 나타낸다.
먼저, 도 12의 (a)에 도시한 바와 같이, 유리 등의 투명 절연성 기판(920) 상의 전면에, 플라즈마 CVD 장치를 이용하여 기초 SiN막(921)과 SiO2막(922)을 순서대로 성막한다. 계속해서, SiO2막(922) 상의 전면에 a-Si을 성막한다. 다음에, 엑시머 레이저를 이용하여 a-Si을 결정화시켜 p-Si막(923)을 형성한다. 그 후, 전면에 레지스트를 도포하여 패터닝하고, 패터닝된 레지스트막을 마스크로 하여 불소계의 가스를 이용한 드라이 에칭을 행하여, 아일런드형상의 p-Si막을 형성한다.
다음에, 레지스트층을 박리하여, 플라즈마 CVD 장치를 이용하여 p-Si막 상의 기판 전면에 SiO2를 성막하고, 절연막(게이트 전극의 아래에서는 게이트 절연막이라 함)(924)을 형성한다. 다음에, 절연막(924) 상의 전면에 스퍼터 장치를 이용하여 게이트 전극이 되는 Al-Nd막(925)을 성막한다. 다음에, 레지스트를 도포하여 패터닝하고, Al-Nd막(925) 상에 게이트 전극 형상의 레지스트 마스크를 형성한다. 이 레지스트 마스크를 이용하여 Al 에칭제로 Al-Nd막을 에칭하고, 게이트 전극(925a 및 925b)을 형성한다. 그 후, 레지스트 마스크를 박리한다.
다음에, 게이트 전극(925a 및 925b)을 마스크로 하여, 이온 도핑 장치를 이용하여 예를 들면 P 이온 등의 n형 불순물을 절연막(924)을 개재하여 주입하는 1회째의 도핑을 행한다. 1회째의 도핑에서는 주입하는 불순물의 농도는 상대적으로 낮게 한다. 이것에 의해, LDD가 형성되는 n-chTFT 형성 영역의 p-Si막 중, LDD 영역과 소스·드레인 영역이 되는 부분(9231)에는 n형 불순물이 주입되고, 채널 영역이 되는 부분(9232)에는 불순물이 주입되지 않는다. 또한, LDD를 형성하지 않은 n-chTFT 형성 영역의 p-Si막 중, 소스·드레인 영역이 되는 부분(9233)에는 n형 불순물이 주입되고, 채널 영역이 되는 부분(9234)에는 불순물이 주입되지 않는다.
다음에, 도 12의 (b)에 도시한 바와 같이, SiO2 등으로 이루어지는 절연막(924)과는 다른 형성 재료(예를 들면 SiN막)로 이루어지는 절연막(926)을 기판 전면에 형성한다. 다음에, LDD가 형성되는 n-chTFT의 게이트 전극(925a)과 p-Si막의 LDD 영역이 되는 부분을 덮도록 레지스트층(927a)을 형성한다. 레지스트층(927a)을 마스크로 하여 절연막(926)을 에칭하여, LDD가 형성되는 n-chTFT의 게이트 전극(925a) 및 p-Si막의 LDD 영역이 되는 부분을 덮도록 한 절연막(926a)을 형성한다. LDD를 형성하지 않은 n-chTFT 형성 영역에서는 절연막(926)이 전부 제거된다. 그 후, 레지스트 마스크(927a)를 박리한다.
다음에, 도 12의 (c)에 도시한 바와 같이, 절연막(926a)을 마스크로 하여, 이온 도핑 장치를 이용하여 예를 들면 P 이온 등의 n형 불순물을 절연막(924)을 개재하여 주입하는 2회째의 도핑을 행한다. 2회째의 도핑에서의 불순물 농도는 1회째의 도핑보다 높게 한다. 이것에 의해, LDD가 형성되는 n-chTFT 형성 영역의 p-Si막에는, n형 불순물이 비교적 고농도로 주입된 소스·드레인 영역(9235)과, 소스·드레인 영역(9235)보다 저농도로 n형 불순물이 주입된 LDD 영역(9236)과, n형 불순물이 전혀 주입되어 있지 않은 채널 영역(9232)이 형성된다. 한편, LDD를 형성하지 않은 n-chTFT 형성 영역의 p-Si막에는, n형 불순물이 비교적 고농도로 주입된 소스·드레인 영역(9233)과, n형 불순물이 전혀 주입되어 있지 않은 채널 영역(9234)이 형성된다.
이 이후의 제조 공정에 대해서는 설명을 생략하지만, 이와 같이 하면, 도 11의 (c)에 도시한 레지스트층(908)을 마스크로 이용하지 않고 고농도의 불순물을 주입할 수 있다. 그런데 이 방법에서는, 레이저광을 조사하여 불순물을 활성화할 때에 SiN으로 형성된 절연막(926a) 내에 포함되는 수소의 영향으로, LDD 영역(9236) 부근에 박리가 생기게 된다는 문제가 일어난다.
상기한 문제를 해결하기 위해서, 또 다른 TFT 기판의 제조 방법이 제안되어 있다. 도 13은 TFT 기판의 제조 방법의 제3 종래예를 도시한 공정 단면도이다. 도 13에서는, LDD 영역을 갖는 n-chTFT 형성 영역을 도면의 좌측에 나타내고, LDD 영역을 갖지 않는 n-chTFT 형성 영역을 우측에 나타낸다.
먼저, 도 13의 (a)에 도시한 바와 같이, 유리 등의 투명 절연성 기판(940) 상의 전면에, 플라즈마 CVD 장치를 이용하여 기초 SiN막(941)과 SiO2막(942)을 순서대로 성막한다. 계속해서 SiO2막(942) 상의 전면에 a-Si을 성막한다. 다음에, 엑시머 레이저를 이용하여 a-Si을 결정화시켜 p-Si막(943)을 형성한다. 그 후, 전면에 레지스트를 도포하여 패터닝하고, 패터닝된 레지스트층을 마스크로 하여 불소계의 가스를 이용한 드라이 에칭을 행하여, 아일런드형상의 p-Si막을 형성한다.
다음에, 레지스트층을 박리하여, p-Si막 상의 기판 전면에 플라즈마 CVD 장치를 이용하여 SiO2를 성막하고, 절연막(게이트 전극의 아래에서는 게이트 절연막이라함)(944)을 형성한다. 다음에, 절연막(944) 상의 전면에 게이트 전극이 되는 Al-Nd막(945)을 스퍼터 장치를 이용하여 성막한다. 다음에, 레지스트를 도포하여 패터닝하고, Al-Nd막(945) 상에 게이트 전극 형상의 레지스트 마스크를 형성한다. 이 레지스트 마스크를 이용하여 Al 에칭제로 Al-Nd막을 에칭하고, 게이트 전극(945a 및 945b)을 형성한다.
다음에, 도 13의 (b)에 도시한 바와 같이, LDD가 형성되는 n-chTFT의 게이트 전극(945a)과 p-Si막(943a)의 LDD 영역이 되는 부분을 덮도록 레지스트층(946a)을 형성한다. 레지스트층(946a) 및 게이트 전극(945b)을 마스크로 하여 절연막(944) 을 에칭하여, LDD가 형성되는 n-chTFT 형성 영역의 p-Si막(943a)의 채널 영역 및 LDD 영역이 되는 부분을 덮도록 한 절연막(944a)을 형성한다. 또한, LDD를 형성하지 않은 n-chTFT 형성 영역의 p-Si막(943b)의 채널 영역이 되는 부분을 덮도록 한 절연막(944b)을 형성한다. 그 후, 레지스트 마스크(946a)를 박리한다.
다음에, 도 13의 (c)에 도시한 바와 같이, 게이트 전극(945a 및 945b)을 마스크로 하여, 이온 도핑 장치를 이용하여 고가속도 저농도로 예를 들면 P 이온 등의 n형 불순물을 주입한다. 이것에 의해, LDD가 형성되는 n-chTFT의 소스·드레인 영역(9433)과, LDD를 형성하지 않은 n-chTFT의 소스·드레인 영역(9434)에는, 저농도의 n형 불순물이 주입된다. 또한, LDD가 형성되는 n-chTFT의 LDD 영역(9432)에는, 절연막(944a)을 개재하여 저농도의 n형 불순물이 주입된다.
계속해서, 게이트 전극(945a와 945b), 및 절연막(944a)을 마스크로 하여, 이온 도핑 장치를 이용하여 저가속도 고농도로 예를 들면 P 이온 등의 n형 불순물을 주입한다. 이것에 의해, LDD가 형성되는 n-chTFT의 소스·드레인 영역(9433)과, LDD를 형성하지 않은 n-chTFT의 소스·드레인 영역(9434)에는, 고농도의 n형 불순물이 주입된다. 또, 게이트 전극(945a 및 945b)이 마스크로 되기 때문에, 채널 영역(9431 및 9435)에는 불순물이 주입되지 않는다.
다음에, 도 13의 (d)에 도시한 바와 같이, 주입된 불순물을 활성화하기 위해서 엑시머 레이저를 조사한다. 이 때, 소스·드레인 영역(9433) 상 및 소스·드레인 영역(9434) 상에는 절연막(944)이 형성되어 있지 않지만, LDD 영역(9432) 상에는 절연막(944a)이 형성되어 있다. 이 때문에, 영역에 의해 레이저광의 반사율이 달라진다는 문제가 있다. 즉, 동일한 조건으로 레이저광을 조사하면, 소스·드레인 영역(9433 및 9434)과 LDD 영역(9432) 사이에서 불순물의 활성화가 불균일하게 된다.
도 14는, p-Si막 상에 절연막(여기서는 SiO2막)을 형성한 경우의 절연막의 막 두께와 반사율과의 관계를 나타내는 그래프이다. 종축은 반사율을 나타내고, 횡축은 게이트 절연막의 막 두께(㎚)를 나타낸다. 도 14에 도시한 바와 같이, 막 두께에 대한 반사율이 변화를 나타내는 그래프의 파형은, 레이저광의 파장을 λ로 하고, 절연막의 굴절율을 n으로 하면, 주기가 λ/(2×n)의 COS 커브(여현 곡선)로 된다.
소스·드레인 영역(9433 및 9434)에서는, 절연막(944)이 형성되어 있지 않기 때문에(절연막 두께=0), 그래프 상의 점(951)으로 나타낸 반사율로 된다. 그런데 절연막(944)이 30㎚ 정도 성막되면, 그래프 상의 점(952)으로 나타낸 반사율로 된다. 이와 같이 반사율이 다르면 불순물의 활성화가 불균일하게 되어, 소자의 신뢰성이 저하하게 된다.
절연막의 막 두께를 코사인 곡선의 주기의 정수배로 하면, 그래프 상의 점(953)으로 나타낸 바와 같이, 절연막(944)이 형성되어 있을 때의 반사율과 같게 된다. 엑시머 레이저의 파장을 308㎚로 하고, 절연막(SiO2)(944)의 굴절율을 1.463로 하면, 주기 λ는 110㎚ 정도가 된다. 즉, 절연막(944)의 막 두께를 예를 들면 110㎚ 정도로 하면, 절연막(944)이 형성되어 있지 않은 경우와 동일한 반사율이 된 다. 이 때문에, 종래는 절연막(944)의 막 두께를 110㎚ 정도로 함으로써, 주입된 불순물을 균일하게 활성화시키고 있다. 그러나, 절연막(944)의 막 두께는 보다 얇게 하는 것이 요구되고 있으며, 110㎚ 정도가 아니라 예를 들면 30㎚ 정도로 하지 않으면 안되는 경우가 생기고 있다.
다음에, 도 15 내지 도 17을 참조하여 저전압 고속 구동의 주변 회로를 CMOS에 의해 구성하고, 화소 구동용 박막 트랜지스터를 n-chTFT로 한 경우에서의 p-SiTFT의 제조 방법의 일례를 설명한다. 각 도면에서, LDD를 갖는 n-chTFT의 제조 공정을 좌측에 나타내고, LDD를 갖지 않는 n-chTFT의 제조 공정을 중앙에 나타내며, LDD를 갖지 않는 p-chTFT의 제조 공정을 우측에 나타낸다. LDD를 갖는 n-chTFT는 화소 매트릭스부에 형성되고, LDD를 갖지 않는 n-chTFT 및 p-chTFT는 저전압 고속 구동의 주변 회로 부분에 형성된다. 저전압 고속 구동의 주변 회로 부분에서는, LDD를 갖고 있지 않더라도 핫 캐리어 현상에 따른 특성 열화를 억제할 수 있으므로 주변 회로의 CMOS에서는 LDD를 형성하지 않는다.
먼저, 도 15의 (a)에 도시한 바와 같이, 유리 등의 투명 절연성 기판(960) 상의 전면에, 플라즈마 CVD 장치를 이용하여 기초 SiN막(961)과 SiO2막(962)을 이 순서대로 성막한다. 계속해서, SiO2막(962) 상의 전면에 a-Si을 성막한다. 다음에, 엑시머 레이저를 이용하여 a-Si을 결정화시켜 p-Si막(963)을 형성한다.
다음에, 도 15의 (b)에 도시한 바와 같이, 패터닝된 레지스트층(964a, 964b 및 964c)을 형성한다. 이 레지스트층(964a, 964b 및 964c)을 마스크로 하여 불소 계의 가스를 이용한 드라이 에칭을 행하여 p-Si막의 일부를 제거하고, 아일런드형상의 p-Si막(963a, 963b 및 963c)을 형성한다. 그 후, 레지스트층(964a, 964b 및 964c)을 박리한다.
다음에, 도 15의 (c)에 도시한 바와 같이, 플라즈마 CVD 장치를 이용하여 p-Si막(963a, 963b 및 963c) 상의 기판 전면에 SiO2를 성막하고, 절연막(게이트 전극아래에서는 게이트 절연막으로서 기능함)(965)을 형성한다. 다음에, 절연막(965) 상의 전면에, 스퍼터 장치를 이용하여 게이트 전극이 되는 Al-Nd막(966)을 성막한다.
다음에, 도 15의 (d)에 도시한 바와 같이, Al-Nd막(966) 상에 레지스트를 도포하여 패터닝하고, 게이트 전극 형상의 레지스트 마스크(967a, 967b 및 967c)를 형성한다. 레지스트 마스크(967a, 967b 및 967c)를 이용하여 Al 에칭제로 Al-Nd 막(966)을 에칭하고, 게이트 전극(966a, 966b 및 966c)을 형성한다. 그 후, 레지스트 마스크(967a, 967b 및 968c)을 박리한다.
다음에, 도 15의 (e)에 도시한 바와 같이, LDD가 형성되는 n-chTFT 형성 영역의 p-Si막(963a)의 LDD 영역이 되는 부분 및 게이트 전극(966a)을 덮도록 레지스트층(968a)을 패터닝한다. 레지스트층(968a) 및 게이트 전극(966b 및 966c)을 마스크로 하여 절연막(965)을 드라이 에칭한다. 이것에 의해, LDD가 형성되는 n-chTFT 형성 영역의 p-Si막(963a)의 소스·드레인 영역이 되는 부분의 위에 성막된 절연막(965)이 제거되고, p-Si막(963a)의 LDD 영역 및 채널 영역이 되는 부분의 위 에는 절연막(965a)이 잔존한다. 또한, LDD를 형성하지 않은 n-chTFT 형성 영역의 p-Si막(963b)의 소스·드레인 영역이 되는 부분의 위에 성막된 절연막(965)이 제거되고, p-Si막(963b)의 채널 영역이 되는 부분의 위에는 게이트 절연막(965b)이 잔존한다. LDD를 형성하지 않은 p-chTFT 형성 영역의 p-Si막(963c)의 소스·드레인 영역이 되는 부분 상에 성막된 절연막(965)이 제거되고, p-Si막(963c)의 채널 영역이 되는 부분의 위에는 게이트 절연막(965c)이 잔존한다. 그 후, 레지스트층(968a)을 박리한다.
다음에, 도 16의 (a)에 도시한 바와 같이, LDD가 형성되는 n-chTFT 형성 영역에 대해서는 게이트 전극(966a) 및 절연막(965a)을 마스크로 하여, LDD를 형성하지 않은 n-chTFT 형성 영역 및 p-chTFT 형성 영역에 대해서는 게이트 전극(966b 및 966c)을 마스크로 하여, 이온 도핑 장치를 이용하여 예를 들면 P 이온 등의 n형 불순물을 저가속도 고농도로 주입한다. 이것에 의해, LDD가 형성되는 n-chTFT 형성 영역의 p-Si막(963a)의 소스·드레인 영역(9631)에는, 고농도의 n형 불순물이 주입된다. 또한, LDD를 형성하지 않은 n-chTFT 형성 영역의 p-Si막(963b)의 소스·드레인 영역(9633)과, p-chTFT의 소스·드레인 영역(9635)에는, 고농도의 n형 불순물이 주입된다.
또한, 게이트 전극(966a, 966b 및 966c)이 마스크가 되기 때문에, LDD가 형성되는 n-chTFT 형성 영역의 p-Si막(963a)의 채널 영역 및 LDD 영역이 되는 부분(9632)과, LDD를 형성하지 않은 n-chTFT 형성 영역의 p-Si막의 채널 영역(9634), LDD를 형성하지 않은 p-chTFT 형성 영역의 p-Si막의 채널 영역이 되는 부분(9636)에는 n형 불순물은 주입되지 않는다.
다음에, 게이트 전극(966a, 966b 및 966c)을 마스크로 하여, 이온 도핑 장치를 이용하여 예를 들면 P 이온 등의 n형 불순물을 고가속도 저농도로 주입한다. 이것에 의해, LDD가 형성되는 n-chTFT의 소스·드레인 영역(9633)에 저농도의 n형 불순물이 더 주입됨과 함께, 절연막(965a)을 개재하여 저농도의 n형 불순물이 주입되고, p-Si막에 LDD 영역(9637)이 형성된다. LDD를 형성하지 않은 n-chTFT 및 p-chTFT의 소스·드레인 영역(9633 및 9635)에 저농도의 n형 불순물이 더 주입된다.
다음에, 도 16의 (c)에 도시한 바와 같이, LDD가 형성되는 n-chTFT 형성 영역 및 LDD를 형성하지 않은 n-chTFT 형성 영역의 전체를 각각 덮도록 패터닝된 레지스트층(969a 및 969b)을 형성한다. 다음에, 레지스트층(969a 및 969b) 및 게이트 전극(966c)을 마스크로 하여, 이온 도핑 장치를 이용하여 예를 들면 붕소(B) 이온 등의 p형 불순물을 저가속도 고농도로 주입한다. 이것에 의해, LDD를 형성하지않은 p-chTFT의 소스·드레인 영역(9635)에 p형 불순물이 주입된다. 소스·드레인 영역(9635)에는 n형 불순물이 주입되어 있기 때문에, 보다 많은 p형 불순물을 주입함으로써 n형으로부터 p형으로 반전시킨다. 또, 게이트 전극(966c)이 마스크가 되기 때문에, p-Si막(963c)의 채널 영역(9636)에는 p형 불순물이 주입되지 않는다. 그 후, 레지스트 마스크(969a 및 969b)를 박리한다.
다음에, 도 16의 (d)에 도시한 바와 같이, 소스·드레인 영역(9631, 9633 및 9635), LDD 영역(9637)에 엑시머 레이저 장치로부터의 레이저광을 조사하여, 주입된 n형 및 p형 불순물을 활성화한다.
다음에, 도 17의 (a)에 도시한 바와 같이, 게이트 전극(966a, 966b 및 966c) 상의 기판 전면에, 플라즈마 CVD 장치를 이용하여 예를 들면 SiO2을 성막하여 제1 층간 절연막(970)을 형성한다.
다음에, 도 17의 (b)에 도시한 바와 같이, 컨택트홀을 형성하기 위한 레지스트 마스크(971)를 형성하고, 제1 층간 절연막(970)을 에칭하며 각 TFT의 p-Si막의 소스·드레인 영역 상에 성막된 제1 층간 절연막(970)의 일부를 제거한다.
계속해서, 도 17의 (c)에 도시한 바와 같이, 레지스트 마스크(971)를 박리한 후, 소스·드레인 전극 형성용의 도전성 박막을 성막한다. 계속해서, 레지스트를 도포하여 패터닝하고, 패터닝된 레지스트층을 마스크로 하여 도전성 박막을 에칭함으로써, 소스·드레인 전극(972)을 형성한다. 도시는 생략하였지만, 전면에 제2 층간 절연막을 성막하고, 컨택트홀을 형성 후 투명 화소 전극을 형성하면 액정 표시 장치용 TFT 기판이 완성된다.
최근, 한층 더 저소비 전력화와 주변 회로부의 고속 동작이 요구되고 있으며, 그 요구를 만족시키기 위해서는 게이트 절연막의 막 두께를 얇게 하고, 구동 전압을 낮게 억제할 필요가 있다. 그러나, 상기 제조 방법에 게이트 절연막의 박막화를 적용하면 이하에 설명하는 2가지 문제가 발생된다. 첫째는, 상기 제조 방법에서는 절연막(게이트 절연막)을 마스크로 하여 고농도 불순물을 주입하기 때문에, 절연막이 박막화되면 LDD 영역에도 다량의 불순물이 주입된다고 하는 문제이 다. 도 18의 (a)는, 도 13의 (c)에서의 절연막(944a)의 막 두께를 얇게 한 예를 나타내고 있다. 도 18의 (a)에 도시한 바와 같이, 저가속도 고농도로 n형 불순물을 주입하면, 박막화에 의해 마스크의 기능이 저하된 절연막(944a')을 통하여 상당한 양의 불순물이 절연막(944a')의 하층의 LDD 영역(9432)에 주입되어, 이 부분의 영역이 LDD로서 기능하지 않게 된다. 또, LDD가 형성되지 않은 n-chTFT 측은 게이트 절연막(944b)이 박막화하여 게이트 절연막(944b')으로 되더라도, 게이트 절연막을 마스크로 하여 이용하지 않기 때문에 문제는 발생되지 않는다.
둘째는, 레이저 활성화를 위해 엑시머 레이저로부터 사출하는 레이저광의 박막의 절연막(예를 들면 SiO2)(944a') 표면에서의 반사율이, 빛의 간섭 작용에 의해 변화하게 된다는 문제이다. 이 문제에 의해, 고농도의 불순물이 주입된 소스·드레인 영역과 저농도의 불순물이 주입된 LDD 영역에 조사되는 에너지에 차가 생겨 양 영역을 동시에 충분히 활성화시키는 것이 곤란하게 된다. 도 18의 (b)에 도시한 바와 같이, 소스·드레인 영역(9433) 상층은 노출되어 있는 데 대하여, LDD 영역(9432) 상층은 게이트 절연막(944a')으로 덮어져 있다. 이 때문에, 기판 전면에 레이저광을 조사하여도, 소스·드레인 영역(9433)과 LDD 영역(9432)에서는 조사되는 레이저광의 반사율이 다르다. 도 14에 도시한 바와 같이, 소스·드레인 영역(9433)과 LDD 영역(9432)의 반사율을 일정하게 하기 위해서는 절연막(944a')을 두껍게 하지 않을 수 없다.
본 발명의 목적은, 양호한 특성 및 높은 신뢰성이 얻어지는 박막 트랜지스터 장치 및 그 제조 방법과 그것을 구비한 박막 트랜지스터 기판 및 표시 장치를 제공하는 것에 있다.
상기 목적은, 기판 상에 소정 형상의 반도체층을 형성하고, 상기 반도체층 상에 제1 절연막을 형성하며, 상기 제1 절연막 상에 제1 도전형의 박막 트랜지스터의 게이트 전극을 형성하고, 상기 게이트 전극을 마스크로 하여 상기 반도체층에 제1 도전형의 불순물을 주입하여 소스·드레인 영역 및 저농도 불순물 영역을 형성하며, 상기 저농도 불순물 영역 상에 마스크층을 형성하고, 상기 마스크층을 이용하여 상기 제1 절연막을 패터닝하여 게이트 절연막을 형성하며, 계속해서 상기 마스크층을 이용하여 제1 도전형의 불순물을 상기 소스·드레인 영역에 더 주입하고, 상기 마스크층을 제거한 후 상기 소스·드레인 영역 상, 및 상기 저농도 불순물 영역 상에 소정의 막 두께의 제2 절연막을 형성하여 레이저광을 조사하고, 상기 소스·드레인 영역과 상기 저농도 불순물 영역의 불순물을 활성화하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법에 의해 달성된다.
[제1 실시예]
본 발명의 제1 실시예에 따른 박막 트랜지스터 장치 및 그 제조 방법과 그것을 구비한 박막 트랜지스터 기판 및 표시 장치로서의 액정 표시 장치에 대하여 도 1 내지 도 5를 참조하여 설명한다. 먼저, 본 실시예에 따른 액정 표시 장치에 대하여 도 1을 참조하여 설명한다. 액정 표시 장치(100)는, TFT 기판(110)과 TFT 기판(110)에 소정의 셀 갭을 두고 대향하여 접합된 대향 기판(도시 생략)을 갖고 있 다. 양 기판 사이에는 액정이 밀봉되어 있다. TFT 기판(110)은, 복수의 화소가 매트릭스 형상으로 배열된 화소 매트릭스 영역(111)과, 화소 매트릭스 영역(111)의 주위의 주변 회로 영역에 형성된 드레인 구동 회로(112)와 게이트 구동 회로(113)를 갖고 있다. 화소 매트릭스 영역(111)에는, 복수의 화소마다 화소 구동용 TFT가 형성되어 있다. 각 화소 구동용 TFT의 드레인 전극은 데이터 구동 회로(113)로부터 연장되는 소정의 드레인 버스 라인에 접속되고, 각 화소 구동용 TFT의 게이트 전극은 게이트 구동 회로(112)로부터 연장되는 소정의 게이트 버스 라인에 접속되어 있다. 각 화소 구동용 TFT의 소스 전극은 각 화소에 형성된 화소 전극(도시 생략)에 각각 접속되어 있다.
드레인 구동 회로(112) 및 게이트 구동 회로(113)는, CMOS에 의해 구성하는 고속 동작용의 저전압용 TFT 장치가 형성되는 회로와, 고전압으로 구동하는 고전압용 TFT 장치에 의해 구성되는 회로를 포함하고 있다. 화소 매트릭스 영역(111)은 고전압용 TFT 장치에 의해 구성된다.
다음에, 본 실시예에 따른 박막 트랜지스터 장치 및 그것을 구비한 박막 트랜지스터 기판의 제조 방법에 대하여 도 2 내지 도 4를 참조하여 설명한다. 도 2 내지 도 4는 저전압 고속 구동의 주변 회로를 CMOS에 의해 구성하며, 화소 구동용 박막 트랜지스터를 n-chTFT로 한 경우에서의 p-SiTFT의 제조 방법을 나타내고 있다. 각 도면에서, LDD를 갖는 n-chTFT의 제조 공정을 좌측에 나타내고, LDD를 갖지 않는 n-chTFT의 제조 공정을 중앙에 나타내며, LDD를 갖지 않는 p-chTFT의 제조 공정을 우측에 나타낸다. LDD를 갖는 n-chTFT는 화소 매트릭스 영역(111)에 형성되 고, LDD를 갖지 않는 n-chTFT 및 p-chTFT는 예를 들면 게이트 구동 회로(113)나 드레인 구동 회로(112)에 형성된다.
먼저, 도 2의 (a)에 도시한 바와 같이, 유리 등의 투명 절연성 기판(1) 상의 전면에, 플라즈마 CVD 장치를 이용하여 50㎚ 정도의 막 두께의 기초 SiN막(2)과 200㎚ 정도의 막 두께의 SiO2막(3)을 이 순서대로 성막한다. 계속해서, SiO2막(3) 상의 전면에 a-Si을 40㎚ 정도 성막한다. 다음에, 엑시머 레이저를 이용하여 a-Si을 결정화시켜 p-Si막(4)을 형성한다.
다음에, 도 2의 (b)에 도시한 바와 같이, 레지스트를 도포하여 패터닝하고, 패터닝된 레지스트층(5a, 5b 및 5c)을 형성한다. 이 레지스트층(5a, 5b 및 5c)을 마스크로 하여 불소계의 가스를 이용한 드라이 에칭을 행하여 p-Si막의 일부를 제거하고, 아일런드형상의 p-Si막(4a, 4b 및 4c)을 형성한다. 그 후, 레지스트층(5a, 5b 및 5c)을 박리한다.
다음에, 도 2의 (c)에 도시한 바와 같이, 플라즈마 CVD 장치를 이용하여 p-Si막(4a, 4b 및 4c) 상의 기판 전면에 SiO2를 성막하며, 막 두께가 30㎚ 정도의 절연막(게이트 전극의 아래에서는 게이트 절연막으로서 기능함)(6)을 형성한다. 절연막(6)의 막 두께는, 종래예의 예를 들면 도 15에 도시한 절연막(965)보다 얇게 형성되어 있다. 다음에, 절연막(6) 상의 전면에, 스퍼터 장치를 이용하여 게이트 전극이 되는 Al-Nd막(7)을 두께 300㎚ 정도 성막한다.
다음에, 도 2의 (d)에 도시한 바와 같이, Al-Nd막(7) 상에 레지스트를 도포 하여 패터닝하고, 게이트 전극 형상의 레지스트 마스크(8a, 8b 및 8c)를 형성한다. 레지스트 마스크(8a, 8b 및 8c)를 이용하여 Al 에칭제로 Al-Nd막(7)을 에칭하고, 게이트 전극(7a, 7b 및 7c)을 형성한다. 그 후, 레지스트 마스크(8a, 8b 및 8c)를 박리한다.
다음에, 도 2의 (e)에 도시한 바와 같이, 게이트 전극(7a, 7b 및 7c)을 마스크로 하여 절연막(6)을 개재하여, 이온 도핑 장치에 의해 n형 불순물로서 예를 들면 저농도의 P 이온을 p-Si막(4a, 4b 및 4c)에 도핑한다(제1 도핑). 예를 들면 가속 에너지 30keV, 5× 1013㎝-2의 도우즈량으로 도핑한다. LDD가 형성되는 n-ch TFT 형성 영역에는, p-Si막(4a)의 LDD 영역과 소스·드레인 영역이 되는 부분(41)에 n형 불순물이 주입된다. LDD가 형성되지 않은 n-chTFT 형성 영역 및 p-chTFT 형성 영역의 p-Si막(4b 및 4c)의 소스·드레인 영역이 되는 부분(43 및 45)에도 n형 불순물이 주입된다. 또, 채널 영역이 되는 부분(42, 44 및 46)에는 게이트 전극(7a, 7b 및 7c)이 마스크로 되어 있기 때문에, n형 불순물은 주입되지 않는다.
다음에, 도 3의 (a)에 도시한 바와 같이, LDD가 형성되는 n-chTFT 형성 영역의 p-Si막(4a)의 LDD 영역이 되는 부분 및 게이트 전극(7a)을 덮도록 레지스트층(9)을 패터닝한다. 레지스트층(9) 및 게이트 전극(7b 및 7c)을 마스크로 하여 절연막(6)을 불소계의 가스를 이용하여 드라이 에칭한다. 이것에 의해, LDD가 형성되는 n-chTFT 형성 영역의 p-Si막(4a)의 소스·드레인 영역이 되는 부분의 위에 성막된 절연막(6)이 제거되고, p-Si막(4a)의 LDD 영역 및 채널 영역이 되 는 부분의 위에는 절연막(6a)가 잔존한다. 또한, LDD를 형성하지 않은 n-chTFT 형성 영역의 p-Si막(4b)의 소스·드레인 영역이 되는 부분의 위에 성막된 절연막(6)이 제거되고, p-Si막(4b)의 채널 영역이 되는 부분의 위에는 게이트 절연막(6b)이 잔존한다. LDD를 형성하지 않은 p-chTFT 형성 영역의 p-Si막(4c)의 소스·드레인 영역이 되는 부분의 위에 성막된 절연막(6)이 제거되고, p-Si막(4c)의 채널 영역이 되는 부분의 위에는 게이트 절연막(6c)이 잔존한다.
계속해서, LDD가 형성되는 n-chTFT 형성 영역에 대해서는 또한 레지스트층(9)을 마스크로 하여, LDD를 형성하지 않은 n-chTFT 형성 영역 및 p-chTFT 형성 영역에 대해서는 게이트 전극(7b 및 7c)을 마스크로 하여, 이온 도핑 장치를 이용하여 예를 들면 P 이온 등의 n형 불순물을 고농도로 주입한다(제2 도핑). 제2 도핑은, 예를 들면 가속 에너지 10keV, 1×1015㎝-2의 도우즈량으로 행한다. 이 때, LDD를 형성하지 않은 n-chTFT 형성 영역의 p-Si막(4b)의 소스·드레인 영역(43)과, p-chTFT의 소스·드레인 영역(45)에도 고농도의 n형 불순물이 주입된다.
이와 같이 하면 LDD가 형성되는 n-chTFT 형성 영역의 p-Si막(4a)에서는, 고농도로 n형 불순물이 주입된 소스·드레인 영역(47)과, 1회째만 n형 불순물이 주입된 LDD 영역(48)과, n형 불순물이 전혀 주입되지 않은 채널 영역(42)이 형성된다. 또한 LDD가 형성되지 않은 n-chTFT 형성 영역 및 p-chTFT 형성 영역에는, 소스·드레인 영역(43 및 45)에 2번에 걸쳐 n형 불순물이 주입된다. 또, LDD가 형성되지 않은 n-chTFT 형성 영역 및 p-chTFT 형성 영역의 채널 영역(44 및 46)에는, 게이트 전극(7b 및 7c)이 마스크가 되기 때문에 n형 불순물은 주입되지 않는다. 또, 2번째의 n형 불순물의 주입 후에, 절연막(6)의 에칭을 행하도록 하여도 된다. 또한, 레지스트층(9)을 마스크로 하여 도핑하고 있지만, 절연막(6)을 통하지 않고 도핑하기 때문에 레지스트층(9)의 변질은 억제된다. 이 때문에 애싱 처리 시에 레지스트 잔사는 발생되지 않는다.
레지스트층(9)을 애싱에 의해 제거한 후, 도 3의 (c)에 도시한 바와 같이, LDD가 형성되는 n-chTFT 형성 영역 및 LDD를 형성하지 않은 n-chTFT 형성 영역의 전체를 각각 덮도록 패터닝된 레지스트층(10a 및 10b)을 형성한다. 다음에, 레지스트층(10a 및 10b)과 게이트 전극(7c)을 마스크로 하여, 이온 도핑 장치를 이용하여 예를 들면 붕소(B) 이온 등의 p형 불순물을 고농도로 주입한다. 예를 들면, 가속 에너지 10keV, 2×1015㎝-2의 도우즈량으로 도핑한다. 이것에 의해, LDD를 형성하지 않은 p-chTFT의 소스·드레인 영역(45)에 p형 불순물이 주입된다. 소스·드레인 영역(45)에는 n형 불순물이 주입되어 있기 때문에, 보다 많은 p형 불순물을 주입함으로써 n형으로부터 p형으로 반전시킨다. 또, 게이트 전극(7c)이 마스크로 되기 때문에, p-Si막(4c)의 채널 영역(46)에는 p형 불순물이 주입되지 않는다. 그 후, 레지스트 마스크(10a 및 10b)를 박리한다.
다음에, 도 3의 (d)에 도시한 바와 같이, 플라즈마 CVD 장치를 이용하여 층간 절연막(11)으로서 SiO2를 두께 40㎚ 정도 성막한다. 여기서, SiO2를 두께 40㎚ 정도 성막하는 이유에 대하여 도 5를 참조하여 설명한다. 도 5의 종축은 반사율을 나타내고, 횡축은 SiO2에 따른 절연막의 막 두께(㎚)를 나타낸다. 절연막(6)의 막 두께는 30㎚이고, 층간 절연막(11)이 성막되기 전의 상태에서는, 절연막(6)의 아래에 형성되어 있는 LDD 영역(48)의 반사율은 도 5에 도시한 바와 같이 점(121a)으로 나타내는 값이다. 한편, 소스·드레인 영역(47) 상에는 절연막(6)은 존재하지 않기 때문에, 점(120a)으로 나타내는 값이다. 이와 같이 소스·드레인 영역(47)의 반사율과 LDD 영역(48)의 반사율이 다르면, 이미 설명한 바와 같이 레이저광 조사에 따른 불순물 활성화가 영역에 의존하며 불균일하게 된다.
따라서, 40㎚ 정도의 막 두께의 층간 절연막(제1 층간 절연막)(11)을 성막하면, 소스·드레인 영역(47) 상의 SiO2의 막 두께는 40㎚로 되기 때문에, 반사율의 값은 반사율의 커브를 따라 점(120a)으로 나타내는 값으로부터 점(120b)으로 나타내는 값으로 변화한다. 한편, LDD 영역(48) 상의 SiO2의 막 두께는 70㎚로 되기 때문에, 반사율의 값은 반사율의 커브를 따라서 점(121a)으로 나타내는 값으로부터 점(121b)으로 나타내는 값으로 변화한다. 이 때, 점(120b)과 점(121b)으로 나타내는 반사율의 값은 거의 동일하게 된다. 따라서, 이 후 레이저광 조사가 행해진 경우에는, 소스·드레인 영역과 LDD 영역의 불순물의 활성화는 거의 균일해져서, 레이저 조사의 조건을 용이하게 결정할 수 있게 된다.
계속해서, 도 4의 (a)에 도시한 바와 같이, 엑시머 레이저 장치를 이용하여 소스·드레인 영역(43, 45 및 47) LDD 영역(48)에 레이저광을 조사하며, 주입된 n 형 및 p형 불순물을 활성화한다.
다음에, 도 4의 (b)에 도시한 바와 같이, 게이트 전극(966a, 966b 및 966c) 상의 기판 전면에, 플라즈마 CVD 장치를 이용하여 예를 들면 SiN막을 370㎚ 정도 성막하여 수소를 포함하는 제2 층간 절연막(12)을 형성한다. 계속해서, 질소 분위기속에서 80℃, 2시간의 열 처리를 행한다. 제2 층간 절연막(12)의 수소화의 방법으로서는, 수소 분위기속에서의 어닐링 처리나 수소 플라즈마 처리가 이용된다. 또한, 제1 층간 절연막(11)을 충분히 두껍게 형성하면, 제2 층간 절연막(12)을 형성하지 않아도 된다.
다음에, 도 4의 (c)에 도시한 바와 같이, 컨택트홀을 형성하기 위한 레지스트 마스크(13)를 형성하며, 불소계 가스를 이용한 드라이 에칭에 의해 제1 층간 절연막(11) 및 제2 층간 절연막(12)의 일부를 제거함으로써, 소스·드레인 영역(47, 43 및 45)에 대한 컨택트홀을 형성한다.
계속해서, 도 4의 (d)에 도시한 바와 같이, 레지스트 마스크(13)를 박리한 후, 소스·드레인 전극 형성용의 도전성 박막으로서, Ti막, Al막, Ti막을 각각 100㎚, 200㎚, 100㎚ 정도의 막 두께로 이 순서대로 스퍼터 장치를 이용하여 성막한다. 계속해서, 레지스트를 도포하여 패터닝하고, 패터닝된 레지스트층을 마스크로 하여 염소계 가스를 이용하여 도전성 박막을 에칭함으로써, 소스·드레인 전극(14)을 형성한다.
다음에, 제3 층간 절연막(도시 생략)으로서 SiN막을 400㎚ 정도 성막한다. 계속해서, 레지스트의 도포 및 노광에 의해 레지스트층을 패터닝하고, 패터닝된 레 지스트층을 마스크로 하여 불소계 가스를 이용한 드라이 에칭으로 SiN막을 에칭하여, 컨택트홀을 형성한다. 레지스트층을 박리한 후, 스퍼터 장치에 의해 ITO막을 70㎚ 정도 성막한다. 계속해서, 레지스트의 도포 및 노광에 의해 패터닝된 레지스트층을 형성하고, 패터닝된 레지스트층을 마스크로 하여 ITO 에칭제로 ITO막을 에칭한다. 이렇게 함으로써 본 실시예에 따른 박막 트랜지스터 장치 및 그것을 구비한 박막 트랜지스터 기판과 액정 표시 장치가 형성된다.
상기 본 실시예의 제조 방법에 의해 제조된, LDD가 형성된 n-chTFT는 투명 절연성 기판(1) 상에 기초 SiN막(2) 및 SiO2막(3)으로 이루어지는 버퍼층이 형성되어 있다. 또한, 버퍼층 상에는 p-Si막(4)이 형성되어 있으며, p-Si막(4)에는 소스·드레인 영역(47) 및 LDD 영역(48)과 채널 영역(42)이 형성되어 있다. p-Si막(4)의 LDD 영역(48) 및 채널 영역(42) 상에는 게이트 절연막(6a)이 형성되어 있다. 또한, 채널 영역(42) 상의 게이트 절연막(6a) 상에는 게이트 전극(7a)이 형성되어 있다. 또한, 소스·드레인 영역(47), 게이트 절연막(6a), 및 게이트 전극(7a) 상에는 제1 층간 절연막(11) 및 제2 층간 절연막(12)이 이 순서대로 형성되어 있다. 제1 층간 절연막(11) 및 제2 층간 절연막(12)에는 컨택트홀이 형성되어 있으며, p-Si막(4)의 소스·드레인 영역(47)과 접촉하는 소스 전극 및 드레인 전극(14)이 형성되어 있다.
또한, 상기 본 실시예의 제조 방법에 의해 제조된, LDD가 형성되지 않은 n-chTFT는, 투명 절연성 기판(1) 상에 기초 SiN막(2) 및 SiO2막(3)으로 이루어지는 버 퍼층이 형성되어 있다. 또한, 버퍼층 상에는 p-Si막(4)이 형성되어 있으며, p-Si막(4)에는 소스·드레인 영역(43)과 채널 영역(44)이 형성되어 있다. p-Si막(4)의 채널 영역(44) 상에는 게이트 절연막(6b) 및 게이트 전극(7a)이 이 순서대로 형성되어 있다. 또한, 소스·드레인 영역(43) 및 게이트 전극(7b) 상에는 제1 층간 절연막(11) 및 제2 층간 절연막(12)이 이 순서대로 형성되어 있다. 제1 층간 절연막(11) 및 제2 층간 절연막(12)에는 컨택트홀이 형성되어 있으며, p-Si막(4)의 소스·드레인 영역(43)과 접촉하는 소스 전극 및 드레인 전극(14)이 형성되어 있다.
또한, 상기 본 실시예의 제조 방법에 의해 제조된, LDD가 형성되지 않은 p-chTFT는 투명 절연성 기판(1) 상에 기초 SiN막(2) 및 SiO2막(3)으로 이루어지는 버퍼층이 형성되어 있다. 또한, 버퍼층 상에는 p-Si막(4)이 형성되어 있으며, p-Si막(4)에는 소스·드레인 영역(45)과 채널 영역(46)이 형성되어 있다. p-Si막(4)의 채널 영역(46) 상에는 게이트 절연막(6c) 및 게이트 전극(7c)이 이 순서대로 형성되어 있다. 또한, 소스·드레인 영역(45) 및 게이트 전극(7c) 상에는 제1 층간 절연막(11) 및 제2 층간 절연막(12)이 이 순서대로 형성되어 있다. 제1 층간 절연막(11) 및 제2 층간 절연막(12)에는 컨택트홀이 형성되어 있으며, p-Si막(4)의 소스·드레인 영역(45)과 접촉하는 소스 전극 및 드레인 전극(14)이 형성되어 있다.
이상 설명한 바와 같이, 본 실시예에 따른 TFT 장치 및 그것을 구비한 TFT 기판의 제조 방법에서는, 게이트 전극을 형성 후, 절연막(게이트 절연막)을 에칭하는 레지스트 마스크를 이용하여 n형 불순물을 고농도로 주입하고, 또한 제1 층간 절연막으로서 SiO2을 성막한 후에 레이저 활성화를 행하는 것을 특징으로 한다. 본 제조 방법에서는, 에칭용의 레지스트 마스크를 이용하여 그대로 불순물 주입 시의 마스크로 하여 이용함으로써도, 애싱 처리가 1회 추가되지만, 포토리소그래피 공정을 추가하지 않고, 절연막(6)을 박막화하여도 LDD 영역에 n형 불순물이 많이 주입되는 문제를 발생시키지 않도록 할 수 있다.
또한, 레지스트를 마스크로 하여 절연막(6)을 에칭하고 나서 이온 주입을 행하기 때문에, 이온 주입 시에 절연막(6)을 통해서 도핑되지 않는다. 따라서, 이온 주입 시간을 저감할 수 있는 것 외에 불순물의 가속 에너지를 낮게 하는 것이 가능하기 때문에, 마스크로 하여 이용하는 레지스트의 변질이 적기 때문에 용이하게 확실하게 애싱할 수 있다. 또한, 도 5를 참조하여 설명한 바와 같이, 게이트 절연막의 막 두께에 따라서 제1 층간 절연막인 SiO2막의 막 두께를 변화시키면, 소스·드레인 영역인 고농도 불순물 주입 영역과 LDD 영역 상에서의 레이저광의 반사율을 거의 일치시킬 수 있게 된다. 즉, 양 영역을 동시에 충분히 활성화할 수 있게 된다.
[제2 실시예]
본 발명의 제2 실시예에 따른 박막 트랜지스터 장치 및 그 제조 방법과 그것을 구비한 박막 트랜지스터 기판에 대하여 도 6 내지 도 9를 참조하여 설명한다. 본 실시예에 따른 TFT 기판을 구비한 LCD는, 제1 실시예의 도 1에 도시한 바와 같은 액정 표시 장치(100)와 동일한 구성이기 때문에 그 설명은 생략한다. 도 6 내지 도 8은 저전압 고속 구동의 주변 회로를 CMOS에 의해 구성하며, 화소 구동용 박막 트랜지스터를 n-chTFT로 한 경우에서의 p-SiTFT의 제조 방법을 나타낸다. 각 도면에서, LDD를 갖는 n-chTFT의 제조 공정을 좌측에 나타내고, LDD를 갖지 않는 n-chTFT의 제조 공정을 중앙에 나타내며, LDD를 갖지 않는 p-chTFT의 제조 공정을 우측에 나타낸다. LDD를 갖는 n-chTFT는 화소 매트릭스 영역(111)에 형성되고, LDD를 갖지 않는 n-chTFT 및 p-chTFT는 예를 들면 게이트 구동 회로(113)나 드레인 구동 회로(112)에 형성된다.
먼저, 도 6의 (a)에 도시한 바와 같이, 유리 등의 투명 절연성 기판(21) 상의 전면에, 플라즈마 CVD 장치를 이용하여 50㎚ 정도의 막 두께의 기초 SiN막(22)과 200㎚ 정도의 막 두께의 SiO2막(23)을 이 순서대로 성막한다. 계속해서, SiO2막(23) 상의 전면에 a-Si을 40㎚ 정도 성막한다. 다음에, 엑시머 레이저를 이용하여 a-Si을 결정화시켜 p-Si막(24)을 형성한다.
다음에, 도 6의 (b)에 도시한 바와 같이, 레지스트를 도포하여 패터닝하고, 패터닝된 레지스트층(25a, 25b 및 25c)을 형성한다. 이 레지스트층(25a, 25b 및 25c)을 마스크로 하여 불소계의 가스를 이용한 드라이 에칭을 행하여 p-Si막의 일부를 제거하고, 아일런드형상의 p-Si막(24a, 24b 및 24c)을 형성한다. 그 후, 레지스트층(25a, 25b 및 25c)을 박리한다.
다음에, 도 6의 (c)에 도시한 바와 같이, 플라즈마 CVD 장치를 이용하여 p-Si막(24a, 24b 및 24c) 상의 기판 전면에 SiO2를 성막하고, 막 두께가 30㎚ 정도의 절연막(게이트 전극의 아래에서는 게이트 절연막으로서 기능함)(26)을 형성한다. 절연막(26)의 막 두께는, 종래예의 예를 들면 도 15에 도시한 절연막(965)보다 얇게 형성되어 있다. 다음에, 절연막(26) 상의 전면에, 스퍼터 장치를 이용하여 게이트 전극이 되는 Al-Nd막(27)을 두께 300㎚ 정도 성막한다.
다음에, 도 6의 (d)에 도시한 바와 같이, Al-Nd막(27) 상에 레지스트를 도포하여 패터닝하고, 게이트 전극 형상의 레지스트 마스크(28a, 28b 및 28c)를 형성한다. 레지스트 마스크(28a, 28b 및 28c)를 이용하여 Al 에칭제로 Al-Nd막(27)을 에칭하고, 게이트 전극(27a, 27b 및 27c)을 형성한다. 그 후, 레지스트 마스크(28a, 28b 및 28c)를 박리한다.
다음에, 도 6의 (e)에 도시한 바와 같이, 플라즈마 CVD 장치에 의해 SiO2막을 두께 80㎚ 정도 성막하여 제1 층간 절연막(29)을 형성한다.
다음에, 도 7의 (a)에 도시한 바와 같이, 레지스트를 도포한 후 p-Si막(24a)의 LDD 영역 및 채널 영역이 되는 부분과 게이트 전극(27a)을 덮도록 패터닝하여 레지스트층(30a)을 형성한다. 계속해서, 레지스트층(30a)을 마스크로 하여 제1 층간 절연막(29) 및 절연막(26)의 SiO2를 불소계 가스를 이용하여 드라이 에칭한다. 이것에 의해, LDD가 형성되는 n-chTFT 형성 영역의 p-Si막(24a)의 소스·드레인 영역이 되는 부분의 위에 성막된 제1 층간 절연막(29) 및 절연막(26)이 제거되고, p- Si막(24a)의 LDD 영역 및 채널 영역이 되는 부분의 위에는 제1 층간 절연막(29a) 및 절연막(26a)이 잔존한다.
또한, LDD를 형성하지 않은 n-chTFT 형성 영역의 p-Si막(24b)의 소스·드레인 영역이 되는 부분의 위에 성막된 제1 층간 절연막(29) 및 절연막(26)이 제거되고, p-Si막(24b)의 채널 영역이 되는 부분의 위에는 게이트 절연막(26b)이 잔존한다. LDD를 형성하지 않은 p-chTFT 형성 영역의 p-Si막(24c)의 소스·드레인 영역이 되는 부분의 위에 성막된 제1 층간 절연막(29) 및 절연막(26)이 제거되고, p-Si막(24c)의 채널 영역이 되는 부분의 위에는 게이트 절연막(26c)이 잔존한다.
계속해서, 레지스트층(30a)을 박리 후, 도 7의 (b)에 도시한 바와 같이, LDD가 형성되는 n-chTFT 형성 영역은 제1 층간 절연막(29a)을 마스크로 하여, LDD를 형성하지 않은 n-chTFT 형성 영역 및 p-chTFT 형성 영역은 게이트 전극(27b 및 27c)을 마스크로 하여, 이온 도핑 장치를 이용하여 예를 들면 P 이온 등의 n형 불순물을 고농도로 주입한다. 도핑은, 예를 들면 가속 에너지 10keV, 1×1015㎝-2의 도우즈량으로 행한다. 이 때, LDD를 형성하지 않은 n-chTFT 형성 영역의 p-Si막(24b)의 소스·드레인 영역(243)과, p-chTFT의 소스·드레인 영역(245)에도 고농도의 n형 불순물이 주입된다.
제1 층간 절연막(29a)과 게이트 전극(27a, 27b 및 27c)이 마스크가 되기 때문에, LDD가 형성되는 n-chTFT 형성 영역의 p-Si막(24a)의 LDD 영역 및 채널 영역이 되는 부분(242)과 LDD가 형성되지 않은 n-chTFT 형성 영역의 p-Si막(24b)의 채 널 영역(244), 및 LDD가 형성되지 않은 p-chTFT 형성 영역의 p-Si막(24c)의 채널 영역이 되는 부분(246)에는 n형 불순물은 주입되지 않는다.
계속해서, 도 7의 (c)에 도시한 바와 같이, LDD가 형성되는 n-chTFT 형성 영역은 제1 층간 절연막(29a)을 마스크로 하여, LDD를 형성하지 않은 n-chTFT 형성 영역 및 p-chTFT 형성 영역은 게이트 전극(27b 및 27c)을 마스크로 하여, 이온 도핑 장치를 이용하여 예를 들면 P 이온 등의 n형 불순물을 가속 에너지 70keV, 도우즈량 5×1013㎝-2로 도핑한다. 이것에 의해, LDD가 형성되는 n-chTFT 형성 영역은, p-Si막(24a)에 LDD 영역(247)이 형성된다. 이 때, 또, 게이트 전극(27a, 27b 및 27 c)이 마스크로 되어 있기 때문에, 채널 영역(248, 244 및 246)에는, n형 불순물은 주입되지 않는다.
다음에, 도 7의 (d)에 도시한 바와 같이, LDD가 형성되는 n-chTFT 형성 영역 및 LDD를 형성하지 않은 n-chTFT 형성 영역의 전체를 각각 덮도록 패터닝된 레지스트층(30a 및 30b)을 형성한다. 다음에, 레지스트층(30a 및 30b) 및 게이트 전극(27c)을 마스크로 하여, 이온 도핑 장치를 이용하여 예를 들면 붕소(B) 이온 등의 p형 불순물을 고농도로 주입한다. 예를 들면, 가속 에너지 10keV, 2×1015㎝-2의 도우즈량으로 도핑한다. 이것에 의해, LDD를 형성하지 않은 p-chTFT의 소스·드레인 영역(245)에 p형 불순물이 주입된다. 소스·드레인 영역(245)에는 n형 불순물이 주입되어 있기 때문에, 보다 많은 p형 불순물을 주입함으로써 n형으로부터 p형으로 반전시킨다. 또, 게이트 전극(27c)이 마스크가 되기 때문에, p-Si막(24c) 의 채널 영역(246)에는 p형 불순물이 주입되지 않는다. 그 후, 레지스트 마스크(30a 및 30b)를 박리한다.
계속해서, 도 8의 (a)에 도시한 바와 같이, 엑시머 레이저 장치를 이용하여 소스·드레인 영역(241, 243, 245) 및 LDD 영역(247)에 레이저광을 조사하여, 주입된 n형 및 p형 불순물을 활성화한다. 이 때, LDD가 형성되는 n-chTFT의 LDD 영역(247) 상에는 SiO2으로 이루어지는 30㎚ 정도의 게이트 절연막(26a) 및 80㎚ 정도의 제1 층간 절연막(29a)가 형성되어 있다. 한편, 소스·드레인 영역(241) 상에는 SiO막은 존재하지 않는다.
이러한 막 구성으로 하는 이유를 도 9를 참조하여 설명한다. 도 9의 종축은 반사율, 횡축은 SiO2에 의한 절연막의 막 두께(㎚)를 나타내고 있다. 소스·드레인 영역(241) 상의 SiO2막의 막 두께는 0이기 때문에 반사율은 도 9의 점(122)의 값으로 된다. 한편, LDD 영역(247) 상에는 당초 30㎚의 SiO2막이 형성되어 있으며, LDD 영역(247)의 반사율은 도 9의 점(123a)의 값이 된다. 이렇게 하면 소스·드레인 영역(241)과 LDD 영역(247)의 반사율이 다르기 때문에 레이저광 조사에 의한 활성화를 양층 영역에서 균일하게 하는 것은 곤란하다. 따라서, 제1 층간 절연막(29a)을 80㎚ 정도 형성하여 SiO2막의 막 두께를 110㎚로 하면 도 9의 점(123a)이 반사율의 커브를 따라서 점(123b)으로 이동한다. 점(122)의 반사율과 점(123b)의 반사율은 거의 같기 때문에 레이저광 조사에 따른 불순물의 활성화를 거의 균일하게 행할 수 있도록 된다.
다음에, 도 8의 (b)에 도시한 바와 같이, 플라즈마 CVD 장치를 이용하여 전면에 SiO2막, SiN막을 이 순서대로 각각 60㎚ 정도, 380㎚ 정도 성막하며 제2 층간 절연막(31)을 형성한다. 계속해서, 질소 분위기속에서 80℃, 2시간의 열 처리를 행한다. 제2 층간 절연막(31)의 수소화 방법으로서는, 수소 분위기속에서의 어닐링 처리나 수소 플라즈마 처리가 이용된다. 또, 제2 층간 절연막(31)은 SiO2막을 충분히 두껍게 형성하도록 하여도 된다.
다음에, 도 8의 (c)에 도시한 바와 같이, 컨택트홀을 형성하기 위한 레지스트 마스크(13)를 형성하고, 불소계 가스를 이용한 드라이 에칭에 의해 제2 층간 절연막(31)의 일부를 제거함으로써, 소스·드레인 영역(241, 243 및 245)에 대한 컨택트홀을 형성한다.
계속해서, 도 8의 (d)에 도시한 바와 같이, 레지스트 마스크(32)를 박리한 후, 소스·드레인 전극 형성용의 도전성 박막으로서, Ti막, Al막, Ti막을 각각 100㎚, 200㎚, 100㎚ 정도의 막 두께로 이 순서대로 스퍼터 장치를 이용하여 성막한다. 계속해서, 레지스트를 도포하여 패터닝하고, 패터닝된 레지스트층을 마스크로 하여 염소계 가스를 이용하여 도전성 박막을 에칭함으로써, 소스·드레인 전극(33)을 형성한다. 그 후, 레지스트 마스크를 박리한다.
다음에, 제3 층간 절연막(도시 생략)으로서 SiN막을 400㎚ 정도 성막한다. 계속해서, 레지스트의 도포 및 노광에 의해 레지스트층을 패터닝하고, 패터닝된 레 지스트층을 마스크로 하여 불소계 가스를 이용한 드라이 에칭으로 SiN막을 에칭하고, 컨택트홀을 형성한다. 레지스트층을 박리한 후, 스퍼터 장치에 의해 ITO막을 70㎚ 정도 성막한다. 계속해서, 레지스트의 도포 및 노광에 의해 패터닝된 레지스트층을 형성하고, 패터닝된 레지스트층을 마스크로 하여 ITO 에칭제로 ITO막을 에칭한다. 이렇게 함으로써 본 실시예에 따른 박막 트랜지스터 장치 및 그것을 구비한 박막 트랜지스터 기판과 액정 표시 장치가 형성된다.
상기 본 실시예의 제조 방법에 의해 제조된, LDD가 형성된 n-chTFT는 투명 절연성 기판(21) 상에 기초 SiN막(22) 및 SiO2막(23)으로 이루어지는 버퍼층이 형성되어 있다. 또한, 버퍼층 상에는 p-Si막(24)이 형성되어 있으며, p-Si막(24)에는, 소스·드레인 영역(241) 및 LDD 영역(247)과 채널 영역(248)이 형성되어 있다. p-Si막(24)의 LDD 영역(247) 및 채널 영역(248) 상에는 게이트 절연막(26a)이 형성되어 있다. 또한, 게이트 절연막(26a) 상에는 게이트 전극(27a)이 형성되어 있다. 또한, 게이트 절연막(26a) 및 게이트 전극(27a) 상에는 제1 층간 절연막(29a)이 형성되어 있다. 제1 층간 절연막(29a) 및 p-Si막(24)의 소스·드레인 영역(241) 상에는 제2 층간 절연막(31)이 형성되어 있다. 제2 층간 절연막(31)에는 컨택트홀이 형성되어 있으며, p-Si막(24)의 소스·드레인 영역(241)과 접촉하는 소스·드레인 전극(33)이 형성되어 있다.
또한, 상기 본 실시예의 제조 방법에 의해 제조된, LDD가 형성되지 않은 n-chTFT는 투명 절연성 기판(21) 상에 기초 SiN막(22) 및 SiO2막(23)으로 이루어지는 버퍼층이 형성되어 있다. 또한, 버퍼층 상에는 p-Si막(24)이 형성되어 있으며, p-Si막(24)에는 소스·드레인 영역(243)과 채널 영역(244)이 형성되어 있다. p-Si막(24)의 채널 영역(244) 상에는 게이트 절연막(26b) 및 게이트 전극(27b)이 이 순서대로 형성되어 있다. 또한, 소스·드레인 영역(243)과 게이트 전극(27b) 상에는 제2 층간 절연막(31)이 형성되어 있다. 제2 층간 절연막(31)에는 컨택트홀이 형성되어 있으며, p-Si막(24)의 소스·드레인 영역(243)과 접촉하는 소스·드레인 전극(33)이 형성되어 있다.
또한, 상기 본 실시예의 제조 방법에 의해 제조된, LDD가 형성되지 않은 p-chTFT는 투명 절연성 기판(21) 상에 기초 SiN막(22) 및 SiO2막(23)으로 이루어지는 버퍼층이 형성되어 있다. 또한, 버퍼층 상에는 p-Si막(24)이 형성되어 있으며, p-Si막(24)에는, 소스·드레인 영역(245)과 채널 영역(246)이 형성되어 있다. p-Si막(24)의 채널 영역(246) 상에는 게이트 절연막(26c) 및 게이트 전극(27c)이 형성되어 있다. 또한, 소스·드레인 영역(245) 및 게이트 전극(27c) 상에는, 제2 층간 절연막(31)이 형성되어 있다. 제2 층간 절연막(31)에는 컨택트홀이 형성되어 있으며, p-Si막(24)의 소스·드레인 영역(245)과 접촉하는 소스·드레인 전극(33)이 형성되어 있다.
이상 설명한 바와 같이, 본 실시예에 따른 TFT 장치 및 그것을 구비한 TFT 기판의 제조 방법에서는, 게이트 전극(27a)을 형성 후, 제1 층간 절연막(29)을 성막하고, 적어도 소스·드레인 영역(241) 상의 제1 층간 절연막(29)과 게이트 절연 막(26)을 제거하고 나서, 게이트 전극(27a) 및 게이트 절연막(26a)과 제1 층간 절연막(29a)을 마스크로 하여 p-Si층(24)의 소스·드레인 영역(241)에 고농도의 불순물을 도입하고, 게이트 전극(27a)을 마스크로 하여 게이트 절연막(26a) 및 제1 층간 절연막(29a)을 통해서 저농도의 불순물을 주입하고, 레이저광을 조사함으로써 불순물을 활성화하며, 제2 층간 절연막(31)을 성막하고, 컨택트홀을 형성하여, 소스·드레인 전극(33)을 형성한다.
이 방법에서는, LDD 영역(247) 상에 게이트 절연막(26a)과 제1 층간 절연막(29a)이 적층되어 있으며, 이 적층 구조가 고농도의 불순물을 주입할 때의 마스크로 되기 때문에, 포토리소그래피 공정을 늘리지 않고, 게이트 절연막(26a)을 박막화하여도 LDD 영역(247)에 필요 이상의 n형 불순물이 주입되는 것을 회피할 수 있다. 또, 게이트 절연막과 제1 층간 절연막을 에칭할 때의 포토레지스트 패턴에 따라서, LDD 영역을 갖는 트랜지스터와, LDD 영역을 갖지 않는 트랜지스터를 제조할 수 있다. 또한, 도 9에 도시한 바와 같이, 게이트 절연막(26a)의 막 두께에 따라 제1 층간 절연막의 막 두께를 변화시킴으로써, 즉, 제1 층간 절연막의 성막 공정을 1회 추가하는 것만으로, 소스·드레인 영역(241)인 고농도 불순물 주입 영역과 LDD 영역 상에서의 레이저광의 반사율을 일정하게 할 수 있다. 즉, 불순물의 양방의 영역을 동시에 충분히 활성화할 수 있도록 된다.
[제3 실시예]
본 발명의 제3 실시예에 따른 박막 트랜지스터 장치 및 그 제조 방법과 그것을 구비한 박막 트랜지스터 기판에 대하여 도 10을 참조하여 설명한다. 본 실시예 에 따른 TFT 기판을 구비한 LCD는, 제1 실시예의 도 1에 도시한 액정 표시 장치(100)와 동일한 구성이기 때문에 설명은 생략한다. 도 10은 저전압 고속 구동의 주변 회로를 CMOS로 구성하며, 화소 구동용 박막 트랜지스터를 n-chTFT로 한 경우에서의 p-SiTFT의 제조 방법을 나타내고 있다. 각 도면에서, LDD를 갖는 n-chTFT의 제조 공정을 좌측에 나타내고, LDD를 갖지 않는 n-chTFT의 제조 공정을 중앙에 나타내며, LDD를 갖지 않는 p-chTFT의 제조 공정을 우측에 나타낸다. LDD를 갖는 n-chTFT는 화소 매트릭스 영역(111)에 형성되고, LDD를 갖지 않는 n-chTFT 및 p-chTFT은 예를 들면 게이트 구동 회로(113)나 드레인 구동 회로(112)에 형성된다.
먼저, 도 10의 (a)에 도시한 바와 같이, 유리 등의 투명 절연성 기판(61) 상의 전면에, 플라즈마 CVD 장치를 이용하여 50㎚ 정도의 막 두께의 기초 SiN막(62)과 200㎚ 정도의 막 두께의 SiO2막(63)을 이 순서대로 성막한다. 계속해서, SiO2막(63) 상의 전면에 a-Si을 40㎚ 정도 성막한다. 다음에, 엑시머 레이저를 이용하여 a-Si을 결정화시켜 p-Si막(64)을 형성한다.
다음에, 레지스트를 도포하여 패터닝하고, 패터닝된 레지스트층을 마스크로 하여 불소계의 가스를 이용한 드라이 에칭을 행하여 p-Si막(64)의 일부를 제거하여, 아일런드형상의 p-Si막을 형성한다.
레지스트 마스크를 박리 후, 아일런드형상의 p-Si막 상에, 플라즈마 CVD 장치에 의해 SiO2을 30㎚ 정도 성막하며 절연막(65)을 형성한다. 절연막(65)의 막 두께는, 종래예의 예를 들면 도 15에 도시한 절연막(965)보다 얇게 되어 있다. 다음 에, 절연막(65) 상의 전면에 게이트 전극이 되는 Al-Nd막(66)을 스퍼터 장치에 의해 300㎚ 정도 성막한다.
다음에, Al-Nd막(66) 상에 레지스트를 도포하여 패터닝하고, 게이트 전극 형상의 레지스트 마스크를 형성한다. 레지스트 마스크를 이용하여 Al 에칭제로 Al-Nd막(66)을 에칭하고, 게이트 전극(66a, 66b 및 66c)을 형성한다.
다음에, 레지스트 마스크를 박리 후, 게이트 전극(66a, 66b 및 66c)을 마스크로 하여, 이온 도핑 장치를 이용하여 예를 들면 P 이온 등의 n형 불순물을 저농도로 주입한다(제1 도핑). 도핑은, 예를 들면 가속 에너지 40keV, 5×1013㎝-2의 도우즈량으로 행한다. 이것에 의해, LDD가 형성되는 n-chTFT인 경우에는, p-Si막의 LDD 영역 및 소스·드레인 영역이 되는 부분(641)에 n형 불순물이 주입된다. LDD가 형성되지 않은 n-chTFT 및 p-chTFT의 p-Si막의 소스·드레인 영역이 되는 부분(643 및 645)에도 n형 불순물이 주입된다. 또, 채널 영역이 되는 부분(642, 644 및 646)에는 게이트 전극(66a, 66b 및 66c)이 마스크로 되어 있으므로, n형 불순물은 주입되지 않는다. 이와 같이 하면, 얇은 게이트 절연막(65)을 통한 도핑으이기 때문에, 도핑에 걸리는 시간을 단축할 수 있다.
다음에, 도 10의 (b)에 도시한 바와 같이, 플라즈마 CVD 장치에서 SiO2막을 80㎚ 정도 성막한 제1 층간 절연막(67)을 형성한다.
다음에, 도 10의 (c)에 도시한 바와 같이, 레지스트의 도포 및 노광에 의해, LDD가 형성되는 n-chTFT의 p-Si막의 LDD 영역 및 채널 영역이 되는 부분 및 게이트 전극(66a)을 덮도록 레지스트 마스크(68a)를 형성한다. 계속해서, 제1 층간 절연막(67) 및 게이트 절연막(65)의 SiO2막을 불소계 가스를 이용하여 드라이 에칭한다. 이것에 의해, LDD가 형성되는 n-chTFT의 소스·드레인 영역이 되는 부분의 위에 성막된 제1 층간 절연막(67) 및 게이트 절연막(65)과, LDD가 형성되지 않은 n-chTFT의 소스·드레인 영역이 되는 부분의 위에 성막된 제1 층간 절연막(67) 및 게이트 절연막(65)과 LDD가 형성되지 않은 p-chTFT의 소스·드레인 영역이 되는 부분의 위에 성막된 제1 층간 절연막(67) 및 게이트 절연막(65)을 제거한다.
다음에, 레지스트 마스크(68a)를 박리후, 도 10의 (d)에 도시한 바와 같이, 제1 층간 절연막(67a) 및 게이트 전극(66b 및 66c)을 마스크로 하여, 이온 도핑 장치를 이용하여 n형 불순물로 하여 예를 들면 가속 에너지 10keV, 1×1015㎝-2의 도우즈량으로 P 이온을 도핑한다. 이 도핑에 의해, LDD가 형성되는 n-chTFT의 p-Si막(64)의 소스·드레인 영역(647)과, LDD가 형성되지 않은 n-chTFT의 p-Si막(64)의 소스·드레인 영역(643)이 형성된다. 또, LDD가 형성되지 않은 p-chTFT의 p-Si막(64)의 소스·드레인 영역(645)에도 n형 불순물이 주입된다. 게이트 전극(66a, 66b 및 66c)이 마스크로 되기 때문에, LDD가 형성되는 n-chTFT의 p-Si막(64)의 LDD 영역 및 채널 영역이 되는 부분(642)과, LDD가 형성되지 않은 n-chTFT의 p-Si막(64)의 채널 영역(644), 및 LDD가 형성되지 않은 p-chTFT의 p-Si막(64)의 채널 영역이 되는 부분(646)에는 n형 불순물은 주입되지 않는다.
이 후의 공정은, 제2 실시예의 도 7의 (d) 이후와 동일하게 되기 때문에 간 단히 설명한다. 레지스트의 도포 및 노광에 의해, LDD가 형성되는 n-chTFT 및 LDD가 형성되지 않은 n-chTFT를 덮도록 패터닝된 레지스트층을 형성한다. 패터닝된 레지스트층 및 게이트 전극(66c)을 마스크로 하여, 이온 도핑 장치를 이용하여, 예를 들면, 가속 에너지 10keV, 2×1015㎝-2의 도우즈량으로 p형 불순물의 예를 들면 B 이온을 도핑한다. 이것에 의해, LDD가 형성되지 않은 p-chTFT의 p-Si막(64)의 소스·드레인 영역(645)을 형성한다. 또, LDD가 형성되지 않은 p-chTFT의 p-Si막(64)의 소스·드레인 영역(645)에는 n형 불순물이 도핑되어 있기 때문에, 도전형을 반전시키기 위해서 보다 많은 p형 불순물을 도핑한다.
그 후 레지스트 마스크를 풀 애싱한다. 계속해서, 엑시머 레이저 장치로부터 레이저광을 조사하여 불순물을 활성화한다. 또, LDD가 형성되는 n-chTFT의 LDD 영역(648) 상에는, 30㎚ 정도의 게이트 절연막(65a)과 80㎚ 정도의 제1 층간 절연막(67a)의 SiO2막이 형성되어 있다. 한편, 소스·드레인 영역(247) 상에는 SiO2막은 존재하지 않는다. 이것에 의해, 도 9를 참조하여 설명한 바와 같이, 양 영역의 레이저광의 반사율을 거의 동일하게 할 수 있다.
다음에, 플라즈마 CVD 장치에 의해 SiO2막, SiN막을 이 순서대로 각각 60㎚ 정도, 380㎚ 정도 성막하여 제2 층간 절연막을 형성한다. 또한, 질소 분위기속에서 380℃ 2시간의 열 처리를 행한다. 또한, 어닐링 처리에 따른 수소화를 행한다.
다음에, 레지스트의 도포 및 노광에 의해 레지스트층을 패터닝하고, 이 레지스트층을 마스크로 하여 불소계 가스를 이용한 드라이에칭을 행하고, 제2 층간 절 연막의 일부를 제거함으로써, 소스·드레인 영역(647, 643 및 645)에 대한 컨택트홀을 형성한다.
다음에, 레지스트 마스크(32)를 박리한 후, 스퍼터 장치에서 도전성 박막으로서 Ti막, Al막, Ti막을 이 순서대로 각각 100㎚, 200㎚, 100㎚ 정도 성막한다. 다음에, 레지스트를 도포하여 패터닝하고, 패터닝된 레지스트층을 마스크로 하여 염소계 가스를 이용하여 도전성 박막을 에칭한다. 이 에칭에 의해, 소스·드레인 전극(33)이 형성된다. 그 후, 레지스트 마스크를 박리한다.
또한 제3 층간 절연막으로서 SiN막을 400㎚ 정도 성막한다. 다음에, 레지스트를 도포하여 패터닝하고, 패터닝된 레지스트층을 마스크로 하여 불소계 가스를 이용한 드라이 에칭에 의해 SiN막을 에칭하여, 컨택트홀을 형성한다. 또한, 스퍼터 장치에 의해 ITO막을 70㎚ 정도 성막한다. 다음에, 레지스트를 도포하여 패터닝하고, 패터닝된 레지스트층을 마스크로 하여 ITO 에칭제로 ITO막을 에칭한다. 이렇게 함으로써 본 실시예에 따른 박막 트랜지스터 장치 및 그것을 구비한 박막 트랜지스터 기판과 액정 표시 장치가 형성된다.
본 실시예에 따른 TFT 기판의 제조 방법은, 게이트 전극을 형성 후, 게이트 전극을 마스크로 하여 게이트 절연막을 통해 저농도의 불순물을 주입하고, 제1 층간 절연막을 성막하며, 적어도 소스·드레인 영역 상의 제1 층간 절연막과 게이트 절연막을 제거하고 나서, 게이트 전극 및 게이트 절연막과 제1 층간 절연막을 마스크로 하여 p-Si층의 소스·드레인 영역에 고농도의 n형 불순물을 도입하고, 레이저광을 조사함으로써 불순물을 활성화하며, 제2 층간 절연막을 성막하여, 컨택트홀을 형성하고, 소스·드레인 전극을 형성한다. 본 실시예에 따른 제조 방법에 따르면, 제1 실시예와 마찬가지로, 포토리소그래피 공정을 늘리지 않고, 게이트 절연막을 박막화하여도 LDD 영역의 불순물 주입량을 제어할 수 있으며, 또한 소스·드레인 영역과 LDD 영역의 반사율을 층간 절연막에 의해 조정할 수 있도록 된다. 즉, 불순물의 양방의 영역을 동시에 충분히 활성화할 수 있도록 된다.
상기 실시예에서는, 표시 장치의 예로서 LCD를 이용하였지만 본 발명은 이것에 한정되지 않는다. 예를 들면, LCD와 함께, CRT(cathode-ray tube)를 대신하는 표시 장치로서 기대가 높아진 박막 유기 EL 표시 장치 등의 플랫 패널(평판상) 표시 장치에 본 발명은 적용 가능하다. 이들 플랫 패널 표시 장치는, 스위칭 소자로서 각 화소 내에 TFT를 구비하고 고속 응답이나 저소비 전력화에 우수하는 액티브 매트릭스형이 주류로 되어 있다. 액티브 매트릭스형 플랫 패널 표시 장치에서는, 기판 상에서 매트릭스 형상으로 배치되는 다수의 화소의 각각에 TFT를 제조할 필요가 있지만, 상기 실시예에서 설명한 제조 방법 등이 적용 가능하다.
이상 설명한 본 실시예에 따른 박막 트랜지스터 장치 및 그 제조 방법과 그것을 구비한 박막 트랜지스터 기판 및 액정 표시 장치는, 이하와 같이 정리된다.
(부기 1)
기판 상에 소정 형상의 반도체층을 형성하고,
상기 반도체층 상에 제1 절연막을 형성하며,
상기 제1 절연막 상에 제1 도전형의 박막 트랜지스터의 게이트 전극을 형성하고,
상기 게이트 전극을 마스크로 하여 상기 반도체층에 제1 도전형의 불순물을 주입하여 소스·드레인 영역과 저농도 불순물 영역을 형성하며,
상기 저농도 불순물 영역 상에 마스크층을 형성하고,
상기 마스크층을 이용하여 상기 제1 절연막을 패터닝하며 게이트 절연막을 형성하며, 계속해서 상기 마스크층을 이용하여 제1 도전형의 불순물을 상기 소스·드레인 영역에 더 주입하고,
상기 마스크층을 제거한 후, 상기 소스·드레인 영역 상, 및 상기 저농도 불순물 영역 상에 소정의 막 두께의 제2 절연막을 형성하며 레이저광을 조사하며, 상기 소스·드레인 영역과 상기 저농도 불순물 영역의 불순물을 활성화하는 것을 특징으로 하는 박막트랜지스터 장치의 제조 방법.
(부기 2)
부기 1에 기재된 박막 트랜지스터 장치의 제조 방법에 있어서,
상기 게이트 전극의 형성과 동시에 제2 도전형의 박막 트랜지스터의 게이트 전극을 상기 제1 절연막 상에 형성하고,
상기 게이트 절연막의 형성과 동시에 상기 제2 도전형의 박막 트랜지스터의 게이트 절연막을 형성하며,
상기 마스크층을 제거한 후에 상기 레이저광의 조사 전에, 상기 제1 도전형의 박막 트랜지스터 상에 제2 마스크층을 형성하고,
상기 제2 마스크층을 이용하여 제2 도전형의 불순물을 상기 제2 도전형의 박막 트랜지스터의 소스·드레인 영역에 주입하는 것을 특징으로 하는 박막 트랜지스 터 장치의 제조 방법.
(부기 3)
기판 상에 소정 형상의 반도체층을 형성하고,
상기 반도체층상에 제1 절연막을 형성하며,
상기 제1 절연막 상에 제1 도전형의 박막 트랜지스터의 게이트 전극을 형성하고,
소정의 막 두께의 제2 절연막을 형성하고 나서 상기 제1 및 제2 절연막을 패터닝하여, 상기 게이트 전극의 아래 및 근방의 상기 반도체층 상에 게이트 절연막 및 상기 소정의 막 두께의 마스크층을 형성하며,
상기 게이트 전극, 상기 게이트 절연막 및 상기 마스크층을 마스크로 하여 상기 반도체층에 제1 도전형의 불순물을 주입하여 소스·드레인 영역을 형성하고,
상기 게이트 전극을 마스크로 하여, 불순물의 주입 조건을 바꿔 상기 반도체층에 제1 도전형의 불순물을 주입하여 상기 게이트 전극 근방에 저농도 불순물 영역을 형성하며,
레이저광을 조사하여, 상기 소스·드레인 영역과 상기 저농도 불순물 영역의 불순물을 활성화하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
(부기 4)
부기 3에 기재된 박막트랜지스터 장치의 제조 방법에 있어서,
상기 게이트 전극의 형성과 동시에 제2 도전형의 박막 트랜지스터의 게이트 전극을 상기 제1 절연막 상에 형성하고,
상기 게이트 절연막의 형성과 동시에 상기 제2 도전형의 박막트랜지스터의 게이트 절연막을 형성하며,
저농도 불순물 영역을 형성한 후에 상기 레이저광의 조사 전에, 상기 제1 도전형의 박막 트랜지스터 상에 제2 마스크층을 형성하고,
상기 제2 마스크층을 이용하여 제2 도전형의 불순물을 상기 제2 도전형의 박막 트랜지스터의 소스·드레인 영역에 주입하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
(부기 5)
기판 상에 소정 형상의 반도체층을 형성하고,
상기 반도체층상에 제1 절연막을 형성하며,
상기 제1 절연막 상에 제1 도전형의 박막 트랜지스터의 게이트 전극을 형성하고,
상기 게이트 전극을 마스크로 하여 상기 반도체층에 제1 도전형의 불순물을 주입하여 소스·드레인 영역과 저농도 불순물 영역을 형성하며,
소정의 막 두께의 제2 절연막을 형성하고 나서 상기 제1 및 제2 절연막을 패터닝하여, 상기 게이트 전극 아래 및 근방의 상기 저농도 불순물 영역 상에 게이트 절연막 및 상기 소정의 막 두께의 마스크층을 형성하고,
상기 게이트 전극, 상기 게이트 절연막 및 상기 마스크층을 마스크로 하여, 불순물의 주입 조건을 바꿔 상기 반도체층에 제1 도전형의 불순물을 주입하여 소스·드레인 영역을 형성하며,
레이저광을 조사하여, 상기 소스·드레인 영역과 상기 저농도 불순물 영역의 불순물을 활성화하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법
(부기 6)
부기 5에 기재된 박막트랜지스터 장치의 제조 방법에 있어서,
상기 게이트 전극의 형성과 동시에 제2 도전형의 박막 트랜지스터의 게이트 전극을 상기 제1 절연막 상에 형성하고,
상기 게이트 절연막의 형성과 동시에 상기 제2 도전형의 박막 트랜지스터의 게이트 절연막을 형성하며,
소스·드레인 영역을 형성한 후에 상기 레이저광의 조사 전에, 상기 제1 도전형의 박막 트랜지스터상에 제2 마스크층을 형성하고,
상기 제2 마스크층을 이용하여 제2 도전형의 불순물을 상기 제2 도전형의 박막 트랜지스터의 소스·드레인 영역에 주입하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
(부기 7)
부기 1 내지 6 중 어느 하나에 기재된 박막 트랜지스터 장치의 제조 방법에 있어서,
상기 제2 절연막 상에 제3 절연막을 형성하고,
상기 소스·드레인 영역 상의 상기 제2 및 제3 절연막을 각각 개구하여 컨택트홀을 형성하며,
상기 소스·드레인 영역에 상기 컨택트홀을 개재하여 각각 접속되는 소스· 드레인 전극을 형성하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
(부기 8)
부기 1 내지 7 중 어느 하나에 기재된 박막 트랜지스터 장치의 제조 방법에 있어서,
상기 제2 절연막의 막 두께는, 상기 제1 도전형의 박막 트랜지스터의 저농도 불순물 영역과 소스·드레인 영역 사이에서 상기 레이저광의 반사율이 거의 동일하게 되도록 결정되는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
(부기 9)
부기 8에 기재된 박막 트랜지스터 장치의 제조 방법에 있어서,
상기 제2 절연막의 막 두께는, 상기 제1 절연막의 막 두께에 기초하며 결정되는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
(부기 10)
기판 상에 형성된 소정 형상의 반도체층과,
상기 반도체층 상에 형성된 제1 절연막과,
상기 제1 절연막 상에 형성된 제1 도전형의 박막 트랜지스터의 게이트 전극과,
상기 반도체층에 제1 도전형의 불순물을 주입하여 형성된 소스·드레인 영역과 저농도 불순물 영역과,
상기 소스·드레인 영역 상, 및 상기 저농도 불순물 영역 상에 형성된 소정의 막 두께의 제2 절연막을 포함하는 것을 특징으로 하는 박막 트랜지스터 장치.
(부기 11)
기판 상에 형성된 소정 형상의 반도체층과,
상기 반도체층 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성된 제1 도전형의 박막 트랜지스터의 게이트 전극과,
상기 게이트 전극의 아래 및 근방의 상기 반도체층 상에 형성된 게이트 절연막과,
상기 반도체층에 제1 도전형의 불순물을 주입할 때의 마스크층으로서 기능하는 제2 절연막과,
상기 게이트 전극, 상기 게이트 절연막 및 상기 제2 절연막을 마스크로 하여 상기 반도체층에 제1 도전형의 불순물을 주입하여 형성된 소스·드레인 영역과 상기 게이트 전극을 마스크로 하여, 불순물의 주입 조건을 바꿔 상기 반도체층에 제1 도전형의 불순물을 주입하여 상기 게이트 전극 근방에 형성된 저농도 불순물 영역을 포함하는 것을 특징으로 하는 박막 트랜지스터 장치.
(부기 12)
기판 상에 형성된 소정 형상의 반도체층과,
상기 반도체층 상에 형성된 제1 절연막과,
상기 제1 절연막 상에 형성된 제1 도전형의 박막 트랜지스터의 게이트 전극과,
상기 반도체층에 제1 도전형의 불순물을 주입하여 형성된 저농도 불순물 영역과 상기 게이트 전극의 아래 및 근방의 상기 반도체층 상에 형성된 게이트 절연 막과,
상기 반도체층에 제1 도전형의 불순물을 주입할 때의 마스크층으로 하여 상기 저농도 불순물 영역 상에 형성된 제2 절연막과,
상기 게이트 전극, 상기 게이트 절연막 및 상기 제2 절연막을 마스크로 하여 상기 반도체층에 제1 도전형의 불순물을 주입하여 형성된 소스·드레인 영역을 포함하는 것을 특징으로 하는 박막 트랜지스터 장치.
(부기 13)
부기 10 내지 12 중 어느 하나에 기재된 박막 트랜지스터 장치에 있어서,
제2 도전형의 박막 트랜지스터를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 장치.
(부기 14)
부기 10 내지 13 중 어느 하나에 기재된 박막트랜지스터 장치에 있어서,
상기 제2 절연막 상에 형성된 제3 절연막과,
상기 소스·드레인 영역 상의 상기 제2 절연막 및 제3 절연막을 각각 개구하여 형성된 컨택트홀과,
상기 소스·드레인 영역에 상기 컨택트홀을 개재하여 각각 접속되는 소스·드레인 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 장치.
(부기 15)
부기 10 내지 14 중 어느 하나에 기재된 박막 트랜지스터 장치에 있어서,
상기 제2 절연막의 막 두께는, 상기 제1 도전형의 박막 트랜지스터의 저농도 불순물 영역과 소스·드레인 영역과의 사이에서 상기 레이저광의 반사율이 거의 동일하게 되는 두께를 갖고 있는 것을 특징으로 하는 박막 트랜지스터 장치.
(부기 16)
부기 15에 기재된 박막 트랜지스터 장치에 있어서,
상기 제2 절연막의 막 두께는, 상기 제1 절연막의 막 두께에 기초하여 결정되는 것을 특징으로 하는 박막트랜지스터 장치.
(부기 17)
표시 영역 내에서 매트릭스 형상으로 배치된 화소 전극에 접속되는 제1 박막 트랜지스터 장치와, 표시 영역 외의 주변 회로에 형성된 제2 박막 트랜지스터 장치를 갖는 박막 트랜지스터 기판에 있어서,
상기 제1 및 제2 박막 트랜지스터 장치는, 부기 10 내지 16 중 어느 하나에 기재된 박막 트랜지스터 장치를 포함하고 있는 것을 특징으로 하는 박막 트랜지스터 기판.
(부기 18)
스위칭 소자가 되는 박막 트랜지스터 장치를 갖는 기판을 구비하는 표시 장치에 있어서,
상기 기판은, 청구항 17에 기재된 박막 트랜지스터 기판인 것을 특징으로 하는 표시 장치.
이상과 같이, 본 발명에 따르면, 게이트 절연막을 박막화하여도 LDD 영역을 용이하게 최적으로 형성할 수 있다. 또한, 게이트 절연막을 박막화하여도 도핑한 불순물을 용이하게 최적으로 활성화할 수 있다.

Claims (10)

  1. 기판 상에 소정 형상의 반도체층을 형성하고,
    상기 반도체층 상에 제1 절연막을 형성하며,
    상기 제1 절연막 상에 제1 도전형의 박막 트랜지스터의 게이트 전극을 형성하고,
    상기 게이트 전극을 마스크로 하여 상기 반도체층에 제1 도전형의 불순물을 주입하여 소스·드레인 영역과 저농도 불순물 영역을 형성하며,
    상기 저농도 불순물 영역 상에 마스크층을 형성하고,
    상기 마스크층을 이용하여 상기 제1 절연막을 패터닝하며 게이트 절연막을 형성하며, 계속해서 상기 마스크층을 이용하여 제1 도전형의 불순물을 상기 소스·드레인 영역에 더 주입하고,
    상기 마스크층을 제거한 후, 상기 소스·드레인 영역 상, 및 상기 저농도 불순물 영역 상에 소정의 막 두께의 제2 절연막을 형성하여 레이저광을 조사하고, 상기 소스·드레인 영역, 및 상기 저농도 불순물 영역의 불순물을 활성화하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  2. 기판 상에 소정 형상의 반도체층을 형성하고,
    상기 반도체층 상에 제1 절연막을 형성하며,
    상기 제1 절연막 상에 제1 도전형의 박막 트랜지스터의 게이트 전극을 형성 하고,
    소정의 막 두께의 제2 절연막을 형성하고 나서 상기 제1 절연막 및 제2 절연막을 패터닝하여, 상기 게이트 전극의 아래 및 근방의 상기 반도체층 상에 게이트 절연막 및 상기 소정의 막 두께의 마스크층을 형성하며,
    상기 게이트 전극, 상기 게이트 절연막 및 상기 마스크층을 마스크로 하여 상기 반도체층에 제1 도전형의 불순물을 주입하여 소스·드레인 영역을 형성하고,
    상기 게이트 전극을 마스크로 하여, 불순물의 주입 조건을 바꿔 상기 반도체층에 제1 도전형의 불순물을 주입하여 상기 게이트 전극 근방에 저농도 불순물 영역을 형성하며,
    레이저광을 조사하여, 상기 소스·드레인 영역, 및 상기 저농도 불순물 영역의 불순물을 활성화하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  3. 기판 상에 소정 형상의 반도체층을 형성하고,
    상기 반도체층 상에 제1 절연막을 형성하며,
    상기 제1 절연막 상에 제1 도전형의 박막 트랜지스터의 게이트 전극을 형성하고,
    상기 게이트 전극을 마스크로 하여 상기 반도체층에 제1 도전형의 불순물을 주입하여 소스·드레인 영역 및 저농도 불순물 영역을 형성하며,
    소정의 막 두께의 제2 절연막을 형성하고 나서 상기 제1 및 제2 절연막을 패터닝하고, 상기 게이트 전극의 아래 및 근방의 상기 저농도 불순물 영역 상에 게이 트 절연막 및 상기 소정의 막 두께의 마스크층을 형성하고,
    상기 게이트 전극, 상기 게이트 절연막 및 상기 마스크층을 마스크로 하여, 불순물의 주입 조건을 바꿔 상기 반도체층에 제1 도전형의 불순물을 주입하여 소스·드레인 영역을 형성하며,
    레이저광을 조사하여, 상기 소스·드레인 영역, 및 상기 저농도 불순물 영역의 불순물을 활성화하는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 절연막의 막 두께는, 상기 제1 도전형의 박막 트랜지스터의 저농도 불순물 영역과 소스·드레인 영역 사이에서 상기 레이저광의 반사율이 거의 동일하게 되도록 결정되는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 제2 절연막의 막 두께는, 상기 제1 절연막의 막 두께에 기초하며 결정되는 것을 특징으로 하는 박막 트랜지스터 장치의 제조 방법.
  6. 기판 상에 형성된 소정 형상의 반도체층과,
    상기 반도체층 상에 형성된 제1 절연막과,
    상기 제1 절연막 상에 형성된 제1 도전형의 박막 트랜지스터의 게이트 전극과,
    상기 반도체층에 제1 도전형의 불순물을 주입하여 형성된 소스·드레인 영역 및 저농도 불순물 영역과,
    상기 소스·드레인 영역 상, 및 상기 저농도 불순물 영역 상에 형성된 소정의 막 두께의 제2 절연막
    을 포함하는 것을 특징으로 하는 박막 트랜지스터 장치.
  7. 기판 상에 형성된 소정 형상의 반도체층과,
    상기 반도체층 상에 형성된 제1 절연막과,
    상기 제1 절연막 상에 형성된 제1 도전형의 박막 트랜지스터의 게이트 전극과,
    상기 게이트 전극의 아래 및 근방의 상기 반도체층 상에 형성된 게이트 절연막과,
    상기 반도체층에 제1 도전형의 불순물을 주입할 때의 마스크층으로서 기능하는 제2 절연막과,
    상기 게이트 전극, 상기 게이트 절연막 및 상기 제2 절연막을 마스크로 하여 상기 반도체층에 제1 도전형의 불순물을 주입하여 형성된 소스·드레인 영역과,
    상기 게이트 전극을 마스크로 하여, 불순물의 주입 조건을 바꿔 상기 반도체층에 제1 도전형의 불순물을 주입하여 상기 게이트 전극 근방에 형성된 저농도 불순물 영역
    을 포함하는 것을 특징으로 하는 박막 트랜지스터 장치.
  8. 기판 상에 형성된 소정 형상의 반도체층과,
    상기 반도체층 상에 형성된 제1 절연막과,
    상기 제1 절연막 상에 형성된 제1 도전형의 박막 트랜지스터의 게이트 전극과,
    상기 반도체층에 제1 도전형의 불순물을 주입하여 형성된 저농도 불순물 영역과,
    상기 게이트 전극의 아래 및 근방의 상기 반도체층 상에 형성된 게이트 절연막과,
    상기 반도체층에 제1 도전형의 불순물을 주입할 때의 마스크층으로서 상기 저농도 불순물 영역 상에 형성된 제2 절연막과,
    상기 게이트 전극, 상기 게이트 절연막 및 상기 제2 절연막을 마스크로 하여 상기 반도체층에 제1 도전형의 불순물을 주입하여 형성된 소스·드레인 영역
    을 포함하는 것을 특징으로 하는 박막 트랜지스터 장치.
  9. 표시 영역 내에서 매트릭스 형상으로 배치된 화소 전극에 접속되는 제1 박막 트랜지스터 장치와, 표시 영역 외의 주변 회로에 형성된 제2 박막 트랜지스터 장치를 갖는 박막 트랜지스터 기판에 있어서,
    상기 제1 및 제2 박막 트랜지스터 장치는, 제6항 내지 제8항 중 어느 한 항에 기재된 박막 트랜지스터 장치를 포함하고 있는 것을 특징으로 하는 박막 트랜지 스터 기판.
  10. 스위칭 소자가 되는 박막 트랜지스터 장치를 갖는 기판을 구비하는 표시 장치에 있어서,
    상기 기판은, 제9항에 기재된 박막 트랜지스터 기판인 것을 특징으로 하는 표시 장치.
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