KR100740087B1 - 박막 트랜지스터 및 박막 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 백 채널 효과를 감소시키는 박막 트랜지스터를 제공한다.
본 발명의 박막 트랜지스터는 기판, 제 1 타입의 불순물을 포함하는 소스 영역 및 드레인 영역을 포함하는 제 1 반도체 층, 및 게이트 전극과 반대 방향에서 상기 제 1 반도체 층과 접촉하고, 상기 제 1 반도체 층과 상기 기판 사이에 형성되고, 상기 제 1 타입의 불순물과 반대 전하를 가지는 제 2 타입의 불순물을 포함하는 제 2 반도체 층을 포함한다.
TFT, 폴리 실리콘막
Description
도 1 은 종래의 박막 트랜지스터의 구조를 보여주는 단면도이다.
도 2 는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 구조를 보여주는 단면도이다.
도 3 은 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 제조 과정을 보여준다.
도 4 는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 구조를 보여주는 단면도이다.
도 5 는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 의 제조 과정을 보여준다.
본 발명은 박막 트랜지스터에 관한 것으로, 보다 상세하게는 백 채널 효과를 감소시킬 수 있는 박막 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로 박막 트랜지스터(Thin Film Transistor; TFT, 이하 'TFT'라고도 칭함)는 능동 매트릭스 방식의 액정 표시(Liquid Crystal Display; LCD, 이하 LCD라 칭함) 장치나 유기 전계발광(Electro luminescent; EL, 이하 EL 이라 칭함) 표시 장치의 구동 소자로서 널리 사용되고 있다.
도 1 은 TFT 의 구조 중 게이트 전극이 채널 위에 위치한 탑게이트 TFT 구조를 보여준다.
도 1 에 도시한 바와 같이, TFT 는 기판(10), 버퍼 막(11), 소스 및 드레인 영역(13a, 13b), 채널영역(13c)으로 이루어진 채널 층(13), 비아홀(15a, 15b)이 구비된 게이트 절연막(15), 게이트 전극(17), 및 비아홀(19a, 19b)이 구비된 절연막(19), 소스 및 드레인 영역(13a, 13b)과 전기적으로 연결되는 소스 및 드레인 전극(21a, 21b)으로 이루어진다.
소스 영역 (13a)과 드레인 영역(13b)간의 채널 영역(13c)은 게이트 전극에 인가되는 전압에 따라, 게이트 전극 쪽으로 전자 또는 정공이 이동하여 소스 전극과 드레인 전극 간에 전류를 도통하게 한다. 전류가 흐를 때 드레인 전극과 채널 영역이 만나는 부분에서 발생하는 정공과 전자의 페어 현상으로 인해 발생한 캐리어들이 실리콘 내에서 채널이 형성된 부분 반대 쪽 계면에 트랩 되며 따라서 게이트 전극 측의 채널 형성된 부분과 반대 전하를 띠게 된다.
또한 채널 영역에서 전자 또는 정공이 게이트 전극 쪽으로 이동하기 때문에 채널이 형성된 반대쪽 부분은 전자 또는 정공이 밀집한 게이트 전극 측과 반대 전하가 집중되며, 이때 계면 특성이 불안정할 경우 이러한 캐리어들이 계면에 트랩 될 가능성이 있다.
이때, 채널은 전자 또는 정공이 밀집한 게이트 전극 측 채널과 반대 측 채널로 분리할 수 있으며, 이때, 반대 측 채널을 백 채널(back channel)이라 부를 수 있다.
TFT 가 N 채널 모스펫 트랜지스터(이하 'NMOS'라 함)의 경우에, 게이트 전극에 양(+)의 전압이 인가된 경우, 게이트 전극 측 채널은 음전하 특성을 갖게 되어 소스 전극 및 드레인 전극간의 채널이 도통되나, 백 채널 쪽은 양전하 특성을 갖게 된다.
게이트 전극에 음 전압이 인가된 경우, 게이트 전극 측 채널은 양전하 특성을 갖게 되어 소스 전극 및 드레인 전극간의 채널은 차단되나, 백 채널 쪽은 음전하 특성을 갖게 된다. 이러한 백 채널의 음전하는 소스 전극 및 드레인 전극간의 누설전류를 발생한다. 이때, 백 채널의 음전하 특성이 커질 경우, 누설 전류는 증가하게 된다.
이러한 백 채널의 영향으로 누설 전류의 증가, 문턱 전압(Vth)의 변이 등 TFT 특성 저하가 발생한다.
본 발명은 백 채널의 영향을 감소시키는 박막 트랜지스터를 제공하는데 그 목적이 있다.
또한, 본 발명은 상술한 박막 트랜지스터의 제조방법을 제공하는데 다른 목적이 있다.
상기와 같은 기술적 과제를 해결하기 위한, 본 발명의 한 특징에 따른 박막 트랜지스터는 기판; 상기 소스 전극에 접촉하는 소스 영역 및 상기 드레인 전극에 접촉하는 드레인 영역을 포함하는 제 1 반도체 층; 및 게이트 전극과 반대 방향에서 상기 제 1 반도체 층과 접촉하고, 상기 제 1 반도체 층과 상기 기판 사이에 형성되고, P+ 형 또는 N+ 형 불순물을 포함하는 제 2 반도체 층을 포함한다.
본 발명의 또 다른 특징에 따른 박막 트랜지스터는 기판; 상기 기판 상에 형성되고, 제 1 타입의 불순물을 포함하는 제 1 폴리 실리콘층; 상기 제 1 폴리 실리콘층에 접촉되어 형성되고, 상기 제 1 타입의 불순물과 반대 전하를 가지는 제 2 타입의 불순물을 포함하는 소스 영역 및 드레인 영역을 포함하는 제 2 폴리 실리콘층; 상기 제 2 폴리 실리콘층상에 형성되고, 상기 소스 전극 및 드레인 전극을 위한 비아홀을 포함하는 절연막; 상기 소스 영역 및 드레인 영역과 전기적으로 연결되는 소스 전극 및 드레인 전극; 및 상기 절연막 상에 형성되며, 상기 소스 전극 및 드레인 전극 사이에 형성되는 게이트 전극을 포함한다.
본 발명의 또 다른 특징에 따른 박막 트랜지스터는 기판; 상기 기판 상에 형성된 게이트 전극; 상기 게이트 전극을 덮으면서 상기 기판 전면 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성되고, 제 1 타입의 불순물을 포함하는 소스 영역 및 드레인 영역을 포함하는 제 1 폴리 실리콘층; 상기 제 1 폴리 실리콘층에 접촉되어 형성되고, 상기 제 1 타입의 불순물과 반대 전하를 가지는 제 2 타입의 불순물을 포함하는 제 2 폴리 실리콘층; 및 상기 제 1 폴리 실리콘층의 소스 영 역 및 드레인 영역과 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함한다.
본 발명의 또 다른 특징에 따른 박막 트랜지스터의 제조 방법은 기판 상에 제 1 타입의 불순물을 포함하는 제 1 폴리 실리콘층을 형성하는 단계; 상기 제 1 폴리 실리콘층상에, 제 1 타입의 불순물과 반대 전하를 가지는 제 2 타입의 불순물을 포함하는 소스 영역 및 드레인 영역을 포함하는 제 2 폴리 실리콘층을 형성하는 단계; 상기 제 2 폴리 실리콘층상에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 덮도록 상기 게이트 절연막 상에 제 2 절연막을 형성하는 단계; 및 상기 게이트 전극 양측에 제 1 절연막 및 제 2 절연막에 비아홀을 형성하고 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
본 발명의 또 다른 특징에 따른 박막 트랜지스터의 제조 방법은 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 덮도록 기판 전면 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 제 1 타입의 불순물을 포함하는 소스 영역 및 드레인 영역을 포함하는 제 1 폴리 실리콘층을 형성하는 단계; 상기 제 1 폴리 실리콘층상에 상기 게이트 전극 양측에 소스 전극 및 드레인 전극을 형성하는 단계; 및 상기 제 1 폴리 실리콘층에 접촉되도록, 제 1 타입의 불순물과 반대 전하를 가지는 제 2 타입의 불순물을 포함하는 제 2 폴리 실리콘층을 형성하는 단계를 포함한다.
본 발명의 또 다른 특징에 따른 평판 표시 장치는 기판 상에 형성된 구동 소자 및 상기 구동 소자와 전기적으로 연결되는 화소 부를 포함하는 표시부를 포함하 며, 상기 구동 소자는 기판; 제 1 타입의 불순물을 포함하는 소스 영역 및 드레인 영역을 포함하는 제 1 반도체 층; 및 상기 게이트 전극과 반대 방향에서 상기 제 1 반도체 층과 접촉하고, 상기 제 1 반도체 층과 상기 기판 사이에 형성되고, 상기 제 1 타입의 불순물과 반대 전하를 가지는 제 2 타입의 불순물을 포함하는 제 2 반도체 층을 포함하는 박막 트랜지스터를 포함한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
먼저, 도 2를 참조하여 본 발명의 제 1 실시예에 따른 TFT 구조를 설명한다.
도 2에 나타낸 바와 같이, 기판(100) 상에 버퍼 층(110)이 밀착되어 형성되고, 버퍼 층(110) 상에 불순물이 증착 된 제 1 실리콘층(120)이 형성된다. 제 1 실리콘층(120) 상에 불순물이 도핑 된 소스 및 드레인 영역(140a, 140b)과 소스 및 드레인 영역(140a, 140b) 사이의 채널영역(140c)으로 이루어진 제 2 실리콘층(140)이 형성된다. 제 2 실리콘층 (140)을 덮으면서 기판(100) 전면 상에 소스 및 드레인 영역(140a, 140b)을 노출시키는 비아홀(150a, 150b)이 구비된 게이트 절연막(150)이 형성되고, 제 2 실리콘층 (140)의 채널영역(140c)에 대응하여 게이트 절연막(150) 상에 게이트 전극(170)이 형성되며, 게이트 전극(170)을 덮으면서 게이트 절연막(150) 상에 게이트 절연막(150)의 비아홀(150a, 150b)과 관통하여 소스 및 드레인 영역(140a, 140b)을 노출시키는 비아홀(190a, 190b)이 구비된 절연막(190) 이 형성된다. 그리고 절연막(190) 상에는 절연막(190)의 비아홀(190a, 190b)과 게이트 절연막(150)의 비아홀(150a, 150b)을 통하여 소스 및 드레인 영역(140a, 140b)과 전기적으로 연결되는 소스 및 드레인 전극(210a, 210b)이 형성된다.
여기서, 기판(100)은 절연 기판, 또는 투명 절연 기판을 포함할 수 있고, 그 재질로는 유리나 플라스틱이 사용될 수 있다.
제 1 실리콘층 (120)은 N＋ 또는 P＋ 불순물이 도핑 된 폴리실리콘막으로 이루어지며, 제 2 실리콘층 (140)와 밀착되도록 형성된다. 제 1 실리콘층 (120)은 제 2 실리콘층 (140)의 소스 및 드레인 영역(140a, 140b)과 다른 전도 타입의 불순물로 도핑 된다.
본 실시예에서, TFT가 N 채널 TFT 인 경우, 제 1 실리콘층(120)은 P 타입으로 도핑된다. TFT 가 P 채널 TFT 인 경우, 제 1 실리콘층(120)은 N 타입으로 도핑된다.
제 2 실리콘층 (140)은 액티브 층이라고도 불리며, 소스와 드레인 사이의 채널기능을 수행한다. 제 2 실리콘층 (140)은 폴리실리콘막으로 이루어지고 그 내부에 미량의 N＋ 또는 P＋ 불순물을 포함할 수 있으며, 소스 영역 및 드레인 영역(140a, 140b)은 N＋ 또는 P＋ 불순물이 도핑 된 폴리실리콘막으로 이루어질 수 있다.
본 발명의 제 1 실시예에서는 폴리 실리콘막을 증착하고 기판(100)을 약 250℃ 정도로 가열하면서 폴리 실리콘막에 엑시머 레이저를 조사하여 결정화시킨다.
버퍼 층(110)은 폴리 실리콘막에 레이저를 조사할 때 그 열에 의해 기판 (100)의 표면에 존재하는 알칼리 계 금속 불순물들이 국부적으로 용출되어 폴리 실리콘막으로 확산하는 것을 방지하는 버퍼로서, 본 발명의 실시예에서는 버퍼 층(110)으로서 SiO2, SiNx 혹은SiOxNy막의 단일막 혹은 이중막을 사용하여, 50 내지 5000Å의 두께로 형성된다.
본 발명의 제 1 실시예의 TFT 의 제조 방법은 N 채널 TFT 의 경우, 제 1 실리콘층(120)에 P+ 불순물을 도핑하고, 제 2 실리콘층(140)을 증착하고, P 채널 TFT 의 경우, 제 1 실리콘층(120)에 N+ 불순물을 도핑하고, 제 2 실리콘층(140)을 증착하는 단계를 포함한다.
제 1 실리콘층(120) 및 제 2 실리콘층(140) 증착 단계를 제외한 다른 단계들은 일반적인 TFT 제조 방법을 사용할 수 있다.
이어서, 도 3a 내지 도 3c를 참조하여 상술한 제 1 실시예의 TFT의 제조방법을 설명한다.
도 3a에서 보여진 바와 같이, 유리 또는 플라스틱으로 이루어진 절연 기판(100)에 버퍼 층(110)을 형성하고, 버퍼 층(110) 위에 제 1 실리콘층(120)을 형성한 뒤, N+ 또는 P+ 불순물을 도핑 한다. 또는, N+ 또는 P+ 불순물을 포함하는 제 1 실리콘층(120)을 형성한다. N 채널 TFT 의 경우, P+ 불순물을 도핑하여, 제 1 실리콘층(120)을 P 형 반도체 층으로 만들고, P 채널 TFT 의 경우 N+ 불순물을 도핑하여, 제 1 실리콘 (120)층을 N 형 반도체 층으로 만든다. 제 1 실리콘층(120) 위에, 제 2 실리콘층 (140)을 형성한다.
도 3b 에 보여진 바와 같이, 제 2 실리콘층 (140)위에 게이트 절연막(150)를 증착하고, 게이트 절연막(150) 위에 게이트 전극(170)을 형성한다. 게이트 절연막(150)으로는 SiO2를 이용하며, 게이트 전극(170)의 형성을 위해 포토리소그라피 및 식각 공정에 의한 금속막 패터닝 공정을 이용할 수 있다. 형성된 게이트 전극(170)을 덮도록 절연막(190)를 형성한다.
도 3c 에 보여진 바와 같이, 소스 영역 및 드레인 영역 (140a, 140b)가 노출되도록 절연막(190) 및 게이트 절연막(150)을 패터닝 한다. 노출된 소스 영역 및 드레인 영역 (140a, 140b)에 비교적 높은 농도의 N+ 불순물 또는 P+ 불순물을 도핑한다. TFT 가 NMOS 일 경우, P+ 불순물을 도핑하고, P 채널 모스펫 트랜지스터(이하 'PMOS'라고도 한다) 일 경우, N+ 불순물을 도핑한다.
다음으로, 소스 및 드레인 전극 형성을 위한 도전성 금속물질을 증착하여 소스 및 드레인 전극(210a, 210b)을 형성한다.
본 발명의 제 1 실시예는 게이트 전극이 채널 영역 위에 존재하는 탑 게이트 TFT 구조에 대한 실시예이나, 본 발명은 게이트 전극이 채널 영역 아래에 존재하는 바텀 게이트 TFT 구조에도 동일하게 적용될 수 있다.
도 4 는 본 발명의 제 2 실시예에 따른 TFT 구조를 설명한다.
기판(100) 상에 게이트 전극(310)을 형성하고, 게이트 전극(310)을 덮도록 기판 (100) 전면 상에 게이트 절연막(320)이 형성되며, 게이트 절연막(320)에 제 2 실리콘층(330)이 형성된다. 제 2 실리콘층(330)의 중앙부는 채널 영역으로 작용하 는 부분으로서 게이트 전극(310)에 대응하여 배치된다. 그리고, 게이트 전극(310)의 양측에 대응하여 제 2 실리콘층(330) 상에는 소스 영역 및 드레인 영역(330a, 330b)이 형성되며, 소스 영역 및 드레인 영역(330a, 330b)와 전기적으로 연결되는 소스 전극 및 드레인 전극(350a, 350b)이 형성된다.
소스 전극 및 드레인 전극(350a, 350b)사이에 위치하고, 제 2 실리콘층의 채널영역(330c) 상에 제 1 실리콘층 (340)이 형성된다.
도 4 에는 도시되어 있지 않으나, 상기 소스 전극 및 드레인 전극(350a, 350b) 및 제 1 실리콘층 (340) 상에 절연 물질이 채워질 수 있다.
제 1 실리콘층 (340)은 N＋ 또는 P＋ 불순물이 도핑된 폴리실리콘막으로 이루어지며, 제 2 실리콘층 (330)과 밀착되도록 형성된다. 제 1 실리콘층 (340)은 제 2 실리콘층 (330)의 소스 및 드레인 영역(330a, 330b) 와 다른 전도 타입의 불순물로 도핑된다.
제 2 실리콘층 (330)은 폴리실리콘막으로 이루어지고 그 내부에 미량의 N＋ 또는 P＋ 불순물을 포함할 수 있으며, 소스 영역 및 드레인 영역(330a, 330b)은 N＋ 또는 P＋ 불순물이 도핑된 폴리실리콘막으로 이루어 질 수 있다.
본 실시예에서, TFT가 N 채널 TFT 인 경우, 제 1 실리콘층은 P 타입으로 도핑된다. TFT 가 P 채널 TFT 인 경우, 제 1 실리콘층은 N 타입으로 도핑된다.
본 발명의 제 2 실시예의 제조 방법은 N 채널 TFT 의 경우, 제 2 실리콘층(330)위에 P+ 불순물이 도핑된 제 1 실리콘층(340)를 형성하고, P 채널 TFT 의 경우, 제 2 실리콘층(330)위에 N+ 불순물이 도핑된 제 1 실리콘층(340)를 형성하는 단계를 포함한다.
본 발명의 제 2 실시예에서, 제 1 실리콘층(340) 및 제 2 실리콘층(330)의 증착 단계를 제외한 다른 단계들로서 일반적인 TFT 제조 방법을 사용할 수 있다.
이어서, 도 5a 내지 도 5c를 참조하여 상술한 제 2 실시예의 TFT의 제조방법을 설명한다.
도 5a를 참조하면, 유리 또는 플라스틱으로 이루어진 투명한 절연 기판(100) 상에 게이트 전극(310)을 형성한다. 그 다음, 게이트 전극(310)을 덮도록 기판(100) 전면 상에 게이트 절연막(320)을 형성한다. 게이트 절연막(320) 상에 제 2 실리콘층(330)을 증착하여 형성한다.
도 5b를 참조하면, 제 2 실리콘층(330) 상부에 소스 전극 및 드레인 전극(350a, 350b)를 형성한다. 이때, 제 2 실리콘층(330)에 소스 전극 및 드레인 전극과 전기적으로 연결되는 소스 영역 및 드레인 영역(330a, 330b)이 형성된다.
도 5c를 참조하면, 소스 전극 및 드레인 전극(350a, 350b) 사이에 N＋ 또는 P＋ 불순물을 포함하는 제 1 실리콘층(340)을 제 2 실리콘층(330)에 접촉하도록 증착하여 형성한다.
상기 서술된 실시예 1 및 2 로부터 알 수 있는 바와 같이, 본 발명의 실시예 1 및 2에 따른 TFT는 소스와 드레인을 연결하고, 게이트 전극에 인가되는 전압에 따라 채널을 형성하며, 제 1 타입의 불순물을 포함하는 제 1 반도체 층, 및 제 2 타입의 불순물을 포함하는 제 2 반도체 층을 포함한다. 제 2 반도체 층은 게이트 전극과 반대 방향에서 제 1 반도체 층과 접촉되도록 형성된다.
여기서, TFT 가 NMOS인 경우, 제 1 반도체 층에 도핑되는 제 1 타입의 불순물은 N+ 불순물이고, 제 2 반도체 층에 도핑되는 제 2 타입의 불순물은 P+ 불순물이 된다. 한편, TFT 가 PMOS인 경우, 제 1 반도체 층에 도핑되는 제 1 타입의 불순물은 P+ 불순물이고, 제 2 반도체 층에 도핑되는 제 2 타입의 불순물은 N+ 불순물이 된다. 상기 제 1 반도체 층은 소스 전극 및 드레인 전극을 연결하는 채널 기능을 수행하며, 소스 전극을 위한 소스 영역, 드레인 전극을 위한 드레인 영역, 및 소스 영역 및 드레인 영역 사이의 채널 영역을 포함한다.
본 발명에서 제 1 반도체 층과 제 2 반도체 층으로서 바람직하게는 제 1 반도체 층의 소스 영역 및 드레인 영역과 제 2 반도체 층에 각각 포함되는 도핑 불순물의 종류만 상이한 동일한 폴리 실리콘층을 이용한다. 이와 같이 도핑 불순물 만 상이한 동일한 폴리 실리콘층을 기재로 사용하는 경우, 제 1 반도체 층과 제 2 반도체 층간에 정공 및/또는 전자의 이동 특성 등 계면 특성이 우수해 진다.
이하, TFT 가 NMOS 이고, 제 1 반도 체 층과 제 2 반도체 층이 동일한 구조의 실리콘층일 때를 구체예로 들어, 본 발명의 실시예에 따른 TFT에서 백 채널의 영향이 감소되는 기작에 대하여 설명한다.
먼저, 게이트 전극에 양(+)의 전압이 인가되는 경우, 제 1 반도체 층의 전자들은 게이트 측으로 이동하여 N 채널을 형성한다. 그러나, 게이트 측과 반대 방향인, 제 2 반도체 층 측에는 양(+)전하 특성을 갖는 정공들이 밀집하게 되어 백 채널을 형성한다.
본 발명의 실시예 1 및 2에 따른 NMOS 는 제 1 반도체 층 및 제 2 반도체 층 모두 내부의 폴리 실리콘 구조가 실질적으로 동일하므로, 제 1 반도체 층과 제 2 반도체 층 사이의 계면 특성이 우수하다. 따라서, 본 발명의 실시예에 따른 NMOS에서는 정공과 전자의 페어 현상으로 발생한 정공들이 백 채널에 트랩 되는 대신에 제 2 반도체 층으로 흡수 된다. 따라서, 백 채널의 특성이 일정하게 유지되며, 백 채널에 의한 효과가 감소된다.
한편, 게이트 전극에 음 전압이 인가되는 경우, 제 1 반도체 층의 전자들은 게이트 측과 반대 방향인, 제 2 반도체 층 측으로 이동하게 되는데, 본 발명의 실시예에 따른 NMOS 의 경우는 백 채널의 계면 특성이 우수하므로, 전자가 백 채널 방향으로 트랩 되어 발생하는 누설 전류가 방지될 수 있다.
또한, 본 발명의 NMOS는 제 2 반도체 층이 P+ 불순물로 도핑 된 폴리 실리콘층이어서, 정공을 내포하여 양(+) 전하 특성을 지니고 있으므로, 백 채널의 전자들이 도핑 반도체 층으로 용이하게 이동된다. 따라서, 채널 층의 백 채널에서 전자 층이 얇아 지게 되어, 백 채널 효과가 감소될 수 있다.
이하 본 발명의 제 3 실시예에 따른 평판 표시 장치에 대하여 설명한다.
본 발명의 제 3 실시예에 따른 평판 표시 장치는 기판 상에 형성되는 구동 소자 및 상기 구동 소자와 전기적으로 연결되는 화소부를 포함하는 표시부를 포함하는 장치이면, 특별히 제한되지 않으나, 바람직하게는 유기 발광 표시 장치(Organic Light Emitting Diode Display)를 포함한다.
여기서, 구동 소자는 절연 층; 제 1 타입의 불순물을 포함하는 소스 영역 및 드레인 영역을 포함하는 제 1 반도체 층; 및 상기 게이트 전극과 반대 방향에서 상 기 제 1 반도체 층과 접촉하고, 상기 제 1 반도체 층과 상기 절연 층 사이에 형성되고, 상기 제 1 타입의 불순물과 반대 전하를 가지는 제 2 타입의 불순물을 포함하는 제 2 반도체 층을 포함하는 박막 트랜지스터를 포함한다. 제 1 타입의 불순물 및 제 2 타입의 불순물은 상기 제 1 반도체 층 및 상기 제 2 반도체 층에 도핑되는 물질로서 N+ 불순물 또는 P+ 불순물일 수 있다. 제 1 반도체 층 및 제 2 반도체 층은 실리콘 또는 폴리 실리콘층일 수 있다.
본 발명의 제 3 실시예의 평판 표시 장치에서 상기 절연 층은 투명 절연 기판일 수 있다. 또한, 본 발명의 제 3 실시예의 평판 표시 장치에서 상기 제 1 반도체 층 및 제 2 반도체 층은 상기 제 1 반도체 층의 소스 영역 및 드레인 영역에 포함된 상기 제 1 타입의 불순물과 상기 제 2 반도체 층에 포함된 상기 제 2 타입의 불순물의 종류가 상이한 것을 제외하고 동일한 반도체 층일 수 있다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
예를 들어, 상기 실시예에서는 TFT가 화소부의 구동 소자로 적용된 경우만을 설명하였지만, 이러한 TFT는 화소부 뿐만 아니라 구동부의 구동 회로에도 적용하여 실시할 수 있다.
본 발명에 따른 박막 트랜지스터는 소스와 드레인 전극 사이에 소스와 드레 인을 연결하고, 게이트 전극에 인가되는 전압에 따라 채널을 형성하는 제 1 반도체 층, 및 게이트 전극과 반대 방향에서 제 1 반도체 층과 접촉되도록 형성되는 N+ 불순물 또는 P+ 불순물을 포함하는 제 2 반도체 층을 포함한다. 본 발명의 박막 트랜지스터의 제 1 반도체 층과 제 2 반도체 층은 포함되는 불순물의 종류가 상이한 것을 제외하고, 동일 종류의 반도체 층으로 구성되므로 제 1 반도체 층과 제 2 반도체 층간의 계면 특성이 우수하다.
또한, 제 2 반도체 층에 포함되는 불순물의 종류는 제 1 반도체 층의 소스 영역 및 드레인 영역에 포함되는 불순물의 종류와 상이한 전도 타입의 불순물 이므로, 제 1 반도체 층의 백 채널을 이루는 전자 또는 정공이 제 2 반도체 층으로 용이하게 전달된다.
그 결과, 채널 층에서의 문턱 전압 변이(Vth shift)이 방지되고, s 인자 특성이 좋아지고, 오프 전류가 감소하게 되어, TFT 의 전기적 특성이 개선된다.
Claims (14)
- 소스 전극, 드레인 전극 및 게이트 전극을 포함하는 박막 트랜지스터에 있어서,기판;제 1 타입의 불순물을 포함하는 소스 영역 및 드레인 영역을 포함하는 제 1 반도체 층; 및상기 게이트 전극과 반대 방향에서 상기 제 1 반도체 층과 접촉하고, 상기 제 1 반도체 층과 상기 기판 사이에 형성되고, 상기 제 1 타입의 불순물과 반대 전하를 가지는 제 2 타입의 불순물을 포함하는 제 2 반도체 층을 포함하는 박막 트랜지스터.
- 제 1 항 에 있어서,상기 기판이 절연 기판 또는 투명 절연 기판인 박막 트랜지스터.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 반도체 층 및 제 2 반도체 층이상기 제 1 반도체 층의 소스 영역 및 드레인 영역에 포함된 상기 제 1 타입의 불순물과 상기 제 2 반도체 층에 포함된 상기 제 2 타입의 불순물의 종류가 상이한 것을 제외하고 동일한 반도체 층인 박막 트랜지스터.
- 박막 트랜지스터에 있어서,기판;상기 기판상에 형성되고, 제 1 타입의 불순물을 포함하는 제 1 폴리 실리콘층;상기 제 1 폴리 실리콘층에 접촉되어 형성되고, 상기 제 1 타입의 불순물과 반대 전하를 가지는 제 2 타입의 불순물을 포함하는 소스 영역 및 드레인 영역을 포함하는 제 2 폴리 실리콘층;상기 제 2 폴리 실리콘층 상에 형성되고, 상기 소스 전극 및 드레인 전극을 위한 비아 홀을 포함하는 절연막;상기 소스 영역 및 드레인 영역과 전기적으로 연결되는 소스 전극 및 드레인 전극; 및상기 절연막 상에 형성되며, 상기 소스 전극 및 드레인 전극 사이에 형성되는 게이트 전극을 포함하는 박막 트랜지스터.
- 제 4 항에 있어서,상기 제 1 폴리 실리콘층과 제 2 폴리 실리콘층이,상기 제 1 폴리 실리콘층에 포함된 제 1 타입의 불순물과 제 2 폴리 실리콘층의 소스 영역 및 드레인 영역에 포함된 제 2 타입의 불순물의 종류가 상이한 것을 제외하고 동일한 폴리 실리콘층인 박막 트랜지스터.
- 제 4 항 또는 제 5 항에 있어서,상기 기판이 절연 기판 또는 투명 절연 기판인 박막 트랜지스터.
- 박막 트랜지스터에 있어서,기판;상기 기판 상에 형성된 게이트 전극;상기 게이트 전극을 덮으면서 상기 기판 전면 상에 형성된 게이트 절연막;상기 게이트 절연막 상에 형성되고, 제 1 타입의 불순물을 포함하는 소스 영역 및 드레인 영역을 포함하는 제 1 폴리 실리콘층;상기 제 1 폴리 실리콘층에 접촉되어 형성되고, 상기 제 1 타입의 불순물과 반대 전하를 가지는 제 2 타입의 불순물을 포함하는 제 2 폴리 실리콘층; 및상기 제 1 폴리 실리콘층의 소스 영역 및 드레인 영역과 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터.
- 제 7 항 에 있어서,상기 제 1 폴리 실리콘층과 제 2 폴리 실리콘층이,상기 제 1 폴리 실리콘층의 소스 영역 및 드레인 영역에 포함된 제 1 타입의 불순물과 상기 제 2 폴리 실리콘층에 포함된 제 2 타입의 불순물의 종류가 상이한 것을 제외하고 동일한 폴리 실리콘층인 박막 트랜지스터.
- 제 7 항 또는 제 8 항에 있어서,상기 기판이 절연 기판 또는 투명 절연 기판인 박막 트랜지스터.
- 박막 트랜지스터 제조 방법에 있어서,기판상에 제 1 타입의 불순물을 포함하는 제 1 폴리 실리콘층을 형성하는 단계;상기 제 1 폴리 실리콘층상에, 제 1 타입의 불순물과 반대 전하를 가지는 제 2 타입의 불순물을 포함하는 소스 영역 및 드레인 영역을 포함하는 제 2 폴리 실리콘층을 형성하는 단계;상기 제 2 폴리 실리콘층 상에 제 1 절연막을 형성하는 단계;상기 제 1 절연막상에 게이트 전극을 형성하는 단계;상기 게이트 전극을 덮도록 상기 게이트 전극 상에 제 2 절연막을 형성하는 단계; 및상기 게이트 전극 양측에 제 1 절연막 및 제 2 절연 막에 비아홀을 형성하고 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법.
- 박막 트랜지스터 제조 방법에 있어서,기판상에 게이트 전극을 형성하는 단계;상기 게이트 전극을 덮도록 기판 전면 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 제 1 타입의 불순물을 포함하는 소스 영역 및 드레인 영역을 포함하는 제 1 폴리 실리콘층을 형성하는 단계;상기 제 1 폴리 실리콘층 상에 상기 게이트 전극 양측에 소스 전극 및 드레인 전극을 형성하는 단계; 및상기 제 1 폴리 실리콘층에 접촉되도록, 제 1 타입의 불순물과 반대 전하를 가지는 제 2 타입의 불순물을 포함하는 제 2 폴리 실리콘층을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법.
- 기판상에 형성된 구동 소자 및 상기 구동 소자와 전기적으로 연결되는 화소부를 포함하는 표시부를 포함하는 평판 표시 장치에 있어서,상기 구동 소자는,기판; 및소스 전극, 드레인 전극, 및 게이트 전극을 포함하는 박막 트랜지스터를 포함하고,상기 박막 트랜지스터는,제 1 타입의 불순물을 포함하는 소스 영역 및 드레인 영역을 포함하는 제 1 반도체 층; 및상기 게이트 전극과 반대 방향에서 상기 제 1 반도체 층과 접촉하고, 상기 제 1 반도체 층과 상기 기판 사이에 형성되고, 상기 제 1 타입의 불순물과 반대 전하를 가지는 제 2 타입의 불순물을 포함하는 제 2 반도체 층을 포함하는 평판 표시 장치.
- 제 12 항 에 있어서,상기 기판이 절연 기판 또는 투명 절연 기판인 평판 표시 장치.
- 제 12 항 또는 제 13 항에 있어서,상기 제 1 반도체 층 및 제 2 반도체 층이상기 제 1 반도체 층의 소스 영역 및 드레인 영역에 포함된 상기 제 1 타입의 불순물과 상기 제 2 반도체 층에 포함된 상기 제 2 타입의 불순물의 종류가 상이한 것을 제외하고 동일한 반도체 층인 평판 표시 장치.
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|---|---|---|---|---|
| KR101338994B1 (ko) | 2007-12-31 | 2013-12-09 | 엘지디스플레이 주식회사 | 박막트랜지스터 및 그 제조방법 |
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| KR930015084A (ko) * | 1991-12-23 | 1993-07-23 | 문정환 | 박막 트랜지스터의 구조와 그 제조방법 |
| KR20040004176A (ko) * | 2002-07-05 | 2004-01-13 | 후지쯔 디스플레이 테크놀로지스 코포레이션 | 박막 트랜지스터 장치 및 그 제조 방법과 그것을 구비한박막 트랜지스터 기판 및 표시 장치 |
| KR20040058699A (ko) * | 2002-12-27 | 2004-07-05 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 어레이 기판의 제조 방법 |
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2005
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