KR102439505B1 - 박막 트랜지스터 기판 - Google Patents

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KR102439505B1
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구소영
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Abstract

본 발명의 한 실시예에 따른 박막 트랜지스터 기판은 기판, 기판 위에 위치하는 게이트 전극, 게이트 전극 위에 위치하는 제1 자기 조립 단분자층, 게이트 제1 자기 조립 단분자층 위에 위치하는 게이트 절연막, 게이트 절연막 위에 위치하는 반도체, 반도체와 중첩하며, 상기 반도체를 중심으로 서로 이격되어 마주하는 소스 전극 및 드레인 전극, 소스 전극 및 드레인 전극 위에 위치하는 제1 층간 절연막, 제1 층간 절연막 위에 위치하는 제2 자기 조립 단분자층, 제2 자기 조립 단분자층 위에 위치하는 제2 게이트 전극, 제2 게이트 전극 위에 위치하는 제2 층간 절연막, 제2 층간 절연막 위에 위치하며 상기 드레인 전극과 연결되어 있는 화소 전극을 포함한다.

Description

박막 트랜지스터 기판{THIN FILM TRANSISTOR ARRAY PANEL}
본 발명은 박막 트랜지스터 기판에 관한 것이다.
박막 트랜지스터(thin film transistor; TFT)는 평판 표시 장치 등 다양한 전자 장치에 사용되고 있다. 예를 들어, 박막 트랜지스터는 액정 표시 장치(liquid crystal display; LCD), 유기 발관 표시 장치(organic light emitting diode display; OLED Display), 전기 영동 표시 장치(electrophoretic display) 등의 평판 표시 장치에서 스위칭 소자 또는 구동 소자로서 이용되고 있다.
박막 트랜지스터는 주사 신호를 전달하는 게이트선에 연결되어 있는 게이트 전극, 화소 전극에 인가될 신호를 전달하는 데이터선에 연결되어 있는 소스 전극, 소스 전극과 마주하는 드레인 전극, 그리고 소스 전극 및 드레인 전극에 전기적으로 연결되어 있는 반도체를 포함한다.
반도체는 비정질 실리콘(amorphous silicon), 다결정 실리콘(poly silicon) 또는 산화물 반도체로 형성될 수 있다.
박막 트랜지스터는 일정한 문턱 전압(threshold voltage, Vth)을 유지하여야 하나, 반도체에 따라서 문턱 전압이 불균일하거나, 문턱 전압이 이동할 수 있다. 이처럼 문턱 전압이 불균일하거나, 이동하는 경우 별도의 보상 회로를 부가하여 보상해야 하는 문제점이 있다.
따라서 본 발명은 별도의 보상 회로를 부가하지 않으면서도 용이하게 문턱 전압을 제어할 수 있는 박막 트랜지스터 기판을 제공하는 것이다.
상기한 과제를 달성하기 위한, 본 발명의 한 실시예에 따른 박막 트랜지스터 기판은 기판, 기판 위에 위치하는 게이트 전극, 게이트 전극 위에 위치하는 제1 자기 조립 단분자층, 게이트 제1 자기 조립 단분자층 위에 위치하는 게이트 절연막, 게이트 절연막 위에 위치하는 반도체, 반도체와 중첩하며, 반도체를 중심으로 서로 이격되어 마주하는 소스 전극 및 드레인 전극, 소스 전극 및 드레인 전극 위에 위치하는 제1 층간 절연막, 제1 층간 절연막 위에 위치하는 제2 자기 조립 단분자층, 제2 자기 조립 단분자층 위에 위치하는 제2 게이트 전극, 제2 게이트 전극 위에 위치하는 제2 층간 절연막, 제2 층간 절연막 위에 위치하며 상기 드레인 전극과 연결되어 있는 화소 전극을 포함한다.
상기 제1 게이트 전극은 상기 기판 위에 형성되어 있는 게이트선으로부터 스캔 신호를 인가 받으며, 제2 게이트 전극은 부유되어 있을 수 있다.
상기 제1 자기 조립 단분자층 및 제2 자기 조립 단분자층은 전자 주게 물질로 이루어지거나, 전자 받게 물질로 이루어질 수 있다.
상기 제1 자기 조립 단분자층은 티올기를 포함하는 고분자 물질로 이루어지고, 제2 자기 조립 단분자층은 실란기를 포함하는 고분자 물질로 이루어질 수 있다.
상기 제1 자기 조립 단분자층은 플로오로아릴티올 유도체로 이루어지고, 제2 자기 조립 단분자층은 플로오로아릴 실란 유도체 또는 플로오로알킬 실란 유도체로 이루어질 수 있으며, 상기 반도체는 N형 반도체일 수 있다.
상기 제1 자기 조립 단분자층은 아미노아릴티올 유도체로 이루어지고, 제2 자기 조립 단분자층은 아미노알킬 실란 유도체 또는 아미노아릴실란 유도체로 이루어질 수 있고, 상기 반도체는 P형 반도체일 수 있다.
상기 제1 자기 조립 단분자층은 상기 게이트 절연막과 상기 제1 게이트 전극 사이에 형성되어 있고, 제2 자기 조립 단분자층은 상기 제1 층간 절연막과 상기 제2 게이트 전극 사이에 형성되어 있을 수 있다.
상기 제2 게이트 전극은 상기 제1 게이트 전극과 중첩할 수 있다.
상기 소스 전극과 상기 드레인 전극 사이의 상기 반도체와 중첩하는 식각 정지막을 더 포함할 수 있다.
본 발명의 한 실시예에 따르면 별도의 보상 회로를 부가하지 않으면서도 문턱 전압을 제어할 수 있는 박막 트랜지스터 기판을 제공할 수 있다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 2는 도 1의 II-II선을 따라 잘라 도시한 단면도이다.
도 3은 본 발명의 한 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 4는 도 3의 IV-IV'선 및 IV'-IV''선을 따라 잘라 도시한 단면도이다.
도 5는 도 3의 다음 단계에서의 배치도이다.
도 6은 도 5의 VI-VI'선 및 VI'-VI''선을 따라 잘라 도시한 단면도이다.
도 7은 도 5의 다음 단계에서의 배치도이다.
도 8은 도 7의 VIII-VIII'선 및 VIII'-VIII''선을 따라 잘라 도시한 단면도이다.
도 9는 도 7의 다음 단계에서의 배치도이다.
도 10은 도 9의 X-X'선 및 X'-X''선을 따라 잘라 도시한 단면도이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 도면을 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터 기판에 대하여 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 2는 도 1의 II-II선을 따라 잘라 도시한 단면도이다.
도 1에 도시한 바와 같이, 절연 기판(100) 위에는 게이트선(gate line)(121)이 형성되어 있다.
기판(100)은 폴리카보네이트, 폴리이미드, 폴리에테르 술폰 등의 플라스틱 또는 유리 등을 포함할 수 있다. 기판(100)은 접히거나(foldable, bendable), 말리거나(rollable), 적어도 한 방향으로 늘어나는(stretchable) 것과 같은 신축성(elasticity) 등의 유연성을 가지는 투명한 가요성(flexible) 기판일 수 있다.
게이트선(121)은 스캔 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 게이트선(121)으로부터 돌출한 제1 게이트 전극(125)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(이하, 게이트 패드라 함)(129)을 포함한다.
게이트선(121)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 게이트 전극(125)은 물리적 성질이 다른 적어도 두 개의 도전층을 포함하는 복층 구조를 가질 수도 있다.
게이트선(121) 위에는 제1 자기 조립 단분자층(self assembled monolayer)이 형성되어 있다.
제1 자기조립 단분자층(35)은 게이트선(121)의 표면을 따라 형성되어 있으며, 대략 0.5nm 내지 10nm의 두께로 형성되어 있다.
제1 자기 조립 단분자층(35)은 후술하는 반도체의 타입에 따라서 다르게 형성된다. 즉, N형 반도체일 때는 전자 받게(electron acceptor) 물질로 형성될 수 있으며, P형 반도체일 때는 전자 주게(electron donator) 물질로 형성될 수 있다. 이때, 제1 자기 조립 단분자층(35)은 하부 제1 게이트 전극과 친화력이 좋은 티올(thiol)기를 포함할 수 있다.
예를 들어, N형 반도체일 경우 제1 자기 조립 단분자층(35)은 플루오로아릴 티올(fluoroaryl thiol) 유도체를 포함할 수 있고, P형 반도체일 경우 제1 자기 조립 단분자층은 아미노아릴 티올(aminoaryl thiol) 유도체를 포함할 수 있다.
제1 자기 조립 단분자층(35) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 산화 규소(SiOx), 질화 규소(SiNx), 또는 산질화 실리콘(SiON) 등의 절연 물질을 포함할 수 있다. 게이트 절연막(140)은 화학적 기상 증착법 등을 사용하여 형성할 수 있다.
게이트 절연막(140) 위에는 반도체(154)가 형성되어 있다.
반도체(154)는 비정질 규소, 다결정 규소 또는 산화물 반도체일 수 있다. 산화물 반도체는 금속 산화물 반도체로서, 아연(Zn), 인듐(In), 갈륨(Ga), 하프늄(Hf), 주석(Sn), 구리(Cu), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 하프늄(Hf), 주석(Sn), 구리(Cu), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다.
반도체(154)는 인(P), 비소(As), 안티몬(Sb)과 같은 N형 도전형 불순물 또는 붕소(B)와 같은 P형 도전형 불순물이 도핑된 다결정 규소일 수 있다.
반도체(154)는 N형 산화물 반도체 또는 P형 산화물 반도체일 수 있으며, 예를 들어, N형 산화물 반도체로는 ZnO, ZnGaO, ZnInO, In2O3, InGaZnO, ZnSnO, InZnSnO, InGaSnO 및 ZnSnO로 이루어지는 군에서 선택되는 하나로 형성될 수 있고, P형 산화물 반도체는 구리 금속이 함유된 SnO 또는 CuO로 형성될 수 있다.
반도체(154) 위에는 식각 정지막(150)이 형성되어 있다. 식각 정지막(150)은 반도체를 노출하는 접촉 구멍(81, 83, 69)을 가질 수 있다. 식각 정지막은 접촉 구멍을 포함하지 않도록 채널부에만 형성될 수 있다.
식각 정지막(150)은 산화 규소 또는 질화 규소로 이루어질 수 있으며, 반도체의 채널부를 덮어 식각 공정시에 반도체가 식각액에 노출되어 손상되는 것을 방지한다. 식각 정지막(150)은 반도체와 식각 선택비가 큰 물질로, 예를 들어 질화 규소 또는 산화 규소로 단층 또는 복수층으로 형성될 수 있다.
식각 정지막(150) 위에는 보조 게이트 패드(77), 드레인 전극(175) 및 데이터선(data line)(171)이 형성되어 있다.
데이터선(171)은 반도체(154)를 향해서 뻗은 소스 전극(173)을 가지며, 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(이하, 데이터 패드라고 함)(179)을 포함한다. 데이터선(171)은 저저항 금속인 구리, 티타늄, 몰리브덴, 알루미늄 따위로 단층 또는 복수층으로 이루어질 수 있다.
예를 들어, 데이터선(171) 및 드레인 전극(175)이 구리 또는 알루미늄과 같이 확산되는 물질을 포함할 경우, 데이터선은 반도체와 데이터선 사이에 형성된 확산 방지층을 더 포함하여 복수층으로 이루어질 수 있다. 확산 방지층(도시하지 않음)은 인듐-아연 산화물(InZnO), 갈륨-아연 산화물(GaZnO), 티타늄(Ti), 몰리브덴(Mo) 또는 이들의 합금 중 하나로 형성될 수 있다.
소스 전극(173) 및 드레인 전극(175)은 각각 접촉 구멍(81, 83)을 통해서 반도체(154)와 연결되어 있고, 보조 게이트 패드(77)는 접촉 구멍(69)을 통해서 게이트 패드(129)와 연결되어 있다.
하나의 게이트 전극(125), 하나의 소스 전극(173) 및 하나의 드레인 전극은 반도체(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널은 소스 전극(173)과 드레인 전극 (175)사이의 반도체(154)에 형성된다.
보조 게이트 패드(77), 데이터선(171) 및 드레인 전극(175) 위에는 제1 층간 절연막(160)이 형성되어 있다.
제1 층간 절연막(160)은 질화규소나 산화규소로 단층 또는 복수층으로 형성될 수 있다.
제1 층간 절연막(160) 위에는 제2 자기 조립 단분자층(37) 및 제2 게이트 전극(127)이 형성되어 있다. 제2 게이트 전극(127)은 섬형으로 부유(floating)되어 있다.
제2 자기 조립 단분자층(37)은 제1 자기 조립 단분자층(35)과 같이 전자 받게 물질로 이루어질 수 있으며, 제1 층간 절연막(160)과 반응성을 가지는 물질로, 실란(silane)기를 포함한 물질로 형성될 수 있다.
예를 들어 제2 자기 조립 단분자층(37)은 반도체(154)가 N형 반도체일 경우, 제2 자기 조립 단분자층은 플로오로알킬 실란(fluoroalkyl silane) 유도체 또는 플로오로아릴 실란(fluoroaryl silane) 유도체를 포함할 수 있고, P형 반도체일 경우 제2 자기 조립 단분자층은 아미노알킬 실란(aminoalkyl silane) 유도체 또는 아미노아릴 실란(aminoaryl silane) 유도체를 포함할 수 있다.제2 게이트 전극(127)은 제1 게이트 전극(125)과 동일한 물질로 형성될 수 있다.
제2 게이트 전극(127) 위에는 제2 층간 절연막(180)이 형성되어 있다. 제2 층간 절연막(180)은 드레인 전극(175) 및 보조 게이트 패드(77)를 노출하는 접촉 구멍(85, 87)을 가진다.
제2 층간 절연막(180)은 산화 규소 또는 질화 규소와 같은 무기 물질, 또는 저유전율의 유기물질로 형성될 수 있다. 유기 물질은 스핀코팅 등의 방법으로 형성하며, 기판을 평탄화할 수 있다.
제2 층간 절연막(180) 위에는 화소 전극(pixel electrode)(191) 및 접촉 보조 부재(97, 99))가 형성되어 있다. 이들은 ITO 또는 IZO 등의 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.
화소 전극(191)은 접촉 구멍(85)을 통해서 드레인 전극(175)과 전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 접촉 보조 부재(97, 99)는 접촉 구멍(87, 89)을 통해서 각각 게이트 패드(129) 및 데이터 패드(179)와 연결되어 있다.
산화물 반도체 트랜지스터는 문턱 전압이 P형 트랜지스터에서는 네가티브 방향으로 이동하고, N형 트랜지스터에서는 포지티브 방향으로 이동하여 트랜지스터의 전기적 특성이 저하될 수 있다.
그러나, 본 발명에서와 같이 제1 게이트 전극 및 제2 게이트 전극에 자기 조립 단분자층을 형성하면, 자기 조립 단분자층에 의해서 트랜지스터의 문턱 전압(Vth)을 용이하게 제어할 수 있다.
본 발명에 따른 자기 조립 단분자층을 형성하면 게이트 전극과 게이트 절연막 사이의 계면에 다이폴(dipole)이 형성되어 문턱 전압이 이동하므로, 각각의 트랜지스터에 따라 문턱 전압을 독립적으로 제어할 수 있다. 즉, 자기 조립 단분자층을 형성하여, N형 트랜지스터의 문턱 전압은 네가티브 방향으로 이동시키고, P형 트랜지스터의 문턱 전압은 포지티브 방향으로 이동시킬 수 있다.
이하에서는 기 설명한 박막 트랜지스터 기판의 제조 방법에 대해서 도면을 참조하여 설명한다.
도 3은 본 발명의 한 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 4는 도 3의 IV-IV'선 및 IV'-IV''선을 따라 잘라 도시한 단면도이고, 도 5는 도 3의 다음 단계에서의 배치도이고, 도 6은 도 5의 VI-VI'선 및 VI'-VI''선을 따라 잘라 도시한 단면도이고, 도 7은 도 5의 다음 단계에서의 배치도이고, 도 8은 도 7의 VIII-VIII'선 및 VIII'-VIII''선을 따라 잘라 도시한 단면도이고, 도 9는 도 7의 다음 단계에서의 배치도이고, 도 10은 도 9의 X-X'선 및 X'-X''선을 따라 잘라 도시한 단면도이다.
먼저, 도 3 및 도 4에 도시한 바와 같이, 기판(100) 위에 게이트 전극(125) 및 게이트 패드(129)를 가지는 게이트 선(121)을 형성한다.
그리고 게이트 선(121) 위에 제1 자기 조립 단분자층(35)을 형성한다. 제1 자기 조립 단분자층(35, 39)은 전자 받게 물질 또는 전자 주게 물질을 도포하여 예비 단분자층을 형성한다. 이때, 예비 단분자층은 금속과 친화력이 큰 티올기를 포함하는 고분자 물질로, 스핀코팅(Spin coating), 딥코팅(Dip coating), 증발법(vaporing method) 등의 방법으로 형성할 수 있다. 스핀 코팅으로 형성할 경우, 도포하는 용액의 농도를 조절하여 단분자층의 두께를 조절할 수 있다.
이후, 세정하여 게이트선과 반응되지 않은 예비 단분자층을 제거하여, 게이트 전극, 게이트 패드를 포함하는 게이트선 위에만 제1 자기 조립 단분자층(35, 39)을 형성한다.
다음, 도 5 및 도 6에 도시한 바와 같이, 기판(100) 위에 게이트 절연막(140)을 형성하고, 게이트 절연막(140) 위에 게이트 전극(125)과 중첩하는 반도체(154)를 형성한다. 반도체(154)는 산화물 반도체로 형성한다.
다음, 도 7 및 도 8에 도시한 바와 같이, 기판(100) 위에 식각 정지막(150)을 형성하고, 식각 정지막(150)을 선택적으로 식각하여 반도체를 노출하는 접촉 구멍(81, 83) 및 게이트 패드(129)를 노출하는 접촉 구멍(69)을 형성한다.
식각 정지막(150)은 접촉 구멍 없이, 반도체(154)의 채널부에만 형성할 수도 있다.
다음, 도 9 및 도 10에 도시한 바와 같이, 식각 정지막(150) 위에 금속막을 형성한 후 패터닝하여 접촉 구멍(81, 83)을 통해서 반도체(154)와 연결되는 소스 전극(173) 및 드레인 전극(175)과, 접촉 구멍(69)을 통해서 게이트 패드(129)와 연결되는 보조 게이트 패드(77)를 형성한다.
이때, 식각 정지막(150)을 반도체의 채널부와 중첩하여 채널부를 보호하므로, 반도체(154)의 채널부가 식각에 노출되어 손상되지 않는다.
다음, 도 11 및 도 12에 도시한 바와 같이, 기판(100) 위에 제1 층간 절연막(160)을 형성하고, 제1 층간 절연막(160) 위에 전자 주게 물질 또는 전자 받게 물질로 이루어지는 예비 단분자층을 형성한다. 예비 단분자층은 제1 층간 절연막(160)과 반응하는 물질로, 예를 들어 실란기를 포함하는 고분자 물질로 형성할 수 있다.
이후, 예비 단분자층 위에 금속막을 형성한 후 패터닝하여 제2 게이트 전극(127)을 형성한다.
제2 게이트 전극(127)을 마스크로 예비 단분자층을 제거하여 제2 게이트 전극(127)과 제1 층간 절연막(160) 사이에 위치하는 제2 자기 조립 단분자층(37)을 완성한다.
다음, 도 1 및 도 2에 도시한 바와 같이, 기판(100) 위에 제2 층간 절연막(180)을 형성한다. 그리고 제2 층간 절연막(180) 위에 금속막을 형성한 후 패터닝하여 화소 전극(191) 및 접촉 보조 부재(87)를 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
35, 39: 제1 자기 조립 단분자층 37: 제2 자기 조립 단분자층
69, 81, 83, 85, 87, 89: 접촉구멍 77: 보조 게이트 패드
97, 99: 접촉 보조 부재 100: 기판
121: 게이트선 125: 제1 게이트 전극
127: 제2 게이트 전극 129: 게이트 패드
140: 게이트 절연막 150: 식각 방지막
154: 반도체 160: 제1 층간 절연막
171: 데이터선 173: 소스 전극
175: 드레인 전극 179: 데이터 패드
180: 제2 층간 절연막 191: 화소 전극

Claims (10)

  1. 기판,
    상기 기판 위에 위치하는 제1 게이트 전극,
    상기 제1 게이트 전극 위에 위치하는 제1 자기 조립 단분자층,
    상기 제1 자기 조립 단분자층 위에 위치하는 게이트 절연막,
    상기 게이트 절연막 위에 위치하는 반도체,
    상기 반도체와 중첩하며 상기 반도체를 중심으로 서로 이격되어 마주하는 소스 전극 및 드레인 전극,
    상기 소스 전극 및 드레인 전극 위에 위치하는 제1 층간 절연막,
    상기 제1 층간 절연막 위에 위치하는 제2 자기 조립 단분자층,
    상기 제2 자기 조립 단분자층 위에 위치하는 제2 게이트 전극,
    상기 제2 게이트 전극 위에 위치하는 제2 층간 절연막,
    상기 제2 층간 절연막 위에 위치하며 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하는 박막 트랜지스터 기판.
  2. 제1항에서,
    상기 제1 게이트 전극은 상기 기판 위에 형성되어 있는 게이트선으로부터 스캔 신호를 인가 받으며,
    상기 제2 게이트 전극은 부유되어 있는 박막 트랜지스터 기판.
  3. 제1항에서,
    상기 제1 자기 조립 단분자층은 티올기를 포함하는 고분자 물질로 이루어지고,
    상기 제2 자기 조립 단분자층은 실란기를 포함하는 고분자 물질로 이루어지는 박막 트랜지스터 기판.
  4. 제3항에서,
    상기 제1 자기 조립 단분자층은 플로오로아릴티올 유도체로 이루어지고,
    상기 제2 자기 조립 단분자층은 플로오로아릴 실란 유도체 또는 플로오로알킬 실란 유도체로 이루어지는 박막 트랜지스터 기판.
  5. 제4항에서,
    상기 반도체는 N형 반도체인 박막 트랜지스터 기판.
  6. 제3항에서,
    상기 제1 자기 조립 단분자층은 아미노아릴티올 유도체로 이루어지고,
    상기 제2 자기 조립 단분자층은 아미노알킬 실란 유도체 또는 아미노아릴실란 유도체로 이루어지는 박막 트랜지스터 기판.
  7. 제6항에서,
    상기 반도체는 P형 반도체인 박막 트랜지스터 기판.
  8. 제1항에서,
    상기 제1 자기 조립 단분자층은 상기 게이트 절연막과 상기 제1 게이트 전극 사이에 형성되어 있고,
    상기 제2 자기 조립 단분자층은 상기 제1 층간 절연막과 상기 제2 게이트 전극 사이에 형성되어 있는 박막 트랜지스터 기판.
  9. 제1항에서,
    상기 제2 게이트 전극은 상기 제1 게이트 전극과 중첩하는 박막 트랜지스터 기판.
  10. 제1항에서,
    상기 소스 전극과 상기 드레인 전극 사이의 상기 반도체와 중첩하는 식각 정지막을 더 포함하는 박막 트랜지스터 기판.
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