KR100796592B1 - 박막트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터를 제조함에 있어서, 채널 영역과 게이트 전극을 연결함으로서, 기판 바이어스의 영향이 제거되어, 문턱 전압을 감소시킬 수 있을 뿐만 아니라 서브-문턱 기울기 값을 개선할 수 있고, 낮은 게이트 전압에서 높은 드레인 전류를 얻을 수 있는 박막트랜지스터 및 그 제조 방법에 관한 것이다.
바디-게이트 콘택, 버텀 게이트
Description
도 1은 종래 기술에 의해 형성된 버텀 게이트형 박막트랜지스터의 단면도이다.
도 2a는 본 발명의 일실시 예에 따른 박막트랜지스터 제조 공정의 단면도이고, 도 2b는 상기 도 2a의 평면도이다.
도 3a는 본 발명의 일실시 예에 따른 박막트랜지스터 제조 공정의 단면도이고, 도 3b는 상기 도 3a의 평면도이다.
도 4a는 본 발명의 일실시 예에 따른 박막트랜지스터 제조 공정의 단면도이고, 도 4b는 상기 도 4a의 평면도이다.
도 5a는 본 발명의 일실시 예에 따른 박막트랜지스터 제조 공정의 단면도이고, 도 5b는 상기 도 5a의 평면도이다.
도 6a는 본 발명의 일실시 예에 따른 박막트랜지스터 제조 공정의 단면도이고, 도 6b는 상기 도 6a의 평면도이다.
도 7a는 본 발명의 다른 일실시 예에 따른 박막트랜지스터 제조 공정의 단면도이고, 도 7b는 상기 도 7a의 평면도이다.
도 8a는 본 발명의 다른 일실시 예에 따른 박막트랜지스터 제조 공정의 단면도이고, 도 8b는 상기 도 8a의 평면도이다.
도 9a는 본 발명의 다른 일실시 예에 따른 박막트랜지스터 제조 공정의 단면도이고, 도 9b는 상기 도 9a의 평면도이다.
도 10a는 본 발명의 다른 일실시 예에 따른 박막트랜지스터 제조 공정의 단면도이고, 도 10b는 상기 도 10a의 평면도이다.
도 11a는 본 발명의 다른 일실시 예에 따른 박막트랜지스터 제조 공정의 단면도이고, 도 11b는 상기 도 11a의 평면도이다.
도 12a는 본 발명의 다른 일실시 예에 따른 박막트랜지스터 제조 공정의 단면도이고, 도 12b는 상기 도 12a의 평면도이다.
도 13a는 본 발명의 다른 일실시 예에 따른 박막트랜지스터 제조 공정의 단면도이고, 도 13b는 상기 도 13a의 평면도이다.
<도면의 주요부분에 대한 부호의 설명>
202 : 게이트 전극 204 : 제1실리콘층
205 : 제2실리콘층 206 : 배선부
207 : 소오스/드레인 전극 210 : 게이트-바디 콘택부
본 발명은 박막트랜지스터 및 그 제조 방법에 관한 것으로, 보다 자세하게는 채널 영역과 게이트 전극이 연결된 박막트랜지스터 및 그 제조 방법에 관한 것이다.
최근에 음극선관(cathode ray tube)과 같이 무겁고, 크기가 크다는 종래의 표시 소자의 단점을 해결하는 액정 표시 장치(liquid crystal display device), 유기 전계 발광 장치(organic electroluminescence device) 또는 PDP(plasma display plane) 등과 같은 평판형 표시 장치(plat panel display device)가 주목 받고 있다.
이때, 상기 액정 표시 장치는 자체 발광 소자가 아니라 수광 소자이기 때문에 밝기, 콘트라스트, 시야각 및 대면적화 등에 한계가 있고, 상기 PDP는 자체 발광 소자이기는 하지만, 다른 평판형 표시 장치에 비해 무게가 무겁고, 소비 전력이 높을 뿐만 아니라 제조 방법이 복잡하다는 문제점이 있는 반면, 상기 유기 전계 발광 장치는 자체 발광 소자이기 때문에 시야각, 콘트라스트 등이 우수하고, 백라이트가 필요하지 않기 때문에 경량박형이 가능하고, 소비 전력 측면에서도 유리하다.
그리고, 직류 저전압 구동이 가능하고 응답속도가 빠르며 전부 고체이기 때문에 외부 충격에 강하고 사용 온도 범위도 넓을 뿐만 아니라 제조 방법이 단순하고 저렴하다는 장점을 가지고 있다.
유기 전계 발광 장치(Organic Electroluminescene Display Device) 또는 액정 표시 장치(Liquid Crystal Display Device) 등과 같은 평판형 표시 소자(Flat Plane Display)에는 스위칭(Switching) 소자 또는 구동(Driving) 소자로서, 박막트랜지스터(Thin Film Transistor)가 이용된다.
이때, 상기 박막트랜지스터는 버텀 게이트형 박막트랜지스터가 이용될 수 있다.
도 1은 종래 기술에 의해 형성된 버텀 게이트형 박막트랜지스터의 단면도이다.
도 1을 참조하면, 유리 또는 플라스틱과 같은 기판(100)상에 버퍼층(101)이 위치하고, 상기 버퍼층(101)상에 게이트 전극(102)이 위치하고, 상기 게이트 전극(102)이 형성된 기판 전면에 걸쳐 게이트 절연막(103)이 위치하고, 상기 게이트 절연막(104)상에 상기 게이트 전극(102)과 대응하는 위치에 반도체층(104)이 위치한다.
이때, 상기 반도체층(104)은 적어도 채널 영역(104a) 및 소오스/드레인 영역(104b)을 포함하게 된다. 또한, 상기 반도체층(104)의 소오스/드레인 영역(104b)상에는 상기 소오스/드레인 영역(104b)과 전기적으로 연결된 소오스/드레인 전극(105)이 위치한다. 이때, 상기 소오스/드레인 영역(104b)상에 불순물이 고농도로 도핑된 실리콘층인 n+ 막(106)이 상기 소오스/드레인 영역(104b)과 소오스/드레인 전극(105)의 접촉 저항을 낮추기 위치한다.
그러나, 상기의 버텀 게이트형 박막트랜지스터가 유기 전계 발광 소자와 같은 평판 표시 장치에 이용되는 경우에는 기판 바이어스에 의해 문턱 전압이 증가하 고, 서브-문턱 전압 기울기(Subthreshold slope) 값이 나빠지는 등의 단점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 기판 바이어스의 영향를 제거하여 문턱 전압을 감소시키고, 서브-문턱 기울기 값을 개선하고, 낮은 게이트 전압에서 높은 드레인 전류를 얻을 수 있도록 채널 영역과 게이트 전극을 연결하는 박막트랜지스터 및 그 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 기판; 상기 기판상에 위치한 게이트 전극; 상기 게이트 전극상에 위치한 게이트 절연막; 상기 게이트 절연막상에 위치하고, 채널 영역 및 소오스/드레인 영역을 포함하는 반도체층; 상기 반도체층의 채널 영역과 전기적으로 접촉하는 배선부; 및 상기 배선부 및 상기 게이트 전극을 연결하는 게이트-바디 콘택부로 이루어진 박막트랜지스터에 의해 달성된다.
또한, 본 발명의 상기 목적은 기판; 상기 기판상에 위치하고, 소정 영역이 중첩하도록 배열된 게이트 전극과 반도체층; 상기 반도체층 중 상기 게이트 전극과 겹쳐진 소정 영역에 전기적으로 접촉하되 상기 중첩된 소정 영역 보다는 적은 영역이 접촉하는 배선부; 상기 배선부와 게이트 전극을 연결하는 게이트-바디 콘택부로 이루어진 박막트랜지스터에 의해서도 달성된다.
또한, 본 발명의 상기 목적은 기판을 준비하는 단계; 상기 기판상에 게이트 전극을 형성하는 단계; 상기 게이트 전극상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 제1실리콘층 및 제2실리콘층을 형성하는 단계; 상기 제2실리콘층이 형성된 기판상에 도전체층을 형성하고, 이를 식각하여 상기 제1실리콘층의 소오스/드레인 영역과 대응하는 위치에 소오스/드레인 전극 및 상기 제1실리콘층의 채널 영역의 소정 영역과 대응하는 위치에 배선부를 형성하고, 상기 도전체층의 식각으로 노출된 상기 제2실리콘층의 소정 영역을 식각하는 단계; 및 상기 배선층 및 상기 게이트 전극을 연결하는 게이트-바디 콘택부를 형성하는 단계로 이루어진 박막트랜지스터 제조 방법에 의해서도 달성된다.
또한, 본 발명의 상기 목적은 기판을 준비하는 단계; 상기 기판상에 게이트 전극을 형성하는 단계; 상기 게이트 전극상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 제1실리콘층을 형성하는 단계; 상기 제1실리콘층이 형성된 기판상에 배선부를 형성하는 단계; 상기 배선부가 형성된 기판상에 도전체를 형성하고, 이를 식각하여 소오스/드레인 전극을 형성하는 단계; 및 상기 배선부 및 게이트 전극을 연결하는 게이트-바디 콘택부를 형성하는 단계로 이루어진 박막트랜지스터 제조 방법에 의해서도 달성된다
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다. 또한 도면들에 있어서, 층 및 영역의 길이, 두께등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동 일한 참조번호들은 동일한 구성요소들을 나타낸다.
<실시 예 1>
도 2a는 본 발명의 일실시 예에 따른 박막트랜지스터 제조 공정의 단면도이고, 도 2b는 상기 도 2a의 평면도이다.
도 2a 및 도 2b를 참조하면, 유리 또는 플라스틱과 같은 기판(200)상에 버퍼층(201)을 형성한다. 이때, 상기 버퍼층(201)은 하부 기판에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달의 속도를 조절함으로서, 반도체층의 결정화가 잘 이루어질 수 있도록 하는 역활을 한다.
이어서, 상기 버퍼층(201)상에 게이트 전극 물질을 형성하고 이를 패터닝하여 게이트 전극(202)을 형성한다.
이어서, 상기 게이트 전극(202)이 형성된 기판상에 게이트 절연막(203)을 형성한다. 이때, 상기 게이트 절연막(203)은 실리콘 산화막, 실리콘 질화막 또는 이들의 복층 중 어느 하나를 이용하여 형성할 수 있다.
도 3a는 본 발명의 일실시 예에 따른 박막트랜지스터 제조 공정의 단면도이고, 도 3b는 상기 도 3a의 평면도이다.
도 3a 및 도 3b를 참조하면, 상기 게이트 절연막(203)이 형성된 기판상에 제1실리콘 물질을 형성한다.
이어서, 상기 제1실리콘 물질상에 제2실리콘 물질을 형성한다.
이어서, 상기 제1실리콘 물질 및 제2실리콘 물질을 패터닝하여 제1실리콘층 (204)과 제2실리콘층(205)을 형성한다.
이때, 상기 제1실리콘 물질은 물리적 기상 증착법(Physical Vapor Deposition) 또는 화학적 기상 증착법(Chemical Vapor Deposition) 등을 이용하여 a-Si:H층으로 상기 게이트 절연막(203)상에 형성할 수 있다. 또한, 상기 a-Si:H층으로 형성되어진 제1실리콘 물질을 RTA(Rapid Thermal Annealing) 공정, SPC법(Solid Phase Crystallization), ELA법(Excimer Laser Crystallization), MIC법(Metal Induced Crystallization), MILC법(Metal Induced Lateral Crystallization) 또는 SLS법(Sequential Lateral Solidification)등과 같은 결정화법으로 결정화하는 공정을 더 진행하여 다결정 실리콘층으로 결정화한 후 이를 패터닝하여 상기 제1실리콘층(204)을 형성할 수 있다.
이때, 상기 제2실리콘층(205)은 고농도 불순물이 도핑된 실리콘층으로 상기 제1실리콘층(204)과 상기 제2실리콘층(205)상에 형성되어지는 다른 층을 전기적으로 연결해 주는 역할을 하게 된다. 특히 상기 제2실리콘층(205)은 콘택 저항을 낮추기 위한 역할을 하게됨으로 n+-Si 막으로 형성되는 것이 바람직하다.
이때, 상기 제1실리콘층(204) 및 제2실리콘층(205)은 따로 증착한 후 패터닝하는 방법을 이용하였다. 이와는 다른 방법으로 상기 게이트 절연막(203)상에 제1실리콘 물질을 증착한 후, 고농도의 불순물 주입 공정을 실시하여 상기 제1실리콘 물질의 소정 깊이까지는 제2실리콘 물질로 변화시킨 후, 이를 패터닝하여 제1실리콘층(204) 및 제2실리콘층(205)을 형성하는 방법이 있을 수 있다.
이때, 상기 제1실리콘층(204) 및 제2실리콘층(205)는 상기 게이트 전극(202)과 소정 영역이 중첩되도록 형성하는데, 상기 중첩되는 영역이 채널 영역으로 정의될 수 있다.
도 4a는 본 발명의 일실시 예에 따른 박막트랜지스터 제조 공정의 단면도이고, 도 4b는 상기 도 4a의 평면도이다.
도 4a 및 도 4b를 참조하면, 상기 제1실리콘층(204) 및 제2실리콘층(205)이 형성된 기판상에 도전체층을 형성하고, 이를 패터닝하여 배선부(206) 및 소오스/드레인 전극(207)을 형성한다.
그리고, 도 4b를 참조하면, 상기 도전체층을 식각함으로서 노출되는 상기 제2실리콘층(205)의 일부를 식각하여 하부의 제1실리콘층(204)을 노출시킨다. 이때, 상기 도전체를 식각하는 공정과 상기 제2실리콘층(205)을 식각하는 공정이 순차적으로 진행한다. 즉, 상기 기판 전면에 걸쳐 도전체층을 형성하고, 상기 배선부(206) 및 소오스/드레인 전극(207)을 형성하기 위한 패턴을 형성한 후, 상기 도전체층을 식각하여 상기 배선부(206) 및 소오스/드레인 전극(207)을 형성하고, 상기 도전체층이 식각함에 따라 상기 배선부(206)과 소오스/드레인 전극(207)사이의 노출된 제2실리콘층(205)을 식각하여 노출된 제2실리콘층(205)은 완저히 제거하고, 상기 제1실리콘층(204)을 노출시킨다.
이때, 상기 노출된 제2실리콘층(205)을 식각하는 이유는 상기 제2실리콘층(205)이 고농도로 도핑된 실리콘층이기 때문에 도전체와 유사하게 동작하여 상기 상기 배선부(206)와 상기 소오스/드레인 전극(207)을 전기적으로 연결하는 것을 방 지하기 위해서이다. 따라서, 상기 배선부(206)와 상기 소오스/드레인 전극(207)사이의 간격(G)은 상기 배선부(206)와 상기 소오스/드레인 전극(207)이 전기적으로 단락이 일어나지 않는 너비로 형성하는 것이 바람직하다.
이때, 상기 배선부(206)는 상기 게이트 전극(202)과 상기 제1실리콘층(204)이 중첩하는 영역(이때, 상기 제1실리콘층 중, 중첩하지 않는 영역은 소오스/드레인 영역으로 정의될 수 있다.), 즉, 채널 영역의 너비와 같거나 조금 작은 것이 바람직하다. 이는 이후, 상기 배선부(206)가 상기 채널 영역에서 발생하는 홀-전자 쌍(Hole-Electron Pair)을 효율적으로 제거하기 위해서이다.
이때, 상기 배선부(206) 및 소오스/드레인 전극(207)을 마스크로 이용하여 상기 노출된 제1실리콘층(204) 영역에 저농도의 불순물을 주입하여 LDD 영역을 형성할 수 있다. 즉, 상기 배선부(206) 하부의 제1실리콘층(204)은 채널 영역으로 정의되고, 상기 소오스/드레인 전극(207) 하부의 제1실리콘층(204)은 소오스/드레인 영역으로 정의되고, 상기 배선부(206)과 소오스/드레인 전극(207) 사이의 제1실리콘층(204)은 LDD(Lightly Doped Drain) 영역으로 정의되어 질 수 있다.
또한, 상기 저농도의 불순물 주입 공정을 실시하지 않고, 상기 게이트 전극(202)과 소오스/드레인 전극(207) 사이(O)에 간격이 존재하고, 상기 제1실리콘층(204) 영역이 노출되는 경우에는 오프셋(Offset) 영역으로 정의될 수도 있다.
따라서, 상기 제1실리콘층(204)은 적어도 채널 영역 및 소오스/드레인 영역을 포함하고, LDD 영역 또는 오프셋 영역을 더 포함하는 반도체층이라 할 수 있다.
도 5a는 본 발명의 일실시 예에 따른 박막트랜지스터 제조 공정의 단면도이 고, 도 5b는 상기 도 5a의 평면도이다.
도 5a 및 도 5b를 참조하면, 상기 배선부(206)가 형성된 기판상에 층간절연막(208)을 형성한다.
이어서, 상기 층간절연막(208)의 소정 영역을 식각하여 상기 배선부(206)의 소정 영역이 노출되도록 제1콘택홀(209a)을 형성하고, 상기 층간절연막(208) 및 게이트 절연막(203)의 소정 영역을 식각하여 상기 게이트 전극(202)의 소정 영역을 노출시키는 제2콘택홀(209b)을 형성한다.
도 6a는 본 발명의 일실시 예에 따른 박막트랜지스터 제조 공정의 단면도이고, 도 6b는 상기 도 6a의 평면도이다.
도 6a 및 도 6b를 참조하면, 상기 콘택홀들(209a, 209b)이 형성된 기판상에 도전체층을 형성하고, 이를 패터닝하여 게이트-바디 콘택부(210)을 형성한다.
이때, 본 발명의 일실시 예에 따라 제조된 박막트랜지스터가 유기 전계 발광 소자와 같은 평판 표시 장치에 이용되는 경우, 상기 콘택홀들(209a, 209b)은 평판 표시 장치의 제1전극과 구동 박막트랜지스터의 소오스/드레인 전극을 연결하기 위해 구동 박막트랜지스터의 소오스/드레인 전극의 일부를 노출시키는 비아홀과 동시 형성되어질 수 있고, 상기 게이트-바디 콘택부(210)는 ITO(Indium-Tin-Oxide) 또는 IZO(Indium Zinc Oxide) 등과 같이 평판 표시 장치의 제1전극을 형성하는 물질과 동일한 물질로 형성되어질 수 있다. 즉, 상기 게이트-바디 콘택부(210)는 평판 표시 장치의 제1전극과 동시에 형성되어질 수 있다.
평판 표시 장치에서 이용되는 박막트랜지스터는 크기가 작아짐에 따라 문턱 전압(Threshold Voltage)이 낮아지고, 이로 인해 드레인 전류의 포화(saturation) 영역이 작아질 뿐만 아니라 드레인 전류가 감소하는 문제점이 있다. 이와 같은 문제점은 반도체층의 채널 영역과 게이트 전극을 연결하는 게이트-바디 콘택부(210)을 형성함으로서 해결할 수 있다.
박막트랜지스터의 문턱 전압은 기판 바이어스(Substrate Bias)에 의존하게 되는데, 일반적으로 소오스에 대해서 기판 바이어스는 역 바이어스(Reverse Bias)이기 때문에 문턱 전압이 증가하게 되는데, 본 발명의 <실시 예 1>에서와 같이 채널 영역을 상기 배선부(206) 및 게이트-바디 콘택부(210)로 상기 게이트 전극(202)과 연결함으로서, 상기 역 바이어스의 영향은 제거되고, 문턱 전압은 감소시킬 수 있을 뿐만 아니라 서브-문턱 전압(Subthreshold Voltage)의 기울기를 개선할 수 있다.
<실시 예 2>
도 7a는 본 발명의 다른 일실시 예에 따른 박막트랜지스터 제조 공정의 단면도이고, 도 7b는 상기 도 7a의 평면도이다.
도 7a 및 도 7b를 참조하면, 유리 또는 플라스틱과 같은 기판(200)상에 버퍼층(201)을 형성한다. 이때, 상기 버퍼층(201)은 하부 기판에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달의 속도를 조절함으로서, 반도체층의 결정화가 잘 이루어질 수 있도록 하는 역활을 한다.
이어서, 상기 버퍼층(201)상에 게이트 전극 물질을 형성하고 이를 패터닝하 여 게이트 전극(202)을 형성한다.
이어서, 상기 게이트 전극(202)이 형성된 기판상에 게이트 절연막(203)을 형성한다. 이때, 상기 게이트 절연막(203)은 실리콘 산화막, 실리콘 질화막 또는 이들의 복층 중 어느 하나를 이용하여 형성할 수 있다.
도 8a는 본 발명의 다른 일실시 예에 따른 박막트랜지스터 제조 공정의 단면도이고, 도 8b는 상기 도 8a의 평면도이다.
도 8a 및 도 8b를 참조하면, 상기 게이트 절연막(203)이 형성된 기판상에 제1실리콘 물질을 형성하고, 이를 패터닝하여 제1실리콘층(204)을 형성한다.
이때, 상기 제1실리콘 물질은 물리적 기상 증착법(Physical Vapor Deposition) 또는 화학적 기상 증착법(Chemical Vapor Deposition) 등을 이용하여 a-Si:H층으로 상기 게이트 절연막(203)상에 형성할 수 있다. 또한, 상기 a-Si:H층으로 형성되어진 제1실리콘 물질을 RTA(Rapid Thermal Annealing) 공정, SPC법(Solid Phase Crystallization), ELA법(Excimer Laser Crystallization), MIC법(Metal Induced Crystallization), MILC법(Metal Induced Lateral Crystallization) 또는 SLS법(Sequential Lateral Solidification)등과 같은 결정화법으로 결정화하는 공정을 더 진행하여 다결정 실리콘층으로 결정화한 후 이를 패터닝하여 상기 제1실리콘층(204)을 형성할 수 있다.
이때, 상기 제1실리콘층(204)은 상기 게이트 전극(202)과 소정 영역이 중첩되도록 형성하는데, 상기 중첩되는 영역이 채널 영역으로 정의될 수 있다.
도 9a는 본 발명의 다른 일실시 예에 따른 박막트랜지스터 제조 공정의 단면 도이고, 도 9b는 상기 도 9a의 평면도이다.
도 9a 및 도 9b를 참조하면, 상기 제1실리콘층(204)이 형성된 기판상에 도전체층을 형성하고, 이를 패터닝하여 배선부(206)을 형성한다.
이때, 도 9b를 참조하면, 상기 배선부(206)는 상기 게이트 전극(202)과 상기 제1실리콘층(204)이 중첩하는 영역(이때, 상기 제1실리콘층 중, 중첩하지 않는 영역은 소오스/드레인 영역으로 정의될 수 있다.), 즉, 채널 영역의 너비와 같거나 조금 작은 것이 바람직하다. 이는 이후, 상기 배선부(206)가 상기 채널 영역에서 발생하는 홀-전자 쌍(Hole-Electron Pair)을 효율적으로 제거하기 위해서이다.
도 10a는 본 발명의 다른 일실시 예에 따른 박막트랜지스터 제조 공정의 단면도이고, 도 10b는 상기 도 10a의 평면도이다.
도 10a 및 도 10b를 참조하면, 상기 배선부(206)가 형성된 기판상에 제2실리콘 물질(205a)을 형성한다. 이때, 상기 제2실리콘 물질(205a)은 고농도 불순물이 도핑된 실리콘층으로 형성한다.
이어서, 상기 제2실리콘 물질(205a)상에 소오스/드레인 전극 물질(207a)을 형성한다.
도 11a는 본 발명의 다른 일실시 예에 따른 박막트랜지스터 제조 공정의 단면도이고, 도 11b는 상기 도 11a의 평면도이다.
도 11a 및 도 11b를 참조하면, 상기 제2실리콘 물질(205a) 및 소오스/드레인 전극 물질(207b)을 패터닝하여 제2실리콘층(205) 및 소오스/드레인 전극(207)을 형성한다.
이때, 상기 제2실리콘층(205)은 상기 제1실리콘층(204)과 소오스/드레인 전극(207) 사이에 위치하고 있고, 고농도 불순물이 도핑된 실리콘층으로 상기 제1실리콘층(204)과 상기 소오스/드레인 전극(207)을 전기적으로 연결해 주는 역할을 하게 된다. 특히 상기 제2실리콘층(205)는 콘택 저항을 낮추기 위한 역할을 하게됨으로 n+-Si 막으로 형성되는 것이 바람직하다.
이때, 상기 소오스/드레인 전극(207) 및 제2실리콘층(205)이 형성됨으로서, 상기 소오스/드레인 전극(207) 하부의 제1실리콘층(204) 영역은 소오스/드레인 영역으로 정의된다.
도 11b를 참조하면, 상기 게이트 전극(202)과 소오스/드레인 전극(207)사이의 제1실리콘층(204) 영역(이 영역의 제1실리콘층은 불순물로 도핑되어 있지않을 뿐만 아니라 게이트 전극과 대응하지 않는 영역임)은 오프셋 영역으로 정의될 수 있다. 또한, 상기 배선부(206)와 소오스/드레인 전극(207)을 마스크로 이용하여 상기 배선부(206)와 소오스/드레인 전극(207) 사이의 간격(G)에 노출된 제1실리콘층(204)에 저농도의 불순물을 주입하는 공정을 진행하게 되면, 이 간격(G) 영역에 LDD 영역을 형성할 수 있다.
따라서, 상기 제1실리콘층(204)은 적어도 채널 영역 및 소오스/드레인 영역을 포함하고, LDD 영역 또는 오프셋 영역을 더 포함하는 반도체층이라 할 수 있다.
도 12a는 본 발명의 다른 일실시 예에 따른 박막트랜지스터 제조 공정의 단면도이고, 도 12b는 상기 도 12a의 평면도이다.
도 12a 및 도 12b를 참조하면, 상기 배선부(206) 및 소오스/드레인 전극(207)이 형성된 기판상에 층간절연막(208)을 형성한다.
이어서, 상기 층간절연막(208)의 소정 영역을 식각하여 상기 배선부(206)의 소정 영역이 노출되도록 제1콘택홀(209a)을 형성하고, 상기 층간절연막(208) 및 게이트 절연막(203)의 소정 영역을 식각하여 상기 게이트 전극(202)의 소정 영역을 노출시키는 제2콘택홀(209b)을 형성한다.
도 13a는 본 발명의 다른 일실시 예에 따른 박막트랜지스터 제조 공정의 단면도이고, 도 13b는 상기 도 13a의 평면도이다.
도 13a 및 도 13b를 참조하면, 상기 콘택홀들(209a, 209b)이 형성된 기판상에 도전체층을 형성하고, 이를 패터닝하여 게이트-바디 콘택부(210)을 형성한다.
이때, 본 발명의 다른 일실시 예에 따라 제조된 박막트랜지스터가 유기 전계 발광 소자와 같은 평판 표시 장치에 이용되는 경우, 상기 콘택홀들(209a, 209b)은 평판 표시 장치의 제1전극과 구동 박막트랜지스터의 소오스/드레인 전극을 연결하기 위해 구동 박막트랜지스터의 소오스/드레인 전극의 일부를 노출시키는 비아홀과 동시 형성되어질 수 있고, 상기 게이트-바디 콘택부(210)는 ITO 또는 IZO 등과 같이 평판 표시 장치의 제1전극을 형성하는 물질과 동일한 물질로 형성되어질 수 있다. 즉, 상기 게이트-바디 콘택부(210)는 평판 표시 장치의 제1전극과 동시에 형성되어질 수 있다.
평판 표시 장치에서 이용되는 박막트랜지스터는 크기가 작아짐에 따라 문턱 전압(Threshold Voltage)이 낮아지고, 이로 인해 드레인 전류의 포화(saturation) 영역이 작아질 뿐만 아니라 드레인 전류가 감소하는 문제점이 있다. 이와 같은 문제점은 반도체층의 채널 영역과 게이트 전극을 연결하는 게이트-바디 콘택부(210)을 형성함으로서 해결할 수 있다.
박막트랜지스터의 문턱 전압은 기판 바이어스(Substrate Bias)에 의존하게 되는데, 일반적으로 소오스에 대해서 기판 바이어스는 역 바이어스(Reverse Bias)이기 때문에 문턱 전압이 증가하게 되는데, 본 발명의 <실시 예 2>에서와 같이 채널 영역을 상기 배선부(206) 및 게이트-바디 콘택부(210)로 상기 게이트 전극(202)과 연결함으로서, 상기 역 바이어스의 영향은 제거되고, 문턱 전압은 감소시킬 수 있을 뿐만 아니라 서브-문턱 전압(Subthreshold Voltage)의 기울기를 개선할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 박막트랜지스터 및 그 제조 방법은 기판 바이어스의 영향이 제거되어, 문턱 전압을 감소시킬 수 있을 뿐만 아니라 서브-문턱 기울기 값을 개선할 수 있고, 낮은 게이트 전압에서 높은 드레인 전류를 얻을 수 있는 효과가 있다.
Claims (24)
- 기판;상기 기판상에 위치한 게이트 전극;상기 게이트 전극상에 위치한 게이트 절연막;상기 게이트 절연막상에 위치하고, 채널 영역 및 소오스/드레인 영역을 포함하는 반도체층;상기 반도체층의 채널 영역과 전기적으로 접촉하는 배선부; 및상기 배선부 및 상기 게이트 전극을 연결하는 게이트-바디 콘택부를 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 채널 영역과 배선부 사이에 고농도로 도핑된 실리콘층을 더 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 반도체층의 소오스/드레인 영역상에 위치한 소오스/드레인 전극을 더 포함하며,상기 배선부는 소오스/드레인 전극과 동일한 층에 위치하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 반도체층의 소오스/드레인 영역상에 위치하는 소오스/드레인 전극을 더 포함하며,상기 소오스/드레인 영역과 상기 소오스/드레인 전극 사이에는 고농도로 도핑된 실리콘층을 더 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 게이트 전극 및 상기 게이트-바디 콘택부 사이에 층간절연막을 더 포함하며,상기 층간절연막은 상기 게이트-바디 콘택부가 상기 배선부 및 게이트 전극의 소정 영역에 콘택되도록 하는 콘택홀들을 구비하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 반도체층의 채널 영역과 소오스/드레인 영역 사이에 LDD 영역 또는 오프셋 영역을 더 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 게이트-바디 콘택부는 ITO 또는 IZO로 이루어져 있는 것을 특징으로 하는 박막트랜지스터.
- 기판;상기 기판상에 위치하고, 소정 영역이 겹쳐지도록 배열된 게이트 전극과 반도체층;상기 반도체층 중 상기 게이트 전극과 겹쳐진 소정 영역에 전기적으로 접촉하되 상기 겹쳐진 소정 영역 보다는 적은 영역이 접촉하는 배선부;상기 배선부와 게이트 전극을 연결하는 게이트-바디 콘택부를 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 8 항에 있어서,상기 배선부와 반도체층 사이에 고농도로 도핑된 실리콘층을 더 포함하는 것 을 특징으로 하는 박막트랜지스터.
- 제 8 항에 있어서,상기 반도체층에는 상기 게이트 전극과 겹쳐지는 소정 영역과 이격되어 소오스/드레인 영역이 위치하고, 상기 소오스/드레인 영역 상에는 상기 소오스/드레인 영역과 접촉하는 소오스/드레인 전극을 더 포함하며,상기 배선부는 소오스/드레인 전극과 동일한 층에 위치하는 것을 특징으로 하는 박막트랜지스터.
- 제 8 항에 있어서,상기 반도체층에는 상기 게이트 전극과 겹쳐지는 소정 영역과 이격되어 소오스/드레인 영역이 위치하고, 상기 소오스/드레인 영역 상에는 상기 소오스/드레인 영역과 접촉하는 소오스/드레인 전극을 더 포함하며,상기 소오스/드레인 영역과 상기 소오스/드레인 전극 사이에는 고농도로 도핑된 실리콘층을 더 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 11 항에 있어서,상기 반도체층의 상기 게이트 전극과 겹쳐지는 소정 영역과 소오스/드레인 영역 사이에 LDD 영역 또는 오프셋 영역을 더 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 8 항에 있어서,상기 게이트 전극 및 상기 게이트-바디 콘택부 사이에 층간절연막을 더 포함하며,상기 층간절연막은 상기 게이트-바디 콘택부가 상기 배선부 및 게이트 전극의 소정 영역에 콘택되도록 하는 콘택홀들을 구비하는 것을 특징으로 하는 박막트랜지스터.
- 제 8 항에 있어서,상기 게이트-바디 콘택부는 ITO 또는 IZO로 이루어져 있는 것을 특징으로 하는 박막트랜지스터.
- 기판을 준비하는 단계;상기 기판상에 게이트 전극을 형성하는 단계;상기 게이트 전극상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막상에 제1실리콘층 및 제2실리콘층을 형성하는 단계;상기 제2실리콘층이 형성된 기판상에 도전체층을 형성하고, 이를 식각하여 상기 제1실리콘층의 소오스/드레인 영역과 대응하는 위치에 소오스/드레인 전극 및 상기 제1실리콘층의 채널 영역의 소정 영역과 대응하는 위치에 배선부를 형성하고, 상기 도전체층의 식각으로 노출된 상기 제2실리콘층의 소정 영역을 식각하는 단계; 및상기 배선부 및 상기 게이트 전극을 연결하는 게이트-바디 콘택부를 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 15 항에 있어서,상기 제1실리콘층 및 제2실리콘층을 형성하는 단계는상기 제1실리콘 물질을 형성하는 단계;상기 제1실리콘 물질상에 제2실리콘 물질을 형성하는 단계; 및상기 제1실리콘 물질 및 제2실리콘 물질을 패터닝하여 제1실리콘층 및 제2실리콘층을 형성하는 단계임을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 15 항에 있어서,상기 제1실리콘층 및 제2실리콘층을 형성하는 단계는상기 제1실리콘 물질을 형성하는 단계;상기 제1실리콘 물질상에 고농도의 불순물 주입 공정을 실시하여 상기 제1실리콘 물질의 소정 깊이가 제2실리콘 물질로 변화하는 단계; 및상기 제1실리콘 물질 및 제2실리콘 물질을 패터닝하여 제1실리콘층 및 제2실리콘층을 형성하는 단계임을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 16 항 또는 제 17 항에 있어서,상기 제2실리콘층은 고농도로 도핑된 실리콘으로 이루어져 있는 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 15 항에 있어서,상기 게이트-바디 콘택부를 형성하는 단계 이전에,상기 소오스/드레인 전극 및 배선부를 마스크로 이용하여 상기 제1실리콘층에 저농도의 불순물 주입 공정을 진행하여 LDD 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 15 항에 있어서,상기 게이트-바디 콘택부를 형성하는 단계 이전에상기 배선부가 형성된 기판상에 층간절연막을 형성하는 단계; 및상기 배선부 및 상기 게이트 전극의 소정 영역을 노출시키는 콘택홀들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 기판을 준비하는 단계;상기 기판상에 게이트 전극을 형성하는 단계;상기 게이트 전극상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막상에 제1실리콘층을 형성하는 단계;상기 제1실리콘층이 형성된 기판상에 배선부를 형성하는 단계;상기 배선부가 형성된 기판상에 도전체층을 형성하고, 이를 식각하여 소오스/드레인 전극을 형성하는 단계; 및상기 배선부 및 게이트 전극을 연결하는 게이트-바디 콘택부를 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 21 항에 있어서,상기 도전체층을 형성하는 단계 이전에상기 배선부상에 제2실리콘층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 22 항에 있어서,상기 제2실리콘층은 고농도로 도핑된 실리콘으로 이루어져 있는 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 21 항에 있어서,상기 게이트-바디 콘택부를 형성하는 단계 이전에상기 배선부가 형성된 기판상에 층간절연막을 형성하는 단계; 및상기 배선부 및 상기 게이트 전극의 소정 영역을 노출시키는 콘택홀들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
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