KR101009432B1 - 박막트랜지스터 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 기판; 상기 기판 상에 위치하며, 채널 영역, 및 제 1 영역과 제 2 영역을 포함하는 소오스/드레인 영역을 포함하는 반도체층; 상기 반도체층 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 층간 절연막; 및 상기 층간 절연막 상에 위치하며, 상기 게이트 절연막 및 층간 절연막 내에 형성되어 있는 상기 반도체층의 소오스 및 드레인 영역의 일부 영역을 노출시키는 콘택홀을 통하여 상기 반도체층의 소오스 및 드레인 영역에 각각 전기적으로 연결되는 소오스 및 드레인 전극을 포함하고, 상기 게이트 절연막 및 상기 소오스 및 드레인 영역은 도전형의 불순물 이온을 포함하며, 상기 도전형의 불순물 이온의 투사범위(Rp)는 상기 게이트 절연막과 상기 반도체 층에 각각 형성되는 것을 특징으로 하는 박막트랜지스터 및 이의 제조방법에 관한 것이다.
따라서, 본 발명은 박막트랜지스터에 포함되는 콘택홀을 통하여 게이트 전극 물질과 비정질 실리콘층을 연결함으로써, 게이트 절연막의 일정 영역을 제거하기 위한 별도의 마스크를 도입함이 없이 결정화동안 발생할 수 있는 아크(arc) 발생을 방지할 수 있는 효과가 있다.
주울 가열, 콘택홀
Description
본 발명은 박막트랜지스터 및 그의 제조방법에 관한 것으로, 주울 가열에 의해 발생한 고열에 의해 결정화된 다결정 실리콘층으로 박막트랜지스터의 반도체층을 형성함에 있어, 별도의 추가 공정을 도입함이 없이 결정화동안 발생할 수 있는 아크(arc) 발생을 방지할 수 있는 박막트랜지스터 및 그의 제조방법에 관한 것이다.
일반적으로 비정질 실리콘(a-Si)은 전하 운반체인 전자의 이동도 및 개구율이 낮고 CMOS 공정에 부합되지 못하는 단점을 가지고 있다. 반면에, 다결정 실리콘(Poly-Si) 박막 소자는 비정질 실리콘 TFT(a-Si TFT)에서는 불가능하였던 영상신호를 화소에 기입하는데 필요한 구동회로를 화소 TFT-array와 같이 기판 상에 구성하는 것이 가능하다. 따라서, 다결정 실리콘 박막 소자에서는 다수의 단자와 드라이버 IC와의 접속이 불필요하게 되므로, 생산성과 신뢰성을 높이고 패널의 두께를 줄일 수 있다. 또한, 다결정 실리콘 TFT 공정에서는 실리콘 LSI의 미세가공 기술을 그대로 이용할 수 있으므로, 배선 등에서 미세구조를 형성할 수 있다. 따라서, 비 정질 실리콘 TFT에서 보이는 드라이버 IC의 TAB 실장상의 피치(pitch) 제약이 없으므로, 화소 축소가 용이하고 작은 화각에 다수의 화소를 실현할 수 있다. 다결정 실리콘을 능동층에 이용한 박막 트랜지스터는 비정질 실리콘을 이용한 박막 트랜지스터와 비교할 때, 스위치 능력이 높고 자기 정합에 의해 능동층의 채널 위치가 결정되기 때문에, 소자 소형화, CMOS화가 가능하다는 특징이 있다. 이러한 이유로 다결정 실리콘 박막 트랜지스터는 액티브 매트릭스형 플랫 패널 디스플레이(예를 들면, 액정 표시 장치, 유기 EL) 등의 화소 스위치 소자로 사용하여 대화면화 및 드라이버가 내장된 COG(Chip On Glass) 제품의 실용화에 주요한 소자로 대두되고 있다.
본 발명의 발명자들은 한국특허출원 제2004-74493호에서 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 방법으로서, 상기 비정질 실리콘층 상에 절연층을 형성하고, 상기 절연층 상에 도전층을 형성한 다음, 상기 도전층에 전계를 인가하여 주울 가열을 유도함으로써 고열을 발생시켜, 그러한 고열에 의해 상기 비정질 실리콘 박막을 기판이 손상되지 않으면서 종래보다 더욱 낮은 온도에서, 바람직하게는 상온에서, 매우 짧은 시간 내에 더욱 우수한 결정화 및 도펀트 활성화 그리고 열산화막 공정 및 결정격자 결함치유를 이룰 수 있는 방법을 제시하였다. 그리고 한국특허출원 제2005-62186호에서 상기 비정질 실리콘층과 상기 도전층의 전위차로 인하여 상기 절연층의 절연 파괴로 인한 아크 발생을 방지하기 위한 방법으로 상기 절연층의 일부를 제거하여 상기 비정질 실리콘층과 상기 도전층이 직접 접하게 하는 방법을 제시하였다.
상기 결정화 방법을 박막트랜지스터 제조공정에 도입시 상기 도전층으로 게이트 전극 물질을 이용하고, 상기 절연층으로 게이트 절연막을 이용할 수 있는데, 이때 아크 발생을 방지하기 위해서는 상기 게이트 절연막의 일부를 제거하여 상기 게이트 전극 물질과 상기 비정질 실리콘층이 직접 접하도록 하는 것이 바람직하다. 그러나 이를 위하여 콘택홀 이외의 위치에 게이트 절연막의 일부를 제거하고자 한다면 별도의 마스크가 필요하다는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로서, 게이트 전극 물질에 전계를 인가하여 그것의 주울 가열에 의해 발생한 고열에 의해 결정화된 다결정 실리콘층으로 박막트랜지스터의 반도체층을 형성함에 있어, 별도의 추가 공정을 도입함이 없이 결정화동안 발생할 수 있는 아크(arc) 발생을 방지할 수 있는 박막트랜지스터를 제공함에 목적이 있다.
본 발명은 기판; 상기 기판 상에 위치하며, 채널 영역, 및 제 1 영역과 제 2 영역을 포함하는 소오스/드레인 영역을 포함하는 반도체층; 상기 반도체층 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 층간 절연막; 및 상기 층간 절연막 상에 위치하며, 상기 게이트 절연막 및 층간 절연막 내에 형성되어 있는 상기 반도체층의 소오스 및 드레인 영역의 일부 영역을 노출시키는 콘택홀을 통하여 상기 반도체층의 소오스 및 드레인 영역에 각각 전기적으로 연결되는 소오스 및 드레인 전극을 포함하고, 상기 게이트 절연막 및 상기 소오스 및 드레인 영역은 도전형의 불순물 이온을 포함하며, 상기 도전형의 불순물 이온의 투사범위(Rp)는 상기 게이트 절연막과 상기 반도체 층에 각각 형성되는 것을 특징으로 하는 박막트랜지스터를 제공한다.
또한, 본 발명은 상기 소오스 및 드레인 영역에서 상기 제 1 영역과 상기 제 2 영역에 포함된 도전형의 불순물 이온의 투사범위(Rp)는 동일 또는 유사한 것을 특징으로 하는 박막트랜지스터를 제공한다.
또한, 본 발명은 상기 제 1 영역은 상기 콘택홀에 의해 노출되는 영역이며, 상기 제 2 영역은 상기 콘택홀에 의해 노출되지 않는 영역인 것을 특징으로 하는 박막트랜지스터를 제공한다.
또한, 본 발명은 상기 제 1 영역의 투사범위와 상기 제 2 영역의 투사범위가 동일한 층 내에 위치하는 것을 특징으로 하는 박막트랜지스터를 제공한다.
또한, 본 발명은 기판을 제공하고, 상기 기판 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층을 패터닝하고, 상기 기판 전면에 게이트 절연막을 형성하고, 상기 게이트 절연막에 콘택홀을 형성하고, 상기 게이트 절연막 상에 게이트 전극 물질을 형성하고, 상기 게이트 전극 물질에 전계를 인가하여 상기 패터닝된 비정질 실리콘층을 주울 가열에 의해 결정화된 다결정 실리콘층으로 이루어진 반도체층으로 형성하고, 상기 게이트 전극 물질을 패터닝하여 게이트 전극을 형성하고, 상기 게이트 전극 및 상기 콘택홀이 형성된 게이트 절연막을 마스크로 하여 상기 반도체층에 도전형의 불순물 이온을 도핑하는 제 1 도핑공정을 실시하여, 제 1 영역 및 제 2 영역을 포함하는 소오스 및 드레인 영역을 형성하고, 상기 게이트 전극 및 상기 콘택홀이 형성된 게이트 절연막을 마스크로 하여 상기 반도체층에 도전형의 불순물 이온을 도핑하는 제 2 도핑공정을 실시하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
또한, 본 발명은 상기 제 1 도핑 공정은 상기 도전형의 불순물 이온의 농도가 서로 다른 제 1 영역 및 제 2 영역을 포함하는 소오스 및 드레인 영역을 형성하 는 공정인 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
또한, 본 발명은 상기 제 2 도핑 공정 이후의 상기 제 1 영역 및 상기 제 2 영역에 주입되는 불순물 이온의 투사범위(Rp)가 동일 또는 유사한 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
또한, 본 발명은 상기 제 2 도핑 공정 이후의 상기 제 1 영역의 투사범위와 상기 제 2 영역의 투사범위가 동일한 층 내에 위치하는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
또한, 본 발명은 상기 제 2 도핑 공정 이후의 불순물 이온의 투사범위(Rp)는 상기 게이트 절연막과 상기 반도체 층에 각각 형성되는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
또한, 본 발명은 상기 제 1 영역은 상기 콘택홀에 의해 노출되는 영역이며, 상기 제 2 영역은 상기 콘택홀에 의해 노출되지 않는 영역인 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
본 발명에 따르면, 게이트 전극 물질에 전계를 인가하여 그것의 주울 가열에 의해 발생한 고열에 의해 결정화된 다결정 실리콘층으로 박막트랜지스터의 반도체층을 형성함에 있어, 상기 박막트랜지스터에 포함되는 콘택홀을 통하여 상기 게이트 전극 물질과 비정질 실리콘층을 연결함으로써, 게이트 절연막의 일정 영역을 제거하기 위한 별도의 마스크를 도입함이 없이 결정화동안 발생할 수 있는 아크(arc) 발생을 방지할 수 있다.
또한, 본 발명은 게이트 전극 물질에 전계를 인가하여 그것의 주울 가열에 의해 발생한 고열에 의해 결정화된 다결정 실리콘층으로 박막트랜지스터의 반도체층을 형성함에 있어, 2회의 불순물 이온 도핑공정을 통해, 소오스/드레인 영역 내에서 도전형의 불순물 이온의 투사범위(Rp)가 서로 동일 또는 유사하게 되어, 박막트랜지스터의 저항 특성이 균일하게 할 수 있다.
첨부한 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1a 내지 도 1e은 본 발명의 일 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다.
도 1a를 참조하면, 유리 또는 플라스틱과 같은 기판(100)상에 버퍼층(101)을 형성한다. 상기 버퍼층(101)은 화학적 기상 증착(Chemical Vapor Deposition)법 또 는 물리적 기상 증착(Physical Vapor Deposition)법을 이용하여 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 이들의 복층으로 형성한다. 이때 상기 버퍼층(101)은 상기 기판(100)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달 속도를 조절함으로써, 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다. 상기 버퍼층(101)은 2000 내지 5000Å 의 두께로 형성할 수 있다.
이어서 상기 버퍼층(101)이 형성된 상기 기판(100) 상에 비정질 실리콘층(102)을 형성한다. 상기 비정질 실리콘층(102)은, 예를 들어, 저압화학 증착법, 상압화학 증착법, PECVD(plasma enhanced chemical vapor deposition)법, 스퍼터링법, 진공증착법(vacuum evaporation) 등의 방법으로 형성될 수 있으며, 바람직하게는 PECVD 법을 사용한다. 상기 비정질 실리콘층(102)은 500 내지 2000Å 의 두께로 형성할 수 있다.
이어서, 도 1b를 참조하면, 상기 비정질 실리콘층(102)이 박막트랜지스터의 반도체층 형상을 갖도록 상기 비정질 실리콘층(102)을 패터닝한다.
이어서 상기 패터닝된 비정질 실리콘층(103) 상에 게이트 절연막(104)을 형성한다. 상기 게이트 절연막(104)은 게이트 전극과 반도체층의 절연 역할을 하며, 주울 가열에 의해 상기 패터닝된 비정질 실리콘층(103)의 결정화시 게이트 전극 물질에 의해 상기 패터닝된 비정질 실리콘층(103)이 오염되는 것을 방지하는 역할을 할 수 있다. 상기 게이트 절연막(104)은 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있으며, 500 내지 2000Å 의 두께로 형성할 수 있다.
이어서 반도체층의 소오스/드레인 영역으로 형성될, 상기 패터닝된 비정질 실리콘층(103)의 일정 영역을 노출시키도록 상기 게이트 절연막(104)의 일정 영역을 식각하여, 상기 게이트 절연막(104) 내에 콘택홀(105)을 형성한다.
이어서 도 1c를 참조하면, 상기 게이트 절연막(104)이 형성된 상기 기판(100) 전면에 게이트 전극 물질(106)을 형성한다. 상기 게이트 전극 물질(106)은 녹는점이 1300℃ 이상인 금속 또는 합금을 이용하여 형성하는 것이 바람직하다. 상기 녹는점이 1300℃ 이상은 금속 또는 합금으로는 몰리브덴(Mo), 티탄늄(Ti), 크롬(Cr), 또는 몰리텅스텐(MoW) 등이 있다.
본 발명의 실시예에 따른 주울가열에 의한 결정화 공정은 상기 게이트 전극 물질(106)에 전계를 인가하여 주울 가열을 통하여 상기 패터닝된 비정질 실리콘층(103)을 다결정 실리콘층으로 형성하는데, 이 경우 1300℃ 미만의 고열로 결정화를 하는 경우에는 한 번의 전계 인가로 결정화가 완료되지 않을 수 있으며, 이때는 전계 인가 과정을 수회 반복해야 한다. 또한 수회 전계 인가를 반복하는 경우, 축적되는 열에 의한 불균일 발생을 방지하기 위해서는 한 차례의 전계 인가가 끝나고 수 초 정도 시간 간격을 둔 다음, 다시 전계 인가를 하는 것이 필요하다. 이렇게 되면, 결정화를 위한 총 공정 시간은 수 분에 이를 수 있다.
그러나 1300℃ 이상의 고열로 결정화를 하는 경우에는 한 번의 전계 인가로 결정화가 완료될 수 있으며, 한 번의 전계 인가에 걸리는 시간은 수백 ㎲ 정도로 아주 짧다. 그러므로 1300℃ 이상의 고열로 결정화는 하는 경우에는 결정화를 위한 총 공정 시간을 현저히 줄일 수 있다. 또한 고온에서 짧은 공정 시간에 한 번의 전 계 인가로 결정화를 하면 결정성 또한 향샹될 수 있다.
상기 게이트 전극 물질(106)은 스퍼터링(Sputtering), 또는 기상증착(Evaporation) 등의 방법으로 형성할 수 있으며, 500 내지 3000Å 의 두께로 형성할 수 있다.
계속해서 상기 게이트 전극 물질(106)에 전계를 인가하여 상기 패터닝된 비정질 실리콘층(103)을 다결정 실리콘층으로 결정화하여, 주울 가열에 의해 결정화된 반도체층(도 1d의 108)을 형성한다. 상기 게이트 전극 물질(106)에 전계를 인가하기 전에, 상기 기판(100)을 적정한 온도 범위로 예열할 수 있다. 상기 적정한 온도 범위는 공정 전반에 걸쳐 상기 기판(100)이 손상되지 않는 온도범위를 의미하며, 바람직하게는 상기 기판(100)의 열변형 온도보다 낮은 범위이다. 예열 방법은 특별히 한정되는 것은 아니며, 예를 들어, 일반 열처리 로에 투입하는 방법, 램프 등의 복사열을 조사하는 방법 등이 사용될 수 있다.
상기 게이트 전극 물질(106)에 대한 전계 인가는 상기 패터닝된 비정질 실리콘층(103)의 결정화를 유도하기에 충분한 고열을 주울 가열에 의해 발생시킬 수 있는 파워 밀도(power density)의 에너지를 인가함으로써 행해진다. 앞서 설명한 바와 같이 1300℃ 이상의 고열을 발생시킬 수 있는 파워 밀도의 에너지를 인가하는 경우, 공정 시간을 단축시킬 수 있어 바람직하다.
상기 전계의 인가는 상기 게이트 전극 물질(106)의 저항, 길이, 두께 등 다양한 요소들에 의해 결정되므로, 특정되기는 어렵다. 인가되는 전류는 직류이거나 교류일 수 있다. 전계의 1회 인가 시간은 1/1,000,000 ~ 100 초일 수 있으며, 바람 직하게는 1/1,000,000 ~ 10 초, 더욱 바람직하게는 1/1,000,000 ~ 1초이다. 이러한 전계의 인가는 규칙적 또는 불규칙적 단위로 수회 반복될 수 있다. 따라서 총 열처리 시간은 상기의 전계 인가 시간보다 클 수 있지만, 이는 적어도 종래의 결정화 방법들과 비교하여 매우 짧은 시간이다.
여기서, 상기 패터닝된 비정질 실리콘층(103) 상에 상기 게이트 절연막(104)이 개재된 상태로 상기 게이트 전극 물질(106)에 전계를 인가하여 주울 가열에 의하여 상기 패터닝된 비정질 실리콘층(103)이 다결정 실리콘층으로 결정화되는 경우에 있어서, 상기 다결정 실리콘층은 고온에서 전도성을 나타낼 수 있다. 이 경우 상기 다결정 실리콘층과 상기 게이트 전극 물질(106) 및 그 사이에 개재된 상기 게이트 절연막(104)은 캐패시터를 형성하게 되며, 이때 발생한 전위차가 상기 게이트 절연막(104)의 절연파괴 전압을 초과하게 되는 경우에는 상기 게이트 절연막(104)을 통해 전류가 흐르게 되어 아크가 발생할 수도 있다.
그러나 본 발명에서는 전계 인가 동안 상기 게이트 절연막(104) 내에 형성된 상기 콘택홀(105)을 통하여 상기 게이트 전극 물질(106)과 다결정 실리콘층이 직접 접할 수 있게 함으로써, 아크 발생을 방지할 수 있다. 본 발명에서는 박막트랜지스의 제조에 있어서 소오스/드레인 전극과 반도체층의 전기적 연결을 위한 상기 콘택홀(105)을 이용하여 아크 발생을 방지함으로써, 상기 게이트 전극 물질(106)과 상기 패터닝된 비정질 실리콘층(103)을 직접 접하도록 하기 위하여 상기 게이트 절연막(104)의 일정 영역을 제거하기 위한 별도의 마스크를 도입하지 않아도 되므로, 제조 비용을 절감할 수 있으며, 공정을 간소화할 수 있다.
이어서 도 1d를 참조하면, 상기 게이트 전극 물질(106)를 패터닝하여, 반도체층(108)의 채널 영역으로 정의될 영역에 대응하여 위치하는 게이트 전극(107)을 형성한다.
이어서, 상기 콘택홀(105)이 형성된 상기 게이트 절연막(104) 및 상기 게이트 전극(107)을 마스크로 사용하여 상기 반도체층(108)에 도전형의 불순물 이온을 일정량 주입하여 상기 반도체층(108) 내에 소오스 영역과 드레인 영역(109, 110) 및 채널 영역(111)을 형성한다. 본 발명에서는 상기 콘택홀(105)이 형성된 상기 게이트 절연막(104) 및 상기 게이트 전극(107)을 마스크로 이용하여 상기 반도체층(108)에 상기 소오스 및 드레인 영역(109, 110)을 형성하기 위한 도전형의 불순물 도핑 공정을 진행함으로써, 도핑을 위한 별도의 마스크를 필요로 하지 않게 되어 제조 비용을 절감할 수 있고 공정을 단순화할 수 있다.
이때, 본 발명에서는 상기 도핑 공정은 2회에 걸쳐 실시하는 것이 바람직하다.
즉, 본 발명에서의 도핑 공정은 제 1 도핑 공정을 실시한 후, 제 2 도핑 공정을 실시하게 되며, 구체적인 설명은 후술하기로 한다.
상기 도전형의 불순물 이온으로는 p형 불순물 또는 n형 불순물을 이용하여 박막트랜지스터를 형성할 수 있는데, 상기 p형 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등으로 이루어진 군에서 선택할 수 있고, 상기 n형 불순물은 인(P), 비소(As) 및 안티몬(Sb) 등으로 이루어진 군에서 선택할 수 있다.
계속해서, 도 1d를 참조하면, 상기 콘택홀(105)이 형성된 상기 게이트 절연 막(104) 및 상기 게이트 전극(107)을 마스크로 이용하여 상기 반도체층(108)에 상기 소오스 및 드레인 영역(109, 110)을 형성하기 위한 제 1 도핑 공정을 진행한다.
본 발명의 실시예에 따르면, 상기 도전형의 불순물 이온 주입시 상기 반도체층(108)의 소오스 및 드레인 영역(109, 110) 중 일정 영역은 상기 콘택홀(105)에 의해 노출되어 있으며, 나머지 영역에는 상부에 상기 게이트 절연막(104)이 위치하고 있는 상태이다. 이와 같은 조건에서 상기 반도체층(108)에 상기 도전형의 불순물 이온 주입하면, 상기 반도체층(108)의 소오스 및 드레인 영역(109, 110) 내에서도 상기 콘택홀(105)에 의해 노출되는 제 1 영역(112, 113)과 상기 제 1 영역을 제외한 제 2 영역(114, 115)에서 상기 반도체층 (108)내에 주입되는 불순물 이온의 투사범위(Rp)가 서로 상이하게 형성되게 된다.
본 명세서에서 상기 불순물 이온의 투사범위(Rp)라고 하는 것은 상기 게이트 절연막(104)의 최상부의 표면에서부터 상기 기판(100) 방향으로 상기 불순물 이온의 농도 프로파일의 최고값이 위치하는 지점까지의 수직방향의 범위를 의미한다.
제 1 도핑 공정 이후, 상기 반도체층(108)의 소오스 및 드레인 영역(109, 110) 내에서 상기 콘택홀(105)에 의해 노출되는 상기 제 1 영역(112, 113)과 상기 제 1 영역(112, 113)을 제외한 상기 제 2 영역(114, 115)에서 상기 도전형의 불순물 이온의 투사범위(Rp)가 서로 상이한 것에 대해서 보다 구체적으로 살펴보면, 상기 제 1 영역(112, 113)의 투사범위는 상기 제 2 영역(114, 115)의 투사범위보다 상기 게이트 절연막(104)의 최상부의 표면에서부터 상기 기판(100) 방향으로 더 깊은 곳에 위치하게 된다.
예를 들면, 상기 제 1 영역(112, 113)의 투사범위가 상기 반도체층(108) 내에 위치하면, 상기 제 2 영역(114, 115)의 투사범위는 상기 게이트 절연막(104) 내에 위치할 수 있으며, 또는 상기 제 2 영역(114, 115)의 투사범위가 상기 반도체층(108) 내에 위치하는 경우, 상기 제 1 영역(112, 113)의 투사범위는 상기 버퍼층(101) 내에 위치할 수도 있다.
상기 제 1 도핑 공정에서 상기 도전형의 불순물 이온은 1*E14/㎠ 내지 1*E16/㎠의 도즈량으로 주입할 수 있으며, 5 내지 25keV의 가속 전압으로 주입할 수 있다. 소오스/드레인 영역인 상기 제 1 영역(112, 113) 및 상기 제 2 영역(114, 115)은 소오스/드레인 전극과 전기적으로 연결되는 영역이므로, 일정량 이상의 도전형의 불순물 이온이 주입하여 저항값을 낮추는 것이 바람직하다.
바람직한 저항값을 갖도록 하기 위해서는 상기 제 1 영역(112, 113) 및 상기 제 2 영역(114, 115)에 각각 주입되는 상기 도전형의 불순물 이온의 양은 1*E14/㎠ 이상이 되도록 형성하는 것이 바람직한데, 상기 범위의 도즈량 및 가속전압의 범위 내에서 도즈량 및 가속 전압을 조절하여 도전형의 불순물 이온을 주입하면, 상기 반도체층(108)에 이온 주입에 의한 손상을 가하지 않으면서도 상기 반도체층(108)이 바람직한 저항값을 갖도록 적절한 양의 이온이 주입되도록 형성할 수 있어 바람직하다.
한편, 상술한 바와 같이, 제 1 도핑 공정만을 실시한 경우에는 상기 반도체층(108)의 소오스 및 드레인 영역(109, 110) 내에서 상기 콘택홀(105)에 의해 노출 되는 상기 제 1 영역(112, 113)과 상기 제 1 영역(112, 113)을 제외한 상기 제 2 영역(114, 115)에서 상기 도전형의 불순물 이온의 투사범위(Rp)가 서로 상이하게 된다.
즉, 소오스/드레인 영역 내에서 도전형의 불순물 이온의 투사범위(Rp)가 서로 상이하게 되어, 각각의 영역은 불순물 이온의 양이 상이하여 저항값이 서로 상이하게 되고, 이는 박막트랜지스터의 저항 특성이 불균일하게 되는 문제점이 있다.
따라서, 본 발명에서는 상기 제 1 도핑 공정을 진행한 후에, 상기 콘택홀(105)이 형성된 상기 게이트 절연막(104) 및 상기 게이트 전극(107)을 마스크로 이용하여 상기 제 1 영역(112, 113)과 상기 제 1 영역(112, 113)을 제외한 상기 제 2 영역(114, 115)에서 상기 도전형의 불순물 이온의 투사범위(Rp)를 동일 또는 유사하게 형성하기 위한 제 2 도핑 공정을 진행한다.
상기 제 2 도핑 공정은 상기 제 1 도핑 공정과 동일하게 도전형의 불순물 이온을 1*E14/㎠ 내지 1*E16/㎠의 도즈량으로 주입할 수 있으며, 5 내지 25keV의 가속 전압으로 주입할 수 있다.
상기 제 2 도핑 공정을 실시함으로써, 상기 반도체층(108)의 소오스 및 드레인 영역(109, 110) 내에서 상기 콘택홀(105)에 의해 노출되는 제 1 영역(112, 113)과 상기 제 1 영역을 제외한 제 2 영역(114, 115)에 주입되는 불순물 이온의 투사범위(Rp)가 동일 또는 유사하게 형성된다.
이때, 본 발명에서 불순물 이온의 투사범위(Rp)가 동일 또는 유사하게 형성 된다함은 2 이상의 영역의 불순물 이온의 투사범위(Rp)가 완전하게 동일할 수는 없으므로 유사하게 형성되는 범위를 포함시킨 것이다.
예를 들어, 상기 제 1 영역 및 제 2 영역의 불순물 이온의 투사범위(Rp) 모두가 동일한 층인 반도체층 내에 형성된다면, 불순물 이온의 투사범위(Rp)가 동일 또는 유사하게 형성되었다고 할 수 있다.
상술한 제 2 도핑 공정에 의하여, 소오스/드레인 영역 내에서 도전형의 불순물 이온의 투사범위(Rp)가 동일 또는 유사하게 형성되어, 박막트랜지스터의 저항 특성이 균일하게 된다.
또한, 상술한 제 2 도핑 공정에 의하여, 도전형의 불순물 이온의 투사범위(Rp)가 게이트 절연막에도 형성된다.
즉, 후술할 바와 같이, 제 1 도핑 공정 이후에는 상기 제 1 영역(112, 113)의 투사범위와 상기 제 2 영역(114, 115)의 투사범위가 서로 상이하면서, 게이트 절연막에는 도전형의 불순물 이온의 투사범위(Rp)가 형성되지 않는다.
하지만, 제 2 도핑 공정을 실시함에 따라, 상기 제 1 영역(112, 113)의 투사범위와 상기 제 2 영역(114, 115)의 투사범위가 동일 또는 유사하게 형성되면서, 상기 제 2 영역상에 위치하는 게이트 절연막(104)에도 도전형의 불순물 이온의 투사범위(Rp)가 형성된다.
이는 제 2 도핑 공정을 실시함에 따라, 불순물 이온의 투사범위(Rp)가 게이트 절연막과 소오스/드레인 영역에 각각 형성되었음을 의미하며, 결국, 게이트 절연막과 소오스/드레인 영역에 주입된 불순물 이온의 양이 유사하게 주입되었음을 의미한다.
이어서, 도 1e를 참조하면, 상기 게이트 전극(107)을 포함하는 상기 기판(100) 전면에 걸쳐 층간 절연막(116)을 형성한다. 상기 층간 절연막(116)은 실리콘 질화막, 실리콘 산화막 또는 이들의 다중층일 수도 있다.
이어서, 상기 층간 절연막(116)의 일정 영역을 식각하여 상기 게이트 절연막(104) 내에 형성된 상기 콘택홀(105)이 상기 층간 절연막(116) 내에 연장하여 형성되도록 한다.
이어서, 상기 게이트 절연막(104) 및 상기 층간 절연막(116) 내에 형성된 상기 콘택홀(105)을 통하여 상기 반도체층(108)의 소오스/드레인 영역(109, 110)과 전기적으로 연결되는 소오스/드레인 전극(117, 118)을 형성한다. 여기서, 상기 소오스/드레인 전극(117, 118)은 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 알루미늄-네오디뮴(Al-Nd), 티타늄(Ti), 몰리브덴텅스텐(MoW) 및 알루미늄(Al) 중에서 선택되는 어느 하나로 형성할 수 있다. 이로써 본 발명의 일 실시예에 따른 박막트랜지스터를 완성한다.
이하, 본 발명의 이해를 돕기 위해 바람직한 실시예 및 비교예를 제시한다. 다만, 하기의 실시예 및 비교예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실시예 및 비교예에 의해 한정되는 것은 아니다.
[실시예]
유기 기판 상에 실리콘 산화막을 4000Å의 두께로 증착하여 버퍼층을 형성하 였다. 상기 버퍼층 상에 비정질 실리콘층을 500Å의 두께로 증착한 후, 반도체층의 형상을 갖도록 상기 비정질 실리콘층을 패터닝하였다. 이어서 상기 패터닝된 비정질 실리콘층 상에 실리콘 산화막을 1000Å의 두께로 증착하여 게이트 절연막을 형성하였다. 이어서 반도체층의 소오스/드레인 영역으로 형성될 상기 패터닝된 비정질 실리콘층의 일정 영역이 노출되도록 상기 게이트 절연막 내에 콘택홀을 형성하였다. 상기 콘택홀이 형성된 상기 기판 전면에 게이트 전극 물질로 몰리브덴을 1000Å의 두께로 형성하고, 상기 몰리브덴에 전계를 인가하여 상기 패터닝된 비정질 실리콘층을 다결정 실리콘층으로 결정화하여, 주울 가열에 의해 결정화된 반도체층으로 형성하였다. 상기 결정화 동안 상기 콘택홀을 통하여 상기 몰리브덴과 다결정 실리콘층이 직접 접하게 됨으로써, 아크 발생을 방지할 수 있었다.
이어서 게이트 전극 물질인 상기 몰리브덴을 패터닝하여 게이트 전극으로 형성하였다. 이어서 상기 게이트 전극 및 상기 콘택홀이 형성된 상기 게이트 절연막을 마스크로 하여 상기 반도체층에 p형 불순물 이온인 붕소 이온을 1*E15/㎠의 도즈량 및 7keV의 가속전압으로 제 1 도핑 공정을 실시하였다.
이후, 상기 게이트 전극 및 상기 콘택홀이 형성된 상기 게이트 절연막을 마스크로 하여 상기 반도체층에 p형 불순물 이온인 붕소 이온을 1*E14/㎠의 도즈량 및 1keV의 가속전압으로 제 2 도핑 공정을 실시하였다.
[비교예]
유기 기판 상에 실리콘 산화막을 4000Å의 두께로 증착하여 버퍼층을 형성하였다. 상기 버퍼층 상에 비정질 실리콘층을 500Å의 두께로 증착한 후, 반도체층의 형상을 갖도록 상기 비정질 실리콘층을 패터닝하였다. 이어서 상기 패터닝된 비정질 실리콘층 상에 실리콘 산화막을 1000Å의 두께로 증착하여 게이트 절연막을 형성하였다. 이어서 반도체층의 소오스/드레인 영역으로 형성될 상기 패터닝된 비정질 실리콘층의 일정 영역이 노출되도록 상기 게이트 절연막 내에 콘택홀을 형성하였다. 상기 콘택홀이 형성된 상기 기판 전면에 게이트 전극 물질로 몰리브덴을 1000Å의 두께로 형성하고, 상기 몰리브덴에 전계를 인가하여 상기 패터닝된 비정질 실리콘층을 다결정 실리콘층으로 결정화하여, 주울 가열에 의해 결정화된 반도체층으로 형성하였다. 상기 결정화 동안 상기 콘택홀을 통하여 상기 몰리브덴과 다결정 실리콘층이 직접 접하게 됨으로써, 아크 발생을 방지할 수 있었다.
이어서 게이트 전극 물질인 상기 몰리브덴을 패터닝하여 게이트 전극으로 형성하였다. 이어서 상기 게이트 전극 및 상기 콘택홀이 형성된 상기 게이트 절연막을 마스크로 하여 상기 반도체층에 p형 불순물 이온인 붕소 이온을 1*E15/㎠의 도즈량 및 7keV의 가속전압으로 도핑하였다.
상기 실시예 및 비교예의 붕소 이온의 농도 프로파일을 도 2 및 도 3에 도시하였다.
도 2a 및 도 2b는 비교예에 따른 박막트랜지스터에 있어서, 게이트 절연막, 반도체층, 및 버퍼층에서의 깊이에 따른 붕소 이온의 농도 프로파일을 나타낸 것이고, 도 3a 및 도 3b는 실시예에 따른 박막트랜지스터에 있어서, 게이트 절연막, 반도체층, 및 버퍼층에서의 깊이에 따른 붕소 이온의 농도 프로파일을 나타낸 것이다.
이때, 도 2a 및 도 3a는 콘택홀에 의해 노출된 제 1 영역에서 측정한 것이며, 도 2b 및 도 3b는 콘택홀에 의해 노출되지 않은 제 2 영역에서 측정한 것이다. 또한 (1)은 게이트 절연막 영역이며, (2)는 반도체층 영역, 및 (3)은 버퍼층 영역이다.
먼저, 1회의 도핑공정 만을 실시한 비교예의 경우, 도 2a를 참조하면, 상기 제 1 영역에서의 붕소 이온의 투사범위는 버퍼층 영역(3) 내에 위치하는데 반하여, 도 2b를 참조하면, 상기 제 2 영역에서의 붕소 이온의 투사범위는 반도체층 영역(2) 내에 위치함을 확인할 수 있다.
즉, 1회의 도핑공정 만을 실시한 비교예의 경우, 상기 제 1 영역과 상기 제 2 영역에서 상기 도전형의 불순물 이온의 투사범위(Rp)가 서로 상이함을 알 수 있다.
하지만, 2회의 도핑공정을 실시한 실시예의 경우, 도 3a를 참조하면, 상기 제 1 영역에서의 붕소 이온의 투사범위는 반도체층 영역(2) 내에 위치하며, 또한, 도 2b를 참조하면, 상기 제 2 영역에서의 붕소 이온의 투사범위도 반도체층 영역(2) 내에 위치함을 확인할 수 있다.
즉, 2회의 도핑공정을 실시한 실시예의 경우, 소오스 및 드레인 영역에서 상 기 제 1 영역과 상기 제 2 영역에 포함된 도전형의 불순물 이온의 투사범위(Rp)가 동일 또는 유사함을 알 수 있다.
한편, 1회의 도핑공정 만을 실시한 비교예의 경우, 도 2b를 참조하면, 붕소 이온의 투사범위는 게이트 절연막 영역(1) 내에 위치하지 않음을 알 수 있으나, 2회의 도핑공정을 실시한 실시예의 경우, 도 3b를 참조하면, 붕소 이온의 투사범위는 게이트 절연막 영역(1) 내에도 위치함을 알 수 있다.
즉, 2회의 도핑공정을 실시한 실시예의 경우, 불순물 이온의 투사범위(Rp)가 게이트 절연막 영역(1)과 반도체 층 영역(2)에 각각 형성되었음을 의미하며, 결국, 게이트 절연막과 소오스/드레인 영역에 주입된 불순물 이온의 양이 유사하게 주입되었음을 의미한다.
따라서, 본 발명에서는 2회의 도핑 공정에 의하여, 소오스/드레인 영역 내에서 상기 제 1 영역과 제 2 영역의 도전형의 불순물 이온의 투사범위(Rp)가 동일 또는 유사하게 형성되어, 박막트랜지스터의 저항 특성이 균일하게 되며, 또한, 결과적으로는 불순물 이온의 투사범위(Rp)가 게이트 절연막 영역(1)과 반도체 층 영역(2)에 각각 형성된다.
도 4는 본 발명의 일 실시예에 따른 박막트랜지스터를 포함하는 유기전계발광표시장치의 단면도이다.
도 4를 참조하면, 상기 본 발명의 도 1e의 실시예에 따른 박막트랜지스터를 포함하는 상기 기판(100) 전면에 절연막(400)을 형성한다. 상기 절연막(400)은 무 기막인 실리콘 산화막, 실리콘 질화막 또는 스핀 온 글래스막 중에서 선택되는 어느 하나 또는 유기막인 폴리이마이드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 또는 아크릴레이트(acrylate) 중에서 선택되는 어느 하나로 형성할 수 있다. 또한 상기 무기막과 상기 유기막의 적층구조로 형성될 수도 있다.
상기 절연막(400)을 식각하여 상기 소오스 또는 드레인 전극(117, 118)을 노출시키는 비아홀을 형성한다. 상기 비아홀을 통하여 상기 소오스 또는 드레인 전극(117, 118) 중 어느 하나와 연결되는 제 1 전극(401)을 형성한다. 상기 제 1 전극(401)은 애노드 또는 캐소드로 형성할 수 있다. 상기 제 1 전극(401)이 애노드인 경우, 상기 애노드는 ITO, IZO 또는 ITZO 중에서 어느 하나로 이루어진 투명 도전막으로 형성할 수 있으며, 캐소드인 경우 상기 캐소드는 Mg, Ca, Al, Ag, Ba 또는 이들의 합금을 사용하여 형성할 수 있다.
이어서, 상기 제 1 전극(401) 상에 상기 제 1 전극(401)의 표면 일부를 노출시키는 개구부를 갖는 화소정의막(402)을 형성하고, 상기 노출된 제 1 전극(401) 상에 발광층을 포함하는 유기막층(403)을 형성한다. 상기 유기막층(403)에는 정공주입층, 정공수송층, 정공억제층, 전자억제층, 전자주입층 및 전자수송층으로 이루어진 군에서 선택되는 하나 또는 복수의 층을 더욱 포함할 수 있다. 이어서, 상기 유기막층(403) 상에 제 2 전극(404)을 형성한다. 상기 제 2 전극(404)은 애노드 또는 캐소드로 형성할 수 있으며, 애노드인 경우에는 ITO, IZO 또는 ITZO 중에서 어느 하나로 이루어진 투명 도전막으로 형성할 수 있으며, 캐소드인 경우에는 Mg, Ca, Al, Ag, Ba 또는 이들의 합금을 사용하여 형성할 수 있다. 이로써 본 발명의 일 실시예에 따른 유기전계발광표시장치를 완성한다.
따라서, 게이트 전극 물질에 전계를 인가하여 그것의 주울 가열에 의해 발생한 고열에 의해 결정화된 다결정 실리콘층으로 박막트랜지스터의 반도체층을 형성함에 있어, 상기 박막트랜지스터에 포함되는 콘택홀을 통하여 상기 게이트 전극 물질과 비정질 실리콘층을 연결함으로써, 게이트 절연막의 일정 영역을 제거하기 위한 별도의 마스크를 도입함이 없이 결정화동안 발생할 수 있는 아크(arc) 발생을 방지할 수 있으며, 상기 콘택홀이 형성된 게이트 절연막을 통하여 반도체층의 소오스/드레인 영역에 불순물 도핑 공정을 진행함으로써, 도핑을 위한 별도의 마스크를 필요로 하지 않게 되어 제조 비용을 절감할 수 있고 공정을 단순화할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다.
도 2a 및 도 2b는 비교예에 따른 박막트랜지스터에 있어서, 게이트 절연막, 반도체층, 및 버퍼층에서의 깊이에 따른 붕소 이온의 농도 프로파일을 나타낸 것이다.
도 3a 및 도 3b는 실시예에 따른 박막트랜지스터에 있어서, 게이트 절연막, 반도체층, 및 버퍼층에서의 깊이에 따른 붕소 이온의 농도 프로파일을 나타낸 것이다.
도 4는 본 발명의 일 실시예에 따른 박막트랜지스터를 포함하는 유기전계발광표시장치의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 기판 104: 게이트 절연막
105: 콘택홀 107: 게이트 전극
108: 반도체층 116: 층간 절연막
117, 118: 소오스/드레인 전극
Claims (20)
- 기판;상기 기판 상에 위치하며, 채널 영역, 및 제 1 영역과 제 2 영역을 포함하는 소오스/드레인 영역을 포함하는 반도체층;상기 반도체층 상에 위치하는 게이트 절연막;상기 게이트 절연막 상에 위치하는 게이트 전극;상기 게이트 전극 상에 위치하는 층간 절연막; 및상기 층간 절연막 상에 위치하며, 상기 게이트 절연막 및 층간 절연막 내에 형성되어 있는 상기 반도체층의 소오스 및 드레인 영역의 일부 영역을 노출시키는 콘택홀을 통하여 상기 반도체층의 소오스 및 드레인 영역에 각각 전기적으로 연결되는 소오스 및 드레인 전극을 포함하고,상기 게이트 절연막 및 상기 소오스 및 드레인 영역은 도전형의 불순물 이온을 포함하며,상기 도전형의 불순물 이온의 투사범위(Rp)는 상기 게이트 절연막과 상기 반도체 층에 각각 형성되는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 소오스 및 드레인 영역에서 상기 제 1 영역과 상기 제 2 영역에 포함된 도전형의 불순물 이온의 투사범위(Rp)는 동일 또는 유사한 것을 특징으로 하는 박 막트랜지스터.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 영역은 상기 콘택홀에 의해 노출되는 영역이며, 상기 제 2 영역은 상기 콘택홀에 의해 노출되지 않는 영역인 것을 특징으로 하는 박막트랜지스터.
- 제 2 항에 있어서,상기 제 1 영역의 투사범위와 상기 제 2 영역의 투사범위가 동일한 층 내에 위치하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 제 1 영역 및 상기 제 2 영역에 주입된 상기 도전형 불순물 이온의 양은 1*E14/㎠ 이상인 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 게이트 전극은 녹는점이 1300℃ 이상인 금속 또는 합금으로 형성되는 것을 특징으로 하는 박막트랜지스터.
- 제 6 항에 있어서,상기 녹는점이 1300℃ 이상인 금속 또는 합금은 몰리브덴(Mo), 티타늄(Ti), 크롬(Cr) 또는 몰리텅스텐(MoW)을 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 반도체층은 주울 가열에 의해 결정화된 다결정 실리콘층으로 이루어진 것을 특징으로 하는 박막트랜지스터.
- 기판을 제공하고,상기 기판 상에 비정질 실리콘층을 형성하고,상기 비정질 실리콘층을 패터닝하고,상기 기판 전면에 게이트 절연막을 형성하고,상기 게이트 절연막에 콘택홀을 형성하고,상기 게이트 절연막 상에 게이트 전극 물질을 형성하고,상기 게이트 전극 물질에 전계를 인가하여 상기 패터닝된 비정질 실리콘층을 주울 가열에 의해 결정화된 다결정 실리콘층으로 이루어진 반도체층으로 형성하고,상기 게이트 전극 물질을 패터닝하여 게이트 전극을 형성하고,상기 게이트 전극 및 상기 콘택홀이 형성된 게이트 절연막을 마스크로 하여 상기 반도체층에 도전형의 불순물 이온을 도핑하는 제 1 도핑공정을 실시하여, 제 1 영역 및 제 2 영역을 포함하는 소오스 및 드레인 영역을 형성하고,상기 게이트 전극 및 상기 콘택홀이 형성된 게이트 절연막을 마스크로 하여 상기 반도체층에 도전형의 불순물 이온을 도핑하는 제 2 도핑공정을 실시하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 9 항에 있어서,상기 제 1 도핑 공정은 상기 도전형의 불순물 이온의 농도가 서로 다른 제 1 영역 및 제 2 영역을 포함하는 소오스 및 드레인 영역을 형성하는 공정인 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 9 항에 있어서,상기 제 2 도핑 공정 이후의 상기 제 1 영역 및 상기 제 2 영역에 주입되는 불순물 이온의 투사범위(Rp)가 동일 또는 유사한 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 9 항에 있어서,상기 제 2 도핑 공정 이후의 상기 제 1 영역의 투사범위와 상기 제 2 영역의 투사범위가 동일한 층 내에 위치하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 9 항에 있어서,상기 제 2 도핑 공정 이후의 불순물 이온의 투사범위(Rp)는 상기 게이트 절 연막과 상기 반도체 층에 각각 형성되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 9 항 내지 제 13 항 중 어느 한 항에 있어서,상기 제 1 영역은 상기 콘택홀에 의해 노출되는 영역이며, 상기 제 2 영역은 상기 콘택홀에 의해 노출되지 않는 영역인 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 9 항에 있어서,상기 제 1 도핑 공정의 상기 도전형의 불순물 이온은 1*E14/㎠ 내지 1*E16/㎠의 도즈량 및 5 내지 25keV의 가속 전압으로 주입하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 9 항에 있어서,상기 제 2 도핑 공정의 상기 도전형의 불순물 이온은 1*E14/㎠ 내지 1*E16/㎠의 도즈량 및 5 내지 25keV의 가속 전압으로 주입하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 9 항에 있어서,상기 소오스 및 드레인 영역에 주입된 상기 도전형의 불순물 이온의 양이1*E14/㎠ 이상인 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 9 항에 있어서,상기 게이트 전극 물질에 전계를 인가하기 전에 상기 기판을 예열하는 것을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 18 항에 있어서,상기 게이트 전극 물질에 전계를 인가하는 것은 1300℃ 이상의 고열을 발생시킬 수 있는 파워 밀도의 에너지를 인가하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 9 항에 있어서,상기 제 2 도핑 공정을 실시한 이후,상기 게이트 전극이 형성된 상기 기판 전면에 층간 절연막을 형성하고,상기 게이트 절연막 내에 형성된 상기 콘택홀이 상기 층간 절연막 내에 연장형성되도록 상기 층간 절연막의 일정 영역을 식각하고,상기 층간 절연막 상에 상기 콘택홀을 통하여 상기 반도체층의 소오스 및 드레인 영역과 각각 전기적으로 연결되는 소오스 및 드레인 전극을 형성하는 것을 포 함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
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