KR100860006B1 - 박막트랜지스터 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 기판; 상기 기판 상에 위치하는 버퍼층; 상기 버퍼층 상에 위치하며, 불순물을 포함하는 채널영역 및 소스/드레인 영역을 포함하며, 1013atoms/㎠ 이하의 잔류 금속을 포함하는 반도체층; 상기 반도체층 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 층간 절연막; 및 상기 층간 절연막 상에 위치하며 상기 반도체층과 접하는 소스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터에 관한 것이다.
또한, 기판을 제공하고, 상기 기판 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층 상에 캡핑층을 형성하고, 상기 캡핑층 상에 금속 촉매를 증착하고, 상기 기판을 열처리하여 비정질 실리콘층을 다결정 실리콘층으로 결정화하고, 상기 캡핑층을 제거하고, 상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하고, 상기 반도체층 상에 게이트 절연막을 형성하고, 상기 게이트 절연막을 포함한 반도체층에 제 1불순물 이온을 주입하고, 상기 반도체층 상에 게이트 전극을 형성하고, 상기 게이트 전극을 마스크로 하여 소오스/드레인 전극에 제 2불순물 이온을 주입하여 소오스/드레인 영역을 형성함과 동시에 소오스/드레인 영역들 사이에 채널영역이 형성되게 하는 것을 포함하는 박막트랜지스터의 제조방법에 관한 것이다.
박막트랜지스터, SGS 결정화법, 채널 도핑

Description

박막트랜지스터 및 그의 제조방법{Thin Film Transistor and Fabricating Method Using The Same}
도 1a 내지 도 1d는 본 발명에 의한 결정화 공정의 단면도이고,
도 2a 내지 도 4는 본 발명에 따른 박막트랜지스터의 제조방법에 관한 단면도이다.
본 발명은 박막트랜지스터 및 그의 제조방법에 관한 것으로, 더 상세하게는 SGS 결정화법을 이용하여 비정질 실리콘을 다결정 실리콘으로 결정화하고, 채널영역에 일정한 도즈를 갖는 불순물 이온을 주입하여 박막트랜지스터 특성의 열화없이 문턱전압(thredshold Volatage: Vth) 조절이 가능한 박막트랜지스터 및 그의 제조방법에 관한 것이다.
평판표시소자(Flat Panel Display Device) 중에서 유기전계발광소자 (Organic Electroluminescence Display Device)는 자발광이며, 시야각이 넓고, 응답속도가 빠르고, 얇은 두께와 낮은 제작비용 및 높은 콘트라스트(Contrast) 등의 특성을 나타냄으로써 향후 차세대 평판표시소자로 주목받고 있다.
일반적으로 유기전계발광소자는 매트릭스 형태로 배치된 N×M 개의 화소들을 구동하는 방식에 따라 수동 매트릭스(Passive matrix)방식과 능동 매트릭스 (Active matrix)방식으로 나뉘어 진다.
상기 능동 매트릭스 방식에 있어서 단위화소영역에는 발광영역을 정의하는 화소전극과 상기 화소전극에 전류 또는 전압을 인가하기 위한 단위화소구동회로가 위치하는데, 상기 단위화소구동회로는 적어도 하나의 박막트랜지스터를 구비한다.
상기 박막트랜지스터는 일반적으로 반도체층, 게이트 및 소오스/드레인 전극을 포함하며, 상기 반도체층은 소오스/드레인 영역들과 상기 소오스/드레인 영역들 사이에 개재된 채널 영역을 구비한다. 또한, 상기 반도체층은 다결정 실리콘(Poly Silicon) 또는 비정질 실리콘(amorphous Silicon)으로 형성할 수 있는데, 그 중 다결정 실리콘층은 비정질 실리콘층에 비해 전계 효과 이동도가 높아 고속 동작 회로에 적용이 가능하며 CMOS 회로 구성이 가능하다는 장점이 있어 박막트랜지스터용 반도체층의 용도로서 많이 사용되고 있다. 이러한 다결정 실리콘층을 이용한 박막트랜지스터는 주로 능동 매트릭스 액정 디스클레이 장치(AMLCD)의 능동소자와 유기전계 발광소자(OLED)의 스위칭 소자 및 구동 소자에 사용된다.
상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 방법은 고상 결정화법(Solid Phase Crystallization), 엑시머 레이저 결정화법(Excimer Laser Crystallization), 금속 유도 결정화법(Metal Induced Crystallization) 및 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization) 등이 있는데, 고상 결정화법은 비정질 실리콘층을 박막트랜지스터가 사용되는 디스플레이 소자의 기판을 형성하는 물질인 유리의 변형 온도인 약 700℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이고, 엑시머 레이저 결정화법은 엑시머 레이저를 비정질 실리콘층에 주사하여 매우 짧은 시간 동안 국부적으로 높은 온도로 가열하여 결정화하는 방법이며, 금속 유도 결정화법은 니켈, 팔라듐, 금, 알루미늄 등의 금속을 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속에 의해 비정질 실리콘층이 다결정 실리콘층으로 상 변화가 유도되는 현상을 이용하는 방법이고, 금속 유도 측면 결정화법은 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 비정질 실리콘층의 결정화를 유도하는 방법을 이용하는 결정화 방법이다.
그러나, 상기의 고상 결정화법은 공정 시간이 너무 길뿐만 아니라 고온에서 장시간 열처리함으로써 기판의 변형이 발생하기 쉽다는 단점이 있고, 엑시머 레이저 결정화법은 고가의 레이저 장치가 필요할 뿐만 아니라 다결정화된 표면의 돌기(protrusion)가 발생하여 반도체층과 게이트 절연막의 계면 특성이 나쁘다는 단점이 있으며, 상기 금속 유도 결정화법 또는 금속 유도 측면 결정화법으로 결정화하는 경우에는 많은 양의 금속 촉매가 결정화된 다결정 실리콘층에 잔류하여 박막트랜지스터의 반도체층의 누설 전류를 증가시키는 단점이 있다.
현재, 금속촉매를 이용하여 비정질 실리콘층을 결정화하는 방법이 고상 결정화법(Solid Phase Crystallization)보다 낮은 온도에서 빠른 시간 내에 결정화시킬 수 있는 장점을 가지고 있기 때문에 많이 연구되고 있다. 금속을 이용한 결정화 방 법은 금속 유도 결정화(MIC, Metal Induced Crystallization) 방법과 금속 유도 측면 결정화(MILC, Metal Induced Lateral Crystallization) 방법으로 구분된다. 그러나, 금속 촉매를 이용한 상기 방법의 경우는 결정화 후 다결정 실리콘층에 잔류하는 금속 촉매에 의한 오염으로 인하여 박막트랜지스터의 소자 특성이 저하되는 문제점이 있다.
한편, 상기와 같은 다결정 실리콘층을 이용한 박막트랜지스터는 다결정 실리콘 제조 공정의 특성상 균일한 전압-전류 특성을 얻기 매우 힘들다. 이러한 전기적 특성의 불균일성은 능동 매트릭스 패널 형태의 유기 EL 패널의 디스플레이 특성에 직접적인 영향을 미치는데, 특히 박막트랜지스터의 문턱전압(Vth)과 이동도(μ)의 균일성이 중요한 요소로 작용한다.
따라서, 박막트랜지스터의 특성을 높이기 위해 다결정 실리콘층에 불순물 이온 주입 공정인 채널 도핑을 실시하는게 되는데, 상기 채널 도핑은 다결정 실리콘막을 반도체층으로 구비하는 박막트랜지스터에 소정의 저항을 갖는 채널 영역을 형성하는 역할을 한다. 즉, 도핑된 이온들에 의해 박막트랜지스터의 문턱전압과 같은 소자의 특성이 조절된다.
상기 문턱전압(Vth)은 다음과 같이 정의된다.
Vth = VFB + 2Ψs + 2∈SqNA(2ΨB)1/2
(여기서, 2∈SqNA(2ΨB)1/2는 벌크 값(Bulk Value)이다.)
일반적으로 문턱전압(Thredshold Voltage;Vth)에 영향을 주는 인자는 평탄대 역전압(VFB), 표면 포텐셜(Surface Potential(Ψs)) 및 공핍 영역을 들 수 있는데, 이 중에서 불순물 이온 주입에 의해 영향을 받을 수 있는 인자는 평탄대역전압(VFB)과 표면 포텐셜(Ψs)이다.
상기 평탄대역전압(VFB)은 금속 반도체 일함수(Metal Semiconductor Work Function)와 계면(Interface)에 존재하는 유효 양전하의 변화에 의해 결정된다. 따라서, 불순물 이온을 주입하는 경우 평탄대역전압(VFB)이 변화하므로 문턱전압(Vth)을 이동시킬 수 있다.
그러나 상기와 같은 방법으로 문턱전압(Vth)을 이동시킬 수 있다 하더라도, MILC 또는 ELA 결정화 방법으로 다결정 실리콘을 형성할 경우에는 금속잔류량이 많아 누설전류가 발생하고, 구동 전압 범위가 증가하는 단점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, SGS(Super Grain Silicon)법으로 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하고, 채널 영역에 일정한 범위의 도즈를 가지는 불순물 이온을 주입하여 문턱전압을 낮추면서 특성이 열화되지 않은 박막트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.
본 발명은 기판; 상기 기판 상에 위치하는 버퍼층; 상기 버퍼층 상에 위치하며, 불순물을 포함하는 채널영역 및 소스/드레인 영역을 포함하며, 1013atoms/㎠ 이 하의 잔류 금속을 포함하는 반도체층; 상기 반도체층 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 층간 절연막; 및 상기 층간 절연막 상에 위치하며 상기 반도체층과 접하는 소스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터에 관한 것이다.
또한, 기판을 제공하고, 상기 기판 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층 상에 캡핑층을 형성하고, 상기 캡핑층 상에 금속 촉매를 증착하고, 상기 기판을 열처리하여 비정질 실리콘층을 다결정 실리콘층으로 결정화하고, 상기 캡핑층을 제거하고, 상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하고, 상기 반도체층 상에 게이트 절연막을 형성하고, 상기 게이트 절연막을 포함한 반도체층에 제 1불순물 이온을 주입하고, 상기 반도체층 상에 게이트 전극을 형성하고, 상기 게이트 전극을 마스크로 하여 소오스/드레인 전극에 제 2불순물 이온을 주입하여 소오스/드레인 영역을 형성함과 동시에 소오스/드레인 영역들 사이에 채널영역이 형성되게 하는 것을 포함하는 박막트랜지스터의 제조방법에 관한 것이다.
도 1a 내지 도 1d는 본 발명에 의한 결정화 공정의 단면도이다.
이하, 도 1a를 참조하면, 도시된 바와 같이 유리 또는 플라스틱과 같은 기판(101)상에 화학적 기상 증착법(Chemical Vapor Deposition) 또는 물리적 기상 증착법(Physical Vapor Deposion)을 이용하여 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 복층으로 버퍼층(102)을 형성한다. 이때 상기 버퍼층(102)은 기판(101)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결 정화 시 열의 전달 속도를 조절함으로써, 하기의 공정에서 형성될 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
이어서, 상기 버퍼층(102) 상에 비정질 실리콘층(103)을 형성한다. 이때 상기 비정질 실리콘층(103)은 화학적 기상 증착법(Chemical Vapor Deposition) 또는 물리적 기상 증착법(Physical Vapor Deposition)을 이용할 수 있다. 또한, 상기 비정질 실리콘층(103)을 형성할 때 또는 형성한 후에 탈수소 처리하여 수소의 농도를 낮추는 공정을 진행할 수 있다.
도 1b는 상기 비정질 실리콘층 상에 캡핑층 및 금속 촉매층을 형성하는 공정의 단면도이다.
도 1b를 참조하면, 상기 비정질 실리콘층(103) 상에 캡핑층(105)을 형성한다. 이때, 상기 캡핑층(105)은 금속 촉매가 열처리 공정을 통해 확산할 수 있는 실리콘 질화막으로 형성하는 것이 바람직하고, 실리콘 질화막과 실리콘 산화막의 복층을 사용할 수 있으며, 화학적 기상 증착법 또는 물리적 기상 증착법 등과 같은 방법으로 형성한다. 이때, 상기 캡핑층(105)의 두께는 1 내지 2000Å으로 형성한다.
이어서, 상기 캡핑층(105) 상에 금속 촉매를 증착하여 금속 촉매층(106)을 형성한다. 이때, 상기 금속 촉매는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt로 이루어진 군에서 선택되는 어느 하나 이상을 사용하는데, 바람직하게는 니켈(Ni)을 이용한다.
이때, 금속 유도 결정화법 또는 금속 측면 유도 결정화법에서는 일반적으로 금속 촉매의 두께 또는 밀도를 조심스럽게 조절해야 하는데, 이는 결정화 이후 상기 금속 촉매가 다결정 실리콘층의 표면에 잔류하여 박막트랜지스터의 누설 전류를 증가시키는 등의 문제를 야기하기 때문이다. 그러나, 본 발명에서는 상기 금속 촉매층의 두께 또는 밀도를 정밀하게 제어할 필요없이 두껍게 형성하여도 무방하다. 이는 상기 캡핑층(105)이 확산하는 금속 촉매를 필터링하여 미량의 금속 촉매만이 결정화에 기여하게 되고, 확산하는 대부분의 금속 촉매는 상기 캡핑층(105)을 통과하기 어려워 결정화에 기여하지 않게 되기 때문이다.
도 1c는 상기 기판을 제 1 열처리하여 금속 촉매를 상기 캡핑층을 통해 확산시켜 비정질 실리콘층의 계면으로 이동시키는 공정의 단면도이다.
도 1c를 참조하면, 상기 버퍼층(102), 비정질 실리콘층(103), 캡핑층(105) 및 금속 촉매층(106)이 형성된 기판(101)을 제 1 열처리(107)하여 금속 촉매층(106)의 금속 촉매 중 일부를 비정질 실리콘층(103)의 표면으로 이동시킨다. 즉, 제 1 열처리(107)에 의해 캡핑층(105)을 통과하여 확산하는 금속 촉매들(106a, 106b) 중 미량의 금속 촉매(106b)들만이 비정질 실리콘층(103)의 표면으로 확산하게 되고, 대부분의 금속 촉매(106a)들은 상기 비정질 실리콘층(103)에 도달하지도 못하거나 캡핑층(105)을 통과하지 못하게 된다. 따라서, 상기 캡핑층(105)의 확산 저지 능력에 의해 비정질 실리콘층(103)의 표면에 도달하는 금속 촉매의 양이 결정되어 지는데, 상기 캡핑층(105)의 확산 저지 능력은 상기 캡핑층(105)의 두께와 밀접한 관계가 있다. 즉, 캡핑층(105)의 두께가 두꺼워질수록 확산되는 양은 적어지게 되어 결정립의 크기가 커지게 되고, 두께가 얇아질수록 확산되는 양은 많아지게 되어 결정립의 크기는 작아지게 된다.
이때, 상기 제 1 열처리(107) 공정은 200℃내지 800℃의 온도 범위에서 수 초 내지 수 시간 동안 진행하여 상기 금속 촉매(106a, 106b)를 확산시키게 되는데, 상기 제 1 열처리(107) 공정은 로(furnace) 공정, RTA(Rapid Thermal Annealling) 공정, UV 공정 또는 레이저(Laser) 공정 중 어느 하나 이상의 공정을 이용할 수 있다.
도 1d는 상기 기판을 제 2 열처리하여 확산된 금속 촉매에 의해 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 공정의 단면도이다.
도 1d를 참조하면, 제 2 열처리 공정(108)에 의해 상기 캡핑층(105)을 통과하여 비정질 실리콘층(도 1c의 103)의 표면에 확산한 금속 촉매(106b)들에 의해 상기 비정질 실리콘층이 다결정 실리콘층(109)으로 결정화된다. 즉, 금속 촉매층(106)의 금속 촉매(106b)가 상기 비정질 실리콘층의 실리콘과 결합하여 금속 실리사이드를 형성하고 상기 금속 실리사이드가 결정화의 핵인 시드(seed)로 작용하게 되어 비정질 실리콘층의 결정화를 유도하게 된다.
이때, 본 발명에 따른 결정화법은 비정질 실리콘층 상에 단층 또는 복층의 캡핑층을 형성하고, 상기 캡핑층 상에 금속 촉매층을 형성한 후 제 1 열처리 공정 및 제 2 열처리 공정을 수행하여 금속 촉매를 확산시키며, 상기 확산된 금속 촉매에 의해 비정질 실리콘층이 다결정 실리콘층으로 결정화하는 방법을 이용하는데, 이를 SGS(Super Grain Silicon) 결정화법이라 한다.
따라서, 상기 결정화의 핵인 금속 실리사이드의 양을 조절함으로써, 다결정 실리콘층(109)의 결정립 크기를 조절할 수 있고 또한, 이러한 결정립 크기의 조절은 상기 결정화에 기여하는 금속 촉매(106b)에 의해 결정됨으로써, 상기 캡핑층(105)의 확산 저지 능력을 조절하여 다결정 실리콘층(106b)의 결정립 크기를 조절할 수 있다. 즉, 상기 캡핑층(105)의 두께를 조절하여 다결정 실리콘층(106b)의 결정립 크기를 조절할 수 있다.
한편, 도 1d에서는 캡핑층(105)과 금속 촉매층(106)을 제거하지 않고 제 2 열처리(108) 공정을 진행하였으나, 상기 캡핑층(105)과 금속 촉매층(106)을 제거하고 제 2 열처리(108) 공정을 하여도 무방하며, 제 1 열처리(도 1c의 107) 공정 이후 상기 금속 촉매층(106)을 제거하고 제 2 열처리(108) 공정을 수행한 후 캡핑층(106)을 제거하여도 무방하다. 이때, 상기 제 2 열처리(108) 공정은 400℃ 내지 1300℃의 온도 범위에서 수행하고, 로 공정, RTA 공정, UV 공정 또는 레이저 공정 중 어느 하나 이상의 공정을 이용할 수 있다.
도 2a 및 2b는 본 발명에 의해 제조된 다결정 실리콘층을 이용하여 박막트랜지스터를 제조하는 공정의 단면도이다.
도 2a를 참조하면, 버퍼층(102)이 형성된 기판(101) 상에 캡핑층을 포함하는 SGS 결정화법으로 결정화된 다결정 실리콘층(도 1d의 109)을 패터닝하여 반도체층(110)을 형성한다. 이때, 상기 반도체층(110)은 캡핑층에 의해 미량의 금속 촉매만이 반도체층(110)에 잔류하여 다른 결정화법에 비해 우수한 누설 전류 특성을 갖게 된다. 상기 다결정 실리콘층 상에 잔류하는 금속 촉매의 양은 109 내자 1013atoms/㎠인데, 이는 상기 캡핑층 패턴 내에 포함된 금속 촉매가 열처리 공정에 의해 비정질 실리콘층 표면으로 확산 또는 침투하여 시드를 형성하고, 상기 시드에 의해 결정화된 후, 상기 시드에 의해 결정화된 후 상기 캡빙층을 제거한 후에도 잔류하는 양으로서 캡핑층 패턴 내에 포함된 금속 촉매의 양에 직접적인 관련이 있다.
이어서, 도 2b에 도시된 바와 같이 상기 반도체층(110)이 형성된 기판(101) 상에 게이트 절연막(120)을 형성하는데, 상기 게이트 절연막(120)은 실리콘 산화막 또는 실리콘 질화막을 단층 또는 복층으로 적층하여 형성한다. 상기 게이트 절연막(120)을 반도체층(110)과 게면특성이 우수한 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층으로 사용함으로써, 상기 게이트 절연막(120)의 절연 내압을 향상시킬 수 있으며, 유동전하(Mobile Charge)에 의한 영향을 줄여 박막트랜지스터의 전기적 특성을 향상시킬 수 있다.
이후, 상기 게이트 절연막(120)을 포함한 반도체층(110) 내에 문턱전압을 조절하기 위해 제 1불순물 이온을 주입한다. 여기서, 상기 제 1불순물 이온의 도즈는 2×1012ions/㎠미만으로 한다. 바람직하게는 상기 제 1불순물 이온 주입시 채널영역에 손상을 주지 않도록 하고 특성이 열화되는 것을 방지하기 위해 도즈는 2×1012ions/㎠이하로 하고, 설비적 한계로 주입 가능한 최소량은 1×1010ions/㎠이므로 바람직하게 상기 제 1불순물 이온의 도즈는 1×1010ions/㎠ 내지 2×1012ions/㎠으로 한다. 이때 가속전압은 10KeV 내지 30KeV 로 한다.
상기 제 1불순물 이온은 n형 불순물 또는 p형 불순물 중에서 선택할 수 있다. 상기 n형 불순물은 인(P), 비소(As), 안티몬(Sb) 및 비스무스(Bi)로 이루어진 군에서 선택할 수 있다. 또한, 상기 p형 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In)으로 이루어진 군에서 선택할 수 있다.
계속해서, 상기 게이트 절연막(120) 상부에 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층이나, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중 층으로 게이트 전극용 금속층(도시안됨)을 형성하고, 사진 식각 공정으로 상기 게이트 전극용 금속층을 식각하여 상기 반도체층(110)과 대응되는 소정 부분에 게이트 전극(130)을 형성한다.
이어서, 도 3를 참조하면, 상기 반도체층(110)에 상기 게이트 전극(130)을 마스크로 하여 제 2불순물 이온을 주입하여 소오스/드레인 영역들(112,116)을 형성함과 동시에 상기 소오스/드레인 영역들(112,116) 사이에 개재된 채널 영역(114)을 정의한다. 이때 제 2불순물 이온은 최소한의 전자 이동도를 갖게 하기 위하여 1×1018/㎤이상으로 하고 너무 많은 양이 주입되면 누설전류가 발생할 수 있기 때문에 1×1020/㎤이하로 주입하여 소스/드레인 영역(112,116)을 형성한다. 결과적으로 채널영역은 1×1010ions/㎠ 내지 2×1012ions/㎠의 불순물이 주입되어 있고, 소스/드레인 영역에는 불순물이 1×1010ions/㎠ 내지 2×1012ions/㎠이 주입되고 1×1018 내지 1×1020/㎤이 주입되어 있는 것이다.
상기 제 2불순물 이온은 n형 불순물 또는 p형 불순물일 수 있다. 상기 n형 불순물은 인(P), 비소(As), 안티몬(Sb) 및 비스무스(Bi)로 이루어진 군에서 선택할 수 있다. 또한, 상기 p형 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In)으로 이루어진 군에서 선택할 수 있다.
도 4를 참조하면, 상기 게이트 전극(130)을 포함한 기판 상부 전체에 걸쳐 층간 절연막(140)을 형성한다. 상기 층간 절연막(140)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층으로 형성할 수 있다. 상기 층간 절연막(140)은 PECVD 또는 LPCVD와 같은 방식을 수행하여 적층한다.
이어서, 상기 층간 절연막(140)을 형성한 후 상기 층간 절연막(140), 게이트 절연막(120)의 소정 영역을 식각하여 콘택홀(135,137)을 형성하며 상기 콘택홀(135,137)을 채우는 소오스/드레인 전극(142,144)을 형성하여 박막트랜지스터를 완성한다.
상기 실시예에서는 비정질 실리콘을 다결정 실리콘으로 결정화한 후 반도체층을 형성하여 상기 반도체층 상에 게이트 절연막을 형성한 후 문턱전압조절을 위한 불순물 이온을 주입하였지만, 결정화시 캡핑층을 올리기 전과 후에도 실시할 수 있으며, 결정화 직후에도 가능하다. 그리고 결정화 캡을 제거한 후에도 불순물 이온을 주입할 수 있으며, 반도체 층의 패터닝 후에도 불순물 이온을 주입하는 단계를 실시 할 수 있다.
이하, 본 발명에 따른 실시예와 비교예를 제시하여 본 발명을 더 자세히 설명한다. 다만, 본 발명에 따른 실시예와 비교예를 제시하여 본 발명을 더 자세히 설명한다.
<실시예1>
기판 상에 비정질 실리콘층을 형성한 후 SGS(Super Grain Silicon)법으로 결정화 하여 다결정 실리콘층을 형성한 후, 패터닝하여 반도체층을 형성한다. 그 후에 상기 반도체층 상에 게이트 절연막을 형성한 다음, 상기 반도체층 내에 가속 전압을 10KeV로 하여 문턱전압 조절을 위한 불순물 이온을 주입하였다. 이때 불순물 이온은 B2H6으로 하고, 도즈는 5×1011ions/㎠ 으로 하였다. 그 이후, 게이트 절연막 및 게이트 전극을 형성한 후 층간 절연막을 형성한다. 그리고 나서 층간절연막 및 게이트 절연막에 소오스/드레인 영역 및 채널 영역을 정의하여, 박막트랜지스터를 제조하였다.
<실시예2> 내지 <실시예4>는 상기 <실시예1>에서 불순물 이온 도즈를 8×1011ions/㎠, 1×1012ions/㎠, 2×1012ions/㎠으로 하는 것을 제외하고는 동일한 방법으로 박막 트랜지스터를 제조하였다.
<비교예1>
기판 상에 비정질 실리콘층을 형성한 후 SGS(Super Grain Silicon)법으로 결정화 하여 다결정 실리콘층을 형성한 후, 패터닝하여 반도체층을 형성한다. 그 후 에 상기 반도체층 상에 게이트 절연막을 형성한 다음, 채널영역에 도핑을 하지 않고 게이트 전극, 소오스/드레인 영역 및 채널 영역을 정의하여, 박막트랜지스터를 제조하였다.
표 1
불순물 이온도즈 (ions/㎠) 문턱전압 (V) 구동전압범위 (V) S 팩터 (V/dec) DIBL (V)
비교예1 0 -3.89 -2.70 0.62 -0.64
실시예1 5×1011 -2.88 -2.39 0.51 -0.48
실시예2 8×1011 -2.29 -2.45 0.49 -0.51
실시예3 1×1012 -1.71 -2.49 0.49 -0.54
실시예4 2×1012 0.49 -2.89 0.60 -0.79
표 1을 참조하면, 상기 비교예와 실시예에 따른 문턱전압(Vth), 구동 전압 범위, DIBL(drain induced barrier lowering), S 팩터를 알 수 있다.
문턱전압(Vth)의 경우, 채널도핑을 실시한 실시예 1 내지 4의 문턱전압은 -2.88V,-2.29V,-1.71V,0.49v로써 비교예1 의 문턱전압인 - 3.89V 보다 감소함을 알 수 있다.
그리고 구동 전압 범위는 비교예 1일 경우 구동 전압 범위가 -2.70V였으나, 채널도핑을 실시한 실시예 1 내지 실시예 4의 경우 -2.39V, -2.45V, -2.49V, -2.89V로 비교예 1보다 낮아졌으나, 불순물 이온 도즈를 2×1012ions/㎠으로 한 실시예 4 의 경우 구동 전압 범위가 급격히 증가하여 -2.98V가 되었음을 알 수 있다.
또한 S 팩터의 경우 비교예 1은 0.62V/dec이나, 실시예 1 내지 실시예 4의 경우 S 팩터가 더 낮아져 0.51V/dec, 0.49V/dec, 0.49V/dec, 0.60V/dec인 것을 알 수 있다. 그러나 불순물 이온 도즈가 2×1012ions/㎠인 실시예 4의 경우 S 팩터가 0.60V/dec으로, S 팩터가0.49V/dec인 실시예 3보다 증가함을 알 수 있다.
이어서, DIBL(drain induced barrier lowering) 또한 실시예 1 내지 실시예 3의 DIBL 값이 -0.48, -0.51V, -0.54V, 정도로 비교예 1의 값인 -0.64V 보다 감소하였으나, 실시예 4의 경우 급격히 증가하여 -0.79V로 증가하였음을 알 수 있다.
그러므로 상기 비교예와 실시예를 비교하였을 때, 불순물 이온을 주입하여 채널도핑을 하였을 경우 문턱전압이 낮아지고, S 팩터 및 DIBL 값이 감소하였다. 그러나 불순물 이온 도즈가 2×1012ions/㎠인 실시예 4의 경우 상기 특성이 저하되므로 불순물 이온 도즈는 2×1012ions/㎠미만으로 되어야 바람직하다.
이하, 비교예 2 내지 비교예 5는 MILC 또는 ELA 법으로 결정화를 수행한 경우이며, 상기 실시예 2 및 실시예 3과 비교하여 본 발명을 더 자세히 설명한다.
<비교예2>
기판 상에 비정질 실리콘층을 형성한 후 MILC(Metal Induced Lateral Crastallization)법으로 결정화 하여 다결정 실리콘층을 형성한 후, 패터닝하여 반도체층을 형성한다. 이후, 채널도핑을 수행하지 않고 게이트 전극, 소오스/드레인 영역 및 채널 영역을 정의하여, 박막트랜지스터를 제조하였다.
<비교예3>
기판 상에 비정질 실리콘층을 형성한 후 MILC(Metal Induced Lateral Crastallization)법으로 결정화 하여 다결정 실리콘층을 형성한 후, 패터닝하여 반 도체층을 형성한다. 그 후에 상기 반도체층 상에 게이트 절연막을 형성한 다음, 상기 반도체층 내에 가속 전압을 10KeV로 하여 문턱전압 조절을 위한 불순물 이온을 주입하였다. 이때 불순물 이온을 B2H6으로 하고, 도즈를 8×1011ions/㎠ 로 하였다. 그 이후, 게이트 전극, 소오스/드레인 영역 및 채널 영역을 정의하여, 박막트랜지스터를 제조하였다.
<비교예4>
기판 상에 비정질 실리콘층을 형성한 후 ELA(Enhanced Laser Annesaling)법으로 결정화 하여 다결정 실리콘층을 형성한 후, 패터닝하여 반도체층을 형성한다. 채널도핑을 수행하지 않고 게이트 전극, 소오스/드레인 영역 및 채널 영역을 정의하여, 박막트랜지스터를 제조하였다.
<비교예5>
기판 상에 비정질 실리콘층을 형성한 후 ELA(Enhanced Laser Annesaling)법으로 결정화 하여 다결정 실리콘층을 형성한 후, 패터닝하여 반도체층을 형성한다. 그 후에 상기 반도체층 상에 게이트 절연막을 형성한 다음, 상기 반도체층 내에 가속 전압을 10KeV로 하여 문턱전압 조절을 위한 불순물 이온을 주입하였다. 이때 불순물 이온은 B2H6으로 하고, 도즈는 1×1012ions/㎠ 으로 하였다. 그 이후, 게이트 전극, 소오스/드레인 영역 및 채널 영역을 정의하여, 박막트랜지스터를 제조하였다.
표 2
문턱전압 (Vth) 구동전압범위 (V)
비교예1 -3.89 -2.70
실시예1 -2.29 -2.45
실시예2 -1.71 -2.49
비교예2 -3.5 1.8
비교예3 -1.9 2.7
비교예4 -2.09 -1.13
비교예5 -1.69 -1.17
표 2를 참고하면, 비교예 1과 실시예 1 및 실시예 2를 비교하였을 때, SGS법을 수행하고 채널도핑을 한 실시예 1 및 실시예 2의 경우 비교예 1과 비교하였을 때 문턱전압(Vth)과 구동전압범위(V) 모두 감소하였음을 알 수 있다.
그러나, 비교예 2와 비교예 3을 비교해보면, MILC법으로 결정화를 수행하고 채널도핑을 하지 않은 비교예 2와 MILC법으로 결정화를 수행하고 채널도핑을 한 비교예 3의 경우, 비교예 3이 비교예 2보다 문턱전압은(Vth)-3.5V에서 -1.9v로 감소하였으나 구동전압범위(V)는 1.8V에서 2.7V로 증가하였음을 알 수 있다.
또한 비교예 4와 비교예 5를 비교해보면, ELA법으로 결정화를 수행하고 채널도핑을 하지 않은 비교예 4와 비교예 5의 경우, 비교예 5가 비교예 4보다 문턱전압은(Vth) -2.09V에서 -1.69V로 감소하였으나, 구동전압범위(V)는 -1.13V에서 -1.17V로 증가하였음을 알 수가 있다.
즉, MILC와 ELA법으로 비정질 실리콘층의 결정화를 수행하고 채널도핑을 수행한 경우, 문턱전압은 낮아지나 구동전압범위는 증가하는 단점이 있다. 그러나 본 발명에 따라 SGS법으로 결정화를 수행한 후 채널도핑을 하면 문턱전압이 낮아지면서도 구동전압범위가 증가하지 않아 특성이 더욱 우수한 박막 트랜지스터를 제조할 수 있다.
상기한 바와 같이 본 발명에 따르면, SGS(Super Grain Silicon)법으로 비정질 실리콘을 결정화하여 다결정 실리콘층으로 만들고, 채널 영역에 일정한 범위의 도즈를 가지는 불순물 이온을 주입하여 문턱전압을 낮추어 구동전압을 낮추며, 누설전류가 감소된 소자 특성이 향상된 박막트랜지스터를 얻을 수 있다.

Claims (10)

  1. 기판;
    상기 기판 상에 위치하는 버퍼층;
    상기 버퍼층 상에 위치하며, n형 또는 p형 불순물을 포함하는 채널영역 및 소스/드레인 영역을 포함하며, 1013atoms/㎠이하의 잔류 금속 촉매를 포함하는 반도체층;
    상기 반도체층 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 층간 절연막; 및
    상기 층간 절연막 상에 위치하며 상기 반도체층과 접하는 소스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터.
  2. 제 1 항에 있어서,
    상기 잔류 금속 촉매는 109 내지 1013atoms/㎠인 것을 특징으로 하는 박막트랜지스터.
  3. 제 1 항에 있어서,
    상기 채널영역의 불순물은 1×1010ions/㎠ 내지 2×1012ions/㎠의 농도인 것을 특징으로 하는 박막트랜지스터.
  4. 기판을 제공하고,
    상기 기판 상에 비정질 실리콘층을 형성하고,
    상기 비정질 실리콘층 상에 캡핑층을 형성하고,
    상기 캡핑층 상에 금속 촉매층을 증착하고,
    상기 기판을 열처리하여 비정질 실리콘층을 다결정 실리콘층으로 결정화하고,
    상기 캡핑층 및 상기 금속 촉매층을 제거하고,
    상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하고,
    상기 반도체층 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막을 포함한 반도체층에 제 1불순물 이온을 주입하고,
    상기 반도체층 상에 게이트 전극을 형성하고,
    상기 게이트 전극을 마스크로 하여 소오스/드레인 전극에 제 2불순물 이온을 주입하여 소오스/드레인 영역을 형성함과 동시에 소오스/드레인 영역들 사이에 채널영역이 형성되게 하는 것을 포함하는 박막트랜지스터의 제조방법.
  5. 제 4 항에 있어서,
    상기 결정화는 SGS(Super Grain Silicon) 결정화법을 수행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  6. 제 4 항에 있어서,
    상기 제 1불순물 이온의 도즈는 1×1010ions/㎠ 내지 2×1012ions/㎠미만의 도즈로 주입하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  7. 제 4 항에 있어서,
    상기 열처리는 제 1 열처리 단계와 제 2 열처리 단계로 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  8. 제 7 항에 있어서,
    상기 제 1 열처리 단계는 200℃ 내지 800℃의 온도 범위에서 수행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  9. 제 8 항에 있어서,
    상기 제 2 열처리 단계는 400℃ 내지 1300℃의 온도 범위에서 수행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  10. 제 4 항에 있어서,
    상기 제 2불순물 이온의 도즈는 1×1018 내지 1×1020/㎤으로 주입하여 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
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