KR101737034B1 - 박막트랜지스터 제조 방법 및 박막트랜지스터 - Google Patents

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Abstract

박막트랜지스터 제조 방법이 개시되며, 상기 박막트랜지스터 제조 방법은, 기판 상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계; 상기 다결정 실리콘층 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 제1층 및 제2층을 갖는 게이트 전극을 형성하는 단계; 상기 다결정 실리콘층에 소스 영역 및 드레인 영역을 형성하는 단계; 상기 게이트 절연막 및 상기 게이트 전극 상에 층간 절연막을 형성하는 단계; 및 상기 층간 절연막 상에 상기 소스 영역에 접속하는 소스 전극 및 상기 드레인 영역에 접속되는 드레인 전극을 형성하는 단계를 포함하되, 상기 제1층의 재질은 구리(Cu) 및 구리 알로이(Alloy) 계열 중 하나 이상을 포함하는 것이고, 상기 제2층의 재질은 알루미늄(Al)을 포함하는 몰리브데늄(Mo) 알로이 계열이다.

Description

박막트랜지스터 제조 방법 및 박막트랜지스터{MANUFACTURING METHOD OF THIN FILM TRANSISTOR AND THIN FILM TRANSISTOR}
본원은 박막트랜지스터 제조 방법 및 박막트랜지스터에 관한 것이다.
저온 (450 ℃ 이하) 다결정 실리콘 박막트랜지스터(polycrystalline silicon thin film transistors, poly-Si TFT(LTPS TFT))는 비정질 실리콘(amorphous silicon, a-Si) 박막트랜지스터에 비해 전계 효과 이동도(field effect mobility)가 크고 전류구동능력이 우수하여 액정 디스플레이(Liquid Crystal Display, LCD) 또는 유기 발광 다이오드(Organic Light Emitting Diode, OLED) 등의 능동행렬(active matrix) 디스플레이에 유용한 소자로 많은 연구가 진행 중이다.
이러한 저온 다결정 실리콘 박막트랜지스터는 일반적으로, 몰리브데늄(Mo)/구리(Cu)/몰리브데늄(Mo)의 삼중막을 갖는 게이트 전극을 포함하는데, 종래에는, 게이트 전극의 에칭(식각)시, 에칭 잔사 및 갈바닉에 의한 테일이 형성되는 문제점이 있었다. 또한, 박막트랜지스터의 전기 전도도 및 열적 안정성이 낮다는 문제점이 있었다.
또한, 저온 다결정 실리콘 박막트랜지스터는, 게이트 전극을 도핑 마스크로 사용하여 다결정 실리콘층에 이온을 도핑함으로써, 소스 영역 및 드레인 영역을 형성하는데, 도핑 후, 열적 활성화를 위해서 400 ℃ 이상에서 열처리가 이루어진다. 따라서, 이러한 열처리 후에도 산화되지 않고, 전기적 특성이 바뀌지 않는 배선 구조가 요구된다.
본원은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 에칭 잔사, 갈바닉에 의한 테일이 형성되는 것을 막으며, 특히 고온 열처리 후 전기 전도도 특성이 유지되고, 열적 안정성이 극대화된 박막트랜지스터를 제조할 수 있는 박막트랜지스터 제조 방법 및 박막트랜지스터를 제공하는 것을 목적으로 한다.
상기한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본원의 제1 측면에 따른 박막트랜지스터 제조 방법은, 기판 상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계; 상기 다결정 실리콘층 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 제1 층 및 제2 층을 갖는 게이트 전극을 형성하는 단계; 상기 다결정 실리콘층에 소스 영역 및 드레인 영역을 형성하는 단계; 상기 게이트 절연막 및 상기 게이트 전극 상에 층간 절연막을 형성하는 단계; 및 상기 층간 절연막 상에 상기 소스 영역에 접속하는 소스 전극 및 상기 드레인 영역에 접속되는 드레인 전극을 형성하는 단계를 포함하되, 상기 제1 층의 재질은 구리(Cu) 및 구리 알로이(Alloy) 계열 중 하나 이상을 포함하는 것이고, 상기 제2 층의 재질은 알루미늄(Al)을 포함하는 몰리브데늄(Mo) 알로이 계열일수 있다.
또한, 본원의 제2 측면에 따른 박막트랜지스터는, 기판; 상기 기판 상에 형성되며 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 형성되는 채널 영역을 갖는 다결정 실리콘층; 상기 다결정 실리콘층 상에 형성되는 게이트 절연막; 상기 채널 영역과 대향하며 상기 게이트 절연막 상에 형성되고, 제1 층 및 제2 층을 갖는 게이트 전극; 및 상기 게이트 절연막 및 상기 게이트 전극 상에 형성되는 층간 절연막을 포함하되, 상기 제1 층의 재질은 구리(Cu) 및 구리 알로이(Alloy) 계열 중 하나 이상을 포함하는 것이고, 상기 제2 층의 재질은 알루미늄(Al)을 포함하는 몰리브데늄(Mo) 알로이 계열일 수 있다.
전술한 본원의 과제 해결 수단에 의하면, 게이트 전극이 제1 층 및 제2층을 포함하되, 제2 층이 활성도(active)가 높은 알루미늄을 포함하는 몰리브데늄 알로이 계열인바, 갈바닉의 영향이 최소화되어 갈바닉에 의해 테일이 형성되는 것이 방지되고, 에칭 잔사가 발생하는 것을 막을 수 있으며, 전기 전도도 특성이 향상된 박막트랜지스터가 구현될 수 있다.
도 1은 본원의 일 실시예에 따른 박막트랜지스터 제조 방법을 설명하기 위한 개략적인 블럭도이다.
도 2a 및 도 2b는 본원의 일 실시예에 따른 박막트랜지스터 제조 방법을 설명하기 위한 개략적인 순서도이다.
도 3의 (a)는 본원의 일 실시예에 따른 박막트랜지스터 제조 방법에 의해 구현되어 제1 층 및 제2 층을 포함하는 게이트 전극을 포함하는 박막트랜지스터의 단면도이고, 도 3의 (b)는 본원의 일 실시예에 따른 박막트랜지스터 제조 방법에 의해 구현되어 제1 층, 제2 층 및 제3층을 포함하는 게이트 전극을 포함하는 박막트랜지스터의 단면도이다.
도 4는 비교예 1, 실시예 1, 실시예 2 및 실시예 3을 500 ℃에서 1시간 동안 열처리한 후, 각각의 게이트 전극(140)의 전기전도도를 측정하고 비교하여 도시한 그래프이다.
도 5a는 실시예 3의 상기 열처리가 수행되기 전의 오제전자스펙트럼(AES)를 도시한 그래프이다.
도 5b는 실시예 3의 상기 열처리가 수행된 후의 오제전자스펙트럼를 도시한 그래프다.
도 6은 제1 층이 구리이고 제2 및 제 3층이 알루미늄인 박막트랜지스터, 제1 층이 구리고 제2 및 제3 층이 몰리브데늄인 박막트랜지스터, 제1 층이 구리고 제2 및 제3 층이 MoAl인 박막트랜지스터 및 제1 층이 구리고 제2 및 제3 층이 MoTaAl인 박막트랜지스터 각각의 열처리 전 후의 AES로부터 얻은 계면 산소농도를 도시한 그래프이다.
도 7a는 에천트에서 구리, 몰리브데늄, 알루미늄 20at%를 포함하는 MoAl, 알루미늄 44 at% 를 포함하는 MoAl, 알루미늄 76 at% 를 포함하는 MoAl 각각의 전기화학적 동전위 곡선이 도시된 그래프이다.
도 7b는 도 7a의 알루미늄 20at%를 포함하는 MoAl, 알루미늄 44 at% 를 포함하는 MoAl, 알루미늄 76 at% 를 포함하는 MoAl 각각과 구리와의 갈바닉 전류를 측정한 결과를 도시한 그래프이다.
도 8은, 도 7a의 동전위곡선에서 측정된, 몰리브데늄, 알루미늄 20at%를 포함하는 MoAl, 알루미늄 44 at% 를 포함하는 MoAl, 알루미늄 76 at% 를 포함하는 MoAl 및 알루미늄 각각의 부식평형전위와 구리의 부식평형전위의 차이를 도시한 그래프이다.
도 9a는 제1 층이 구리(2000A)이고, 제2 및 제3 층이 몰리브데늄(300A)인 삼중막을 인산계 구리 에천트로 에칭한 후 그 상태를 주사전자현미경으로 촬영한 사진이다.
도 9b는 제1 층이 구리(2000A)이고, 제2 및 제3 층이 몰리브데늄 76 at%를 포함하는 MoAl(300A)인 삼중막을 인산계 구리 에천트로 에칭한 후 그 상태를 주사전자현미경으로 촬영한 사진이다.
아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 “상에” 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. 본원 명세서 전체에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 본원 명세서 전체에서 사용되는 정도의 용어 "~(하는) 단계" 또는 "~의 단계"는 "~ 를 위한 단계"를 의미하지 않는다.
참고로, 본원의 실시예에 관한 설명 중 방향이나 위치와 관련된 용어(상측 등)는 도면에 나타나 있는 각 구성의 배치 상태를 기준으로 설정한 것이다. 예를 들어 도 2를 보았을 때 전반적으로 12시 방향이 상측, 6시 방향이 하측 등이 될 수 있다.
본원은 박막트랜지스터 제조 방법에 관한 것이다.
이하에서는, 본원의 일 실시예에 따른 박막트랜지스터 제조 방법(이하 '본 박막트랜지스터 제조 방법'이라 함)에 대해 설명한다.
도 1은 본 박막트랜지스터 제조 방법을 설명하기 위한 개략적인 블럭도이고, 도 2a 및 도 2b는 본원의 일 실시예에 따른 박막트랜지스터 제조 방법을 설명하기 위한 개략적인 순서도이며, 도 3의 (a)는 본원의 일 실시예에 따른 박막트랜지스터 제조 방법에 의해 구현되어 제1층 및 제2층을 포함하는 게이트 전극을 포함하는 박막트랜지스터의 단면도이고, 도 3의 (b)는 본원의 일 실시예에 따른 박막트랜지스터 제조 방법에 의해 구현되어 제1층, 제2층 및 제3층을 포함하는 게이트 전극을 포함하는 박막트랜지스터의 단면도이다.
도 1 및 도 2a의 (a)를 참조하면, 본 박막트랜지스터 제조 방법은, 기판(110) 상에 비정질 실리콘층(120)을 형성하는 단계(S100)를 포함한다.
또한, 도 1 및 도 2a의 (b)를 참조하면, 본 박막트랜지스터 제조 방법은, 비정질 실리콘층(120)을 결정화하여 다결정 실리콘층(120)을 형성하는 단계(S200)를 포함한다.
또한, 도 1 및 도 2a의 (c)를 참조하면, 본 박막트랜지스터 제조 방법은, 다결정 실리콘층(120) 상에 게이트 절연막(130)을 형성하는 단계를 포함한다.
예시적으로, 게이트 절연막(130)을 형성하는 단계는, 다결정 실리콘층(120) 상에 이산화 실리콘(SiO2)을 증착하는 단계 및 증착된 이산화 실리콘을 산화시키는 단계를 포함할 수 있다. 이에 따라, 도 2a의 (c)에 나타난 바와 같이, 게이트 절연막(130) 상에는 산화막(132)이 형성될 수 있다.
또한, 도 1 및 도 2a의 (d)를 참조하면, 본 박막트랜지스터 제조 방법은, 게이트 전극(140)을 형성하는 단계(S400)를 포함한다.
게이트 전극(140)을 형성하는 단계(S400)에서 게이트 전극(140)은, 다결정 실리콘층(120)에 형성될 채널 영역(123)에 대향하는 부분에 형성될 수 있다. 또한, 도 2a의 (d)에 나타난 바와 같이, 게이트 전극(140)은 제1층(141) 및 제2층(142)을 포함할 수 있다.
구체적으로, 게이트 전극(140)을 형성하는 단계(S400)는, 제1층(141) 및 제2 층(142)을 갖는 금속층을 게이트 절연막(130) 상에 증착하는 단계 및 증착된 금속층을 에칭하는 단계를 포함할 수 있다.
금속층을 에칭하는 단계는, 금속층의 채널 영역에 대향하는 부분 외의 다른 부분은 제거함으로써, 게이트 전극(140)이 형성되도록 에칭할 수 있다. 금속층에 에칭되는 단계에서, 금속층은 과수계열 에천트 또는 인산계열 에천트에 의해 에칭될 수 있다.
또한, 제1층(141)의 재질은 구리(Cu) 및 구리 알로이(Alloy) 계열(구리 합금) 중 하나 이상을 포함할 수 있고, 제2층(142)의 재질은 알루미늄(Al)을 포함하는 몰리브데늄(Mo) 알로이 계열일 수 있다.
이와 같이, 금속층이 제1층 및 제2층을 포함함으로써, 금속층을 에칭하는 단계에서 갈바닉에 의한 영향이 최소화될 수 있다.
참고로, 갈바닉은 갈바닉 현상(Galvanic reaction)을 의미하는 것으로서, 갈바닉 현상이란 용액이나 대기 중에서 서로 다른 종류의 금속을 접촉시켰을 때 발생하는 현상으로서, 이종 금속 간의 전해질 내의 전기화학적 기전력 차이로 인하여 식각 속도가 현저하게 변화하는 현상을 의미한다.
이종 금속 간의 산화·환원 반응 속도는, 상기 이종 금속의 용액 내 상대적인 전위차에 의하여 결정된다. 일반적으로 용액 내의 상기 이종 금속 중 전기화학적 전위가 높은 금속이 음극(cathode)으로서 작용하여 환원 반응이 우세해지며 식각 속도가 느려지게 되고, 전위가 낮은 금속은 양극(anode)으로서 작용하여 산화 반응이 더 우세해지며 식각 속도가 빨라지게 된다.
종래에는, 박막트랜지스터의 제조시, 구리로 이루어진 금속층(이하 ‘구리층’)이 에천트(식각액), 특히, 과수계열 및 인산계열의 에천트에 의해 에칭(식각)되는바, 잔사 및 갈바닉에 의한 테일(tail)이 형성되었다.
또한, 구리층 및 구리층과 반도체층 사이에 형성되는 버퍼층간에 화합물(intermetallic compound)이 형성되어 박막트랜지스터의 전기전도도 특성이 저하된다는 문제가 있었다.
그러나, 본 박막트랜지스터 제조 방법에 의하면, 게이트 전극(140)의 제2 층(142)이 활성도(active)가 높은 알루미늄을 포함하는 몰리브데늄 알로이 계열인바, 갈바닉 현상이 최소화될 수 있다.
예시적으로, 제2 층(142)은, 알루미늄을 10 ­ 80 at% 포함할 수 있다. 만약, 알루미늄이 10 at% 미만인경우, 알루미늄의 효과가 발휘되지 않는다. 또한, 알루미늄이 80 at% 이상인 경우, 열처리시 게이트 전극(140)의 계면에 CuAl층이 형성되어 전기전도도가 떨어질 수 있다. 따라서, 제2 층(142)은 알루미늄을 10 ­ 80 at% 포함함이 바람직하다.
이러한 알루미늄의 조성비는 조정될 수 있는데, 알루미늄의 조성비 조정을 통해 갈바닉이 컨트롤될 수 있다.
또한, 제2층을 이루는 몰리브데늄 알로이 계열은 탄탈(Ta), 탄탈과 비슷한 특성을 지닌 니오비윰(Nb) 및 티타늄(Ti) 중 하나 이상을 포함할 수 있다. 탄탈은 내열성이 높은 금속이다. 이에 따라, 본 박막트랜지스터 제조 방법에 의해 제조되는 박막트랜지스터는 열처리 후 전기전도도가 급격히 하락하는 것이 방지될 수 있다. 다시 말해, 니오비윰 및 티타늄 중 하나 이상이 탄탈을 대체할 수 있다.
예시적으로, 몰리브데늄 알로이 계열은 탄탈, 니오비윰 및 티타늄 중 하나 이상을 3 ­ 20 at% 포함할 수 있다.
만약, 탄탈, 니오비윰 및 티타늄 중 하나 이상이 3 at% 미만인 경우, 게이트 전극(140)의 내열 특성이 저하될 수 있다. 또한, 탄탈, 니오비윰 및 티타늄 중 하나 이상이 20 at% 이상인 경우, 게이트 전극(140)의 에칭이 어려워질 수 있다. 따라서, 탄탈, 니오비윰 및 티타늄 중 하나 이상은 3 ­ 20 at% 포함됨이 바람직하다.
또한 게이트 전극(140)은 제3층(143)을 포함할 수 있다. 제3층(143)은 제1 층(141)을 사이에 두고 제2층(142)과 대향하며 형성될 수 있다.
제3층(143)은 제2층(142)과 동일한 재질로 이루어질 수 있다.
게이트 전극(140)이 제3층(143)을 포함하는 경우, 게이트 전극(140)을 형성하는 단계(S400)는, 제1층(141), 제2층(142) 및 제3층(143)을 갖는 금속층을 게이트 절연막(130) 상에 증착하는 단계 및 증착된 금속층을 에칭하는 단계를 포함할 수 있다.
참고로, 도 3의 (a)에는 제1층(141) 및 제2층(142) 즉, 두 개의 층을 갖는 게이트 전극(140)을 포함하는 박막 트랜지스터가 도시되었고, 도 3의 (b)에는 제1 , 제2층 및 제3층(141, 142, 143) 즉, 세 개의 층을 갖는 게이트 전극(140)을 포함하는 박막 트랜지스터가 도시되었다.
또한, 본 박막트랜지스터 제조 방법은, 도 1 및 도 2a의 (e)를 참조하면, 다결정 실리콘층(120)에 소스 영역(121) 및 드레인 영역(122)을 형성하는 단계(S500)를 포함한다. 소스 영역(121) 및 드레인 영역(122)을 형성하는 단계는, 소스 영역(121) 및 드레인 영역(122)이 형성되도록 이온이 도핑되는 단계 및 활성화 열처리가 수행되는 단계를 포함한다. 활성화 열처리는 400 ℃이상에서 이루어질 수 있다.
이온의 도핑시, 게이트 전극(140)이 도핑 마스크로 사용될 수 있다. 이때, 본 박막트랜지스터 제조 방법에 의하면, 게이트 전극(140)이 제1층(141) 및 제2 층(142)으로 이루어진바, 고온의 활성화 열처리에도 산화되지 않고 전기적 특성이 보존될 수 있다.
또한, 본 박막 트랜지스터 제조 방법은, 도 1 및 도 2b의 (f)를 참조하면, 층간 절연막(150)을 형성하는 단계(S600)를 포함할 수 있다. 층간 절연막(150)은 게이트 절연막(130) 및 게이트 전극(140) 상에 형성된다.
또한, 본 박막 트랜지스터 제조 방법은, 도 1 및 도 2b의 (f)를 참조하면, 소스 영역(121) 및 드레인 영역(122) 상에 위치하는 게이트 절연막(130) 및 층간 절연막(150)에 컨택홀(160)을 형성하는 단계(S700)를 포함할 수 있다.
또한, 본 박막 트랜지스터 제조 방법은, 도 1 및 도 2b의 (g)를 참조하면, 컨택홀(160)을 통해 소스 영역(121)에 접속하는 소스 전극(171) 및 드레인 영역(122)에 접속되는 드레인 전극(172)을 형성하는 단계(S800)를 포함할 수 있다. 소스 전극(171) 및 드레인 전극(172)은 데이터 배선을 이룬다.
또한, 본 박막트랜지스터 제조 방법은, 도 2b의 (h)를 참조하면, 부동태막(180)을 형성하는 단계를 포함할 수 있다. 부동태막(180)은 SiNx로 이루어질 수 있다.
또한, 본 박막트랜지스터 제조 방법은, 도 2b의 (h)를 참조하면, 데이터 배선에 접속되는 전극(190)을 형성하는 단계를 포함할 수 있다. 전극(190)은 ITO(Indium Tin Oxide)전극 일 수 있다.
이하에서는, 본 박막트랜지스터 제조 방법에 의한 효과를 구체적으로 확인한다.
도 4는, 비교예 1, 실시예 1, 실시예 2 및 실시예 3을 500 ℃에서 1시간 동안 열처리한 후, 각각의 게이트 전극(140)의 전기전도도를 측정하고 비교하여 도시한 그래프이다.
여기에서, 비교예 1은 종래의 삼중막 구조의 게이트 전극을 갖는 박막트랜지스터이고, 실시예 1 내지 3은, 복 박막트랜지스터 제조 방법에 의해 제조되어 제1 층(141), 제2층(142) 및 제3층(143)의 삼중막 구조의 게이트 전극(140)을 갖는 박막트랜지스터이다.
구체적으로, 비교예 1은 제1 층이 구리(2000A)이고, 제2층 및 제3층 각각이 몰리브데늄(300A)인 삼중막 구조의 박막트랜지스터이고, 실시예 1은 본 박막트랜지스터 제조 방법에 의해 제조된 것으로서, 구체적으로, 제1층(141)은 구리(2000A)이고, 제2층(142) 및 제3층(143) 각각은 알루미늄30 at%를 포함하는 MoAl(300A)인 삼중막 구조의 박막트랜지스터이며, 실시예 2는 제1층(141)은 구리(2000A)이고, 제2층(142) 및 제3층(143) 각각은 탄탈 6 at% 를 포함하는 MoTa(300A)인 삼중막 구조의 박막트랜지스터이고, 실시예 3은 제1층(141)은 구리(2000A)이고, 제2층(142) 및 제3층(143) 각각은 탄탈 6 at% 및 알루미늄 30 at%를 포함하는 MoTaAl(300A)인 삼중막 구조의 박막트랜지스터이다. 참고로, 본 박막트랜지스터 제조 방법은 실시예 1 내지 3에 제한되지 않는다.
도 4에 나타난 바와 같이, 비교예 1의 경우, 그 열처리 후, 저항이 급격히 증가하는 반면, 실시예 1 내지 3 의 경우, 비교예 1에 비해 그 열처리 후, 게이트 전극(140)의 저항이 급격히 증가하는 것이 방지된다.
도 5a는 실시예 3의 상기 열처리가 수행되기 전의 오제전자스펙트럼(AES)를 도시한 그래프이고, 도 5b는 실시예 3의 상기 열처리가 수행된 후의 오제전자스펙트럼를 도시한 그래프다.
한편, 도 6은 제1층이 구리이고 제2 및 제3층이 알루미늄인 박막트랜지스터, 제1 층이 구리고 제2 및 제3 층이 몰리브데늄인 박막트랜지스터, 제1층이 구리고 제2 및 제3층이 MoAl인 박막트랜지스터 및 제1층이 구리고 제2 및 제3층이 MoTaAl인 박막트랜지스터 각각의 열처리 전 후의 AES로부터 얻은 계면 산소농도를 도시한 그래프이다.
도 6에 나타난 바와 같이, 열처리 후 계면에서의 산소 농도는 제2 및 제3층이 MoAl인 박막트랜지스터, 제2 및 제3층이 알루미늄인 박막트랜지스터, 제2 및 제3층이 몰리브데늄인 박막트랜지스터, 제2 및 제3층이 MoTaAl인 박막트랜지스터 순서이다. 이에 따르면, MoTaAl이 제2 및 제3층인 박막트랜지스터의 내열 특성이 우수함을 확인할 수 있다.
즉, 본 박막트랜지스터 제조 방법에 의하면, 제2 및 제3층이 MoTaAl로 이루어질 수 있는바, 박막트랜지스터의 내열 특성을 확보할 수 있다.
또한, 도 7a는 에천트에서 구리, 몰리브데늄, 알루미늄 20at%를 포함하는 MoAl, 알루미늄 44 at% 를 포함하는 MoAl, 알루미늄 76 at% 를 포함하는 MoAl 각각의 전기화학적 동전위 곡선이 도시된 그래프이고, 도 7b는 도 7a의 알루미늄 20at%를 포함하는 MoAl, 알루미늄 44 at% 를 포함하는 MoAl, 알루미늄 76 at% 를 포함하는 MoAl 각각과 구리와의 갈바닉 전류를 측정한 결과를 도시한 그래프이며, 도 8은, 도 7a의 동전위곡선에서 측정된, 몰리브데늄, 알루미늄 20at%를 포함하는 MoAl, 알루미늄 44 at% 를 포함하는 MoAl, 알루미늄 76 at% 를 포함하는 MoAl 및 알루미늄 각각의 부식평형전위와 구리의 부식평형전위의 차이를 도시한 그래프이다.
도 7a에 나타난 바와 같이, 몰리브데늄(Pure Molybdenum)의 경우에는, 구리보다 높은 전위값을 가짐으로써, 갈바닉 측면에서 테일 또는 잔사가 발생하기 쉽다. 또한, 도 7a를 참조하면, 알루미늄의 첨가량이 증가할수록 평형부식전위값이 활성화(active) 된다는 것을 확인할 수 있다. 특히, 알루미늄 76 at% 를 포함하는 MoAl 의 경우에는, 구리보다 더 활성화된(active) 값을 갖는데, 이에 따라, 이러한 알루미늄 76 at% 를 포함하는 MoAl이 게이트 전극(140)의 제2층(142)으로 적용될 경우, 구리가 음극(cathode) 역할을 하게 되어 구리의 과에칭을 억제할 수 있다. 이는 도 7b 및 도 8을 통해 더 명확히 확인할 수 있다.
도 7b를 보면, 몰리브데늄이 76 at% 이상 첨가될 경우, 갈바닉 큐렌트(galvanic current)가 반대 방향으로 흐름을 알 수 있다. 이는 실제로 구리가 양극에서 음극 역할로 변하였음을 확인시켜준다.
또한, 도 8을 보면, 알루미늄 76 at% 를 포함하는 MoAl 의 경우에는, (-) 값을 갖는데, 이를 통해, 알루미늄이 76 at% 이상인 경우에는, 실제로 구리가 양극에서 음극 역할로 변하였음을 확인시켜준다. 참고로, (+) 값을 갖는 몰리브데늄, 알루미늄 20at%를 포함하는 MoAl, 알루미늄 44 at%의 경우에는 각각이 음극 역할을 하게 된다.
도 9a는 제1층이 구리(2000A)이고, 제2및 제3층이 몰리브데늄(300A)인 삼중막을 인산계 구리 에천트로 에칭한 후 그 상태를 주사전자현미경으로 촬영한 사진이고, 도 9b는 제1층이 구리(2000A)이고, 제2 및 제3층이 몰리브데늄 76 at%를 포함하는 MoAl(300A)인 삼중막을 인산계 구리 에천트로 에칭한 후 그 상태를 주사전자현미경으로 촬영한 사진이다.
도 9a 및 도 9b를 비교하여 보면, MoAl 함량이 높을수록 갈바닉 반응(galvanic reaction)이 바뀌는바, 구리와 몰리브데늄간의 테일 발생이 줄어듦을 확인할 수 있다.
정리하면, 본 박막트랜지스터 제조 방법에 의해 제조되는 박막트랜지스터는, 전기 전도도 특성을 향상시킬 수 있고, 게이트 전극(140)의 에칭시 에칭 잔사가 발생하는 것을 방지하며, 갈바닉의 영향을 최소화하여 테일이 형성되는 것을 방지하고, 열내열성을 확보하여 박막트랜지스터의 열처리 후 전기 전도도가 급격히 하락하는 것을 방지하였다.
이하에서는, 본원의 일 실시예에 따른 박막트랜지스터(이하 '본 박막트랜지스터'라 함)에 대해 설명한다. 다만, 이는 앞서 설명한 본원의 일 실시예에 따른 박막트랜지스터 제조 방법에 의해 제조되는 박막트랜지스터에 관한 것이므로, 앞서 살핀 구성과 동일하거나 유사한 구성에 대해서는 동일한 도면 부호를 사용하고 중복되는 설명은 간략히 하거나 생략하기로 한다.
도 3의 (a) 및 (b)를 참조하면, 본 박막트랜지스터는 기판(110)을 포함한다.
기판(110)의 재질은 유리, 폴리머, 금속, 실리콘 웨이퍼 등일 수 있다.
또한, 도 3의 (a) 및 (b)를 참조하면, 본 박막트랜지스터는 기판(110) 상에 형성되는 다결정 실리콘층(120)을 포함한다. 다결정 실리콘층(120)은, 소스 영역(121), 드레인 영역(122) 및 채널 영역(123)을 포함한다. 또한, 참고로, 기판(110)과 다결정 실리콘층(120) 사이에는 버퍼층이 형성될 수 있다.
이러한 본 박막트랜지스터는 저온 다결정 실리콘(LTPS, Low Temperature Poly-Si) 박막트랜지스터라 할 수 있을 것이다.
또한, 도 3의 (a) 및 (b)를 참조하면, 본 박막트랜지스터는 다결정 실리콘층(120) 상에 형성되는 게이트 절연막(130)을 포함한다.
또한, 도 3의 (a) 및 (b)를 참조하면, 본 박막트랜지스터는 채널 영역(123)과 대향하며 게이트 절연막(130) 상에 형성되는 게이트 전극(140)을 포함한다. 도 3의 (a)에 나타난 바와 같이, 게이트 전극(140)은 제1층(141) 및 제2층(142) 포함할 수 있다.
제1층(141)의 재질은 구리(Cu) 및 구리 알로이(Alloy) 계열(구리 합금) 중 하나 이상을 포함한다.
제2층(142)은 반도체층(130)과 제1 층(141) 사이에 형성된다. 또한, 제2 층(142)의 재질은 알루미늄(Al)을 포함하는 몰리브데늄(Mo) 알로이 계열이다.
예시적으로, 제2층(142)은, 알루미늄을 10 ­ 80 at% 포함할 수 있다. 만약, 알루미늄이 10 at% 미만인경우, 알루미늄의 효과가 발휘되지 않는다. 또한, 알루미늄이 80 at% 이상인 경우, 열처리시 게이트 전극(140)의 계면에 CuAl층이 형성되어 전기전도도가 떨어질 수 있다. 따라서, 제2층(142)은 알루미늄을 10 ­ 80 at% 포함함이 바람직하다.
또한, 제2층을 이루는 몰리브데늄 알로이 계열은 탄탈 및 비슷한 특성을 지닌 니오비윰 중 하나 이상을 포함할 수 있다.
예시적으로, 몰리브데늄 알로이 계열은 탄탈, 니오비윰 및 티타늄 중 하나 이상을 3 ­ 20 at% 포함할 수 있다.
만약, 탄탈, 니오비윰 및 티타늄 중 하나 이상이 3 at% 미만인 경우, 게이트 전극(140)의 내열 특성이 저하될 수 있다. 또한, 탄탈, 니오비윰 및 티타늄 중 하나 이상이 20 at% 이상인 경우, 게이트 전극(140)의 에칭이 어려워질 수 있다. 따라서, 탄탈, 니오비윰 및 티타늄 중 하나 이상은 3 ­ 20 at% 포함됨이 바람직하다.
또한 도 3의 (b)를 참조하면, 게이트 전극(140)은 제3층(143)을 포함할 수 있다. 제3층(143)은 제1층(141)을 사이에 두고 제2층(142)과 대향하며 형성될 수 있다. 또한, 제3 층(143)은 제2 층(142)과 동일한 재질로 이루어질 수 있다.
또한, 본 박막트랜지스터는 게이트 절연막(130) 및 게이트 전극(140) 상에 형성되는 층간 절연막(150)을 포함할 수 있다.
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.
110: 기판 120: 다결정 실리콘층
121: 소스 영역 122: 드레인 영역
123: 채널 영역 130: 게이트 절연막
132: 산화막 140: 게이트 전극
141: 제1층 142: 제2층
143: 제3층 150: 층간 절연막
160: 컨택홀 171: 소스 전극
172: 드레인 전극 180: 부동태막
190: 전극

Claims (12)

  1. 박막트랜지스터 제조 방법에 있어서,
    기판 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계;
    상기 다결정 실리콘층 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 제1층 및 제2층을 갖는 게이트 전극을 습식 에칭으로 형성하는 단계;
    상기 다결정 실리콘층에 소스 영역 및 드레인 영역을 형성하는 단계;
    상기 게이트 절연막 및 상기 게이트 전극 상에 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막 상에 상기 소스 영역에 접속하는 소스 전극 및 상기 드레인 영역에 접속되는 드레인 전극을 형성하는 단계를 포함하되,
    상기 제1층의 재질은 구리(Cu) 및 구리 알로이(Alloy) 계열 중 하나 이상을 포함하는 것이고,
    상기 제2층의 재질은 알루미늄(Al)을 포함하는 몰리브데늄(Mo) 알로이 계열인 것이며,
    상기 제1층은 상기 제2층 상에 형성된 것인, 박막트랜지스터 제조 방법.
  2. 제1항에 있어서,
    상기 게이트 전극은 상기 제1층을 사이에 두고 상기 제2층과 대향하며 형성되는 제3층을 더 포함하고,
    상기 제3층은 상기 제2층과 동일한 재질로 이루어지는 것인 박막트랜지스터 제조 방법.
  3. 제1항에 있어서,
    상기 몰리브데늄 알로이 계열은 상기 Al을 10 ­ 80 at% 포함하는 것인 박막트랜지스터 제조 방법.
  4. 제1항에 있어서,
    상기 몰리브데늄 알로이 계열은 Ta, Nb 및 Ti 중 하나 이상을 더 포함하는 것인 박막트랜지스터 제조 방법.
  5. 제4항에 있어서,
    상기 몰리브데늄 알로이 계열은 상기 Ta, Nb 및 Ti 중 하나 이상을 3 ­ 20 at% 포함하는 것인 박막트랜지스터 제조 방법.
  6. 제1항에 있어서,
    상기 소스 영역 및 드레인 영역을 형성하는 단계는,
    상기 다결정 실리콘층에 이온을 주입하여 소스 영역 및 드레인 영역을 형성하는 단계; 및
    활성화 열처리를 하는 단계를 포함하는 것인 박막 트랜지스터 제조 방법.
  7. 제1항에 있어서,
    상기 게이트 전극을 형성하는 단계는,
    상기 게이트 절연막 상에 상기 제1층 및 상기 제2층을 갖는 금속층을 형성하는 단계; 및
    상기 금속층을 상기 게이트 전극이 형성되도록 에칭하는 단계를 포함하되,
    상기 금속층은 과수계열 에천트 또는 인산계열 에천트에 의해 에칭되는 것인 박막트랜지스터 제조 방법.
  8. 박막트랜지스터에 있어서,
    기판;
    상기 기판 상에 형성되며 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 형성되는 채널 영역을 갖는 다결정 실리콘층;
    상기 다결정 실리콘층 상에 형성되는 게이트 절연막;
    상기 채널 영역과 대향하며 상기 게이트 절연막 상에 습식 에칭으로 형성되고, 제1 층 및 제2 층을 갖는 게이트 전극; 및
    상기 게이트 절연막 및 상기 게이트 전극 상에 형성되는 층간 절연막을 포함하되,
    상기 제1층의 재질은 구리(Cu) 및 구리 알로이(Alloy) 계열 중 하나 이상을 포함하는 것이고,
    상기 제2층의 재질은 알루미늄(Al)을 포함하는 몰리브데늄(Mo) 알로이 계열인 것이며,
    상기 제1층은 상기 제2층 상에 형성된 것인, 박막트랜지스터.
  9. 제8항에 있어서,
    상기 게이트 전극은 상기 제1층을 사이에 두고 상기 제2층과 대향하며 형성되는 제3층을 더 포함하고,
    상기 제3층은 상기 제2층과 동일한 재질로 이루어지는 것인 박막트랜지스터.
  10. 제8항에 있어서,
    상기 몰리브데늄 알로이 계열은 상기 Al을 10 ­ 80 at% 포함하는 것인 박막트랜지스터.
  11. 제8항에 있어서,
    상기 몰리브데늄 알로이 계열은 Ta, Nb 및 Ti중 하나 이상을 더 포함하는 것인 박막트랜지스터.
  12. 제11항에 있어서,
    상기 몰리브데늄 알로이 계열은 상기 Ta, Nb 및 Ti중 하나 이상을 3­20 at% 포함하는 것인 박막트랜지스터.
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