KR102160278B1 - 박막 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로서, 상기 박막 트랜지스터는, 몰리브데늄(Mo) 합금막을 포함하는 박막 트랜지스터 전극을 포함하는 것이다.
Description
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로서, 상기 박막 트랜지스터는, 몰리브데늄(Mo) 합금막을 포함하는 박막 트랜지스터 전극을 포함하는 것이다.
일반적으로 금속 산화물 반도체는 대면적 고해상도에 적합한 반도체이다. 이러한 금속 산화물 반도체는 유기 EL(Organic Electro Luminescence Display) 및 LCD(Liquid Crystal Display) 등에 활용되고 있다.
일반적으로, 금속 산화물 반도체를 이용한 박막 트랜지스터의 경우, 전극 또는 배선층을 형성하기 위하여, 기판 상에 금속 산화물 반도체층 및 금속막을 형성한 후, 4개의 마스크(mask)를 이용한 백 채널 에칭(back channel etching： BCE) 공정을 수행한다.
그런데, 이러한 백 채널 에칭 방법에 따른 종래의 박막 트랜지스터 제조 방법에 의하면, 금속 산화물 반도체층과 금속막 사이에 선택비에 의한 에칭 속도의 차이가 생기게 되고, 이에 따라 금속 산화물 반도체층상에 금속막의 잔사 현상이 발생한다는 문제점이 있었다. 이러한 잔사 현상은 전기적 특성의 열화로 이어지기 때문에 그 해결의 필요성이 대두되어 왔다.
따라서, 종래에는 상술한 잔사 현상을 방지하기 위하여, 식각액에 플루오린을 첨가하여 백 채널 에칭을 수행하였다.
그러나, 플루오린이 첨가된 식각액의 경우, 에칭 공정이 수행될 때, 반도체층이 데미지를 받아, 그 표면 조성에 변화가 발생하였으며, 이러한 표면 조성 변화는 제조된 박막 트랜지스터의 성능을 저하시켰다. 또한, 플루오린이 첨가된 식각액을 사용하는 경우, 기판(글라스) 및 금속산화물 반도체층에의 데미지 발생이나 식각액의 수명 단축이라는 문제점이 발생하였다.
아울러, 금속-산화물 반도체의 경우 외부의 수소원자가 반도체 내부로 확산 및 투과되어 금속-산화물 반도체의 전기적 특성의 열화를 야기시키므로, 상기 전기적 특성의 열화 현상까지 방지할 수 있는 금속막의 개발이 요구되고 있는 실정이다. 또한, 금속-산화물 반도체 박막 트랜지스터의 경우 외부의 수소원자가 박막 트랜지스터의 반도체 내부로 확산 및 투과되어 금속-산화물 반도체의 전기적 특성의 열화를 야기시키므로, 반도체 층과 접해있는 소스/드레인 금속배선은 기존의 반도체층과의 오믹접촉 특성 및 구리확산 방지막 특성 외에 수소의 확산을 방지할 수 있는 특성까지 요구되고 있는 실정이다.
그리고, OLED 및 초고해상도 디스플레이에 적용되는 저온 폴리 실리콘 공정에서 몰리브데늄이 구리배선의 하부막으로 사용될 경우, 공정 특성상 요구되는 고온 열처리 후 구리원자의 확산으로 인하여 배선저항이 급격히 증가하는 불량이 발생된다. 따라서 고온 열화 특성을 개선하기 위한 새로운 몰리브데늄 합금의 개발이 불가피하다.
본 발명은 금속-산화물 박막 트랜지스터에서 식각액에 의한 에칭에 의해 소스, 드레인 또는 게이트 패턴 형성시 발생하는 잔사 현상의 문제점을 해결하고, 플루오린이 첨가된 식각액을 사용하는 경우 기판 및 금속산화물 반도체층의 표면이 손상되는 문제점을 해결하고, 고온 열처리 후에 구리확산 방지막 특성을 유지할 수 있는, 박막 트랜지스터 및 그 제조 방법에 관한 것으로서, 상기 박막 트랜지스터는, 몰리브데늄(Mo) 합금막을 포함하는 박막 트랜지스터 전극을 포함하는 것이다.
본원의 제 1 측면은, 기판, 상기 기판 위에 형성된 금속 산화물 반도체층, 상기 금속 산화물 반도체층에 접해 있도록 형성된 게이트 절연층, 및, 상기 기판, 금속 산화물 반도체층 또는 게이트 절연층 위에 접해 있도록, 플루오린을 포함하는 식각액에 의한 에칭에 의해 형성된 전극을 포함하는 박막 트랜지스터에 있어서, 상기 전극은, 구리(Cu)를 포함하는 배선층, 및, 상기 배선층의 하부에 형성되는 몰리브데늄(Mo) 합금막을 포함하되, 상기 몰리브데늄 합금막은, 아연(Zn)을 10 내지 40 at% 포함하는 것이고, 질소(N) 1 내지 10 at% 를 더 포함하는 것인, 박막 트랜지스터를 제공하는 것이다.
본원의 제 2 측면은, 기판 위에 금속 산화물 반도체층을 형성시키는 단계; 상기 기판 위에 상기 금속 산화물 반도체층에 접해 있도록 게이트 절연층을 형성시키는 단계; 상기 기판, 상기 금속 산화물 반도체층 또는 게이트 절연층 위에 접해 있도록, 플루오린을 포함하는 식각액에 의한 에칭에 의해, 몰리브데늄(Mo) 합금막을 포함하는 전극을 형성시키는 단계; 및 상기 몰리브데늄 합금막의 상부에 구리(Cu)를 포함하는 배선층을 형성시키는 단계를 포함하는 박막 트랜지스터의 제조 방법에 있어서, 상기 몰리브데늄 합금막은, 아연(Zn)을 10 내지 40 at% 포함하고, 질소(N) 1 내지 10 at% 를 더 포함하는 것이고, 상기 전극을 형성시키는 단계는 상기 몰리브데늄 합금막 및 상기 구리(Cu)를 포함하는 배선층을 에칭하는 것인, 박막 트랜지스터의 제조 방법을 제공하는 것이다.
본원의 제 3 측면은, 구리(Cu)를 포함하는 배선층 및 상기 배선층의 하부에 형성되는 몰리브데늄 합금막을 포함하며, 기판, 반도체층 또는 게이트 절연층 위에 접해 있도록 플루오린을 포함하는 식각액에 의한 에칭에 의해 형성되는 박막 트랜지스터의 전극으로서, 상기 몰리브데늄 합금막은, 아연(Zn)을 10 내지 40 at% 포함하고, 질소(N) 1 내지 10 at% 를 더 포함하는 것이고, 상기 박막 트랜지스터에 포함되는 반도체는 금속 산화물로 형성되는 것인, 박막 트랜지스터의 전극을 제공하는 것이다.
전술한 본 발명의 과제 해결 수단에 의하면, 에칭 공정을 통하여 박막 트랜지스터의 전극을 형성함에 있어서, 과산화수소 식각액, 과황산염계 식각액, 인산계 알루미늄 식각액, 인산계 몰리브데늄 식각액 및 인산계 구리 식각액을 사용하는 경우, 기존 대비 감소된 농도, 바람직하게는 1/3 수준의 플루오린 농도에서도 잔사 현상의 발생을 막을 수 있다.
또한, 기존 대비 감소된 농도의 플루오린이 첨가된 식각액 사용으로 기판(글라스) 또는 금속 산화물 반도체층의 표면이 손상되는 것을 막을 수 있으며, 이에 따라 제조된 박막 트랜지스터의 성능을 향상시킬 수 있다.
그리고, 고온내열성이 뛰어나 구리나 알루미늄 배선의 배리어 층으로 사용시 구리 및 알루미늄 원자의 반도체층 또는 절연체층으로의 확산을 방지할 수 있으므로, 고온 열처리 후 배선의 저항 증가를 억제할 수 있고, 전기적 성능도 향상시킬 수 있다.
도 1은, 본 발명의 일 실시예에 따른 박막 트랜지스터에 포함된 몰리브데늄 합금막의 구성 성분을 도시하고 있는 도면이다.
도 2는, 본 발명의 일 실시예에 따른 박막 트랜지스터에 포함된 몰리브데늄 합금막을 이용한 전극 형성 방법을 상세히 설명하기 위한 도면이다.
도 3은, 플루오린을 포함하지 않는 과산화수소 베이스의 구리 식각액에서, 아연 함량에 따라 다르게 형성된 본 발명의 일 실시예에 따른 박막 트랜지스터에 포함된 몰리브데늄 합금 단일막의 전기화학 분극 곡선을 측정한 결과를 나타내는 그래프이다
도 4는, 플루오린을 포함하지 않는 과산화수소 베이스의 구리 식각액에서, 아연 함량에 따라 다르게 형성된 본 발명의 일 실시예에 따른 박막 트랜지스터에 포함된 몰리브데늄 합금막의 용해 속도를 나타낸 표이며, 상기 합금막의 에칭속도는 저스트 에칭(합금막이 완전히 녹는 점)시간의 절반시간 동안 에칭하여 두께 측정기로 에칭 두께를 측정한 후에, 에칭 두께/에칭 시간으로 에칭 속도를 나타낸 표이다.
도 5는, 플루오린을 포함하지 않는 과산화수소 베이스의 구리 식각액에서, 아연 함량에 따라 다르게 형성된 본 발명의 일 실시예에 따른 구리/몰리브데늄 합금이중막의 에칭 결과를 나타내는 광학 사진이다.
도 6은, 아연 함량에 따라 다르게 형성된 몰리브데늄 합금막을 포함하는 배선층 및 순수 몰리브데늄을 포함하는 배선층 각각을 백채널 에칭타입 금속산화물반도체 박막 트랜지스터에 적용하였을 때, 나타나는 I-V 특성을 도시하는 그래프이다.
도 7은, 몰리브데늄 합금막을 이용하여 제작한 본 발명의 일 실시예에 따른 IGZO 박막 트랜지스터의 채널 영역의 사진이다.
도 8은, 몰리브데늄 합금막을 이용하여 제작한 본 발명의 일 실시예에 따른 IGZO 박막 트랜지스터의 채널 영역의 표면 분석 결과를 나타내는 그래프이다.
도 9는, 본 발명의 실시예들의 다양한 원소 조성으로 따라 박막 트랜지스터의 몰리브데늄 게이트/소스/드레인 전극을 제작한 후의 물성 측정 값들을 나타내는 표이다.
도 10은, 도 9의 판정 분류 기준을 표로 정리하여 도시한 도면이다.
도 11a 및 도 11b는, 본 발명의 일 실시예에 따른 몰리브데늄 합금막을 포함하는 배선층 및 순수 몰리브데늄을 포함하는 배선층 각각을 에치스토퍼형 TFT 의 소스/드레인 전극에 적용하였을 때, 나타난 I-V 특성을 도시하는 그래프 및 트랜스퍼 커브 결과 (Transfer curve) 이다.
도 12a는, 본 발명의 일 실시예에 따른 몰리브데늄 합금막을 포함하는 배선층 및 순수 몰리브데늄을 포함하는 배선층 각각을 게이트 전극에 적용하고, 인산계 에천트로 습식 식각한 결과를 나타내는 광학 사진이다.
도 12b는, 본 발명의 일 실시예에 따른 몰리브데늄 합금막을 포함하는 배선층 및 순수 몰리브데늄을 포함하는 배선층 각각을 게이트 전극에 적용하고, 과수계 에천트로 습식 식각하였을 경우 에칭 후 잔사 여부를 나타내는 광학 사진이다.
도 2는, 본 발명의 일 실시예에 따른 박막 트랜지스터에 포함된 몰리브데늄 합금막을 이용한 전극 형성 방법을 상세히 설명하기 위한 도면이다.
도 3은, 플루오린을 포함하지 않는 과산화수소 베이스의 구리 식각액에서, 아연 함량에 따라 다르게 형성된 본 발명의 일 실시예에 따른 박막 트랜지스터에 포함된 몰리브데늄 합금 단일막의 전기화학 분극 곡선을 측정한 결과를 나타내는 그래프이다
도 4는, 플루오린을 포함하지 않는 과산화수소 베이스의 구리 식각액에서, 아연 함량에 따라 다르게 형성된 본 발명의 일 실시예에 따른 박막 트랜지스터에 포함된 몰리브데늄 합금막의 용해 속도를 나타낸 표이며, 상기 합금막의 에칭속도는 저스트 에칭(합금막이 완전히 녹는 점)시간의 절반시간 동안 에칭하여 두께 측정기로 에칭 두께를 측정한 후에, 에칭 두께/에칭 시간으로 에칭 속도를 나타낸 표이다.
도 5는, 플루오린을 포함하지 않는 과산화수소 베이스의 구리 식각액에서, 아연 함량에 따라 다르게 형성된 본 발명의 일 실시예에 따른 구리/몰리브데늄 합금이중막의 에칭 결과를 나타내는 광학 사진이다.
도 6은, 아연 함량에 따라 다르게 형성된 몰리브데늄 합금막을 포함하는 배선층 및 순수 몰리브데늄을 포함하는 배선층 각각을 백채널 에칭타입 금속산화물반도체 박막 트랜지스터에 적용하였을 때, 나타나는 I-V 특성을 도시하는 그래프이다.
도 7은, 몰리브데늄 합금막을 이용하여 제작한 본 발명의 일 실시예에 따른 IGZO 박막 트랜지스터의 채널 영역의 사진이다.
도 8은, 몰리브데늄 합금막을 이용하여 제작한 본 발명의 일 실시예에 따른 IGZO 박막 트랜지스터의 채널 영역의 표면 분석 결과를 나타내는 그래프이다.
도 9는, 본 발명의 실시예들의 다양한 원소 조성으로 따라 박막 트랜지스터의 몰리브데늄 게이트/소스/드레인 전극을 제작한 후의 물성 측정 값들을 나타내는 표이다.
도 10은, 도 9의 판정 분류 기준을 표로 정리하여 도시한 도면이다.
도 11a 및 도 11b는, 본 발명의 일 실시예에 따른 몰리브데늄 합금막을 포함하는 배선층 및 순수 몰리브데늄을 포함하는 배선층 각각을 에치스토퍼형 TFT 의 소스/드레인 전극에 적용하였을 때, 나타난 I-V 특성을 도시하는 그래프 및 트랜스퍼 커브 결과 (Transfer curve) 이다.
도 12a는, 본 발명의 일 실시예에 따른 몰리브데늄 합금막을 포함하는 배선층 및 순수 몰리브데늄을 포함하는 배선층 각각을 게이트 전극에 적용하고, 인산계 에천트로 습식 식각한 결과를 나타내는 광학 사진이다.
도 12b는, 본 발명의 일 실시예에 따른 몰리브데늄 합금막을 포함하는 배선층 및 순수 몰리브데늄을 포함하는 배선층 각각을 게이트 전극에 적용하고, 과수계 에천트로 습식 식각하였을 경우 에칭 후 잔사 여부를 나타내는 광학 사진이다.
아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 “에” 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. 본원 명세서 전체에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 본원 명세서 전체에서 사용되는 정도의 용어 "~(하는) 단계" 또는 "~의 단계"는 "~ 를 위한 단계"를 의미하지 않는다.
본원 명세서 전체에서, 마쿠시 형식의 표현에 포함된 "이들의 조합(들)"의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.
본원 명세서 전체에서, "A 및/또는 B"의 기재는, "A 또는 B, 또는 A 및 B"를 의미한다.
이하, 본원의 구현예들을 상세히 설명하였으나, 본원은 이에 제한되지 않을 수 있다.
본원의 제 1 측면은, 기판, 상기 기판에 형성된 금속 산화물 반도체층, 상기 금속 산화물 반도체층에 형성된 게이트 절연층, 및, 상기 기판, 금속 산화물 반도체층 또는 게이트 절연층에 형성된 전극을 포함하는 박막 트랜지스터에 있어서, 상기 전극은 몰리브데늄(Mo) 합금막을 포함하되, 상기 몰리브데늄 합금막은 아연(Zn)을 10 내지 40 at% 포함하는 것인, 박막 트랜지스터를 제공하는 것이다.
본원의 일 구현예에 있어서, 상기 금속 산화물 반도체층은 이그조(Indium Gallium Zinc Oxide, IGZO) 로 형성된 것 일 수 있으며, In2O3, ZnO, Ga2O3, SnO2, TiO2, HfO, Al2O3 및 이들의 조합으로부터 선택되는 것으로부터 형성될 수 있는 것이나, 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 몰리브데늄 합금막의 구성 성분을 도시하고 있는 도면이다.
도 1을 참조하면, 상기 몰리브데늄 합금막은 몰리브데늄(Mo)과 아연(Zn)을 포함하거나, 몰리브데늄(Mo)과 아연(Zn) 그리고 마그네슘(Mg), 란탄(La), 탄탈(Ta), 티타늄(Ti), 알루미늄(Al), 주석(Sn), 니켈(Ni), 질소(N) 및 칼슘(Ca) 중 어느 하나 이상의 원소를 포함할 수 있다.
구체적으로, 본 발명의 일 실시예에 따른 몰리브데늄 합금막은, 아연을 1 내지 40 at% 포함할 수 있다. 그리고, 본 발명의 또 다른 실시예에 따른 몰리브데늄 합금막은 상기에 더하여, 마그네슘(Mg), 란탄(La), 탄탈(Ta), 티타늄(Ti), 알루미늄(Al), 주석(Sn), 니켈(Ni), 질소(N) 및 칼슘(Ca) 중 어느 하나의 원소를 1 내지 10 at% 이하로 포함할 수 있다.
본원의 일 실시예에 있어서, 상기 몰리브데늄 합금막은 아연을 10 at% 내지 40 at% 포함할 수 있다.
본원의 일 실시예에 있어서, 상기 마그네슘(Mg), 란탄(La), 탄탈(Ta), 티타늄(Ti), 알루미늄(Al), 주석(Sn), 니켈(Ni), 질소(N) 또는 칼슘(Ca) 의 함유량은 1 at% 이상 10 at% 이하일 수 있다. 여기에서, 상기 마그네슘(Mg), 란탄(La), 탄탈(Ta), 티타늄(Ti), 알루미늄(Al), 주석(Sn), 니켈(Ni), 질소(N) 또는 칼슘(Ca) 의 함유량이 상기 수치 범위를 초과할 경우, 박막 트랜지스터 전극의 전기비저항이 너무 높아지고, 에칭 후 잔사 특성이 저하될 수 있다.
한편, 본원의 일 실시예에 따른 박막 트랜지스터 및 이의 제조 방법에 있어서, 상기 박막 트랜지스터가 에치스토퍼형인 경우에도, 본 발명의 효과를 나타낼 수 있다(도 11a 및 도 11b). 도 11a 및 도 11b 는 각각, 순수 몰리브데늄(Mo) 과 몰리브데늄 합금(MoZn 및 MoZnN) 을 에치스토퍼형 소스/드레인 전극의 배선층으로 적용하였을 때의 I-V 특성 그래프 및 트랜스퍼 커브 결과 (Transfer curve) 이다. 도 11a 및 도 11b 에 나타낸 바와 같이, 몰리브데늄 합금(MoZn 및 MoZnN) 의 경우가 몰리브데늄(Mo) 의 경우에 비하여 향상된 모빌리티(Mobility) 및 ION/IOFF 비를 나타내는 등 안정적인 전기적 특성을 나타내었다. 도 11a 및 도 11b 에서 사용된 반도체층은 이그조(IGZO) 이다.
또한, 본원의 일 실시예에 따른 박막 트랜지스터 및 이의 제조 방법에 있어서, 상기 전극이 게이트인 경우에도, 본 발명의 효과를 나타낼 수 있다(도 12a 및 도 12b). 도 12a 및 도 12b 는, 구리를 상부층으로 적용하고 순수 몰리브데늄(Mo) 과 몰리브데늄 합금(MoZn) 을 상기 이중막의 하부층으로 적용한 이중막의 배선층을 포함하는 박막 트랜지스터를, 각각 불소-비함유 인산계 에천트 및 불소-비함유 과수계 에천트로 에칭한 결과이다. 도 12a 에 나타낸 바와 같이, 몰리브데늄 합금(MoZn) 의 경우가 몰리브데늄(Mo) 의 경우에 비하여 Skew 가 다소 증가하였으나 (0.26 μm, 약 10%) Step 이 상당히 감소하는 (0.58 μm, 약 57%) 특성을 나타내었다. 그리고, 도 12b 에 나타낸 바와 같이, 몰리브데늄 합금(MoZn) 의 경우가 몰리브데늄(Mo) 의 경우에 비하여 유리 기판에 발생하는 잔사를 방지하거나 감소시켰다.
상술한 본 발명의 일 실시예에 따른 몰리브데늄 합금막은 박막 트랜지스터의 전극 또는 배선으로 사용 가능하다.
이때, 본 발명의 일 실시예에 따른 몰리브데늄 합금막은 단일막 구조로서 박막 트랜지스터 또는 터치패널의 배선 또는 전극으로 사용 가능하다.
본 발명의 일 실시예에 따른 몰리브데늄 합금막은 구리 또는 알루미늄을 포함하는 이중막 또는 삼중막 구조의 배선을 형성하여, 저저항 배선을 구현하는 것도 가능하다.
구체적으로, 본 발명의 일 실시예에 따르면, 몰리브데늄 합금막은 구리의 하부막(Cu/MoZn alloy), 알루미늄의 상부막(MoZn alloy/Al), 구리의 상부 및 하부막(MoZn alloy/Cu/MoZn alloy), 또는 알루미늄의 상부막 및 하부막(MoZn alloy/Al/MoZn alloy)으로 형성되어, 이중막 또는 삼중막 구조의 배선 또는 전극으로 사용될 수 있다. 여기서, 상기 배선 또는 전극은 박막 트랜지스터 또는 터치패널의 게이트, 소스, 또는 드레인의 배선 또는 전극일 수 있거나, 데이터 배선일 수 있으며, 이에 제한 되지 않는다.
이때, 박막 트랜지스터는 기판 상에 형성된 것일 수 있다. 기판은 일례로 유리(glass), 유연한 기재(flexible substrate), 실리콘 웨이퍼(Si wafer), 화합물 반도체(compound semiconductor), 및 폴리에틸렌테레프탈레이트(PET) 중 어느 하나를 포함하는 것 일 수 있으나 이에 제한되지 않는다.
또한, 상기 박막 트랜지스터는 금속 산화물 반도체층을 포함하는 것일 수 있으며, 배선과 상기 금속 산화물 반도체층 사이에 별도의 버퍼층을 포함하는 것일 수 있다. 이때, 상기 금속 산화물 반도체층은 이그조(Indium Gallium Zinc Oxide, IGZO) 로 형성된 것 일 수 있으며, In2O3, ZnO, Ga2O3, SnO2, TiO2, HfO, Al2O3 및 이들의 조합으로부터 선택되는 것으로부터 형성될 수 있는 것이나, 이에 제한되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터의 전극 형성 방법을 상세히 설명하기 위한 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터의 전극 형성 방법은, 박막 트랜지스터의 기판, 반도체층 또는 게이트 절연층에 몰리브데늄 합금막을 형성시키는 단계(S100); 및 미리 정해진 패턴에 따라 전극을 형성시키는 단계(S200)를 포함할 수 있다. 그러나, 상술한 단계에 제한되는 것은 아니다.
구체적으로, 상기 박막 트랜지스터의 전극이 이중막 구조를 갖는 경우, 본 발명의 일 실시예에 따른 몰리브데늄 합금막을 포함하는 박막 트랜지스터의 전극 형성 방법은, 몰리브데늄 합금막을 형성시키는 단계(S100) 이후에, 몰리브데늄 합금막의 상부에 구리 및 구리 합금막을 포함하는 배선층을 형성시키는 단계를 더 포함할 수 있다. 이때, 상기 박막 트랜지스터의 전극을 형성시키는 단계는 몰리브데늄 합금막 및 몰리브데늄 합금막의 상부에 형성된 배선층을 미리 정해진 패턴에 따라 에칭하는 것일 수 있다.
또는, 본 발명의 일 실시예에 따른 박막 트랜지스터의 전극 형성 방법은, 몰리브데늄 합금막을 형성시키는 단계(S100) 이전에, 몰리브데늄 합금막의 하부에 알루미늄 및 알루미늄 합금막을 포함하는 배선층을 형성시키는 단계를 더 포함할 수 있다. 이때, 전극을 형성시키는 단계는 몰리브데늄 함금막 및 몰리브데늄 합금막의 하부에 형성된 배선층을 미리 정해진 패턴에 따라 에칭하는 것일 수 있다.
한편, 박막 트랜지스터의 전극이 삼중막 구조를 갖는 경우, 본 발명의 일 실시예에 따른 박막 트랜지스터의 전극 형성 방법은, 박막 트랜지스터의 반도체층에 몰리브데늄 합금막을 형성시키는 단계(S100) 이후에, 배선층을 형성시키는 단계 및 상기 배선층의 상부 또는 하부에 몰리브데늄 합금막을 형성시키는 단계를 더 포함할 수 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터의 전극은 단일막, 이중막 또는 삼중막 중 어느 하나의 구조로 설계될 수 있으며, 구조에 따라 본 발명의 일 실시예에 따른 몰리브데늄 합금막을 이용한 전극 형성 방법은 변경될 수 있다.
본 발명의 일 실시예에 따르면, 몰리브데늄 합금막을 이용한 전극 형성 방법은, 박막 트랜지스터의 반도체층의 상부에 몰리브데늄 합금막을 형성시키는 단계(S100)에서, 몰리브데늄(Mo)과 아연(Zn)을 포함하거나, 몰리브데늄(Mo)과 아연(Zn) 그리고 마그네슘(Mg), 란탄(La), 탄탈(Ta), 티타늄(Ti), 알루미늄(Al), 주석(Sn), 니켈(Ni), 질소(N) 및 칼슘(Ca) 중 어느 하나 이상의 원소를 포함하는 몰리브데늄 합금막을 형성한다. 이때, 몰리브데늄 합금막은 상술한 원소들을 미리 설정된 성분비로 포함하여 형성될 수 있다.
구체적으로, 본 발명의 일 실시예에 따른 몰리브데늄 합금막은 아연을 10 at% 내지 40 at% 포함할 수 있다. 또한, 본 발명의 다른 실시예에 따른 티타늄 합금막은 아연을 10 at% 내지 40 at% 포함하고, 마그네슘(Mg), 란탄(La), 탄탈(Ta), 티타늄(Ti), 알루미늄(Al), 주석(Sn), 니켈(Ni), 질소(N) 또는 칼슘(Ca)을 1at% 이상10at% 이하 포함할 수 있다. 여기에서, 마그네슘(Mg), 란탄(La), 탄탈(Ta), 티타늄(Ti), 알루미늄(Al), 주석(Sn), 니켈(Ni), 질소(N) 또는 칼슘(Ca) 의 함유량이 상기 수치 범위를 초과할 경우, 박막 트랜지스터 전극의 전기비저항이 너무 높아지고, 에칭 후 잔사 특성이 저하될 수 있다.
본 발명의 일 실시예에 따르면, 미리 정해진 패턴에 따라 전극을 형성시키는 단계(S200)에서, 습식 또는 드라이 에칭을 통하여, 미리 정해진 패턴에 따라 채널 형상의 전극을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 습식 에칭시의 식각액은, 과산화수소계 식각액, 과황산염계 식각액, 인산계 식각액, 및 이들의 조합으로부터 선택되는 것일 수 있다.
종래의 박막 트랜지스터 제조 방법에 의하면, 에칭 공정 중 잔사 현상이 발생했다. 예시적으로, 종래에는, 반도체층의 손상(damage)을 최소화하기 위해 낮은 농도의 과산화수소, 과황산염계, 또는 인산계 식각액(etchant)을 사용하는 경우가 있었는데, 이러한 경우, 몰리브데늄의 잔사를 피하기는 어려웠다.
종래에는 상술한 잔사 현상을 방지하기 위하여, 식각액에 플루오린을 첨가하여 백 채널 에칭을 수행하였다. 그러나, 플루오린이 첨가된 식각액의 경우, 에칭 공정이 수행된 후, 반도체층의 표면 조성의 일부가 손실되어 제조된 박막 트랜지스터의 성능을 저하시키는 문제점이 발생하였다.
그러나, 본 발명의 일 실시예에 따르면, 몰리브데늄 합금막의 에칭 특성이 향상될 수 있어, 플루오린의 함유량이 낮은 농도의 과산화수소 식각액, 과황산염계 식각액, 인산계 알루미늄 식각액, 인산계 몰리브데늄 식각액 및 인산계 구리 식각액을 사용하는 경우에도, 잔사 현상의 발생을 막고, 제조된 박막 트랜지스터의 성능을 향상시킬 수 있다.
도 3은 플루오린을 포함하지 않는 과산화수소 베이스의 구리 식각액에서, 아연 함량에 따라 다르게 형성된 본 발명의 일 실시예에 따른 몰리브데늄 합금막의 용해 속도를 측정한 결과를 나타내는 그래프이다.
도 3을 참조하면, 아연이 10 at% 이상 함유될 때, 몰리브데늄 합금막의 용해 속도가 급격히 증가하는 것을 확인할 수 있다. 즉, 몰리브데늄 합금막은 아연을 10 at% 이상 포함함으로써, 에칭시 발생될 수 있는 잔사 현상을 방지할 수 있다.
또한, 아연의 함량이 증가함에 따라 몰리브데늄 합금막의 전기화학적 전위가 활성화되는 상태(active 한 방향)로 낮아질 수 있고, 이에 따라, 갈바닉 현상이 심화되어 몰리브데늄 합금막의 에칭 속도가 빨라질 수 있다.
즉, 몰리브데늄 합금막이 아연을 일정량 이상 함유할 경우, 에칭시 언더컷(undercut)이 발생되어 분극 곡선을 측정하기 어려울 수 있다. 따라서, 몰리브데늄 합금막에서, 아연의 함량은 10 at% 이상 40 at% 이하의 성분비로 포함할 수 있다.
도 4는 플루오린을 포함하지 않는 과산화수소 베이스의 구리 식각액에서, 아연 함량에 따라 다르게 형성된 본 발명의 일 실시예에 따른 몰리브데늄 합금막의 용해 속도를 측정한 결과를 나타내는 표이다.
도 5는 플루오린을 포함하지 않는 과산화수소 베이스의 구리 식각액에서, 아연 함량에 따라 다르게 형성된 본 발명의 일 실시예에 따른 몰리브데늄 합금막의 에칭 결과를 나타내는 광학 사진이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 몰리브데늄 합금막이 구리배선의 하부막으로 형성된 이중막 구조에서의 에칭 특성을 나타내고 있다. 구체적으로, 몰리브데늄 박막과 본 발명의 일 실시예에 따른 몰리브데늄 합금막을 구리 배선층의 하부막으로서 반도체층의 상부에 스퍼터링(sputtering)공정을 통해 증착한 후, 플루오린을 포함하지 않는 과산화 수소 베이스의 구리 식각액에서 에칭을 수행한 결과를 나타내고 있다.
도 4 및 도 5를 참조하면, 아연을 10 at% 함유하거나(Mo90Zn10), 아연을 20 at% 함유하는 경우(Mo80Zn20), 잔사가 없이 에칭이 이루어진 것을 확인할 수 있다.
반면, 순수한 몰리브데늄 및 아연을 6 at% 함유하는 경우(Mo94Zn6), 잔사가 발생하는 것을 확인할 수 있으며, 반대로, 아연의 함량이 과도한 경우(Mo50Zn50), 언더컷(undercut)으로 인하여 하부막이 유실되어 패턴 형성이 불가능한 것을 확인할 수 있다.
도 6은 아연 함량에 따라 다르게 형성된 본 발명의 일 실시예에 따른 몰리브데늄 합금막을 포함하는 배선층 및 순수 몰리브데늄을 포함하는 배선층 각각을 백채널에칭타입 금속-산화물 반도체 박막 트랜지스터에 적용하였을 때, 나타나는 I-V 특성을 도시하는 그래프이다.
도 6을 참조하면, 순수한 몰리브데늄을 포함하는 배선층에 비해, 본 발명의 일 실시예에 따른 몰리브데늄 합금막을 포함하는 배선층이 더 우수한 전기적 특성을 보이는 것을 확인할 수 있다.
순수한 몰리브데늄을 포함하는 배선층의 경우, 에칭 후 채널에서 발생된 잔사 현상으로 인하여, -5VG 내지 +5G에서 온 전류(on current)에 스텝(step)이 나타나는 것을 확인 할 수 있다.
도 7은 본 발명의 일 실시예에 따른 몰리브데늄 합금막을 이용하여 제작한 IGZO 박막 트랜지스터의 채널 영역의 사진이다.
도 8은 본 발명의 일 실시예에 따른 몰리브데늄 합금막을 이용하여 제작한 IGZO 박막 트랜지스터의 채널 영역의 표면 분석 결과를 나타내는 그래프이다. 도 8은 도 7에 도시된 IGZO 박막 트랜지스터에 대하여, 에칭 후의 금속의 잔사 여부 및 조성 분포를 확인하고자, 비행시간형 이차이온 질량분석기(time of flight secondary ion mass spectrometry, TOF-SIMS)를 이용하여 분석한 표면 분석의 결과를 도시하고 있다.
도 8의 (a)는 순수 몰리브데늄을 이용하여 제작한 소스, 드레인 채널의 경우, IGZO채널 표면부위에서 상당한 양의 몰리브데늄이 검출됨으로써, 잔사 현상이 발생한 것을 확인할 수 있다.
반면, 도 8의 (b)를 참조하면, 아연을 20 at% 포함하는 몰리브데늄 합금막(Mo80Zn20)을 이용하여 제작된 IGZO박막 트랜지스터의 경우, IGZO 채널 표면 부위에서 몰리브데늄이 거의 검출되지 않았다. 즉, 플루오린이 포함되지 않은 과산화수소 베이스의 식각액에서도, 잔사가 발생하지 않는 것을 확인 할 수 있다.
도 9는 본 발명의 일 실시예에 따른 박막 트랜지스터에 포함된 몰리브데늄 합금막을 구성하는 각 원소 의 성분 함량에 따른 다양한 측정 값들의 변화를 나타내는 표이고, 도 10은 도 9의 판정 분류 기준을 표로 정리하여 도시한 도면이다.
도 9 및 도 10에 도시된 열 안정도(thermal stability)는 400oC에서 1HR 대기 열처리 후, 오제이 전자분광기(Auger Elecron spectroscopy, AES)를 이용하여 원소의 깊이 분포도를 분석하여 하부막으로의 구리 확산(diffusuion) 정도를 확인하였다. 또한, 컨택 저항(contact resistance)은 트랜스미션 라인 메소드(transmission line method, TLM)를 이용하여 측정하였다. 에칭잔사 평가는 에칭 후 표면을 2차 이온 질량 분석(secondary ion mass spectroscopy, SIMS)를 이용하여 측정하였으며, 10 cps이상 남아있는 경우 불량으로 판정하였다.
아연이 10 at% 미만으로 함유되는 몰리브데늄 합금막의 경우에는, 순수 몰리브데늄막과 거의 같은 양상을 보이며, 아연의 함유량이 과잉되면, 에칭시 언더컷(undercut)이 발생되어 몰리브데늄 합금막이 유실될 수 있다.
그러나, 아연이 10 내지 40 at% 함유된 몰리브데늄 합금막의 경우, 몰리브데늄에 의한 전기적, 화학적 특성 변화를 이끌어내어 에칭 후 잔사 특성이 향상될 수 있다. 또한, 아연이 10 at% 함유되고, 아연 이외의 삼원계 첨가 원소 또는 질소가 1 at% 미만으로 들어가는 경우된 몰리브데늄 합금막의 경우, 에칭 후 잔사 특성은 향상되나, 구리 확산 방지막 특성이 저하되며, 아연 이외의 삼원계 첨가 원소 또는 질소가 과잉되는 경우에도, 전기비저항이 높아져 에칭후 잔사 특성이 저하될 수 있다.
따라서, 아연을 10 내지 40 at% 포함하거나, 아연을 10 내지 40 at% 포함하고 몰리브데늄 및 아연 이외의 삼원계 첨가 원소를 1 at% 내지 10 at% 포함하는 것이 바람직하다.
본 발명의 일 실시예에 있어서, 상기 아연이 10 내지 40 at%의 범위로 포함되는 경우, 몰리브데늄 합금막의 결정립을 미세화하여 몰리브데늄 합금막의 기계적 특성을 향상시킬 수 있고, 구리의 확산을 효과적으로 억제할 수 있다. 그러나, 아연이 상기 at% 범위를 초과하여 몰리브데늄 합금막에 포함될 경우, 구리에천트에서 에칭이 어려워지는 등 순수몰리브데늄에 비해서 구리배선 하부막으로써의 특성을 저하시키는 문제점을 발생시킬 수 있다. 또한, 아연이 상기 at% 범위 미만으로 몰리브데늄 합금막에 포함될 경우, 몰리브데늄 합금막의 에칭성, 수소확산방지막 및 구리확산방지막 등의 특성을 동시에 개선시키지 못하는 문제점을 발생시킬 수 있다.
또한, 본 발명의 일 실시예에 있어서, 마그네슘(Mg), 란탄(La), 탄탈(Ta), 티타늄(Ti), 알루미늄(Al), 주석(Sn), 니켈(Ni), 질소(N) 또는 칼슘(Ca)의 함유량은 1 at% 이상 10 at% 이하일 수 있다.
다시 말해, 아연의 함유량은 10 이상 40 이하의 at%인 동시에, 마그네슘(Mg), 란탄(La), 탄탈(Ta), 티타늄(Ti), 알루미늄(Al), 주석(Sn), 니켈(Ni), 질소(N) 또는 칼슘(Ca)의 함유량은 1 내지 10 at%를 포함하는 것이 바람직하다. 상기 마그네슘(Mg), 란탄(La), 탄탈(Ta), 티타늄(Ti), 알루미늄(Al), 주석(Sn), 니켈(Ni), 질소(N) 또는 칼슘(Ca) 의 함유량이 10at%를 초과인 경우, 티타늄 합금막의 전기비저항이 지나치게 증가하고, 몰리브데늄 합금막의 열처리시에 구리확산방지막 특성이 저하되는 문제점이 발생할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터에 포함된 몰리브데늄 합금막은 마그네슘(Mg)을 1 내지 10 at% 포함할 수 있다. 상기 아연이 10 내지 40 at%의 범위로 포함되고, 상기 마그네슘이 1 내지 10 at%의 범위로 포함하는 경우, 마그네슘이 화합물을 형성함으로써 몰리브데늄 합금막의 내열성 및 내식성을 향상시킬 수 있다. 그러나, 아연이 포함되지 않고, 상기 마그네슘만이 1 내지 10 at%의 범위로 포함되는 경우, 몰리브데늄 합금막의 에칭성 및 구리하부막 특성 등을 향상시키지 못할 수 있다. 또한, 마그네슘이 상기 at% 범위를 초과하여 몰리브데늄 합금막에 포함될 경우, 순수 몰리브데늄 및 Mo90Zn10에 비하여 에칭성 및 전기적 특성을 열화시키는 문제점을 발생시킬 수 있다. 또한, 마그네슘이 상기 at% 범위 미만으로 몰리브데늄 합금막에 포함될 경우, 구리확산방지막 특성을 향상시키지 못할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터에 포함된 몰리브데늄 합금막은 란탄(La)을 1 내지 10 at% 포함할 수 있다. 상기 아연이 10 내지 40 at%의 범위로 포함되고, 상기 란탄이 1 내지 10 at%의 범위로 포함되는 경우, 반도체 내 유입된 수소 기체를 흡수하여 란탄수소화물을 형성함으로써, 몰리브데늄 합금막의 수소확산방지막 특성을 향상시킬 수 있다. 그러나, 아연이 포함되지 않고, 상기 란탄만이 1 내지 10 at%의 범위로 포함되는 경우, 몰리브데늄 합금막의 에칭성을 향상시키지 못할 수 있다. 또한, 란탄이 상기 at% 범위를 초과하여 몰리브데늄 합금막에 포함될 경우, 순수몰리브데늄 및 Mo90Zn10에 비하여 에칭성 및 전기적 특성을 열화시키는 문제점을 발생시킬 수 있다. 또한, 란탄이 상기 at% 범위 미만으로 몰리브데늄 합금막에 포함될 경우, 몰리브데늄 합금막의 구리확산방지막 특성을 향상시키지 못할 수 있다.
본 발명의 일 실시예에 박막 트랜지스터에 포함된 따른 몰리브데늄 합금막은 탄탈(Ta)을 1 내지 10 at% 포함할 수 있다. 상기 아연이 10 내지 40 at%의 범위로 포함되고, 상기 탄탈이 1 내지 10 at%의 범위로 포함되는 경우, 몰리브데늄 합금막의 수소확산방지막 특성 및 구리확산방지막 특성을 향상시킬 수 있다. 그러나, 아연이 포함되지 않고, 상기 탄탈만이 1 내지 10 at%의 범위로 포함되는 경우, 몰리브데늄 합금막의 에칭성 및 구리하부막 특성을 향상시키지 못할 수 있다. 또한, 탄탈이 상기 at% 범위를 초과하여 몰리브데늄 합금막에 포함될 경우, 순수몰리브데늄 및 Mo90Zn10에 비하여 에칭성 및 전기적 특성을 열화시키는 문제점을 발생시킬 수 있다. 또한, 탄탈이 상기 at% 범위 미만으로 몰리브데늄 합금막에 포함될 경우, 몰리브데늄 합금막의 구리확산방지막의 특성을 향상시키지 못할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터에 포함된 몰리브데늄 합금막은 티타늄(Ti)을 1 내지 10 at% 포함할 수 있다. 상기 아연이 10 내지 40 at%의 범위로 포함되고, 상기 티타늄이 1 내지 10 at%의 범위로 포함되는 경우, 몰리브데늄 합금막의 에칭성 및 구리확산방지막 특성을 향상시킬 수 있다. 그러나, 아연이 포함되지 않고, 상기 티타늄만이 1 내지 10 at%의 범위로 포함되는 경우, 몰리브데늄 합금막의 에칭성 및 구리하부막 특성을 향상시키지 못할 수 있다. 또한, 티타늄이 상기 at% 범위를 초과하여 몰리브데늄 합금막에 포함될 경우, 순수몰리브데늄 및 Mo90Zn10에 비하여 에칭성 및 전기적 특성을 열화시키는 문제점을 발생시킬 수 있다. 또한, 티타늄이 상기 at% 범위 미만으로 몰리브데늄 합금막에 포함될 경우, 구리확산방지막의 특성을 향상시키지 못할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터에 포함된 몰리브데늄 합금막은 알루미늄(Al)을 1 내지 10 at% 포함할 수 있다. 상기 아연이 10 내지 40 at%의 범위로 포함되고, 상기 알루미늄이 1 내지 10 at%의 범위로 포함되는 경우, 몰리브데늄 합금막의 에칭성 및 구리확산방지막 특성을 향상시킬 수 있다. 그러나, 아연이 포함되지 않고, 상기 알루미늄만이 1 내지 10 at%의 범위로 포함되는 경우, 몰리브데늄 합금막의 에칭성 및 구리하부막 특성을 향상시키지 못할 수 있다. 또한, 알루미늄이 상기 at% 범위를 초과하여 몰리브데늄 합금막에 포함될 경우, 순수몰리브데늄 및 Mo90Zn10에 비하여 에칭성 및 전기적 특성을 열화시키는 문제점을 발생시킬 수 있다. 또한, 알루미늄이 상기 at% 범위 미만으로 몰리브데늄 합금막에 포함될 경우, 구리 확산방지막 특성의 향상을 발생시키지 못할 수 있으며, 나아가 Mo90Zn10에 비하여 비정질실리콘반도체 트랜지스터의 특성을 열화시킬 수 있는데, 이는 알루미늄이 비정질실리콘반도체와의 계면에서 금속산화물을 형성함으로써 비정질 실리콘과의 오믹특성을 저하시키기 때문이다.
본 발명의 일 실시예에 따른 박막 트랜지스터에 포함된 몰리브데늄 합금막은 주석(Sn)을 1 내지 10 at% 포함할 수 있다. 상기 아연이 10 내지 40 at%의 범위로 포함되고, 상기 주석이 1 내지 10 at%의 범위로 포함되는 경우, 몰리브데늄 합금막의 에칭성 및 구리확산방지막 특성을 향상시킬 수 있으며, 이는 상기 주석이 구리/몰리브데늄 합금 계면에서 구리-주석 합금층을 형성할 수 있기 때문이다. 그러나, 아연이 포함되지 않고, 상기 주석만이 1 내지 10 at%의 범위로 포함되는 경우, 구리확산방지막을 제외한 기계적 특성을 향상시키지 못할 수 있다. 또한, 주석이 상기 at% 범위를 초과하여 몰리브데늄 합금막에 포함될 경우, 순수몰리브데늄 및 Mo90Zn10에 비하여 에칭성 및 전기적 특성을 열화시키는 문제점을 발생시킬 수 있다. 또한, 주석이 상기 at% 범위 미만으로 몰리브데늄 합금막에 포함될 경우, 구리확산방지막 및 내열 특성의 향상을 발생시키지 못할 수 있으며, 나아가 Mo90Zn10 에 비하여 비정질실리콘반도체 트랜지스터의 특성을 열화시킬 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터에 포함된 몰리브데늄 합금막은 니켈(Ni)을 1 내지 10 at% 포함할 수 있다. 상기 아연이 10 내지 40 at%의 범위로 포함되고, 상기 니켈이 1 내지 10 at%의 범위로 포함되는 경우, 구리확산방지막, 수소확산방지막 특성 및 컨택저항성 특성을 향상시킬 수 있으며, 이는 상기 니켈이 반도체계면과 접촉시 니켈실리사이드를 형성하기 때문이다. 그러나, 아연이 포함되지 않고, 상기 니켈만이 1 내지 10 at%의 범위로 포함되는 경우, 구리확산방지막을 제외한 기계적 특성을 향상시키지 못할 수 있다. 또한, 니켈이 상기 at% 범위를 초과하여 몰리브데늄 합금막에 포함될 경우, 순수몰리브데늄 및 Mo90Zn10에 비하여 에칭성 및 전기적 특성을 열화시키는 문제점을 발생시킬 수 있다. 또한, 니켈이 상기 at% 범위 미만으로 몰리브데늄 합금막에 포함될 경우, 내열특성 저하로 구리확산방지막 특성 향상을 발생시키지 못할 수 있으며, 나아가 Mo90Zn10에 비하여 비정질실리콘반도체 트랜지스터의 특성을 열화시킬 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터에 포함된 몰리브데늄 합금막은 질소 (N)를 1 내지 10 at% 포함할 수 있다. 상기 아연이 10 내지 40 at%의 범위로 포함되고, 상기 질소가 1 내지 10 at%의 범위로 포함되는 경우, 구리확산방지막, 수소확산방지막 특성 및 컨택저항성 특성을 동시에 향상시킬 수 있다. 그러나, 아연이 포함되지 않고, 상기 질소만이 1 내지 10 at%의 범위로 포함되는 경우, 수소확산방지막을 제외한 기계적 특성을 향상시키지 못할 수 있다. 또한, 질소가 상기 at% 범위를 초과하여 몰리브데늄 합금막에 포함될 경우, 순수몰리브데늄 및 Mo90Zn10에 비하여 에칭성 및 전기적 특성을 열화시키는 문제점을 발생시킬 수 있다. 또한, 질소가 상기 at% 범위 미만으로 몰리브데늄 합금막에 포함될 경우, 내열성 저하로 구리확산방지막 특성을 향상시키지 못할 수 있다. 특히, 상기 질소가 몰리브데늄 합금막에 포함될 경우, 별도의 삼원계 합금타겟을 만들 필요가 없으며, MoZn타겟을 활용하여 반응성 스퍼터링 공정을 진행할 수 있다. 따라서, 다른 합금원소에 비하여, 비용이 절감되며 구리확산 방지막 특성 및 은도금을 방지하는 효과를 나타낼 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터에 포함된 몰리브데늄 합금막은 칼슘 (Ca)를 1 내지 10 at% 포함할 수 있다. 상기 아연이 10 내지 40 at%의 범위로 포함되고, 상기 칼슘이 1 내지 10 at%의 범위로 포함되는 경우, 구리확산방지막, 수소확산방지막 특성 및 컨택저항성 특성을 동시에 향상시킬 수 있다. 그러나, 아연이 포함되지 않고, 상기 칼슘만이 1 내지 10 at%의 범위로 포함되는 경우, 수소확산방지막을 제외한 기계적 특성을 향상시키지 못할 수 있다. 또한, 칼슘이 상기 at% 범위를 초과하여 몰리브데늄 합금막에 포함될 경우, 순수몰리브데늄 및 Mo90Zn10에 비하여 에칭성 및 전기적 특성을 열화시키는 문제점을 발생시킬 수 있다. 또한, 질소가 상기 at% 범위 미만으로 몰리브데늄 합금막에 포함될 경우, 내열성 저하로 구리확산방지막 특성을 향상시키지 못할 수 있다.
한편, 상기에 나타낸 내열특성은 400 ℃ 에서 1HR 대기 열처리 후, 오제이 전자분광기(Auger Elecron spectroscopy, AES)를 이용하여 원소의 깊이 분포도를 분석하여 하부막으로의 구리 확산(diffusuion) 정도를 통하여 확인할 수 있다. 그리고, 수소확산방지특성은 몰리브데늄 또는 몰리브데늄아연합금 300A/IGZO 1000A 박막위에 PECVD를 이용하여 SiNx를 2500A 증착한 후 SIMS depth profile을 통하여 PECVD 증착 공정중 상기 몰리브데늄 또는 몰리브데늄아연합금층을 뚫고 상기 IGZO에 들어간 수소량을 측정하여 판정할 수 있다. 또한, 몰리브데늄 합금막의 하부막과의 접합력(adhesion force)는 기판에 1000A두께로 증착한 후 CSM사의 마이크로-스크래치 테스터기(micro-scrach tester)를 이용하여 합금막과 기판의 파괴가 일어나는 부분에서 생기는 어쿠스틱 이미션(acoustic emission)을 측정하여 알 수 있다.
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.
Claims (17)
- 기판, 상기 기판 위에 형성된 금속 산화물 반도체층, 상기 금속 산화물 반도체층에 접해 있도록 형성된 게이트 절연층, 및,
상기 기판, 금속 산화물 반도체층 또는 게이트 절연층 위에 접해 있도록, 플루오린을 포함하는 식각액에 의한 에칭에 의해 형성된 전극을 포함하는 박막 트랜지스터에 있어서,
상기 전극은,
구리(Cu)를 포함하는 배선층, 및,
상기 배선층의 하부에 형성되는 몰리브데늄(Mo) 합금막을 포함하되,
상기 몰리브데늄 합금막은 아연(Zn)을 10 내지 40 at% 포함하는 것이고, 질소(N) 1 내지 10 at% 를 더 포함하는 것인,
박막 트랜지스터. - 제 1 항에 있어서,
상기 금속 산화물 반도체층은 이그조(Indium Gallium Zinc Oxide, IGZO) 로 형성된 것인,
박막 트랜지스터. - 삭제
- 삭제
- 제 1 항에 있어서,
상기 구리(Cu)를 포함하는 배선층의 상부에 형성되는 몰리브데늄 합금막을 더 포함하는 것이며,
상기 구리(Cu)를 포함하는 배선층의 상부에 형성되는 몰리브데늄 합금막은 아연(Zn)을 10 내지 40 at% 포함하는 것이고, 마그네슘(Mg), 란탄(La), 탄탈(Ta), 티타늄(Ti), 알루미늄(Al), 주석(Sn), 니켈(Ni), 질소(N) 및 칼슘(Ca) 중 어느 하나의 원소 1 내지 10 at% 를 더 포함하는 것인,
박막 트랜지스터. - 삭제
- 삭제
- 기판 위에 금속 산화물 반도체층을 형성시키는 단계; 상기 기판 위에 상기 금속 산화물 반도체층에 접해 있도록 게이트 절연층을 형성시키는 단계; 상기 기판, 금속 산화물 반도체층 또는 게이트 절연층 위에 접해 있도록, 플루오린을 포함하는 식각액에 의한 에칭에 의해, 몰리브데늄(Mo) 합금막을 포함하는 전극을 형성시키는 단계; 및 상기 몰리브데늄 합금막의 상부에 구리(Cu)를 포함하는 배선층을 형성시키는 단계를 포함하는 박막 트랜지스터의 제조 방법에 있어서,
상기 몰리브데늄 합금막은 아연(Zn)을 10 내지 40 at% 포함하고, 질소(N) 1 내지 10 at% 를 더 포함하는 것이고,
상기 전극을 형성시키는 단계는,
상기 몰리브데늄 합금막 및 상기 구리(Cu)를 포함하는 배선층을 에칭하는 것인,
박막 트랜지스터의 제조 방법. - 제 8 항에 있어서,
상기 금속 산화물 반도체층은 이그조(Indium Gallium Zinc Oxide, IGZO) 로 형성된 것인,
박막 트랜지스터의 제조 방법. - 제 8 항에 있어서,
상기 금속 산화물 반도체층은 In2O3, ZnO, Ga2O3, SnO2, TiO2, HfO, Al2O3 및 이들의 조합으로부터 선택되는 것으로부터 형성되는 것인,
박막 트랜지스터의 제조 방법. - 삭제
- 제 8 항에 있어서,
상기 배선층을 형성시키는 단계 이후에,
상기 배선층의 상부에 아연(Zn)을 10 내지 40 at% 포함하고, 마그네슘(Mg), 란탄(La), 탄탈(Ta), 티타늄(Ti), 알루미늄(Al), 주석(Sn), 니켈(Ni), 질소(N) 및 칼슘(Ca) 중 어느 하나의 원소 1 내지 10 at% 를 더 포함하는 몰리브데늄 합금막을 형성시키는 단계를 더 포함하되,
상기 전극을 형성시키는 단계는,
상기 몰리브데늄 합금막, 상기 구리(Cu)를 포함하는 배선층 및 상기 구리(Cu)를 포함하는 배선층의 상부에 형성된 몰리브데늄 합금막을 에칭하는 것인,
박막 트랜지스터의 제조 방법. - 삭제
- 삭제
- 삭제
- 제 8 항에 있어서,
상기 식각액은, 과산화수소계 식각액, 과황산염계 식각액, 인산계 식각액, 및 이들의 조합으로부터 선택되는 것인,
박막 트랜지스터의 제조 방법. - 구리(Cu)를 포함하는 배선층 및 상기 배선층의 하부에 형성되는 몰리브데늄 합금막을 포함하며, 기판, 반도체층 또는 게이트 절연층 위에 접해 있도록 플루오린을 포함하는 식각액에 의한 에칭에 의해 형성되는 박막 트랜지스터의 전극으로서,
상기 몰리브데늄 합금막은 아연(Zn)을 10 내지 40 at% 포함하고, 질소(N) 1 내지 10 at% 를 더 포함하는 것이고,
상기 박막 트랜지스터에 포함되는 반도체는 금속 산화물로 형성되는 것인, 박막 트랜지스터의 전극.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20160122030 | 2016-09-23 | ||
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| Publication Number | Publication Date |
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