TWI566414B - Thin film transistor and manufacturing method thereof - Google Patents

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Description

薄膜電晶體及其製造方法
本發明係有關液晶顯示器或有機EL(electroluminescence；電激發光)顯示器等顯示裝置中所使用之薄膜電晶體、及其製造方法。以下，薄膜電晶體或稱為「TFT」。
非晶質(amorphous)氧化物半導體，相較於汎用的非晶矽(amorphous silicon；a-Si)具有較高的載子遷移率，光學能隙大，且能以低溫成膜，故被期待運用於講求大型、高解析度、高速驅動的次世代顯示器，或耐熱性低的樹脂基板等。前述載子遷移率亦稱為「場效遷移率」。以下，前述載子遷移率或略稱為「遷移率」。
由銦、鎵、鋅、及氧所構成之非晶質氧化物半導體，或由銦、鋅、錫、及氧所構成之非晶質氧化物半導體，因具有高遷移率，故被用來作為前述氧化物半導體。
前述由銦、鎵、鋅、及氧所構成之非晶質氧化物半導體或稱為「In-Ga-Zn-O」或「IGZO」。
此外，使用了前述氧化物半導體的下閘極(bottom gate)TFT之構造，可概分為兩個種類，即圖1A所示具有蝕刻阻擋層9之蝕刻阻擋型、及圖1B所示不具有蝕刻阻擋層之背通道蝕刻型。以下，將前述蝕刻阻擋型稱為「ESL(Etch Stop Layer)型」、前述背通道蝕刻型稱為「BCE(Back Channel Etch)型」。
前述圖1B、或具有2層該圖1B的保護膜6之圖2這類不具有蝕刻阻擋層之BCE型TFT，於製造工程中不需要蝕刻阻擋層形成工程，故生產性優良。
但，該BCE型TFT之製造工程中有如下般的問題。亦即，在氧化物半導體層上形成源極/汲極電極用薄膜，並對該源極/汲極電極用薄膜做圖樣形成(patterning)時，例如會使用含有磷酸、硝酸、醋酸等之酸系蝕刻液。氧化物半導體層中曝露於前述酸系蝕刻液之部分，其表面會被削減等而受到損壞，其結果可能會產生TFT特性劣化這樣的問題。
例如前述由IGZO所構成之氧化物半導體，於源極/汲極電極形成時，對於被使用作為濕蝕刻液之無機酸系蝕刻液而言可溶性高，故極容易被無機酸系蝕刻液蝕刻。因此，會有IGZO膜消失而難以製作TFT、或TFT特性劣化等問題。另，以下將酸系蝕刻液所造成之蝕刻或稱為「酸蝕刻」或「濕蝕刻」。
上述BCE型TFT中，作為抑制氧化物半導體層損壞之技術，例如有人提出下述專利文獻1~3的技 術。該些技術，是在氧化物半導體層與源極/汲極電極之間形成犠牲層或陷入部，藉此抑制對氧化物半導體層的損壞。但，為了形成上述犠牲層或陷入部，必須使工程增加。此外，非專利文獻1中雖揭示除去氧化物半導體層表面的損壞層，但該損壞層難以均一地除去。
先前技術文獻 專利文獻
專利文獻1：日本國特開2012-146956號公報
專利文獻2：日本國特開2011-54812號公報
專利文獻3：日本國特開2009-4787號公報
非專利文獻
非專利文獻1：C.-J.Kimet. al, Electrochem. Solid-State Lett. 12(4), H95-H97 (2009)
本發明係有鑑於上述事態而研發，其目的在於實現一種不具有蝕刻阻擋層之BCE型TFT，其具備氧化物半導體層，該氧化物半導體層係維持高場效遷移率，同時顯現出優良的開關(switching)特性，尤其是低S值；及優良的應力耐性，本發明中尤其是對於光應力等之閾值電壓變化量小；特別是實現一種即使含有Mo系膜作為源極/汲極電極的情形下仍顯現出上述優良特性之 TFT，以及該之製造方法。另，前述應力耐性，以下或稱為「光應力耐性」。
能夠解決上述問題的本發明之薄膜電晶體，係在基板上至少具有閘極電極、閘極絕緣膜、氧化物半導體層、源極/汲極電極、及2層以上的保護膜之薄膜電晶體，其特徵為：前述氧化物半導體層，係由：Sn；及從In、Ga、及Zn所成之群組中選擇之1種以上元素；及O；所構成，且前述2層以上的保護膜，係由：至少和前述氧化物半導體層相接之第1保護膜；及該第1保護膜以外的1層以上的第2保護膜；所構成，前述第1保護膜為SiOx膜且氫濃度為0.1原子%以上3.5原子%以下。
較佳是，前述第2保護膜為絕緣性化合物膜、或為樹脂膜與該絕緣性化合物膜之層積膜。
較佳是，前述絕緣性化合物膜，為從含有Si、Al、Ti、Ta、Ce、Ga、Hf、Nb、V、W、Y、及Zr所成之群組中選擇之1種以上元素的氧化物、氮化物、或氮氧化物所構成之膜。
較佳是，前述絕緣性化合物膜為：SiNx膜；及從含有Si、Al、Ti、Ta、Ce、Ga、Hf、Nb、V、W、Y、及Zr所成之群組中選擇之1種以上元素的氧化物所構成之膜；的其中1種以上之膜。
較佳是，前述氧化物半導體層的電阻率值在 2.1×102Ω．cm以上、1.0×105Ω．cm以下之範圍內。
較佳是，形成相對於前述氧化物半導體層中含有之所有金屬元素而言Sn的比例滿足9原子%以上50原子%以下者，來作為前述氧化物半導體層。尤其，較佳是，形成由金屬元素為In、Ga、Zn、及Sn所構成之氧化物，且對於In、Ga、Zn及Sn之合計而言，各金屬元素的比例滿足In：15~25原子%、Ga：5~20原子%、Zn：40~60原子%、及Sn=9~25原子%
者，來作為前述氧化物半導體層。
較佳是，前述SiOx膜的膜厚訂為30nm以上。
能夠形成純Mo膜和Mo合金膜當中的1種以上之膜，來作為前述源極/汲極電極。
又，能夠將純Mo膜和Mo合金膜當中的1種以上之膜，與由純Al膜、純Cu膜、Al合金膜及Cu合金膜所成之群組中選擇之1種以上的膜之層積膜，以前述純Mo膜和Mo合金膜當中的1種以上之膜與前述氧化物半導體層直接接合之方式來形成，以作為前述源極/汲極電極。
能夠解決上述問題的本發明之薄膜電晶體之製造方法，係前述薄膜電晶體之製造方法，其特徵為：利 用酸系蝕刻液，來進行前述氧化物半導體層上所形成之前述源極/汲極電極的圖樣形成(patterning)；及，其後形成SiOx膜來作為前述第1保護膜之後，進行氧化處理；及，接著在前述第1保護膜上形成前述第2保護膜。
較佳是，以130℃以上400℃以下之加熱溫度進行熱處理，以作為前述氧化處理。
較佳是，於前述第2保護膜形成後，更進行熱處理。
按照本發明，係將在BCE型TFT之製造工程中，曝露於當形成源極/汲極電極時所使用的酸系蝕刻液之氧化物半導體層做成為含Sn之物，藉此便能獲得氧化物半導體層膜厚均一的TFT。
此外，即使在使用含有Mo系膜即含純Mo膜及Mo合金膜當中的1種以上之膜來作為源極/汲極電極，且使用酸系蝕刻液來進行源極/汲極電極的圖樣形成之情形下，仍能抑制由前述Mo系膜所構成之源極/汲極電極端的氧化，而能夠提供一種抑制靜態特性、尤其是開關特性、更尤其是S值的劣化，同時氧化物半導體層的表面狀態良好且光應力耐性優良之BCE型TFT。
按照本發明之方法，於規定之氧化處理時，不會從SiOx膜對氧化物半導體層發生過度的氫擴散，故能夠防止電晶體的導體化、或截止電流(off current)的 增加或Vth朝負側的變動。此外，按照本發明之方法，不會從含有較多氫的SiNx膜對氧化物半導體層發生氫擴散，故能夠防止電晶體的導體化、或截止電流的增加或Vth朝負側的變動。
此外，按照本發明之方法，能夠以濕蝕刻來進行源極/汲極電極之形成，故能容易且低成本地獲得高特性之顯示裝置。
又，藉由本發明之製造方法而得到的TFT，如上述般不具有蝕刻阻擋層，故TFT製造工程中的遮罩(mask)形成工程數較少，能夠充分削減成本。此外，BCE型TFT不像ESL型TFT般有蝕刻阻擋層與源極/汲極電極重疊之部分，故相較於ESL型TFT，可達成TFT的小型化。
1‧‧‧基板
2‧‧‧閘極電極
3‧‧‧閘極絕緣膜
4‧‧‧氧化物半導體層
5‧‧‧源極/汲極電極(S/D)
6‧‧‧保護膜(絕緣膜)
6A‧‧‧第1保護膜(SiOx膜)
6B‧‧‧第2保護膜
7‧‧‧接觸孔
8‧‧‧透明導電膜
9‧‧‧蝕刻阻擋層
12‧‧‧Si基板
13‧‧‧碳蒸鍍膜
14‧‧‧Mo氧化物
〔圖1A〕圖1A為習知之ESL型薄膜電晶體說明用概略截面圖。
〔圖1B〕圖1B為本發明之BCE型薄膜電晶體說明用概略截面圖。
〔圖2〕圖2為本發明之薄膜電晶體說明用概略截面圖。
〔圖3A〕圖3A為氧化物半導體層含Sn之TFT的FE-SEM(Field Emission-Scanning Electron Microscope) 觀察照片。
〔圖3B〕圖3B為將前述圖3A的虛線框予以放大之照片。
〔圖4A〕圖4A為氧化物半導體層不含Sn之TFT的FE-SEM觀察照片。
〔圖4B〕圖4B為將前述圖4A的虛線框予以放大之照片。
〔圖5〕圖5為習知TFT製造工程的一部分之示意說明圖。
〔圖6〕圖6為習知另一TFT製造工程的一部分之示意說明圖。
〔圖7〕圖7為本發明TFT製造工程的一部分之示意說明圖。
〔圖8〕圖8為TFT的層積方向截面的一部分之模型示意圖，係以虛線框表示電極即Mo系膜的被氧化之端部正下方之氧化物半導體層部分的圖。
〔圖9A〕圖9A為利用模擬計算當在源極/汲極電極端橫向下方配置傳導帶帶尾能階時之電流路徑而得的結果。
〔圖9B〕圖9B為進行上述圖9A模擬的情形下，Id-Vg特性中S值增加之說明圖。
〔圖10〕圖10為濕蝕刻或氧化處理的有無，對於氧化物半導體層表面的XPS(X-ray Photoelectron Spectroscopy、X射線光電子能譜分析)造成之影響示意 圖。
〔圖11A〕圖11A為表1中No.2的TFT之FE-SEM(Field Emission-Scanning Electron Microscope)觀察照片。
〔圖11B〕圖11B為表1中No.7的TFT之FE-SEM觀察照片。
〔圖12〕圖12為表1中No.5的TFT之Id-Vg特性示意圖。
〔圖13〕圖13為表1中No.6的TFT之Id-Vg特性示意圖。
〔圖14〕圖14為表2中No.25的TFT之Id-Vg特性示意圖。
〔圖15〕圖15為實施例中熱處理的加熱溫度與S值、電阻率值之關係示意圖表。
〔圖16〕圖16為實施例中熱處理的加熱溫度與△Vth、電阻率值之關係示意圖表。
〔圖17〕圖17為實施例中從第2保護膜至閘極絕緣膜為止之深度方向的氫二次離子相對強度分析結果示意圖。
本發明團隊針對BCE型TFT，為解決前述問題而反覆專注研究。其結果發現，特別是．將曝露於當形成源極/汲極電極時所使用的酸系蝕 刻液之氧化物半導體層，做成為含Sn之物；及、．TFT製造工程中，於源極/汲極電極形成後，即進行酸蝕刻後，形成SiOx膜以作為第1保護膜，然後進行氧化處理以使前述第1保護膜即SiOx膜中的氫濃度成為3.5原子%以下，接著再形成絕緣性化合物膜、或樹脂膜與絕緣性化合物膜之層積膜以作為第2保護膜；藉此，即使當使用Mo系膜於源極/汲極電極的情形下，也能不使TFT的靜態特性劣化，而除去上述酸蝕刻造成之污染(contamination)或損壞，其結果，能夠獲得氧化物半導體層的膜厚均一且靜態特性及應力耐性良好之TFT，進而完成本發明。
首先，說明本發明之氧化物半導體層的成分組成與構成。
本發明之TFT中的氧化物半導體層，其特徵在於，含有Sn作為必須成分。藉由像這樣含有Sn，便如下述評估所示般，能夠抑制酸系蝕刻液造成之該氧化物半導體層的蝕刻，而使氧化物半導體層表面保持平滑。
〔對於酸系蝕刻液之耐性評估〕
茲研討氧化物半導體層中Sn的有無，對於形成源極/汲極電極時所使用的酸系蝕刻液之耐性會帶來怎樣的影響。
詳言之，作為氧化物半導體層含Sn之TFT，係製作出一種TFT，其具有氧化物半導體層，該氧化物半 導體層是由金屬元素為In、Ga、Zn、及Sn所構成之氧化物，且對於In、Ga、Zn及Sn之合計而言，前述Sn以外的金屬元素的各比例滿足後述建議範圍。此外，作為氧化物半導體層不含Sn之TFT，還製作出一種TFT，其具有氧化物半導體層，該氧化物半導體層是由原子比滿足In：Ga：Zn=1：1：1的IGZO所構成。任一者之TFT，在製作工程途中的源極/汲極電極之圖樣形成，均使用後述實施例所示之PAN系酸系蝕刻液來進行。另，該評估中，為了單獨確認Sn的有無對於前述耐性造成之影響，故並未進行後述氧化處理。此外，保護膜亦做成單層。
然後，FE-SEM觀察得到的各TFT之層積方向截面。針對具有含Sn的氧化物半導體層之TFT，以圖3A與圖3B揭示其觀察照片，而針對具有不含Sn的氧化物半導體層之TFT，則以圖4A與圖4B揭示其觀察照片。如該些圖3A與圖3B、及圖4A與圖4B所示，本評估中使用的TFT所具有之構造為，在Si基板12上依序層積氧化物半導體層4、源極/汲極電極5、碳蒸鍍膜13、保護膜6。上述碳蒸鍍膜13，是為了電子顯微鏡觀察而設置之保護膜，並非構成本發明TFT之物。
由圖3A及圖3B可知，當曝露於酸系蝕刻液之氧化物半導體層為含Sn之物的情形下，並未發生前述過蝕刻(over etching)所造成之氧化物半導體層4膜厚減少，即並未發生「膜削減」。具體而言，由下述式(1)求得之，源極/汲極電極5端正下方的氧化物半導 體層4膜厚、與氧化物半導體層4中央部的膜厚之差值為0%。因此，成功地製作出氧化物半導體層4的面內均一之TFT。另，所謂前述氧化物半導體層中央部，係指連結源極電極端與汲極電極端之最短直線的中點，表示曝露於酸系蝕刻液之部分。源極/汲極電極端正下方的氧化物半導體層的膜厚、與氧化物半導體層中央部的膜厚之差值=100×〔源極/汲極電極端正下方的氧化物半導體層的膜厚一氧化物半導體層中央部的膜厚〕/源極/汲極電極端正下方的氧化物半導體層的膜厚...(1)
相對於此，由圖4A及圖4B可知，當氧化物半導體層4為不含Sn之物的情形下，發生了前述過蝕刻造成之氧化物半導體層4的膜削減。亦即，由上述式(1)求得之，源極/汲極電極5端正下方的氧化物半導體層4膜厚、與前述氧化物半導體層4中央部的膜厚之差值超過50%。
為了充分發揮上述Sn帶來之氧化物半導體層的膜厚減少抑制效果，較佳是將氧化物半導體層中的Sn量訂為9原子%以上。上述Sn量更佳為15原子%以上、再更佳為19原子%以上。前述Sn量是指相對於氧化物半導體層中含有的所有金屬元素而言之比例。以下針對其他的金屬元素量亦同。當前述氧化物半導體層是以由金屬元素：In、Ga、Zn、及Sn所構成之氧化物所成的情形下，前述Sn量可由100×Sn/(In+Ga+Zn+Sn)求得。
另一方面，若氧化物半導體層的Sn量過多， 則應力耐性會降低，且氧化物半導體層相對於加工用濕蝕刻液之蝕刻速率可能會降低。故上述Sn量較佳是訂為50原子%以下、更佳為30原子%以下、再更佳為28原子%以下、又再更佳為25原子%以下。
為形成源極/汲極電極而做濕蝕刻時，氧化物半導體層會曝露於酸系蝕刻液，但藉由上述般將氧化物半導體層做成為含Sn之物，便會抑制該氧化物半導體層的蝕刻。更具體而言，酸系蝕刻液造成之氧化物半導體層的蝕刻速率，係被抑制在1Å/sec以下。其結果，得到之TFT中，由上述式(1)求得之源極/汲極電極端正下方的氧化物半導體層的膜厚、與氧化物半導體層中央部的膜厚之差值，會被抑制在5%以下。若上述膜厚的差值比5%還大，而未被均一蝕刻的情形下，在氧化物半導體層的同一面內便會發生膜厚的分布。像這樣面內的膜厚分布，容易招致S值或光應力耐性的劣化。前述膜厚的差值較佳為3%以下、最佳為沒有差值，即0%。具體而言，例如源極/汲極電極端正下方的氧化物半導體層的膜厚一前述氧化物半導體層中央部的膜厚而求得之膜削減量，較佳為10nm以下、更佳為5nm以下。
前述氧化物半導體層，以金屬元素而言，除了前述Sn以外還含有由In、Ga、及Zn所成之群組中選擇之1種以上元素。較佳是由金屬元素為In、Ga、Zn、及Sn所構成之氧化物，且相對於In、Ga、Zn及Sn的合計而言，各金屬元素之比例，針對Sn係滿足上述範圍， 且針對In、Ga及Zn係滿足下述範圍為佳。
In為有助於減低氧化物半導體層的電阻之元素。為了有效顯現這樣的效果而含有In的情形下，由100×In/(In+Ga+Zn+Sn)所求得之In量較佳是訂為15原子%以上、更佳為16原子%以上、再更佳為17原子%以上。另一方面，若前述In量過多則應力耐性容易降低，故In量較佳是訂為25原子%以下、更佳為23原子%以下、再更佳為20原子%以下。
Ga為有助於抑制氧缺失(oxygen deficiency)的發生，並提升應力耐性之元素。為了有效顯現這樣的效果而含有Ga的情形下，由100×Ga/(In+Ga+Zn+Sn)所求得之Ga量較佳是訂為5原子%以上、更佳為10原子%以上、再更佳為15原子%以上。另一方面，若前述Ga量過多則負責電子的導電路徑之In量或Sn量會相對降低，其結果可能使遷移率降低。故前述Ga量較佳為20原子%以下，更佳為19原子%以下，再佳為18原子%以下。
Zn為對濕蝕刻速率造成影響之元素，也是氧化物半導體層加工時有助提升濕蝕刻性之元素。此外，Zn也是有助於獲得穩定的非晶質構造之氧化物半導體層，確保TFT的穩定且良好的開關動作之元素。為了充分顯現這些效果而含有Zn的情形下，由100×Zn/(In+Ga+Zn+Sn)所求得之Zn量較佳是訂為40原子%以上、更佳為43原子%以上、再更佳為45原子%以上。另一方面，若 前述Zn量過多，則氧化物半導體層加工時濕蝕刻速率會變得過快，容易變得難做出所需之圖樣形狀。此外，氧化物半導體層可能會結晶化、或是In或Sn等的含有量相對地減少而應力耐性惡化。故前述Zn量較佳為60原子%以下，更佳為50原子%以下。
前述氧化物半導體層的厚度並無特別限定。舉例來說，前述氧化物半導體層的厚度較佳為20nm以上、更佳為30nm以上。另一方面，前述氧化物半導體層的厚度較佳為200nm以下、更佳為100nm以下。
本發明中如上述般，為確保對於形成源極/汲極電極時所使用的酸系蝕刻液之耐性，係將氧化物半導體層特別做成為含Sn之物。但僅靠如此，與具有蝕刻阻擋層之ESL型TFT相比，仍無法獲得良好的應力耐性。
本發明團隊首先掌握到，上述應力耐性劣化的成因係如下文詳述，是由於前述源極/汲極電極的圖樣形成亦即酸系蝕刻，導致構成氧化物半導體層之In-Ga-Zn-Sn-O系材料的損壞，具體而言是氧缺失所造成，並發現進行如下文詳述之氧化處理，非常有助於恢復此一損壞。
此外還掌握到，若施加上述氧化處理，則依上述源極/汲極電極的種類而定，該電極的表面或受到蝕刻加工的端部可能會被氧化，而使得TFT的靜態特性劣化，尤其是發生S值上昇，特別是當使用Mo系膜作為上述源極/汲極電極時容易發生上述氧化。
鑑此，本發明中進行專注研究，以便即使使用Mo系膜於源極/汲極電極的情形下，也不會使靜態特性劣化，尤其是發生S值上昇，而提升應力耐性。
其結果，本發明中發現了以下事項。也就是說，BCE型TFT之製造工程中，習知一般而言是如圖5(a)所示般進行源極/汲極電極的圖樣形成後，再如圖5(b)所示般形成第1保護膜6A即SiOx膜及第2保護膜6B即SiNx膜以作為保護膜(PV；passivation)，接著再進行熱處理。但本發明中發現，只要如圖7(a)所示般進行源極/汲極電極的圖樣形成後，再如圖7(b)所示般，首先形成第1保護膜6A即SiOx膜以作為保護膜之後，再進行氧化處理(圖7中為熱處理)，接著如圖7(c)所示般形成含有絕緣性化合物膜之保護膜以作為第2保護膜即可。以下，上述「含有絕緣性化合物膜之保護膜」或簡稱為「第2保護膜」。
按照該製造方法，即使使用易被氧化的Mo系膜來作為源極/汲極電極的情形下，由於熱處理等氧化處理是在SiOx膜形成後才進行，故會抑制源極/汲極電極端的氧化，而抑制開關特性的劣化，尤其是S值增加等劣化。再者，會恢復酸系蝕刻液造成之例如In-Ga-Zn-Sn-O膜等氧化物半導體層表面的損壞，尤其是恢復氧缺失，具體而言係會發生附SiOx膜熱處理造成之固相氧擴散，而能夠改善光應力耐性。還發現，較佳是於前述第2保護膜形成後更施加熱處理，藉此能夠將複數次拂掠(sweep) 造成之Vth閾值的偏移量(△Vth(V))予以減低。以下詳述本發明所規定之製造條件。
首先講述，進行源極/汲極電極的圖樣形成後，依序實施「SiOx膜(第1保護膜)的形成」→「氧化處理」→「第2保護膜的形成」所帶來的作用效果。以下，或將前述保護膜的形成與氧化處理工程統稱為「PV工程」。
源極/汲極電極的圖樣形成後，保護膜的形成工程與氧化處理工程之組合，除上述圖5以外，還可舉出上述圖6之工程。另，圖5~7中係實施熱處理作為氧化處理。但在該圖6工程中，由於源極/汲極電極會受到熱處理，如上述般該電極的表面或受到蝕刻加工的端部可能會被氧化。尤其是當上述電極為Mo系膜的情形下，容易發生氧化。像這樣電極材料的端部一旦氧化，因該氧化而產生之Mo氧化物的正下方之氧化物半導體層部分便會形成受體能階(acceptor level)，料想開關特性便是因此而劣化。圖8的虛線部分為，當在由前述Mo系膜所構成之源極/汲極電極5表面形成Mo氧化物14時，該Mo氧化物14正下方的氧化物半導體層4部分之說明圖。圖9A及圖9B為，前述「在Mo氧化物正下方的氧化物半導體層部分形成受體能階，開關特性因此而劣化」之確認結果示意圖。圖9A為利用模擬計算當在由Mo系膜所構成之源極/汲極電極端5的橫向下方配置傳導帶帶尾能階(受體能階)時之電流路徑而得的結果。此外，圖9B為此一 情形下Id-Vg特性中S值增加之說明圖。前述圖9A中，長方形部分A表示氧化物半導體層的電流密度分布，橢圓圍起之部分當中濃淡較淺的部分，表示電流難以流通。
由該些圖9A及圖9B可得知下述事項。亦即，如圖9A所示般，若在源極/汲極電極端5橫向下方配置傳導帶帶尾能階(受體能階)，則同區域中的受體能階受到傳導帶遠離費米能階之作用、高缺陷區域中的電子會吐出，而會在傳導帶較低之半導體側增加。其結果，料想電流密度分布會變化。像這樣，料想上述區域中的受體能階使開關時的電流路徑變化，而如圖9B所示般使得S值增加。另，圖9B中從右側上方起算依系列2、3、4、5、6、1的順序表示之Wta，係為傳導帶端的帶尾狀能階的能寬(energy width)，該值愈大則表示受體能階增加。前述圖9B之圖表中，上述帶尾狀能階的能寬依系列2、3、4、5、6、1的順序增大，亦即如圖9B中朝下箭頭般陡度降低，表示S值增加。也就是說，可以說圖9B的結果教示了源極/汲極電極端之氧化，尤其是當該源極/汲極電極為Mo系膜時之氧化，會使得受體能階增加，結果造成影響使S值有增加的傾向。
本發明中，藉由採取前述圖7之工程順序，會抑制源極/汲極電極的特別是電極端之氧化，尤其會抑制Mo系膜之氧化，而抑制S值上昇，能夠防止TFT的靜態特性劣化。又如下文詳述般，藉由氧化處理還能謀求應力耐性的改善。
SiOx膜形成後，藉由施加氧化處理，來自SiOx膜的過剩的氧及羥基會固相擴散，氧化物半導體表面會被氧化，而促進氧缺失的恢復。又，氧化物半導體層表面被氧化，藉由還能提高SiOx膜與氧化物半導體層的交界面之整合性。尤其是大氣環境的熱處理，料想還有助於透過SiOx膜導入來自外在的氧及羥基。
又，於前述氧化處理時，不會從SiOx膜對氧化物半導體層發生過度的氫擴散，故能夠防止電晶體的導體化、或截止電流的增加或Vth朝負側的變動。此外，可用作為第2保護膜之SiNx膜，一般而言氫含有量較多，但如上述般，藉由在氧化處理後才形成SiNx膜，能夠防止從SiNx膜至氧化物半導體層之氫擴散，而能防止電晶體的導體化、或截止電流的增加或Vth朝負側的變動。
接著，講述氧化處理的作用效果。
藉由該氧化處理，曝露於酸系蝕刻液而受到損壞等之氧化物半導體層的表面，會恢復至酸蝕刻前的狀態。詳言之，為形成源極/汲極電極而做濕蝕刻時，曝露於酸系蝕刻液之氧化物半導體層會被還原、或攝入C這類的污染。由於該些還原或攝入C這類的污染，便會發生氧缺失，而因該氧缺失形成電子陷阱，光應力耐性變得容易劣化。但，藉由施加上述氧化處理，上述污染會與氧或羥基(OH)置換，亦即氧化物半導體表面會被氧化而C等會被除去，恢復(recovery)成濕蝕刻前的表面狀態，故即使是BCE型之TFT，仍能獲得優良的應力特性，尤其 是優良的光應力耐性。
本發明團隊如下所示般，以X射線光電子能譜分析(XPS、X-ray Photoelectron Spectroscopy)觀察氧化物半導體層形成後一刻(as-deposited)、酸蝕刻後、及氧化處理後的各階段之氧化物半導體層表面，藉此證實了此一情形。
〔以XPS進行氧化物半導體層之表面分析〕
下述表面分析中，進行上述曝露於酸系蝕刻液之氧化物半導體層的表面分析。該表面分析中所使用之TFT，作為氧化處理，係以350℃、60分鐘、大氣環境之條件進行熱處理。另，前述TFT的氧化物半導體層，係滿足本發明所規定之要件。此外，供評估之TFT，為了單獨確認氧化處理對於氧化物半導體層的表面性狀之影響，故並未進行保護膜之形成。
在上述TFT製作途中，為了分別確認(1)氧化物半導體層形成後一刻(as-deposited)的氧化物半導體層表面；(2)將氧化物半導體層的表面予以濕蝕刻，具體而言是利用PAN系蝕刻液予以酸蝕刻後一刻的氧化物半導體層表面；及、(3)於前述(2)的濕蝕刻後，施加前述氧化處理後的氧化物半導體層表面；係以XPS進行O1s光譜峰值之觀察。
該些觀察結果合併揭示於圖10。另，圖10中分別以縱虛線表示之530.8eV為沒有氧缺失時之O1s光譜峰值、532.3eV為有氧缺失時之O1s光譜峰值、533.2eV為OH基之光譜峰值。
由該圖10可得知下述事項。亦即，將以實線表示之(1)as-deposited狀態，即氧化物半導體層形成後一刻的O1s光譜峰值；及以點線表示之(2)濕蝕刻後的O1s光譜峰值；及以虛線表示之(3)氧化處理後的O1s光譜峰值；的位置加以比較，可得下述見解。亦即，前述(1)as-deposited狀態的O1s光譜峰值幾乎位於530.8eV，相對於此，前述(2)濕蝕刻後的O1s光譜峰值，即相當於對上述as-deposited狀態的氧化物半導體層施加上述酸蝕刻但未進行氧化處理之習知TFT製造方法情形之O1s光譜峰值，則接近532.3eV(有氧缺失)，比前述(1)as-deposited狀態(幾乎為530.8eV)更往左側偏移。但於前述濕蝕刻後再施加氧化處理的情形下，如圖10中(3)般，O1s光譜峰值幾乎位於530.8eV(530.8±0.5eV的範圍內)，和前述(1)as-deposited狀態的峰值幾乎位於同一位置。
由該圖10之結果，關於上述氧化處理的有無對於表面狀態造成之影響，可明白以下事項。由於濕蝕刻，O1s光譜峰值會比as-deposited狀態還往左偏移。這意味著，由於濕蝕刻而在氧化物半導體層表面附著了C這類污染，構成氧化物半導體層之金屬氧化物中的氧會與該 些污染鍵結，導致構成氧化物半導體層的氧呈缺失之狀態。但藉由在上述濕蝕刻後施加熱處理等氧化處理，前述C這類污染會與氧置換，而除去可能成為電子陷阱之C，其結果，料想O1s光譜峰值會回到as-deposited狀態，即濕蝕刻前的表面狀態。這樣的現象，在進行N2O電漿處理來作為氧化處理的情形下同樣得到證實。
前述氧化處理後的前述氧化物半導體層，依後述實施例記載之方法所測定的電阻率值，較佳是在2.1×102Ω．cm以上、1.0×105Ω．cm以下之範圍內。藉由將氧化物半導體層的電阻率值訂為上述範圍內，便如後述實施例所示般，能夠確保優良的光應力耐性、以及優良的靜態特性，尤其是低S值。前述電阻率值更佳為4×102Ω．cm以上。此外，前述電阻率值更佳為4.0×104Ω．cm以下、再更佳為9.0×103Ω．cm以下、又再更佳為7.0×103Ω．cm以下。
此外，本發明團隊確認氧化處理前後的SiOx膜，發現氧化處理後，SiOx膜中的氫量減低，為3.5原子%以下。像這樣，氧化處理後的SiOx膜中的氫量愈少，與該SiOx膜相接之氧化物半導體層中的氫量亦會變少，光應力耐性會變得良好。該氫量較佳為3.4原子%以下，更佳為3.2原子%以下。另，該氫量雖然愈少愈好，但考量後述氧化處理的條件等，其下限約為1.0原子%。
以下，說明在源極/汲極電極的圖樣形成後進行之，本發明所規定的工程：「SiOx膜(第1保護 膜)的形成」→「氧化處理」→「第2保護膜的形成」的各條件。
(SiOx膜(第1保護膜)的形成)
SiOx膜的形成本身能夠採用一般的方法。舉例來說，能以電漿CVD(Chemical Vapor Deposition)法等CVD法或濺鍍法來進行。前述CVD法的情形下，成膜功率、成膜溫度、SiH4與N2O之氣體比可如一般進行時般來控制。在前述SiOx膜形成前，亦可如後述實施例所示般，藉由N2O氣體來進行電漿處理以作為前置處理。
較佳是，前述SiOx膜的膜厚訂為30~200nm。若膜厚薄，則對於源極/汲極電極的覆蓋性(coverage)會變差，容易產生未充分被SiOx膜覆蓋之區域。在此情形下，於大氣環境進行後述熱處理時，會促進源極/汲極電極(例如Mo系膜)的氧化，容易發生S值的上昇。膜厚愈薄，此一現象愈顯著。故前述SiOx膜的膜厚，雖也會依後述熱處理時的加熱溫度而有不同，但較佳是30nm以上、更佳是50nm以上。另，從生產性觀點看來，前述SiOx膜的膜厚上限為300nm左右、更佳為200nm以下。
前述SiOx膜中的後述氧化處理前的氫濃度，較佳為5.0原子%以下。藉由訂為上述氫濃度，便能藉由氧化處理容易地達成氫濃度：3.5原子%以下。如前述般，SiOx膜中的氫量愈少，與該SiOx膜相接之氧化物半導 體層中的氫量亦會變少，料想光應力耐性會變得良好。前述SiOx膜中的氫濃度更佳是在4.5原子%以下。另，難以使其成為0原子%。上述SiOx膜中的氫濃度減低，能夠藉由減低SiOx膜形成時所使用之SiH4的比例來實現。
(氧化處理)
作為前述氧化處理，可舉出熱處理及N2O電漿處理當中的1種以上處理。較佳是進行熱處理及N2O電漿處理兩者。
前述熱處理例如可以下述條件進行。亦即，加熱環境例如訂為水蒸氣環境、氧氣環境。較佳為氧氣環境、更佳為大氣環境。此外，若為氮氣環境，則氧化物半導體表面可能會透過SiOx膜而被還原，而妨礙光應力耐性的改善，故不佳。
前述熱處理的加熱溫度(熱處理溫度)，較佳是訂為130℃以上、更佳為200℃以上、再更佳為250℃以上。該加熱溫度愈高，愈會促進氧缺失的恢復，具體而言會促進氧化物表面的氧化，光應力耐性會提升。另一方面，若上述加熱溫度過高，則構成源極/汲極電極之材料容易變質。具體而言，會促進源極/汲極電極的Mo端的氧化，故開關特性容易劣化。故上述加熱溫度較佳是訂為400℃以下、更佳為380℃以下、再更佳為350℃以下。上述加熱溫度的保持時間(加熱時間)較佳是訂為5分鐘以上。更佳是在60分鐘以上。上述加熱時間過長則 產能不佳，且無法指望一定以上的效果，故上述加熱時間較佳是訂為120分鐘以下、更佳為90分鐘以下。
前述N2O電漿處理，即以N2O氣體所做之電漿處理，例如可舉出以功率：100W、氣體壓力：133Pa、處理溫度：200℃、處理時間：10秒~20分鐘之條件來實施。
(第2保護膜的形成)
前述第2保護膜為前述第1保護膜上的1層以上之保護膜，係由絕緣性化合物膜所構成、或為樹脂膜與該絕緣性化合物膜之層積膜。前述樹脂膜可位於第1保護膜與前述絕緣性化合物膜之間。該些膜發揮絕緣膜之作用，且具有抑制水蒸氣侵入TFT內部之水蒸氣屏蔽功能。
作為前述絕緣性化合物膜，能夠使用含有從Si、Al、Ti、Ta、Ce、Ga、Hf、Nb、V、W、Y、及Zr所成之群組中選擇之1種以上元素的氧化物、氮化物、或氮氧化物所構成之膜；或者使用樹脂膜與前述絕緣性化合物膜即前述氧化物、氮化物或氮氧化物所構成之膜的層積膜。較佳是SiNx膜及從前述氧化物所構成之膜即絕緣性氧化物膜當中的1種以上之膜、更佳是絕緣性氧化物膜。絕緣性氧化物膜相較於上述SiNx膜而言氫濃度較少，故能減低氫擴散至氧化物半導體層中。此外，絕緣性氧化物膜如同SiNx膜般顯現出水蒸氣屏蔽性，故有助確保良好的光應力耐性。以下，或將前述由Si、Al、Ti、Ta、Ce、 Ga、Hf、Nb、V、W、Y、及Zr所成之群組中選擇之1種以上元素，稱為金屬元素X。
作為前述絕緣性氧化物膜，可舉出由含有Si、Al、Ti、Ta、Ce、Ga、Hf、Nb、V、W、Y、及Zr所成之群組中選擇之1種以上元素的氧化物所構成之膜。舉例來說，可舉出SiOx、Al2O3、Ga2O3、HfO2、Nb2O5、TiO2、Ta2O5、V2O5、WO3、Y2O3、ZrO2等所構成之膜。
構成第2保護膜之絕緣性化合物膜的形成方法，能夠採用一般的方法。舉例來說能以電漿CVD法等CVD法或濺鍍法來進行。前述CVD法的情形下，成膜功率、成膜溫度、氣體比可如一般進行時般來控制。例如形成SiNx膜來作為第2保護膜的情形下，作為前述氣體比，可將SiH4、N2及NH3的氣體比如一般進行時般來控制。此外，作為前述濺鍍法，例如能以磁控濺鍍法來成膜。詳言之，例如作為濺鍍靶材，能使用含有前述金屬元素X之氧化物、氮化物、或氮氧化物所構成之濺鍍靶材，並藉由進行DC濺鍍或RF濺鍍來成膜。此外，亦能使用含有前述金屬元素X之純金屬濺鍍靶材或合金濺鍍靶材，並由以含有氧或氮之環境下進行濺鍍來成膜。上述濺鍍法中的成膜功率等條件，可如一般進行時般來控制。
作為前述樹脂膜，可舉出矽氧系樹脂膜、聚醯亞胺樹脂、丙烯酸樹脂等。前述矽氧系樹脂膜，一般被使用作為液晶顯示器或發光二極體元件的保護材。該矽氧系樹脂膜本身可能有屏蔽性較低之情形，故較佳是如上述 般，與前述絕緣性化合物膜組合使用。該矽氧系樹脂膜，能以噴霧塗布、旋轉塗布、狹縫塗布(slit coating)、輥式塗布(roll coating)等方法來塗布，更施加熱處理(200℃左右)使塗液中含有之溶劑蒸發而提升膜質，藉此形成。上述樹脂膜的膜厚，例如可訂為數100nm~數μm，本發明中較佳為500nm以上。
第2保護膜的形態，可舉出絕緣性化合物膜之單層膜、2層以上絕緣性化合物膜之層積膜、樹脂膜與1層絕緣性化合物膜之層積膜、樹脂膜與2層以上絕緣性化合物膜之層積膜。
前述第2保護膜的膜厚，當不使用前述樹脂膜的情形下，較佳為合計訂為10~500nm。若該第2保護膜的膜厚薄，則膜厚分布會變得不均一，恐造成水蒸氣的屏蔽性降低，氫侵入氧化物半導體層表面，TFT特性會變動。故第2保護膜的膜厚，較佳是合計為10nm以上、更佳是合計為20nm以上。另，從生產性觀點看來，前述第2保護膜的膜厚上限較佳是合計為約500nm以下、更佳是合計為400nm以下。
此外，前述第2保護膜的膜厚，當使用樹脂膜的情形下，較佳為合計訂為300nm~5.0μm。若上述第2保護膜中的樹脂膜的膜厚薄，則氫或水蒸氣會從大氣或從形成於樹脂膜上之保護膜中擴散至樹脂膜、第1保護膜而侵入氧化物半導體表面，恐造成TFT特性變動。故第2保護膜的膜厚，較佳是合計為300nm以上、更佳是合計 為500nm以上。另，從生產性觀點看來，前述第2保護膜的膜厚上限較佳是合計為約5.0μm以下、更佳是合計為4.5μm以下。
(第2保護膜形成後的熱處理)
前述第2保護膜形成後，更進行熱處理，藉此能夠減低複數回拂掠造成之Vth閾值的偏移量(△Vth(V))。以下，或將熱處理稱為「後退火(post-annealing)」。該後退火的建議條件如下。加熱環境可舉出氮氣環境、大氣環境、真空環境。加熱溫度較佳是訂為200℃以上以獲得上述效果。更佳是在230℃以上。另一方面，若溫度過高，則會更加促進氫從前述第1保護膜或第2保護膜脫離，故較佳是訂為320℃以下。更佳是在300℃以下。上述加熱溫度的保持時間(加熱時間)較佳是訂為5分鐘以上。更佳是在60分鐘以上。上述加熱時間過長則產能不佳，且無法指望一定以上的效果，故上述加熱時間較佳是訂為120分鐘以下、更佳為90分鐘以下。例如可舉出在氮氣環境下進行250℃、30分鐘之熱處理。
本發明之TFT，只要保護源極/汲極電極之2層以上的保護膜與氧化物半導體層滿足上述要件，且TFT之製造工程中，於前述源極/汲極電極的圖樣形成後，包含前述第1保護膜的形成→氧化處理→前述第2保護膜的形成之工程即可，至於TFT及其製造工程中的其他構成則並無特別限定。
以下參照前述圖2，說明包括上述氧化處理在內之本發明TFT之製造方法。前述圖2及以下說明，係揭示本發明較佳實施形態之一例，並非意圖以此限定。亦即，前述圖2中雖揭示第2保護膜為單層膜之情形，但本發明並不限定於此，第2保護膜為層積膜之情形亦包括在本發明內。
前述圖2中，在基板1上形成有閘極電極2及閘極絕緣膜3，再於其上形成有氧化物半導體層4。更於其上形成有源極/汲極電極5，其上形成有第1保護膜6A與第2保護膜6B以作為保護膜(絕緣膜)，透明導電膜8是透過接觸孔7而與汲極電極5電性連接。
在基板1上形成閘極電極2及閘極絕緣膜3的方法並無特別限定，可採用一般使用之方法。此外，閘極電極2及閘極絕緣膜3的種類亦無特別限定，可使用汎用之物。舉例來說，作為閘極電極2，較佳可使用電性電阻率低的Al或Cu之金屬、或耐熱性高的Mo、Cr、Ti等高融點金屬、或它們的合金。又，作為閘極絕緣膜3，代表性的例子有氮化矽膜(SiN)、氧化矽膜(SiO2)、氮氧化矽膜(SiON)等。除此之外，也能使用Al2O3或Y2O3等氧化物、或是將它們層積而成之物。
接下來，形成氧化物半導體層4。氧化物半導體層4，較佳是藉由濺鍍法，例如DC濺鍍法或RF濺鍍法等，使用濺鍍靶材來成膜。以下，或將前述濺鍍靶材簡稱為「靶材」。依照濺鍍法，能夠容易地形成成分或膜厚 的膜面內均一性優良之薄膜。此外，亦可藉由塗布法等化學性成膜法來形成氧化物。
作為濺鍍法所使用之靶材，較佳是使用含有前述元素，且與所需氧化物為同一組成之濺鍍靶材。藉此，組成偏差較小，能夠形成所需成分組成之薄膜。
具體而言，前述氧化物半導體層的成膜所使用之靶材，可使用由Sn、以及In、Ga、及Zn所成之群組中選擇之1種以上金屬元素的氧化物所構成，且與所需氧化物為同一組成之氧化物靶材。或者是，亦可利用將組成相異的二個靶材加以同時放電之組合式濺鍍法(combinatorial sputtering)來成膜。上述靶材，例如可以粉末燒結法來製造。
上述濺鍍例如可以下述條件進行。基板溫度例如訂為大約室溫~200℃。氧添加量可因應濺鍍裝置之構成或靶材組成等而適當地控制，以便顯現身為半導體之動作。氧添加量，較佳是控制成使半導體載子濃度大致成為1015~1016cm-3。
此外，濺鍍成膜時的氣體壓力，較佳是大致為1~3mTorr的範圍內。對濺鍍靶材的投入功率，建議大致設定為200W以上。
如上述般，將氧化物半導體層4成膜後，對該氧化物半導體層4進行濕蝕刻，做圖樣形成。在前述圖樣形成後，為了氧化物半導體層4的膜質改善，較佳是進行熱處理(前退火；pre-annealing)。藉由該熱處理，電 晶體特性的導通電流及場效遷移率會上昇，電晶體性能會提升。前退火之條件，例如可舉出在大氣環境下或水蒸氣環境下，例如訂為加熱溫度：約250~400℃、加熱時間：約10分鐘~1小時等。
前述前退火之後，形成源極/汲極電極5。本發明中，用來形成源極/汲極電極之圖樣形成，係使用酸系蝕刻液，故構成源極/汲極電極之金屬薄膜，作為Mo系膜可為純Mo膜和Mo合金膜當中的1種以上之膜，或是可為Mo系膜與由純Al膜、純Cu膜、Al合金膜及Cu合金膜所成之群組中選擇之1種以上之膜的層積膜。另，前述Mo合金膜係指含有Mo達50原子%以上者，前述Al合金膜係指含有Al達50原子%以上者，又前述Cu合金膜係指含有Cu達50原子%以上者。
前述層積膜的情形下，可以前述純Mo膜和Mo合金膜當中的1種以上之膜與前述氧化物半導體層直接接合之方式來形成。另，與前述氧化物半導體層直接接合之膜，若為純Cu膜等Mo系膜以外之膜的情形下，Cu會在氧化物半導體表面擴散、或產生殘渣等，相較於前述氧化物半導體層與前述Mo系膜直接接合之情形，開關特性有變差的傾向。
此外，源極/汲極電極5若為Mo系膜與由純Al膜、純Cu膜、Al合金膜及Cu合金膜所成之群組中選擇之1種以上之膜的層積膜，則和單純由前述Mo系膜所構成之情形相比，當受到氧化處理時Mo端氧化的程度會 變小，故較佳。前述層積膜更佳為Mo系膜與由純Al膜及Al合金膜所成之群組中選擇之1種以上之膜的層積膜。
源極/汲極電極5，例如可藉由磁控管濺鍍法將金屬薄膜成膜後，再藉由微影技術(photolithography)及運用酸系蝕刻液之濕蝕刻做圖樣形成而形成。前述源極/汲極電極5的膜厚，例如可訂為50~300nm之範圍。源極/汲極電極的膜厚若低於50nm而過薄，則在後續工程，例如以RIE裝置實施之接觸孔蝕刻，膜會容易消失。此外，若膜厚超過300nm而過厚，則保護膜的覆蓋性會變差，容易發生源極/汲極電極的氧化等問題。
本發明中，即使運用含有由磷酸、硝酸、及醋酸所成之群組中選擇之1種以上達50體積%以上的酸系蝕刻液來進行前述源極/汲極電極之圖樣形成的情形下，如前述般藉由氧化處理，便能使曝露於該酸系蝕刻液之氧化物半導體層表面恢復，而得獲得應力耐性優良之TFT。
接下來，如上述般，作為PV工程，依序實施第1保護膜(SiOx膜)6A的形成→氧化處理→第2保護膜6B的形成。
然後依照一般方法，透過接觸孔7將透明導電膜8與汲極電極5電性連接。前述透明導電膜8的種類並無特別限定，可使用一般使用之物。
本發明之TFT之製造方法，由於不含有蝕刻 阻擋層，故會減少TFT製造工程中形成之光罩數。因此，能夠充分削減成本。
實施例
以下例舉實施例來進一步具體說明本發明，但本發明當然不受下述實施例所限制，在符合前後文要旨之範圍內，自可適當加以變更而實施，它們均包含於本發明之技術範圍。
〔實施例1〕 〔本發明例TFT的製作〕
依據前述方法，首先製作出圖2所示之薄膜電晶體。
首先，在玻璃基板1(康寧公司製EAGLE XG、直徑100mm×厚度0.7mm)上，依序成膜Mo薄膜100nm作為閘極電極2、及SiO2膜(膜厚250nm)作為閘極絕緣膜3。上述閘極電極2係使用純Mo濺鍍靶材，藉由DC濺鍍法，於成膜溫度：室溫、成膜功率：300W、載體氣體：Ar、氣體壓力：2mTorr的條件下成膜。此外，上述閘極絕緣膜3係使用電漿CVD法，於載體氣體：SiH4及N2O之混合氣體、成膜功率：300W、成膜溫度：350℃的條件下成膜。
接著，將氧化物半導體層4(膜厚：40nm)以下述方式成膜。亦即，在上述閘極絕緣膜3上，將原子比為Ga：In：Zn：Sn=16.8：16.6：47.2：19.4之Ga-In- Zn-Sn-O膜成膜，以作為氧化物半導體層4。
前述氧化物半導體層4之成膜，係使用金屬元素為上述比率之Ga-In-Zn-Sn-O濺鍍靶材。
前述氧化物半導體層4係使用DC濺鍍法來成膜。濺鍍所使用之裝置為ULVAC公司製「CS-200」，濺鍍條件如下。
(濺鍍條件)
基板溫度：室溫
成膜功率：DC200W
氣體壓力：1mTorr
氧氣分壓：100×O2/(Ar+O2)=10%
如上述般將氧化物半導體層4成膜後，藉由微影技術及濕蝕刻進行圖樣形成。前述濕蝕刻中，作為酸系蝕刻液(濕蝕刻液液)，係使用關東化學公司製「ITO-07N」(草酸與水之混合液)，液溫訂為室溫。本實施例中可觀察到，進行實驗的所有氧化物薄膜，均無前述濕蝕刻所造成的殘渣，成功地適當蝕刻。
如上述般將氧化物半導體層4做圖樣形成後，為使氧化物半導體層4的膜質提升，進行前退火處理。前退火處理係於大氣環境下以350℃進行60分鐘。
接著形成源極/汲極電極5。具體而言，如表1及表2所示，形成純Mo膜，或形成該純Mo膜與純Al膜或純Cu膜的層積膜。另，表1所示之層積膜，係將表1所示從左依序揭示之金屬膜，層積於前述氧化物半導體 層4上。將該些單層膜或層積膜，如同前述閘極般藉由DC濺鍍法來成膜。前述單層膜或層積膜的膜厚訂為合計100nm。其後，藉由微影技術及濕蝕刻進行圖樣形成。作為酸系蝕刻液，係使用磷酸：硝酸：醋酸：水=70：1.9：10：12(體積比)之PAN系混酸，液溫為室溫者。藉由圖樣形成，將TFT的通道長做成10μm、通道寬做成200μm。為了確實進行圖樣形成以防止源極/汲極電極5的短路，係進一步使其浸漬於上述酸系蝕刻液(過蝕刻)，浸漬的時間份量相當於對源極/汲極電極5的膜厚而言為50%。
其後，作為保護膜，先形成SiO2膜來作為第1保護膜6A。該SiO2膜之形成，是使用samco公司製「PD-220NL」，以電漿CVD法進行。本實施例中，作為前處理，係藉由N2O氣體進行電漿處理60秒後，形成前述SiO2膜。此時以N2O氣體所進行之電漿條件，訂為功率：100W、氣體壓力：133Pa、處理溫度：200℃、處理時間：1分鐘。SiO2膜之形成係使用SiH4及N2O的混合氣體。此外，成膜功率訂為100W、成膜溫度訂為230℃。前述SiH4與N2O之氣體比，為SiH4：N2O=40：100、20：100、或10：100。本實施例中是以40：100為標準，在此情形下SiO2膜中的氫量為4.3原子%。此外，SiO2膜的膜厚以200nm為標準，還形成了膜厚為100nm或20nm者。
接著在大氣環境下，以加熱溫度：120℃、 200℃、250℃、300℃、350℃、400℃、或500℃，實施60分鐘的熱處理。
其後，在表1的No.1~18及表2的No.19~24中，形成SiNx膜(膜厚150nm)以作為第2保護膜6B。該SiNx膜之形成是使用samco公司製「PD-220NL」，運用電漿CVD法進行。該SiNx膜之形成係使用SiH4、N2及NH3的混合氣體。此外，成膜功率訂為100W、成膜溫度訂為150℃。
此外，作為第2保護膜6B，分別在表2的No.25中形成Al氧化物膜、No.26中形成Ta氧化物膜、No.27中形成Ti氧化物膜、No.28中形成矽氧樹脂膜與SiNx膜的層積膜。前述Al氧化物膜、前述Ta氧化物膜、前述Ti氧化物膜之形成，係分別使用由Al氧化物所構成之濺鍍靶材、由Ta氧化物所構成之濺鍍靶材、由Ti氧化物所構成之濺鍍靶材，並在前述第1保護膜上以RF濺鍍法形成。成膜條件訂為，投入功率密度：2.5W/cm2、氣體壓力：5mTorr、氣體流量比：Ar/O2=80/20、膜厚：20nm、基板溫度：室溫。前述No.28中，是在前述第1保護膜上旋轉塗布光硬化性矽氧樹脂，藉此形成前述矽氧樹脂膜。上述矽氧樹脂膜的膜厚訂為1000nm。在該矽氧樹脂膜上，如前述般藉由電漿CVD法形成SiNx膜。
接著藉由微影技術及乾蝕刻，在保護膜6A及6B上形成用來做電晶體特性評估用針測(probing)之接觸孔7，而得到TFT。
作為比較例，如表2的No.24所示般，備妥了下述TFT，即，形成IGZO膜，具體而言形成原子比為In：Ga：Zn=1：1：1且不含Sn之In-Ga-Zn-O膜的單層來作為氧化物半導體層，除此之外如同前述本發明例般製作。此外，作為比較例，如表1的No.1所示般，備妥了下述TFT，即，不進行前述氧化處理，除此之外如同前述本發明例般製作。又，作為比較例，如表1的No.2所示般，備妥了下述TFT，即，在形成第1保護膜即SiOx膜前實施前述氧化處理，也就是依序實施源極/汲極電極的形成→氧化處理→第1保護膜的形成→第2保護膜的形成，除此之外如同前述本發明例般製作。
利用上述得到的TFT，如下述般進行靜態特性的評估及應力耐性的評估。
〔靜態特性(場效遷移率(遷移率)、S值)的評估〕
利用前述TFT測定Id-Vg特性。Id-Vg特性，是將閘極電壓、源極/汲極電極的電壓如下般設定，並利用針測機及半導體參數分析儀(Keithley4200SCS)進行測定。
閘極電壓：-30~30V(步距0.25V)
源極電壓：0V
汲極電壓：10V
測定溫度：室溫
由測定出之Id-Vg特性，算出場效遷移率(遷移率)、S值。然後，前述遷移率為7.00cm2/Vs以 上訂為合格。此外針對S值，如下述般評估。
○：S值為0.45V/dec以下
△：S值超過0.45V/dec且為1.00V/dec以下
×：S值超過1.00V/dec
〔應力耐性的評估〕
接著，利用前述TFT，依以下方式進行應力耐性的評估。
應力耐性，是進行一面對閘極施加負偏壓一面照射光之應力施加試驗來評估。應力施加條件如下。
．閘極電壓：-20V
．源極/汲極電極電壓：10V
．基板溫度：60℃
．光應力條件
應力施加時間：2小時
光強度：25000NIT
光源：白色LED
然後，測定應力施加前後的閾值電壓(Vth；當流通汲極電流為10的-9次方時之閘極電壓值)的差值。該差值以下表示為「△Vth」。針對如此算出的△Vth，依下記判定基準評估。又，本實施例中，○的情形下係評估其應力耐性為優良。
(判定基準)
○：△Vth(絕對值)為4.50V以下
△：△Vth(絕對值)超過4.50V且為6.50以下
×：△Vth(絕對值)超過6.50V
該些結果併記於表1及表2。另，表1及表2中一部分例子當中，氧化處理後的上述SiOx膜中的氫濃度，是利用後述實施例3所示二次離子質譜法(SIMS；Secondary Ion Mass Spectrometry)來求得。
由表1及表2可明白下述事項。首先，講述SiOx膜形成後的熱處理。如No.1般未進行氧化處理的情形下，應力耐性會變差。此外，如No.2般在SiOx膜形成前進行熱處理的情形下，S值會變高。圖11為得到的TFT之截面的顯微鏡觀察照片(FE-SEM觀察照片)，圖11A為上述No.2、圖11B為本發明例No.7之照片。前述圖11A中，源極/汲極電極端的Mo氧化膜的厚度，如箭頭所示寬度般為20~30nm。此外，前述圖11B中，源極/汲極電極端的Mo氧化膜的厚度，如箭頭所示寬度般為5nm以下。由該些對比可知，習知方法中Mo氧化物會形成得較厚，但按照本發明之方法，會充分抑制Mo氧化物的形成。
No.3~9為將上述熱處理溫度在120~500℃之間變化的例子。其中，如No.3般在SiOx膜形成後進行熱處理，但當熱處理溫度低的情形下，雖不致如No.1般，但應力耐性略差。此外，如No.9般熱處理溫度過高的情形下，S值會變高。又，由No.4與No.5的對比可知，若將前述熱處理溫度進一步提高到250℃以上，則光應力耐性會進一步改善。另，表1的No.5及6之TFT的Id-Vg特性，分別如圖12、圖13所示。前述No.5及6均為本發明例。揭示前述No.5結果之圖12中，是將PV工程依照SiOx膜的形成→大氣中以250℃加熱60分鐘之熱處理→SiNx膜的形成之順序進行。此外，揭示前述No.6結果之圖13中，是將PV工程依照SiOx膜的形成→大氣中以 300℃加熱60分鐘之熱處理→SiNx膜的形成之順序進行。由該些對比可知，藉由進一步提高熱處理溫度，應力耐性會進一步改善。
又，如表2的No.25般，當使用氧化鋁作為第2保護膜的情形下，TFT的Id-Vg特性如圖14所示。將該圖14與形成有SiNx膜之圖12的結果對比，可知使用氧化鋁作為第2保護膜的情形下，△Vth會變得足夠小。
此外，由No.7與No.8的對比可知，若將前述熱處理溫度設為低於400℃，則應力耐性會進一步改善。
將表1的No.5~8、12~15、17及18與No.1比較，藉由以熱處理溫度250℃以上加熱亦即氧化處理，SiOx膜的氫量會從4.3原子%減低至3.5原子%以下。SiOx膜的氫量的減低，是能夠確保良好的光應力耐性的要因之一。
將No.5與12、No.6與13、No.7與14、No.8與15各自對比可知，S/D電極若為Mo/Al/Mo層積膜，則相較於僅由Mo系膜所構成之情形而言，S值有容易變低的傾向。料想這是因為Mo/Al/Mo層積膜相較於僅有Mo系膜之情形，Mo端氧化的體積相對地較小，而Mo端氧化造成的不良影響較小的緣故。
將No.12與17、No.13與18各自對比可知，S/D電極若為Mo/Al/Mo層積膜，則相較於含有Cu之情形而言，S值較低。料想這是因為當S/D電極含有 Cu的情形下，Cu會擴散至氧化物半導體表面、或產生殘渣等，而開關特性會劣化的緣故。
No.10及11為氧化處理前的SiOx膜中的氫含有量比No.6還少之例子。該No.10及11的應力耐性較No.6更優良。料想這是因為氧化處理前的SiOx膜中的氫含有量愈少，則氧化物半導體層中的氫量亦會變少，而能獲得優良的光應力耐性的緣故。
No.19~23為SiOx膜的膜厚比No.5或No.6還薄之例子，No.23為SiOx膜的膜厚特別薄之例子。由No.5與No.19、21及23之對比，以及No.6與No.20及22之對比可知，SiOx膜的膜厚愈薄，則S值愈上昇。此一情況可如下般解釋。亦即，若如No.23般膜厚十分地薄，則對於S/D電極的覆蓋性會變差，而會產生S/D電極未被SiOx膜充分覆蓋之區域。在此情形下，若進行SiOx膜形成後的熱處理，尤其是大氣熱處理，則會促進S/D電極的氧化，而發生S值的上昇。
No.24中，氧化物半導體層為不含Sn之物，故氧化物半導體層的膜削減達5%以上而招致了面內膜厚分布，因此S值及光應力耐性均變差。
No.25~28為使用SiNx膜以外的膜來作為第2保護膜之例子。No.25、26、27分別為使用Al氧化物膜、Ta氧化物膜、Ti氧化物膜之例子。使用該些膜於第2保護膜的情形下，如同使用SiNx膜的情形般能獲得良好的靜態特性及光應力耐性。此外，No.28為使用矽氧樹 脂膜與SiNx膜的層積膜之例子，該例中亦獲得良好的特性。No.25~28的氧化處理後的SiOx膜的氫量充分地減低。由此結果可知，即使替代掉SiNx膜，或是和SiNx膜一起而使用由水蒸氣屏蔽性高的材料所構成之膜來作為第2保護膜，仍能獲得良好的特性。
〔實施例2〕
SiO膜形成後的氧化處理如表3記載般進行，更於SiNx膜形成後進行熱處理，具體而言是在氮氣環境下進行以250℃保持30分鐘之後退火，除此以外如同實施例1，而製作出TFT。
然後，利用前述後退火前後的TFT，進行3次拂掠，具體而言是使電壓從-30V至+30V拂掠，其後再次反覆從-30V至+30V之拂掠，求出此情形下之△Vth。
其結果併記於表3。另，表3中一部分例子當中，氧化處理後的上述SiOx膜中的氫濃度，是利用後述實施例3所示二次離子質譜法來求得。
由表3可明白下述事項。可知，在第2保護膜形成後施加熱處理(後退火)，藉此Vth的變動即△Vth會充分變小。料想這是因為藉由施加上述後退火，氫會從第2保護膜擴散至氧化物半導體層，藉由適度的氫端效應(hydrogen termination effect)，減低了Vth的不一致的緣故。此外，可知作為氧化處理而進行之熱處理的加熱溫度愈低，則該後退火造成之△Vth減低效果愈大。
〔實施例3〕
於大氣環境下以加熱溫度：250℃、300℃、350℃、400℃、或500℃進行60分鐘之熱處理以作為SiOx膜形成後之氧化處理，或是不進行熱處理，除此之外如同源極/汲極電極為Mo單層且第2保護膜為SiNx單層之實施例1般而製作出TFT。
備妥下述電阻率測定專用元件：在圖樣形成(patterning)有5mm見方之正方形的氧化物半導體層的四隅，形成有數100μm見方之Mo電極圖樣。利用該電阻率值測定用元件，使用周知之Vander Pauw法作為電阻率值測定手法，測定氧化物半導體層的電阻率值。此外，利用前述TFT元件，如同實施例1般實施靜態特性(S值)及應力耐性之評估。該些結果整理揭示於圖15及圖16。圖15為熱處理的加熱溫度與S值、電阻率值之關係示意圖表。圖16為熱處理的加熱溫度與△Vth、電阻率值之關係示意圖表。另，圖15及圖16中，將前述熱處理的加熱 溫度標示為「氧化處理溫度」。此外，圖15及圖16中，縱軸之例如「1.00E+06」表示1.00×106。又，圖16中△Vth係標示絕對值。
又，對於前述電阻率測定所使用之TFT元件，利用二次離子質譜法(SIMS)，從第2保護膜的和第1保護膜相反側之面(最表面)開始至閘極絕緣膜為止，實施深度方向之氫二次離子相對強度分析。此外，為了調查未做熱處理的情形下第1保護膜(SiOx膜)中的氫濃度，針對和上述TFT以同一條件形成之試料的SiOx膜，利用彈性反衝檢測分析(Elastic Recoil Detection Analysis：ELDA)實施定量分析，確認其值為4.3原子%。又，依照該未做熱處理的情形下第1保護膜(SiOx膜)中的氫濃度、及各種上述加熱溫度的樣本的氫二次離子相對強度，來估算出各種上述加熱溫度的樣本的第1保護膜(SiOx膜)中的氫濃度。其結果如圖17所示。圖17中，從左側開始，6B表示形成作為第2保護膜之SiNx單層、6A表示形成作為第1保護膜之SiOx膜、4表示氧化物半導體層、3表示閘極絕緣膜。
由圖15及圖16可明白下述事項。首先，圖15中，可知S值(▲)在當加熱溫度為250℃、300℃的情形下，能夠達成0.45V/dec以下。此外，由圖15看出，為達成該S值：0.45V以下，氧化物半導體層的電阻率值(●)較佳為2.1×102Ω．cm以上，較佳為4.0×104Ω．cm以下。圖15中的虛線及縱箭頭表示該較佳之範 圍。前述電阻率值更佳為1.0×104Ω．cm以下。另，上述圖15中，雖在加熱溫度：350℃以上S值會變高，但只要變更源極/汲極電極的種類，則即使在400℃左右仍能實現低S值。
另，圖15的電阻率值(●)雖會隨著加熱溫度上昇而增加，但若加熱溫度超過400℃則有減少的傾向。像這樣超過400℃而電阻率值減少的原因，料想是通常來說雖然當加熱溫度上昇則會促進氧化物半導體層的氧化而導致電阻率值增加，但當加熱溫度超過400℃，如圖15所示般例如在500℃時，如氧化物半導體層中形成微晶(microcrystal)等這類氧化以外的現象會佔有主導地位。
此外圖16中，可知當△Vth(■)在加熱溫度為250℃、300℃、350℃的情形下能夠達成4.50V以下。又由圖16看出，為達成該△Vth：4.50V以下，氧化物半導體層的電阻率值(●)較佳為2.1×102Ω．cm以上，較佳為1.6×105Ω．cm以下。圖16中的虛線及縱箭頭表示該較佳之範圍。前述電阻率值更佳為1.2×105Ω．cm以下、再更佳為1.0×105Ω．cm以下。
也就是說由圖15及圖16的結果特別看出，要滿足△Vth(絕對值)：4.50V以下，較佳是將氧化物半導體膜的電阻率值訂為2.1×102Ω．cm以上、1.0×105Ω．cm以下的範圍內。如上述般，藉由將上述電阻率值訂為2.1×102Ω．cm以上，亦能達成S值：0.45V/dec以下。 為了確實達成S值：0.45V/dec以下，更佳是將上述電阻率值的上限訂為4.0×104Ω．cm以下。此外，還可知道為此較佳可將熱處理的加熱溫度訂為250℃以上、300℃以下。
接著由圖17可知，當未做熱處理，即沒有氧化處理的情形下，SiOx膜中的氫濃度為4.3原子%，相對於此若實施氧化處理，則SiOx膜中的氫濃度會減少至3.5原子%以下。由該結果以及前述圖15及圖16的結果可知，欲同時滿足靜態特性S值為合格條件即0.45V/dec以下、應力耐性的△Vth(絕對值)為合格條件即4.50V以下，必須對第1保護膜即SiOx膜施加氧化處理，使該SiOx膜中的氫濃度成為3.5原子%以下。
以上已參照特定態樣詳細說明了本發明，但所屬技術領域當然明白，在不脫離本發明精神及範圍外可做各種變更及修正。另，本申請案係以2013年6月28日申請之日本專利申請案(特願2013-137294)及2014年4月11日申請之日本專利申請案(特願2014-082143)為基礎，其全體內容藉由引用而被援用於此。

Claims (13)

  1. 一種薄膜電晶體，係在基板上至少具有閘極電極、閘極絕緣膜、氧化物半導體層、源極/汲極電極、及2層以上的保護膜之薄膜電晶體，其特徵為：前述氧化物半導體層，係由：Sn；及從In、Ga、及Zn所成之群組中選擇之1種以上元素；及O；所構成，且前述2層以上的保護膜，係由：至少和前述氧化物半導體層相接之第1保護膜；及前述第1保護膜以外的1層以上的第2保護膜；所構成，前述第1保護膜為SiOx膜且氫濃度為0.1原子%以上3.5原子%以下。
  2. 如申請專利範圍第1項所述之薄膜電晶體，其中，前述第2保護膜為絕緣性化合物膜、或為樹脂膜與該絕緣性化合物膜之層積膜。
  3. 如申請專利範圍第2項所述之薄膜電晶體，其中，前述絕緣性化合物膜，為從含有Si、Al、Ti、Ta、Ce、Ga、Hf、Nb、V、W、Y、及Zr所成之群組中選擇之1種以上元素的氧化物、氮化物、或氮氧化物所構成之膜。
  4. 如申請專利範圍第3項所述之薄膜電晶體，其中，前述絕緣性化合物膜為：SiNx膜；及從含有Si、Al、Ti、Ta、Ce、Ga、Hf、Nb、V、W、Y、及Zr所成之群組中選擇之1種以上元素的氧化物所構成之膜；的其中1種以上之膜。
  5. 如申請專利範圍第1項所述之薄膜電晶體，其中，前述氧化物半導體層的電阻率值在2.1×102Ω．cm以上、1.0×105Ω．cm以下之範圍內。
  6. 如申請專利範圍第1項所述之薄膜電晶體，其中，前述氧化物半導體層中，相對於前述氧化物半導體層中含有之所有金屬元素而言Sn的比例滿足9原子%以上50原子%以下。
  7. 如申請專利範圍第1項之薄膜電晶體，其中，前述氧化物半導體層，是由金屬元素為In、Ga、Zn、及Sn所構成之氧化物，且對於In、Ga、Zn及Sn之合計而言，各金屬元素的比例滿足In：15~25原子%、Ga：5~20原子%、Zn：40~60原子%、及Sn：9~25原子%。
  8. 如申請專利範圍第1項或第2項之薄膜電晶體，其中，前述第1保護膜的膜厚為30nm以上。
  9. 如申請專利範圍第1項之薄膜電晶體，其中，前述源極/汲極電極，為純Mo膜及Mo合金膜當中的1種以上之膜。
  10. 如申請專利範圍第1項之薄膜電晶體，其中，前述源極/汲極電極為：純Mo膜及Mo合金膜當中的1種以上之膜，與從純Al膜、純Cu膜、Al合金膜及Cu合金膜所成之群組中選擇之1種以上之膜；的層積膜，且前述 純Mo膜及Mo合金膜當中的1種以上之膜，係與前述氧化物半導體層直接接合。
  11. 一種薄膜電晶體之製造方法，係如申請專利範圍第1項之薄膜電晶體的製造方法，其特徵為，包含：利用酸系蝕刻液，來進行前述氧化物半導體層上所形成之前述源極/汲極電極的圖樣形成(patterning)；及，其後形成SiOx膜來作為前述第1保護膜之後，進行氧化處理；及，接著在前述第1保護膜上形成前述第2保護膜。
  12. 如申請專利範圍第11項之薄膜電晶體之製造方法，其中，前述氧化處理，為以130℃以上400℃以下的加熱溫度進行之熱處理。
  13. 如申請專利範圍第11項或第12項之薄膜電晶體之製造方法，其中，於前述第2保護膜形成後，更進行熱處理。
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