JP2016225587A - 酸化物半導体層を含む薄膜トランジスタ - Google Patents
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Abstract
【課題】高い電界移動度を維持しつつ、スイッチング特性、S値、ストレス耐性及び光ストレス耐性(光ストレスによるトンラジスタのしきい値変化量が小さいこと)に優れた薄膜トランジスタを提供する。【解決手段】基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、および2層以上の保護膜を有する薄膜トランジスタであって、前記酸化物半導体層を構成する金属元素がIn、Ga、Zn及びSnであり、前記ソース・ドレイン電極がTi系膜、Mo系膜、Ti系/Cu系積層膜、又はMo系/Cu系積層膜であり、かつ前記ソース・ドレイン電極が前記酸化物半導体層と直接接合することを特徴とする薄膜トランジスタ。【選択図】図2
Description
本発明は、酸化物半導体層を含む薄膜トランジスタに関する。より具体的には、液晶ディスプレイや有機ELディスプレイなどの表示装置に用いられる酸化物半導体層を含む薄膜トランジスタに関する。
アモルファス酸化物半導体は、汎用のアモルファスシリコンに比べて高いキャリア移動度を有する。またアモルファス酸化物半導体は、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。前記キャリア移動度は、電界効果移動度とも呼ばれる。以下、単に「移動度」と呼ぶ場合がある。
種々の酸化物半導体のなかでも特に、インジウム、ガリウム、亜鉛、および酸素からなるアモルファス酸化物半導体は、非常に高いキャリア移動度を有する。例えば、原子比でIn:Ga:Zn=1.1:1.1:0.9の酸化物半導体薄膜は薄膜トランジスタ(TFT;Thin Film Transistor)の半導体層に用いられる。
前記酸化物半導体を薄膜トランジスタの半導体層として用いる場合、薄膜トランジスタのスイッチング特性に優れていることが要求される。具体的には、(1)オン電流、即ち、ゲート電極とドレイン電極に正電圧をかけたときの最大ドレイン電流が高く、(2)オフ電流、即ち、ゲート電極に負電圧を、ドレイン電圧に正電圧を夫々かけたときのドレイン電流が低く、(3)S値(Subthreshold Swing)、即ち、ドレイン電流を1桁あげるために必要なゲート電圧が低く、(4)しきい値電圧、即ち、ドレイン電極に正電圧をかけ、ゲート電圧に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧が時間的に変化せずに安定であり、且つ(5)移動度が高いこと、などが要求される。
特許文献2には、ソース・ドレイン電極の加工にドライエッチングを用いることにより、TFT特性バラツキの増大やTFTのオン電流低減を抑制する方法が開示されている。また特許文献3には、チャンネル表面を一部除去して陥入部を形成することによって、ダメージ領域を除去し、良好な電気的特性が得られることが開示されている。
さらに前記酸化物半導体として、特許文献1に記載のIn、Ga、ZnおよびOからなるアモルファス酸化物半導体材料IGZO(以下、単に「IGZO」と称することがある。)がよく知られている。この酸化物半導体を含む薄膜トランジスタの電界効果移動度は10cm2/Vs以下である。しかし、表示装置の大画面化、高精細化や高速駆動化に対応するためには、より高い電界効果移動度をもつ材料が求められている。
さらに前記酸化物半導体として、特許文献1に記載のIn、Ga、ZnおよびOからなるアモルファス酸化物半導体材料IGZO(以下、単に「IGZO」と称することがある。)がよく知られている。この酸化物半導体を含む薄膜トランジスタの電界効果移動度は10cm2/Vs以下である。しかし、表示装置の大画面化、高精細化や高速駆動化に対応するためには、より高い電界効果移動度をもつ材料が求められている。
移動度が高いことに加えて、薄膜トランジスタの製造工程に対する適合性も求められる。酸化物半導体を用いた薄膜トランジスタの構造として種々の構造があるが、その一例として薄膜トランジスタの積層断面構造を図1(a)及び図1(b)に示す。図1(a)は、エッチストッパー層9を有するエッチストッパー(ESL;Etch Stopper Layer)型の薄膜トランジスタ、図1(b)は、エッチストッパー層9を有さないバックチャネルエッチ(BCE;Back Channel Etch)型の薄膜トランジスタの積層断面構造である。
上記2パターンの薄膜トランジスタのうち、BCE型は量産の観点から製造コストが低く、寄生容量が少ない点や短チャネル化が容易であるという点から注目されている。しかし、ウェットエッチングによりソース・ドレイン電極を加工する際に、エッチング液により酸化物半導体薄膜の表面(バックチャネル)がエッチング液にさらされることにより、該表面が物理的に削れたり、該表面が荒れたり、さらには酸素欠損などのダメージが入る場合などがあり、結果としてトランジスタ特性やストレス耐性が低下するおそれがあった。
そのためBCE型薄膜トランジスタに用いられる酸化物半導体薄膜には、上記エッチング液に対する高い耐性が求められる。一方で、酸化物半導体薄膜には、この酸化物半導体薄膜自体をウェットエッチングにより加工する際に、エッチング液であるシュウ酸等の有機酸に対し適切な速度でエッチングされ、残渣無くパターニングできることも要求される。
前述したIGZOにおいて、ソース・ドレイン電極にMo配線やMo合金配線、又はAl配線もしくはAl合金配線とMo配線もしくはMo合金配線との積層配線を用いた場合、電極加工にはリン酸、硝酸、酢酸などを含む汎用の無機酸系エッチング液が用いられる。しかしながらIGZOは前記無機酸系エッチング液により容易にエッチングされるため、前述の配線を用いたBCE型の薄膜トランジスタを形成することはできない。
さらにIGZOにおいて、ソース・ドレイン電極にMo配線もしくはMo合金配線のMo系配線、前記Mo系配線とCu配線もしくはCu合金配線とのMo系/Cu系積層配線、Ti配線もしくはTi合金配線のTi系配線、又は、前記Ti系配線とCu配線もしくはCu合金配線とのTi系/Cu系積層配線を用いた場合、電極加工には過酸化水素水にフッ化物を含んだ無機系エッチング液が用いられる。しかしながらIGZOは前記無機系エッチング液により容易にエッチングされるため、こちらも前述の配線を用いたBCE型の薄膜トランジスタを形成することはできない。
本発明は上記事情に鑑みてなされたものであり、ソース・ドレイン電極に純Mo膜及びMo合金膜の少なくともいずれか一方のMo系膜又は、前記Mo系膜と純Cu膜及びCu合金膜の少なくともいずれか一方のCu系膜との積層膜(以下、「Mo系/Cu系積層膜」と称することがある。)や、純Ti膜及びTi合金膜の少なくともいずれか一方のTi系膜又は、前記Ti系膜と純Cu膜及びCu合金膜の少なくともいずれか一方のCu系膜との積層膜(以下、「Ti系/Cu系積層膜」と称することがある。)を用いた場合に、優れた特性を有する薄膜トランジスタを提供することを目的とする。
具体的には、高い電界移動度を維持しつつ、スイッチング特性、S値、ストレス耐性及び光ストレス耐性(光ストレスによるトンラジスタのしきい値変化量が小さいこと)に優れた薄膜トランジスタを提供し、中でも、光ストレス耐性に特に優れたエッチストッパー層を有しないBCE型薄膜トランジスタを提供することを目的とする。
具体的には、高い電界移動度を維持しつつ、スイッチング特性、S値、ストレス耐性及び光ストレス耐性(光ストレスによるトンラジスタのしきい値変化量が小さいこと)に優れた薄膜トランジスタを提供し、中でも、光ストレス耐性に特に優れたエッチストッパー層を有しないBCE型薄膜トランジスタを提供することを目的とする。
本発明者らは、鋭意研究を重ねた結果、In、Ga、ZnおよびSnの金属元素からなる酸化物半導体層を含むことにより上記課題を解決できることを見出し、本発明を完成するに至った。
すなわち、本発明は、以下の[1]〜[6]に係るものである。
[1]基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、および2層以上の保護膜を有する薄膜トランジスタであって、
前記酸化物半導体層を構成する金属元素がIn、Ga、Zn及びSnであり、
前記ソース・ドレイン電極が純Ti膜及びTi合金膜の少なくともいずれか一方のTi系膜又は、前記Ti系膜と純Cu膜及びCu合金膜の少なくともいずれか一方のCu系膜とのTi系/Cu系積層膜であり、かつ
前記ソース・ドレイン電極が前記酸化物半導体層と直接接合することを特徴とする薄膜トランジスタ。
[2]基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、および2層以上の保護膜を有する薄膜トランジスタであって、
前記酸化物半導体層を構成する金属元素がIn、Ga、Zn及びSnであり、
前記ソース・ドレイン電極が純Mo膜及びMo合金膜の少なくともいずれか一方のMo系膜又は、前記Mo系膜と純Cu膜及びCu合金膜の少なくともいずれか一方のCu系膜とのMo系/Cu系積層膜であり、かつ
前記ソース・ドレイン電極が前記酸化物半導体層と直接接合することを特徴とする薄膜トランジスタ。
[3]前記酸化物半導体層における全金属元素に対するSnの含有量が9原子%以上50原子%以下であることを特徴とする前記[1]又は[2]に記載の薄膜トランジスタ。
[4]前記酸化物半導体層における全金属元素の合計(In+Ga+Zn+Sn)に対する各金属元素の割合が、
In:15〜25原子%、
Ga:5〜20原子%、
Zn:35〜60原子%、および
Sn:9〜30原子%
であることを特徴とする前記[3]に記載の薄膜トランジスタ。
[5]前記2層以上の保護膜が少なくとも、前記酸化物半導体層と直接接合する第1保護膜及び前記第1保護膜とは異なる第2保護膜からなり、かつ前記第1保護膜が水素濃度4.5原子%以下のSiOx膜であることを特徴とする前記[1]〜[4]のいずれか1に記載の薄膜トランジスタ。
[6]前記酸化物半導体層の直上にエッチストッパー層を設けない、バックチャネル型であることを特徴とする前記[1]〜[5]のいずれか1に記載の薄膜トランジスタ。
[1]基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、および2層以上の保護膜を有する薄膜トランジスタであって、
前記酸化物半導体層を構成する金属元素がIn、Ga、Zn及びSnであり、
前記ソース・ドレイン電極が純Ti膜及びTi合金膜の少なくともいずれか一方のTi系膜又は、前記Ti系膜と純Cu膜及びCu合金膜の少なくともいずれか一方のCu系膜とのTi系/Cu系積層膜であり、かつ
前記ソース・ドレイン電極が前記酸化物半導体層と直接接合することを特徴とする薄膜トランジスタ。
[2]基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、および2層以上の保護膜を有する薄膜トランジスタであって、
前記酸化物半導体層を構成する金属元素がIn、Ga、Zn及びSnであり、
前記ソース・ドレイン電極が純Mo膜及びMo合金膜の少なくともいずれか一方のMo系膜又は、前記Mo系膜と純Cu膜及びCu合金膜の少なくともいずれか一方のCu系膜とのMo系/Cu系積層膜であり、かつ
前記ソース・ドレイン電極が前記酸化物半導体層と直接接合することを特徴とする薄膜トランジスタ。
[3]前記酸化物半導体層における全金属元素に対するSnの含有量が9原子%以上50原子%以下であることを特徴とする前記[1]又は[2]に記載の薄膜トランジスタ。
[4]前記酸化物半導体層における全金属元素の合計(In+Ga+Zn+Sn)に対する各金属元素の割合が、
In:15〜25原子%、
Ga:5〜20原子%、
Zn:35〜60原子%、および
Sn:9〜30原子%
であることを特徴とする前記[3]に記載の薄膜トランジスタ。
[5]前記2層以上の保護膜が少なくとも、前記酸化物半導体層と直接接合する第1保護膜及び前記第1保護膜とは異なる第2保護膜からなり、かつ前記第1保護膜が水素濃度4.5原子%以下のSiOx膜であることを特徴とする前記[1]〜[4]のいずれか1に記載の薄膜トランジスタ。
[6]前記酸化物半導体層の直上にエッチストッパー層を設けない、バックチャネル型であることを特徴とする前記[1]〜[5]のいずれか1に記載の薄膜トランジスタ。
本発明によれば、ソース・ドレイン電極に純Mo膜及びMo合金膜の少なくともいずれか一方のMo系膜又は、前記Mo系膜と純Cu膜及びCu合金膜の少なくともいずれか一方のCu系膜とのMo系/Cu系積層膜や、純Ti膜及びTi合金膜の少なくともいずれか一方のTi系膜又は、前記Ti系膜と純Cu膜及びCu合金膜の少なくともいずれか一方のCu系膜とのTi系/Cu系積層膜を用いた場合でも、高い電界移動度を維持しつつ、スイッチング特性、S値、ストレス耐性及び光ストレス耐性(光ストレスによるトランジスタのしきい値変化量が小さいこと)に優れた薄膜トランジスタ、より好ましくはBCE型薄膜トランジスタを得ることができる。
また、本発明に係る薄膜トランジスタは、ソース・ドレイン電極の形成をウェットエッチングで行うことができるため、特性の高い表示装置を容易かつ低コストで得ることができる。
また、本発明に係る薄膜トランジスタは、ソース・ドレイン電極の形成をウェットエッチングで行うことができるため、特性の高い表示装置を容易かつ低コストで得ることができる。
本発明の薄膜トランジスタは、基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、および2層以上の保護膜を有する薄膜トランジスタであって、前記酸化物半導体層を構成する金属元素がIn、Ga、Zn及びSnであることを特徴とする。
前記ソース・ドレイン電極は前記酸化物半導体層と直接接合し、かつ、純Mo膜及びMo合金膜の少なくともいずれか一方のMo系膜もしくは前記Mo系膜と純Cu膜及びCu合金膜の少なくともいずれか一方のCu系膜とのMo系/Cu系積層膜、又は純Ti膜及びTi合金膜の少なくともいずれか一方のTi系膜もしくは前記Ti系膜とCu系膜とのTi系/Cu系積層膜である。
前記ソース・ドレイン電極は前記酸化物半導体層と直接接合し、かつ、純Mo膜及びMo合金膜の少なくともいずれか一方のMo系膜もしくは前記Mo系膜と純Cu膜及びCu合金膜の少なくともいずれか一方のCu系膜とのMo系/Cu系積層膜、又は純Ti膜及びTi合金膜の少なくともいずれか一方のTi系膜もしくは前記Ti系膜とCu系膜とのTi系/Cu系積層膜である。
本発明における酸化物半導体層は、金属元素であるIn、Ga、Zn及びSnを必須成分として含む酸化物(GIZTO)である。Snを必須成分として含むことによって、過酸化水素水にフッ化物を含んだ無機系エッチング液等のエッチング液に晒されても、酸化物半導体層のエッチングが抑制され、酸化物半導体層表面のダメージを抑制することができる。そのため、酸化物半導体層の膜厚が均一なTFTを得ることができる。一方、Snが多すぎると酸化物半導体層自体のエッチングが困難となることが懸念される。そのため、Snの含有量はIn、Ga、Zn及びSnの全金属元素に対して9〜50原子%が好ましく、9〜30原子%がより好ましく、9〜25原子%がさらに好ましい。
また、酸化物半導体層における全金属元素の合計(In+Ga+Zn+Sn)に対する各金属元素の割合が、
In:15〜25原子%、
Ga:5〜20原子%、
Zn:35〜60原子%、及び
Sn:9〜30原子%
を満たす酸化物半導体層とすることがエッチングの抑制もしくはTFT特性の点から好ましく、中でもSnが9〜25原子%であることがより好ましい。またZnは40〜60原子%であることがより好ましい。なお、酸化物半導体層中の金属元素の割合はICP発光分析によって測定することができる。
In:15〜25原子%、
Ga:5〜20原子%、
Zn:35〜60原子%、及び
Sn:9〜30原子%
を満たす酸化物半導体層とすることがエッチングの抑制もしくはTFT特性の点から好ましく、中でもSnが9〜25原子%であることがより好ましい。またZnは40〜60原子%であることがより好ましい。なお、酸化物半導体層中の金属元素の割合はICP発光分析によって測定することができる。
ソース・ドレイン電極としてMo系膜又はMo系膜とCu系膜とのMo系/Cu系積層膜を用い、かつソース・ドレイン電極のパターニングを過酸化水素水にフッ化物を含んだ無機系エッチング液等のエッチング液を用いて行う場合であっても、酸化物半導体層の表面状態が良好であり、静特性や特にスイッチング特性に優れ、さらにはS値の劣化を抑えた、光ストレス耐性に優れたBCE型TFTを得ることができる。
また、ソース・ドレイン電極としてTi系膜又はTi系膜とCu系膜とのTi系/Cu系積層膜を用い、かつソース・ドレイン電極のパターニングを過酸化水素水にフッ化物を含んだ無機系エッチング液等のエッチング液を用いて行う場合であっても、酸化物半導体層の表面状態が良好であり、静特性や特にスイッチング特性に優れ、さらにはS値の劣化を抑えた、光ストレス耐性に優れたBCE型TFTを得ることができる。
なお、ソース・ドレイン電極にはAl配線およびCu配線が主として用いられ、これら配線膜に対して、バリアメタルおよびキャップメタルには従来Mo系材料が多く用いられてきた。一方、Ti系材料は従来ドライエッチングで実施される場合が多かった。
しかしながら、本発明者らの検討によれば、フッ化物の入った過酸化水素系エッチング液に限ると、Ti系材料を用いてもウェットエッチングが可能になることが判明した。
しかしながら、本発明者らの検討によれば、フッ化物の入った過酸化水素系エッチング液に限ると、Ti系材料を用いてもウェットエッチングが可能になることが判明した。
また、従来Cu系/Ti系積層膜の場合にはCuをウェットエッチングで行い、Tiをドライエッチングで行っていたが、同じく過酸化水素系エッチング液を用いてTiをCu配線と組み合わせることで、Cu系/Ti系積層膜の一括エッチングが可能となる。
本発明におけるソース・ドレイン電極において、Moは残渣が生じると酸化物半導体を用いたBCE型TFTの特性を劣化させやすくなる場合があるのに対し、Tiは残渣が生じても特性を劣化させないことから、ソース・ドレイン電極としてTi系膜又はTi系/Cu系積層膜を用いることが、特性向上の観点からより好ましい。
またTiを含有するMo合金膜を用いた場合も、純Moと比べると特性が向上することから、Tiを含有するMo合金膜又は、該Mo合金を用いたMo系/Cu系積層膜を用いることも好ましい。
またTiを含有するMo合金膜を用いた場合も、純Moと比べると特性が向上することから、Tiを含有するMo合金膜又は、該Mo合金を用いたMo系/Cu系積層膜を用いることも好ましい。
2層以上の保護膜は、従来一般に用いられる保護膜であれば特に制限されることなく用いることができる。また2層以上の保護膜は、少なくとも、前記酸化物半導体層と直接接合する第1保護膜及び前記第1保護膜とは異なる第2保護膜からなることが好ましい。第2保護膜は、第1保護膜以外の保護膜であれば、1層でも2層以上でもよい。
前記第1保護膜は、水素濃度が4.5原子%以下のSiOx膜であることが光ストレス耐性をより向上できることから好ましい。
前記第1保護膜は、水素濃度が4.5原子%以下のSiOx膜であることが光ストレス耐性をより向上できることから好ましい。
保護膜を上記構成にすることにより、ソース・ドレイン電極がMo系膜若しくはMo系/Cu系積層膜又はTi系膜若しくはTi系/Cu系積層膜であっても、TFTの静特性を劣化させることなく、過酸化水素水にフッ化物を含んだ無機系エッチング液等のエッチング液によるダメージを抑制できる。すなわち、酸化物半導体層の膜厚が均一でかつ静特性とストレス耐性の良好なTFTを得ることができる。
なお、前記第2保護膜は、従来一般に用いられる保護膜であれば特に制限されることなく用いることができる。中でもSiNx膜やSiOx膜が好ましい。
なお、前記第2保護膜は、従来一般に用いられる保護膜であれば特に制限されることなく用いることができる。中でもSiNx膜やSiOx膜が好ましい。
本発明に係る薄膜トランジスタを構成する基板、ゲート電極及びゲート絶縁膜は、それぞれ従来一般に用いられるものを用いることができる。
中でも、基板は透明度の点からガラス基板、石英等が好ましい。ゲート電極は耐熱性、抵抗率の点から純Mo薄膜、Mo/Al/Mo、Cu/Mo、Cu/Ti等が好ましい。ゲート絶縁膜は酸化物半導体膜への水素拡散の点からSiH4とN2Oの混合ガスをキャリアガスとしてプラズマCVD法により成膜することが好ましい。
中でも、基板は透明度の点からガラス基板、石英等が好ましい。ゲート電極は耐熱性、抵抗率の点から純Mo薄膜、Mo/Al/Mo、Cu/Mo、Cu/Ti等が好ましい。ゲート絶縁膜は酸化物半導体膜への水素拡散の点からSiH4とN2Oの混合ガスをキャリアガスとしてプラズマCVD法により成膜することが好ましい。
本発明に係る薄膜トランジスタは、上述の通り酸化物半導体層の直上にエッチストッパー層を有していないBCE型とすることができるため、TFT製造工程におけるマスク形成工程数が少なく、十分にコストを削減することができる。またBCE型TFTは、ESL型TFTのようにエッチストッパー層とソース・ドレイン電極のオーバーラップ部分がないため、ESL型TFTよりもTFTの小型化が可能である。
なお、本発明に係る薄膜トランジスタは、BCE型やESL型に限らず、従来と同様の方法及び条件にて製造することができるが、例えば実施例に記載する方法により製造することができる。
なお、本発明に係る薄膜トランジスタは、BCE型やESL型に限らず、従来と同様の方法及び条件にて製造することができるが、例えば実施例に記載する方法により製造することができる。
以下に、実施例及び比較例を挙げて本発明をさらに具体的に説明するが、本発明は、これらの実施例に限定されるものではない。
[実施例1]
図2に示す構造を有する薄膜トランジスタを下記手順により作製した。
まずガラス基板1(コーニング社製イーグルXG、直径100nm×厚さ0.7mm)上に、ゲート電極2として純Mo薄膜を100nm、およびゲート絶縁膜3としてSiOx膜(膜厚250nm)を順次成膜した。上記ゲート電極2は、純Moスパッタリングターゲットを使用し、DCスパッタリング法により、成膜温度:室温、成膜パワー:300W、キャリアガス:Ar、ガス圧:2mTorrの条件で成膜した。また、ゲート絶縁膜3は、プラズマCVD法を用い、キャリアガス:SiH4とN2Oの混合ガス、成膜パワー:300W、成膜温度:350℃の条件で成膜した。
[実施例1]
図2に示す構造を有する薄膜トランジスタを下記手順により作製した。
まずガラス基板1(コーニング社製イーグルXG、直径100nm×厚さ0.7mm)上に、ゲート電極2として純Mo薄膜を100nm、およびゲート絶縁膜3としてSiOx膜(膜厚250nm)を順次成膜した。上記ゲート電極2は、純Moスパッタリングターゲットを使用し、DCスパッタリング法により、成膜温度:室温、成膜パワー:300W、キャリアガス:Ar、ガス圧:2mTorrの条件で成膜した。また、ゲート絶縁膜3は、プラズマCVD法を用い、キャリアガス:SiH4とN2Oの混合ガス、成膜パワー:300W、成膜温度:350℃の条件で成膜した。
次に酸化物半導体層4(膜厚40nm)として、原子比がGa:In:Zn:Sn=16.8:16.6:47.2:19.4のGa−In−Zn−Sn−O膜をゲート絶縁膜3上に成膜した。成膜には、金属元素の比率が同じスパッタリングターゲットを用い、DCスパッタリング法を用いて成膜した。
スパッタリングに使用した装置は、(株)アルバック社製「CS−200」であり、スパッタリング条件は下記のとおりである。
スパッタリングに使用した装置は、(株)アルバック社製「CS−200」であり、スパッタリング条件は下記のとおりである。
(スパッタリング条件)
基板温度:室温
成膜パワー:DC 200W
ガス圧:1mTorr
酸素分圧:100×O2/(Ar+O2)=10%
基板温度:室温
成膜パワー:DC 200W
ガス圧:1mTorr
酸素分圧:100×O2/(Ar+O2)=10%
上記のようにして酸化物半導体層4(GIZTO)を成膜した後、フォトリソグラフィーおよびウェットエッチングによりパターニングを行った。前記ウェットエッチングでは、関東化学社製「ITO−07N」を使用し、液温を室温とした。なお、本実施例では、実験を行った全ての酸化物薄膜について残渣なく、エッチングできることを確認した。
上記のとおり、酸化物半導体層4をパターニングした後、酸化物半導体層4の膜質を向上させるため、プレアニール処理を行った。プレアニール処理は、大気雰囲気下にて350℃で60分間行った。
次にソース・ドレイン電極5を形成した。具体的には、純Mo単層である純Mo膜(実施例1−1)と、純Mo膜と純Cu膜を積層し、純Mo膜(膜厚20nm)/純Cu膜(膜厚200nm)/純Mo膜(膜厚20nm)の3層積層膜(純Mo/純Cu/純Mo積層膜)(実施例1−2)を形成した。前記ソース・ドレイン電極5を成膜後、フォトリソグラフィーおよびウェットエッチングによりパターニングを行った。パターニングには過酸化水素水にフッ化物を含んだ無機系エッチング液を用いた。ソース・ドレイン電極5のパターニングにより、TFTのチャネル長を10μm、チャネル幅を200μmとした。ソース・ドレイン電極5の短絡を防ぐために、同電極膜厚に対して20%、50%又は100%のオーバーエッチングを行った。なお、50%のオーバーエッチングを標準条件とした。
その後、保護膜としてまず第1保護膜6AとしてSiOx膜を形成した。該SiOx膜の形成はサムコ製「PD−220NL」を用い、プラズマCVD法で行った。SiOx膜の形成には、SiH4およびN2Oの混合ガスを用いた。また成膜パワーを100W、成膜温度を230℃とした。前記SiH4とN2Oのガス比は、SiH4:N2O=4:100とし、この場合SiOx膜の水素濃度は4.3原子%であった。また、SiOx膜の膜厚は200nmとした。
その後、第2保護膜6Bとして、SiNx膜を成膜した。該SiNx膜の形成は同じくサムコ製「PD−220NL]を用い、プラズマCVD法で行った。SiNx膜の形成には、SiH4およびNH3およびN2の混合ガスを用いた。また成膜パワーを100W、成膜温度を200℃とした。前記SiH4とN2OとN2のガス比は、SiH4:N2O:N2=12.5:6.0:297.5とした。
次にフォトリソグラフィー、およびドライエッチングにより、第1保護膜6Aおよび第2保護膜6Bにトランジスタ特性評価用のプロービングのためのコンタクトホール7を形成した。
最後にポストアニール処理を行った。ポストアニール処理は、窒素雰囲気下にて250℃で30分間行った。以上の手順によりTFTを製造した。
最後にポストアニール処理を行った。ポストアニール処理は、窒素雰囲気下にて250℃で30分間行った。以上の手順によりTFTを製造した。
[比較例1]
酸化物半導体層4の金属元素の組成をIn:Ga:Zn=1:1:1(原子比)のIn−Ga−Zn−O(IGZO)膜とした以外は実施例1と同様にして、薄膜トランジスタを作製した。なお、実施例1と同様に、ソース・ドレイン電極が純Mo単層である純Mo膜を比較例1−1、純Mo膜と純Cu膜を積層し、純Mo膜(膜厚20nm)/純Cu膜(膜厚200nm)/純Mo膜(膜厚20nm)の3層積層膜(純Mo/純Cu/純Mo積層膜)であるものを比較例1−2とする。
酸化物半導体層4の金属元素の組成をIn:Ga:Zn=1:1:1(原子比)のIn−Ga−Zn−O(IGZO)膜とした以外は実施例1と同様にして、薄膜トランジスタを作製した。なお、実施例1と同様に、ソース・ドレイン電極が純Mo単層である純Mo膜を比較例1−1、純Mo膜と純Cu膜を積層し、純Mo膜(膜厚20nm)/純Cu膜(膜厚200nm)/純Mo膜(膜厚20nm)の3層積層膜(純Mo/純Cu/純Mo積層膜)であるものを比較例1−2とする。
[過酸化水素水にフッ化物を含んだ無機系エッチング液に対する耐性の評価1]
酸化物半導体層におけるSnの有無が、ソース・ドレイン電極形成時に使用する過酸化水素水にフッ化物を含んだ無機系エッチング液に対する耐性に及ぼす影響について検討した。酸化物半導体層に対し膜減りをさせることによりエッチング速度を測定した。
実施例1及び比較例1における酸化物半導体層の他に、純Mo膜、純Ti膜及び純Cu膜のそれぞれに対しても同様にエッチング速度を測定した。
酸化物半導体層におけるSnの有無が、ソース・ドレイン電極形成時に使用する過酸化水素水にフッ化物を含んだ無機系エッチング液に対する耐性に及ぼす影響について検討した。酸化物半導体層に対し膜減りをさせることによりエッチング速度を測定した。
実施例1及び比較例1における酸化物半導体層の他に、純Mo膜、純Ti膜及び純Cu膜のそれぞれに対しても同様にエッチング速度を測定した。
図3のグラフに過酸化水素水にフッ化物を含んだ無機系エッチング液におけるエッチング速度の測定結果を示す。図3中、「Ti」とは純Ti膜、「Mo」とは純Mo膜、「Cu」とは純Cu膜、「IGZO」とは比較例1における酸化物半導体層、「GIZTO」とは実施例1における酸化物半導体層をそれぞれ意味する。
その結果、IGZO酸化物半導体層のエッチング速度が1.71nm/秒であったのに対し、Snを含むGIZTO酸化物半導体層では0.44nm/秒となり、約3.9倍の耐性があることが分かった。
その結果、IGZO酸化物半導体層のエッチング速度が1.71nm/秒であったのに対し、Snを含むGIZTO酸化物半導体層では0.44nm/秒となり、約3.9倍の耐性があることが分かった。
[過酸化水素水にフッ化物を含んだ無機系エッチング液に対する耐性の評価2]
実施例1−2及び比較例1−2で得られたTFTにおいて、20%、50%及び100%のオーバーエッチングを行った場合の、ソース・ドレイン電極間の酸化物半導体層の上面光学顕微鏡写真を図4(a)〜図4(f)に示した。図4(a)〜図4(c)は比較例1−2に係るIGZO酸化物半導体層を用いたTFT、図4(d)〜図4(f)は実施例1−2に係るGIZTO酸化物半導体層を用いたTFTであり、図4(a)及び図4(d)は20%のオーバーエッチング、図4(b)及び図4(e)は50%のオーバーエッチング、図4(c)及び図4(f)は100%のオーバーエッチングの結果である。
実施例1−2及び比較例1−2で得られたTFTにおいて、20%、50%及び100%のオーバーエッチングを行った場合の、ソース・ドレイン電極間の酸化物半導体層の上面光学顕微鏡写真を図4(a)〜図4(f)に示した。図4(a)〜図4(c)は比較例1−2に係るIGZO酸化物半導体層を用いたTFT、図4(d)〜図4(f)は実施例1−2に係るGIZTO酸化物半導体層を用いたTFTであり、図4(a)及び図4(d)は20%のオーバーエッチング、図4(b)及び図4(e)は50%のオーバーエッチング、図4(c)及び図4(f)は100%のオーバーエッチングの結果である。
図4(a)〜図4(f)から明らかなように、IGZO酸化物半導体層を用いたTFTでは50%のオーバーエッチング以上では酸化物半導体層が消失しているのに対し、GIZTO酸化物半導体層を用いたTFTでは100%のオーバーエッチングであっても酸化物半導体層が消失していないことが確認された。
実施例1−1及び比較例1−1についても同様の評価を行った。以上の評価結果を表1の「S/D電極エッチング後の光学顕微鏡評価」にまとめた。
実施例1−1及び比較例1−1についても同様の評価を行った。以上の評価結果を表1の「S/D電極エッチング後の光学顕微鏡評価」にまとめた。
[静特性における電界効果移動度、S値の評価1]
実施例1−2及び比較例1−2のTFTを用いて、静特性における電界効果移動度及びストレス耐性(S値)の評価を行った。
実施例1−2及び比較例1−2のTFTを用いてId−Vg特性を測定した。Id−Vg特性は、ゲート電圧、ソース・ドレイン電極の電圧を以下のように設定し、プローバーおよび半導体パラメーターアナライザ(Keithley4200SCS)を用いて測定を行った。
・ゲート電圧:−30〜30V(ステップ0.25V)
・ソース電圧:0V
・ドレイン電圧:10V
・測定温度:室温
実施例1−2及び比較例1−2のTFTを用いて、静特性における電界効果移動度及びストレス耐性(S値)の評価を行った。
実施例1−2及び比較例1−2のTFTを用いてId−Vg特性を測定した。Id−Vg特性は、ゲート電圧、ソース・ドレイン電極の電圧を以下のように設定し、プローバーおよび半導体パラメーターアナライザ(Keithley4200SCS)を用いて測定を行った。
・ゲート電圧:−30〜30V(ステップ0.25V)
・ソース電圧:0V
・ドレイン電圧:10V
・測定温度:室温
測定したId−Vg特性を図5にまとめて示す。図5中、「O.E.20%」、「O.E.50%」及び「O.E.100%」とはそれぞれ20%、50%及び100%のオーバーエッチングを意味する。また各グラフの縦軸はId(A)であり横軸はVg(V)である。なお、IGZO酸化物半導体層はエッチング液に50%及び100%のオーバーエッチング時間で浸漬すると消失したためにId−Vg特性が観測されなかった(ドレイン電流が流れなかった)。一方、GIZTO酸化物半導体層を用いたTFTでは良好なId−Vg特性が得られた。
実施例1−1及び比較例1−1についても同様の評価を行った。以上の評価結果を表1の「移動度」、「S値」及び「S値判定」にまとめた。
移動度は7.0cm2/Vs以上を合格とする。
「S値判定」の基準を以下に示す。
○:S値が0.45V/dec以下
△:S値が0.45V/dec以上1.0V/dec以下
×:S値が1.0V/decを超える
移動度は7.0cm2/Vs以上を合格とする。
「S値判定」の基準を以下に示す。
○:S値が0.45V/dec以下
△:S値が0.45V/dec以上1.0V/dec以下
×:S値が1.0V/decを超える
表1に示すように、IGZO酸化物半導体層を用いたTFTはソース・ドレイン電極のパターニングにおける20%のオーバーエッチングにおいても移動度の低下がみられた。
[ストレス耐性の評価1]
実施例1−1、実施例1−2、比較例1−1及び比較例1−2のTFTを用いてストレス耐性(光+負バイアスストレスに対する耐性)の評価を行った。
ストレス耐性は、ゲート電極に負バイアスをかけながら光を照射するストレス印加試験を行って評価した。ストレス印加条件は以下のとおりである。
・ゲート電圧:−20V
・ソース・ドレイン電圧:10V
・基板温度:60℃
・ストレス印加時間:2時間
・光ストレス条件:
光強度:25000NIT
光源:白色LED
実施例1−1、実施例1−2、比較例1−1及び比較例1−2のTFTを用いてストレス耐性(光+負バイアスストレスに対する耐性)の評価を行った。
ストレス耐性は、ゲート電極に負バイアスをかけながら光を照射するストレス印加試験を行って評価した。ストレス印加条件は以下のとおりである。
・ゲート電圧:−20V
・ソース・ドレイン電圧:10V
・基板温度:60℃
・ストレス印加時間:2時間
・光ストレス条件:
光強度:25000NIT
光源:白色LED
光+負バイアスストレス印加前後のしきい値電圧シフト(ドレイン電流が10−9Aとなるゲート電圧の差)を測定した。この差をΔVthと呼ぶ。評価結果を表1の「ΔVth」及び「ΔVth判定」にまとめた。ΔVth判定の判定基準は以下のとおりである。
○:ΔVthが3.5V以下
×:ΔVthが3.5Vを超える
○:ΔVthが3.5V以下
×:ΔVthが3.5Vを超える
以上の評価結果より、GIZTO酸化物半導体層を用いたTFTは従来のIGZO酸化物半導体層用いたTFTと同程度のS値が得られ、移動度、ストレス耐性共に非常に良好な結果が得られたことから、総合判定として○とした。
[実施例2]
実施例1と同様に図2に示す構造を有する薄膜トランジスタを作製した。
まずガラス基板1(コーニング社製イーグルXG、直径100nm×厚さ0.7mm)上に、ゲート電極2として純Mo薄膜を100nm、およびゲート絶縁膜3としてSiOx膜(膜厚250nm)を順次成膜した。上記ゲート電極2は、純Moスパッタリングターゲットを使用し、DCスパッタリング法により、成膜温度:室温、成膜パワー:300W、キャリアガス:Ar、ガス圧:2mTorrの条件で成膜した。また、上記ゲート絶縁膜3は、プラズマCVD法を用い、キャリアガス:SiH4とN2Oの混合ガス、成膜パワー:300W、成膜温度:350℃の条件で成膜した。
実施例1と同様に図2に示す構造を有する薄膜トランジスタを作製した。
まずガラス基板1(コーニング社製イーグルXG、直径100nm×厚さ0.7mm)上に、ゲート電極2として純Mo薄膜を100nm、およびゲート絶縁膜3としてSiOx膜(膜厚250nm)を順次成膜した。上記ゲート電極2は、純Moスパッタリングターゲットを使用し、DCスパッタリング法により、成膜温度:室温、成膜パワー:300W、キャリアガス:Ar、ガス圧:2mTorrの条件で成膜した。また、上記ゲート絶縁膜3は、プラズマCVD法を用い、キャリアガス:SiH4とN2Oの混合ガス、成膜パワー:300W、成膜温度:350℃の条件で成膜した。
次に酸化物半導体層4(膜厚40nm)として、原子比がGa:In:Zn:Sn=16.8:16.6:47.2:19.4のGa−In−Zn−Sn−O膜(GIZTO膜)を成膜した。成膜には、金属元素の比率が同じスパッタリングターゲットを用い、DCスパッタリング法を用いて成膜した。
スパッタリングに使用した装置は、(株)アルバック社製「CS−200」であり、スパッタリング条件は下記のとおりである。
スパッタリングに使用した装置は、(株)アルバック社製「CS−200」であり、スパッタリング条件は下記のとおりである。
(スパッタリング条件)
基板温度:室温
成膜パワー:DC 200W
ガス圧:1mTorr
酸素分圧:100×O2/(Ar+O2)=10%
基板温度:室温
成膜パワー:DC 200W
ガス圧:1mTorr
酸素分圧:100×O2/(Ar+O2)=10%
上記のようにして酸化物半導体層4を成膜した後、フォトリソグラフィーおよびウェットエッチングによりパターニングを行った。前記ウェットエッチングでは、関東化学社製「ITO−07N」を使用し、液温を室温とした。なお、本実施例では、実験を行った全てのGIZTO酸化物薄膜について残渣なく、エッチングできることを確認した。
上記のとおり、酸化物半導体層4をパターニングした後、酸化物半導体層4の膜質を向上させるため、プレアニール処理を行った。プレアニール処理は、大気雰囲気下にて350℃で60分間行った。
次にソース・ドレイン電極5を形成した。具体的には、純Ti単層である純Ti膜(実施例2−1)と、純Ti膜と純Cu膜を積層し、純Ti膜(膜厚20nm)/純Cu膜(膜厚200nm)/純Ti膜(膜厚20nm)の3層積層膜(純Ti/純Cu/純Ti積層膜)(実施例2−2)を形成した。前記ソース・ドレイン電極5を成膜後、フォトリソグラフィーおよびウェットエッチングによりパターニングを行った。パターニングには過酸化水素水にフッ化物を含んだ無機系エッチング液を用いた。ソース・ドレイン電極5のパターニングにより、TFTのチャネル長を10μm、チャネル幅を200μmとした。ソース・ドレイン電極5の短絡を防ぐために、同電極膜厚に対して20%、50%又は100%のオーバーエッチングを行った。なお、50%を標準条件とした。
その後、保護膜としてまず第1保護膜6AとしてSiOx膜を形成した。該SiOx膜の形成はサムコ製「PD−220NL」を用い、プラズマCVD法で行った。SiOx膜の形成には、SiH4およびN2Oの混合ガスを用いた。また成膜パワーを100W、成膜温度を230℃とした。前記SiH4とN2Oのガス比は、SiH4:N2O=4:100とし、この場合SIOx膜の水素濃度は4.3原子%であった。また、SiOx膜の膜厚は200nmとした。
その後、第2保護膜6Bとして、SiNx膜を成膜した。該SiNx膜の形成は同じくサムコ製「PD−220NL]を用い、プラズマCVD法で行った。SiNx膜の形成には、SiH4およびNH3およびN2の混合ガスを用いた。また成膜パワーを100W、成膜温度を200℃とした。前記SiH4とN2OとN2のガス比は、SiH4:N2O:N2=12.5:6.0:297.5とした。
次にフォトリソグラフィー、およびドライエッチングにより、第1保護膜6Aおよび第2保護膜6Bにトランジスタ特性評価用のプロービングのためのコンタクトホール7を形成した。
最後にポストアニール処理を行った。ポストアニール処理は、窒素雰囲気下にて250℃で30分間行った。以上の手順によりTFTを製造した。
最後にポストアニール処理を行った。ポストアニール処理は、窒素雰囲気下にて250℃で30分間行った。以上の手順によりTFTを製造した。
[比較例2]
酸化物半導体層4の金属元素の組成をIn:Ga:Zn=1:1:1(原子比)のIn−Ga−Zn−O(IGZO)膜とした以外は実施例2と同様にして、薄膜トランジスタを作製した。なお、実施例2と同様に、ソース・ドレイン電極が純Ti単層である純Ti膜を比較例2−1、純Ti膜と純Cu膜を積層し、純Ti膜(膜厚20nm)/純Cu膜(膜厚200nm)/純Ti膜(膜厚20nm)の3層積層膜(純Ti/純Cu/純Ti積層膜)であるものを比較例2−2とした。
酸化物半導体層4の金属元素の組成をIn:Ga:Zn=1:1:1(原子比)のIn−Ga−Zn−O(IGZO)膜とした以外は実施例2と同様にして、薄膜トランジスタを作製した。なお、実施例2と同様に、ソース・ドレイン電極が純Ti単層である純Ti膜を比較例2−1、純Ti膜と純Cu膜を積層し、純Ti膜(膜厚20nm)/純Cu膜(膜厚200nm)/純Ti膜(膜厚20nm)の3層積層膜(純Ti/純Cu/純Ti積層膜)であるものを比較例2−2とした。
[静特性における電界効果移動度、S値の評価2]
実施例2−2及び比較例2−2のTFTを用いて、静特性における電界効果移動度及びストレス耐性(S値)の評価を行った。
実施例2−2及び比較例2−2のTFTを用いてId−Vg特性を測定した。Id−Vg特性は、ゲート電圧、ソース・ドレイン電極の電圧を以下のように設定し、プローバーおよび半導体パラメーターアナライザ(Keithley4200SCS)を用いて測定を行った。
・ゲート電圧:−30〜30V(ステップ0.25V)
・ソース電圧:0V
・ドレイン電圧:10V
・測定温度:室温
実施例2−2及び比較例2−2のTFTを用いて、静特性における電界効果移動度及びストレス耐性(S値)の評価を行った。
実施例2−2及び比較例2−2のTFTを用いてId−Vg特性を測定した。Id−Vg特性は、ゲート電圧、ソース・ドレイン電極の電圧を以下のように設定し、プローバーおよび半導体パラメーターアナライザ(Keithley4200SCS)を用いて測定を行った。
・ゲート電圧:−30〜30V(ステップ0.25V)
・ソース電圧:0V
・ドレイン電圧:10V
・測定温度:室温
測定したId−Vg特性を図6にまとめて示す。図6中、「O.E.20%」、「O.E.50%」及び「O.E.100%」とはそれぞれ20%、50%及び100%のオーバーエッチングを意味する。また各グラフの縦軸はId(A)であり横軸はVg(V)である。なお、IGZO酸化物半導体層はエッチング液に50%及び100%のオーバーエッチング時間で浸漬すると消失したためにId−Vg特性が観測されなかった(ドレイン電流が流れなかった)。一方、GIZTO酸化物半導体層を用いたTFTでは良好なId−Vg特性が得られた。
実施例2−1及び比較例2−1についても同様の評価を行った。以上の評価結果を表2の「移動度」、「S値」及び「S値判定」にまとめた。
移動度は7.0cm2/Vs以上を合格とする。
「S値判定」の基準を以下に示す。
○:S値が0.45V/dec以下
△:S値が0.45V/decを超える1.0V/dec以下
×:S値が1.0V/decを超える
移動度は7.0cm2/Vs以上を合格とする。
「S値判定」の基準を以下に示す。
○:S値が0.45V/dec以下
△:S値が0.45V/decを超える1.0V/dec以下
×:S値が1.0V/decを超える
表2に示すように、IGZO酸化物半導体層を用いたTFTはソース・ドレイン電極のパターニングにおける20%のオーバーエッチングにおいても移動度の低下がみられた。
[ストレス耐性の評価2]
実施例2−1、実施例2−2、比較例2−1及び比較例2−2のTFTを用いてストレス耐性(光+負バイアスストレスに対する耐性)の評価を行った。
ストレス耐性は、ゲート電極に負バイアスをかけながら光を照射するストレス印加試験を行って評価した。ストレス印加条件は以下のとおりである。
・ゲート電圧:−20V
・ソース・ドレイン電圧:10V
・基板温度:60℃
・ストレス印加時間:2時間
・光ストレス条件:
光強度:25000NIT
光源:白色LED
実施例2−1、実施例2−2、比較例2−1及び比較例2−2のTFTを用いてストレス耐性(光+負バイアスストレスに対する耐性)の評価を行った。
ストレス耐性は、ゲート電極に負バイアスをかけながら光を照射するストレス印加試験を行って評価した。ストレス印加条件は以下のとおりである。
・ゲート電圧:−20V
・ソース・ドレイン電圧:10V
・基板温度:60℃
・ストレス印加時間:2時間
・光ストレス条件:
光強度:25000NIT
光源:白色LED
光+負バイアスストレス印加前後のしきい値電圧シフト(ドレイン電流が10−9Aとなるゲート電圧の差)を測定した。この差をΔVthと呼ぶ。評価結果を表2の「ΔVth」及び「ΔVth判定」にまとめた。ΔVth判定の判定基準は以下のとおりである。
○:ΔVthが3.5V以下
×:ΔVthが3.5Vを超える
○:ΔVthが3.5V以下
×:ΔVthが3.5Vを超える
実施例2−1の100%オーバーエッチング時のId−Vg特性を図7に示した。ストレス印加時間は0秒、3600秒または7200秒とした。このときのストレス耐性におけるΔVthはストレス印加時間に関わらず、2.2Vと良好な結果が得られた。
以上の評価結果より、GIZTO酸化物半導体層を用いたTFTでは、移動度、S値、ストレス耐性のすべてにわたって非常に良好な特性が得られたことから、総合判定として○とした。
以上の評価結果より、GIZTO酸化物半導体層を用いたTFTでは、移動度、S値、ストレス耐性のすべてにわたって非常に良好な特性が得られたことから、総合判定として○とした。
表1及び表2の結果から、酸化物半導体層にSnを含まないIGZO酸化物半導体層を用いたTFTの場合、ソース・ドレイン電極のパターニングの際の過酸化水素水にフッ化物を含んだ無機系エッチング液への浸せきによって、酸化物半導体層が容易に消失するため、十分なオーバーエッチング時間において、TFTを製造することができない。
一方、本発明に係るGa−In−Zn−Sn−O(GIZTO)酸化物半導体層を用いたTFTの場合、十分なオーバーエッチング時間おいてTFTを製造することができ、かつ、静特性およびストレス耐性の結果も良好であることが分かった。
さらに静特性におけるS値が良好なこと、及びストレス耐性におけるΔVthが小さいことからGIZTO酸化物半導体層は、過酸化水素水にフッ化物を含んだ無機系エッチング液への浸せきによるエッチングが抑制され、酸化物半導体層表面のダメージを抑制することができると結論づけることができる。
さらに静特性におけるS値が良好なこと、及びストレス耐性におけるΔVthが小さいことからGIZTO酸化物半導体層は、過酸化水素水にフッ化物を含んだ無機系エッチング液への浸せきによるエッチングが抑制され、酸化物半導体層表面のダメージを抑制することができると結論づけることができる。
[実施例3]
実施例1と同様に図2に示す構造を有する薄膜トランジスタを作製した。
まずガラス基板1(コーニング社製イーグルXG、直径100nm×厚さ0.7mm)上に、ゲート電極2として純Mo薄膜を100nm、およびゲート絶縁膜3としてSiOx膜(膜厚250nm)を順次成膜した。上記ゲート電極2は、純Moスパッタリングターゲットを使用し、DCスパッタリング法により、成膜温度:室温、成膜パワー:300W、キャリアガス:Ar、ガス圧:2mTorrの条件で成膜した。また、上記ゲート絶縁膜3は、プラズマCVD法を用い、キャリアガス:SiH4とN2Oの混合ガス、成膜パワー:300W、成膜温度:350℃の条件で成膜した。
実施例1と同様に図2に示す構造を有する薄膜トランジスタを作製した。
まずガラス基板1(コーニング社製イーグルXG、直径100nm×厚さ0.7mm)上に、ゲート電極2として純Mo薄膜を100nm、およびゲート絶縁膜3としてSiOx膜(膜厚250nm)を順次成膜した。上記ゲート電極2は、純Moスパッタリングターゲットを使用し、DCスパッタリング法により、成膜温度:室温、成膜パワー:300W、キャリアガス:Ar、ガス圧:2mTorrの条件で成膜した。また、上記ゲート絶縁膜3は、プラズマCVD法を用い、キャリアガス:SiH4とN2Oの混合ガス、成膜パワー:300W、成膜温度:350℃の条件で成膜した。
次に酸化物半導体層4(膜厚40nm)として、原子比がGa:In:Zn:Sn=16.8:16.6:47.2:19.4のGa−In−Zn−Sn−O(GIZTO)膜を成膜した。成膜には、金属元素の比率が同じスパッタリングターゲットを用い、DCスパッタリング法を用いて成膜した。
スパッタリングに使用した装置は、(株)アルバック社製「CS−200」であり、スパッタリング条件は下記のとおりである。
スパッタリングに使用した装置は、(株)アルバック社製「CS−200」であり、スパッタリング条件は下記のとおりである。
(スパッタリング条件)
基板温度:室温
成膜パワー:DC 200W
ガス圧:1mTorr
酸素分圧:100×O2/(Ar+O2)=10%
基板温度:室温
成膜パワー:DC 200W
ガス圧:1mTorr
酸素分圧:100×O2/(Ar+O2)=10%
上記のようにして酸化物半導体層4を成膜した後、フォトリソグラフィーおよびウェットエッチングによりパターニングを行った。前記ウェットエッチングでは、関東化学社製「ITO−07N」を使用し、液温を室温とした。なお、本実施例では、実験を行った全ての酸化物薄膜について残渣なく、エッチングできることを確認した。
上記のとおり、酸化物半導体層4をパターニングした後、酸化物半導体層4の膜質を向上させるため、プレアニール処理を行った。プレアニール処理は、大気雰囲気下にて350℃で60分間行った。
次にソース・ドレイン電極5を形成した。具体的には、純Ti単層である純Ti膜(実施例3−1)と、純Ti膜と純Cu膜を積層し、純Ti膜(膜厚20nm)/純Cu膜(膜厚200nm)/純Ti膜(膜厚20nm)の3層積層膜(純Ti/純Cu/純Ti積層膜)(実施例3−2)を形成した。前記ソース・ドレイン電極5を成膜後、フォトリソグラフィーおよびウェットエッチングによりパターニングを行った。パターニングには過酸化水素水にフッ化物を含んだ無機系エッチング液を用いた。ソース・ドレイン電極5のパターニングにより、TFTのチャネル長を10μm、チャネル幅を200μmとした。ソース・ドレイン電極5の短絡を防ぐために、同電極膜厚に対して50%のオーバーエッチングを行った。
その後、保護膜としてまず第1保護膜6AとしてSiOx膜を形成した。該SiOx膜の形成はサムコ製「PD−220NL」を用い、プラズマCVD法で行った。SiOx膜の形成には、SiH4およびN2Oの混合ガスを用いた。また成膜パワーを100W、成膜温度を230℃とした。前記SiH4とN2Oのガス比は、SiH4:N2O=40:100とし、この場合SiOx膜の水素濃度は4.3原子%であった。また、SiOx膜の膜厚は200nmとした。
その後、第2保護膜6Bとして、SiNx膜を成膜した。該SiNx膜の形成は同じくサムコ製「PD−220NL]を用い、プラズマCVD法で行った。SiNx膜の形成には、SiH4およびNH3およびN2の混合ガスを用いた。また成膜パワーを100W、成膜温度を200℃とした。前記SiH4とN2OとN2のガス比は、SiH4:N2O:N2=12.5:6.0:297.5とした。
次にフォトリソグラフィー、およびドライエッチングにより、第1保護膜6Aおよび第2保護膜6Bにトランジスタ特性評価用のプロービングのためのコンタクトホール7を形成した。
最後にポストアニール処理を行った。ポストアニール処理は、窒素雰囲気下にて250℃で30分間行った。以上の手順によりTFTを製造した。
最後にポストアニール処理を行った。ポストアニール処理は、窒素雰囲気下にて250℃で30分間行った。以上の手順によりTFTを製造した。
さらに、前記SiH4の流量を増加させ、N2Oとのガス比を変えたSiOx膜を第1保護膜6Aとした以外は実施例3−1と同様にして、薄膜トランジスタを作製した。SiOx膜の水素濃度は6.5原子%(参考例1−1)と7.2原子%(参考例2−1)であった。SiOx膜の膜厚は200nmとした。
前記SiH4の流量を増加させ、N2Oとのガス比を変えたSiOx膜を第1保護膜6Aとした以外は実施例3−2と同様にして、薄膜トランジスタを作製した。SiOx膜の水素濃度は6.5原子%(参考例1−2)と7.2原子%(参考例2−2)であった。SiOx膜の膜厚は200nmとした。
前記SiH4の流量を増加させ、N2Oとのガス比を変えたSiOx膜を第1保護膜6Aとした以外は実施例3−2と同様にして、薄膜トランジスタを作製した。SiOx膜の水素濃度は6.5原子%(参考例1−2)と7.2原子%(参考例2−2)であった。SiOx膜の膜厚は200nmとした。
[静特性における電界効果移動度、S値の評価3]
実施例3及び参考例のTFTを用いて静特性における電界効果移動度及びストレス耐性(S値)の評価を行った。
実施例3−1、実施例3−2、参考例1−1、参考例2−1、参考例1−2及び参考例2−2のTFTを用いてId−Vg特性を測定した。Id−Vg特性は、ゲート電圧、ソース・ドレイン電極の電圧を以下のように設定し、プローバーおよび半導体パラメーターアナライザ(Keithley4200SCS)を用いて測定を行った。
・ゲート電圧:−30〜30V(ステップ0.25V)
・ソース電圧:0V
・ドレイン電圧:10V
・測定温度:室温
実施例3及び参考例のTFTを用いて静特性における電界効果移動度及びストレス耐性(S値)の評価を行った。
実施例3−1、実施例3−2、参考例1−1、参考例2−1、参考例1−2及び参考例2−2のTFTを用いてId−Vg特性を測定した。Id−Vg特性は、ゲート電圧、ソース・ドレイン電極の電圧を以下のように設定し、プローバーおよび半導体パラメーターアナライザ(Keithley4200SCS)を用いて測定を行った。
・ゲート電圧:−30〜30V(ステップ0.25V)
・ソース電圧:0V
・ドレイン電圧:10V
・測定温度:室温
測定したId−Vg特性の結果から電界効果移動度とS値を算出した。以上の評価結果を表3の「移動度」、「S値」及び「S値判定」にまとめた。
移動度は7.0cm2/Vs以上を合格とする。
「S値判定」の基準を以下に示す。
○:S値が0.45V/dec以下
△:S値が0.45V/decを超える1.0V/dec以下
×:S値が1.0V/decを超える
移動度は7.0cm2/Vs以上を合格とする。
「S値判定」の基準を以下に示す。
○:S値が0.45V/dec以下
△:S値が0.45V/decを超える1.0V/dec以下
×:S値が1.0V/decを超える
[ストレス耐性の評価3]
実施例3−1、実施例3−2、参考例1−1、参考例2−1、参考例1−2及び参考例2−2のTFTを用いてストレス耐性(光+負バイアスストレスに対する耐性)の評価を行った。
ストレス耐性は、ゲート電極に負バイアスをかけながら光を照射するストレス印加試験を行って評価した。ストレス印加条件は以下のとおりである。
・ゲート電圧:−20V
・ソース・ドレイン電圧:10V
・基板温度:60℃
・ストレス印加時間:2時間
・光ストレス条件:
光強度:25000NIT
光源:白色LED
実施例3−1、実施例3−2、参考例1−1、参考例2−1、参考例1−2及び参考例2−2のTFTを用いてストレス耐性(光+負バイアスストレスに対する耐性)の評価を行った。
ストレス耐性は、ゲート電極に負バイアスをかけながら光を照射するストレス印加試験を行って評価した。ストレス印加条件は以下のとおりである。
・ゲート電圧:−20V
・ソース・ドレイン電圧:10V
・基板温度:60℃
・ストレス印加時間:2時間
・光ストレス条件:
光強度:25000NIT
光源:白色LED
光+負バイアスストレス印加前後のしきい値電圧シフト(ドレイン電流が10−9Aとなるゲート電圧の差)を測定した。この差をΔVthと呼ぶ。評価結果を表3の「ΔVth」及び「ΔVth判定」にまとめた。ΔVth判定の判定基準は以下のとおりである。
○:ΔVthが3.5V以下
×:ΔVthが3.5Vを超える
○:ΔVthが3.5V以下
×:ΔVthが3.5Vを超える
[実施例4]
図2に示す構造を有する薄膜トランジスタを下記手順により作製した。
まずガラス基板1(コーニング社製イーグルXG、直径100nm×厚さ0.7mm)上に、ゲート電極2として純Mo薄膜を100nm、およびゲート絶縁膜3としてSiOx膜(膜厚250nm)を順次成膜した。上記ゲート電極2は、純Moスパッタリングターゲットを使用し、DCスパッタリング法により、成膜温度:室温、成膜パワー:300W、キャリアガス:Ar、ガス圧:2mTorrの条件で成膜した。また、ゲート絶縁膜3は、プラズマCVD法を用い、キャリアガス:SiH4とN2Oの混合ガス、成膜パワー:300W、成膜温度:350℃の条件で成膜した。
図2に示す構造を有する薄膜トランジスタを下記手順により作製した。
まずガラス基板1(コーニング社製イーグルXG、直径100nm×厚さ0.7mm)上に、ゲート電極2として純Mo薄膜を100nm、およびゲート絶縁膜3としてSiOx膜(膜厚250nm)を順次成膜した。上記ゲート電極2は、純Moスパッタリングターゲットを使用し、DCスパッタリング法により、成膜温度:室温、成膜パワー:300W、キャリアガス:Ar、ガス圧:2mTorrの条件で成膜した。また、ゲート絶縁膜3は、プラズマCVD法を用い、キャリアガス:SiH4とN2Oの混合ガス、成膜パワー:300W、成膜温度:350℃の条件で成膜した。
次に酸化物半導体層4(膜厚40nm)として、
原子比がGa:In:Zn:Sn=16.0:17.4:42.3:24.4のGa−In−Zn−Sn−O(1)膜をゲート絶縁膜3上に成膜した(実施例4−1)。成膜には、金属元素の比率が同じスパッタリングターゲットを用い、DCスパッタリング法を用いて成膜した。
スパッタリングに使用した装置は、(株)アルバック社製「CS−200」であり、スパッタリング条件は下記のとおりである。また、酸化物半導体層の原子比がGa:In:Zn:Sn=16.2:17.4:38.1:28.3であるGa−In−Zn−Sn−O(2)膜(実施例4−2)、原子比がGa:In:Zn:Sn=16.5:16.6:61.6:5.3であるGa−In−Zn−Sn−O(3)膜(参考例4−3)も同様にして成膜した。
原子比がGa:In:Zn:Sn=16.0:17.4:42.3:24.4のGa−In−Zn−Sn−O(1)膜をゲート絶縁膜3上に成膜した(実施例4−1)。成膜には、金属元素の比率が同じスパッタリングターゲットを用い、DCスパッタリング法を用いて成膜した。
スパッタリングに使用した装置は、(株)アルバック社製「CS−200」であり、スパッタリング条件は下記のとおりである。また、酸化物半導体層の原子比がGa:In:Zn:Sn=16.2:17.4:38.1:28.3であるGa−In−Zn−Sn−O(2)膜(実施例4−2)、原子比がGa:In:Zn:Sn=16.5:16.6:61.6:5.3であるGa−In−Zn−Sn−O(3)膜(参考例4−3)も同様にして成膜した。
(スパッタリング条件)
基板温度:室温
成膜パワー:DC 200W
ガス圧:1mTorr
酸素分圧:100×O2/(Ar+O2)=10%
基板温度:室温
成膜パワー:DC 200W
ガス圧:1mTorr
酸素分圧:100×O2/(Ar+O2)=10%
上記のようにして各酸化物半導体層4(GIZTO)を成膜した後、フォトリソグラフィーおよびウェットエッチングによりパターニングを行った。前記ウェットエッチングでは、関東化学社製「ITO−07N」を使用し、液温を室温もしくは40℃とした。なお、本実施例では、実験を行った全ての酸化物薄膜について残渣なく、エッチングできることを確認した。
上記のとおり、酸化物半導体層4をパターニングした後、酸化物半導体層4の膜質を向上させるため、プレアニール処理を行った。プレアニール処理は、大気雰囲気下にて350℃で60分間行った。
次にソース・ドレイン電極5を形成した。具体的には、純Ti単層である純Ti膜を形成した。前記ソース・ドレイン電極5を成膜後、フォトリソグラフィーおよびウェットエッチングによりパターニングを行った。パターニングには過酸化水素水にフッ化物を含んだ無機系エッチング液を用いた。ソース・ドレイン電極5のパターニングにより、TFTのチャネル長を10μm、チャネル幅を200μmとした。ソース・ドレイン電極5の短絡を防ぐために、同電極膜厚に対して標準条件である50%のオーバーエッチングを行った。
その後、保護膜としてまず第1保護膜6AとなるSiOx膜を形成した。該SiOx膜の形成はサムコ製「PD−220NL」を用い、プラズマCVD法で行った。SiOx膜の形成には、SiH4およびN2Oの混合ガスを用いた。また成膜パワーを100W、成膜温度を230℃とした。前記SiH4とN2Oのガス比は、SiH4:N2O=4:100とし、この場合SiOx膜の水素濃度は4.3原子%であった。また、SiOx膜の膜厚は200nmとした。
その後、第2保護膜6Bとして、SiNx膜を成膜した。該SiNx膜の形成は同じくサムコ製「PD−220NL]を用い、プラズマCVD法で行った。SiNx膜の形成には、SiH4およびNH3およびN2の混合ガスを用いた。また成膜パワーを100W、成膜温度を200℃とした。前記SiH4とN2OとN2のガス比は、SiH4:N2O:N2=12.5:6.0:297.5とした。
次にフォトリソグラフィー、およびドライエッチングにより、第1保護膜6Aおよび第2保護膜6Bにトランジスタ特性評価用のプロービングのためのコンタクトホール7を形成した。
最後にポストアニール処理を行った。ポストアニール処理は、窒素雰囲気下にて250℃で30分間行った。以上の手順によりTFTを製造した。
最後にポストアニール処理を行った。ポストアニール処理は、窒素雰囲気下にて250℃で30分間行った。以上の手順によりTFTを製造した。
[実施例5]
実施例4においてソース・ドレイン電極5として純Ti膜と純Cu膜を積層し、純Ti膜(膜厚20nm)/純Cu膜(膜厚200nm)/純Ti膜(膜厚20nm)の3層積層膜(純Ti/純Cu/純Ti積層膜)とした以外は同様にしてTFTを製造した。
なお、TFTにおける酸化物半導体層4(膜厚40nm)の原子比Ga:In:Zn:Snは実施例5−1が16.0:17.4:42.3:24.4のGa−In−Zn−Sn−O(1)膜、実施例5−2が16.2:17.4:38.1:28.3のGa−In−Zn−Sn−O(2)膜、参考例5−3が16.5:16.6:61.6:5.3のGa−In−Zn−Sn−O(3)膜である。
実施例4においてソース・ドレイン電極5として純Ti膜と純Cu膜を積層し、純Ti膜(膜厚20nm)/純Cu膜(膜厚200nm)/純Ti膜(膜厚20nm)の3層積層膜(純Ti/純Cu/純Ti積層膜)とした以外は同様にしてTFTを製造した。
なお、TFTにおける酸化物半導体層4(膜厚40nm)の原子比Ga:In:Zn:Snは実施例5−1が16.0:17.4:42.3:24.4のGa−In−Zn−Sn−O(1)膜、実施例5−2が16.2:17.4:38.1:28.3のGa−In−Zn−Sn−O(2)膜、参考例5−3が16.5:16.6:61.6:5.3のGa−In−Zn−Sn−O(3)膜である。
[過酸化水素水にフッ化物を含んだ無機系エッチング液に対する耐性の評価3]
酸化物半導体層におけるSnの添加量が、ソース・ドレイン電極形成時に使用する過酸化水素水にフッ化物を含んだ無機系エッチング液に対する耐性に及ぼす影響について検討した。酸化物半導体層に対し膜減りをさせることによりエッチング速度を測定した。
図8のグラフに過酸化水素水にフッ化物を含んだ無機系エッチング液におけるエッチング速度の測定結果を示す。図8中、「GIZTO」とは原子比がGa:In:Zn:Sn=16.8:16.6:47.2:19.4の酸化物半導体薄膜であり、実施例2−1及び2−2における酸化物半導体層である。「GIZTO(1)」とは原子比がGa:In:Zn:Sn=16.0:17.4:42.3:24.4の酸化物半導体薄膜であり、実施例4−1及び5−1における酸化物半導体層である。「GIZTO(2)」とは原子比がGa:In:Zn:Sn=16.2:17.4:38.1:28.3の酸化物半導体薄膜であり、実施例4−2及び5−2における酸化物半導体層である。「GIZTO(3)」とは原子比がGa:In:Zn:Sn=16.5:16.6:61.6:5.3の酸化物半導体薄膜であり、参考例4−3及び5−3における酸化物半導体層である。「IGZO」とは原子比がGa:In:Zn=1:1:1でありSnを含まない酸化物半導体薄膜であり、比較例2−1及び2−2における酸化物半導体層である。
その結果、IGZO酸化物半導体層のエッチング速度はSnの添加量の増加にともなって減少することがわかる。特にSnの含有量が5.3原子%と19.4原子%とで、エッチング速度がかなり減少していることから、Snの含有量が9原子%以上程度あれば、非常に良好なエッチング耐性が得られるものと考えられる。
酸化物半導体層におけるSnの添加量が、ソース・ドレイン電極形成時に使用する過酸化水素水にフッ化物を含んだ無機系エッチング液に対する耐性に及ぼす影響について検討した。酸化物半導体層に対し膜減りをさせることによりエッチング速度を測定した。
図8のグラフに過酸化水素水にフッ化物を含んだ無機系エッチング液におけるエッチング速度の測定結果を示す。図8中、「GIZTO」とは原子比がGa:In:Zn:Sn=16.8:16.6:47.2:19.4の酸化物半導体薄膜であり、実施例2−1及び2−2における酸化物半導体層である。「GIZTO(1)」とは原子比がGa:In:Zn:Sn=16.0:17.4:42.3:24.4の酸化物半導体薄膜であり、実施例4−1及び5−1における酸化物半導体層である。「GIZTO(2)」とは原子比がGa:In:Zn:Sn=16.2:17.4:38.1:28.3の酸化物半導体薄膜であり、実施例4−2及び5−2における酸化物半導体層である。「GIZTO(3)」とは原子比がGa:In:Zn:Sn=16.5:16.6:61.6:5.3の酸化物半導体薄膜であり、参考例4−3及び5−3における酸化物半導体層である。「IGZO」とは原子比がGa:In:Zn=1:1:1でありSnを含まない酸化物半導体薄膜であり、比較例2−1及び2−2における酸化物半導体層である。
その結果、IGZO酸化物半導体層のエッチング速度はSnの添加量の増加にともなって減少することがわかる。特にSnの含有量が5.3原子%と19.4原子%とで、エッチング速度がかなり減少していることから、Snの含有量が9原子%以上程度あれば、非常に良好なエッチング耐性が得られるものと考えられる。
[静特性における電界効果移動度、S値の評価4]
実施例2−1、2−2、4−1、4−2、5−1及び5−2のTFTを用いて、静特性における電界効果移動度及びストレス耐性(S値)の評価を行った。酸化物半導体層は実施例2−1及び2−2がGIZTO、実施例4−1及び5−1がGIZTO(1)、実施例4−2及び5−2がGIZTO(2)である。またソース・ドレイン電極は実施例2−1、4−1及び4−2が純Ti膜、実施例2−2、5−1及び5−2が純Ti膜/純Cu膜/純Ti膜の3層積層膜である。
なお、Snを含まないIGZO酸化物半導体層(比較例2−1及び2−2に相当)およびGIZTO(3)酸化物半導体層(参考例4−3及び5−3)はエッチング液に50%のオーバーエッチング時間で浸漬すると消失したためにId−Vg特性が観測されず(ドレイン電流が流れず)、移動度及びストレス耐性の評価を行うことができなかった。
実施例2−1、2−2、4−1、4−2、5−1及び5−2のTFTを用いて、静特性における電界効果移動度及びストレス耐性(S値)の評価を行った。酸化物半導体層は実施例2−1及び2−2がGIZTO、実施例4−1及び5−1がGIZTO(1)、実施例4−2及び5−2がGIZTO(2)である。またソース・ドレイン電極は実施例2−1、4−1及び4−2が純Ti膜、実施例2−2、5−1及び5−2が純Ti膜/純Cu膜/純Ti膜の3層積層膜である。
なお、Snを含まないIGZO酸化物半導体層(比較例2−1及び2−2に相当)およびGIZTO(3)酸化物半導体層(参考例4−3及び5−3)はエッチング液に50%のオーバーエッチング時間で浸漬すると消失したためにId−Vg特性が観測されず(ドレイン電流が流れず)、移動度及びストレス耐性の評価を行うことができなかった。
実施例2−1、2−2、4−1、4−2、5−1及び5−2のTFTを用いてId−Vg特性を測定した。Id−Vg特性は、ゲート電圧、ソース・ドレイン電極の電圧を以下のように設定し、プローバーおよび半導体パラメーターアナライザ(Keithley4200SCS)を用いて測定を行った。
・ゲート電圧:−30〜30V(ステップ0.25V)
・ソース電圧:0V
・ドレイン電圧:10V
・測定温度:室温
・ゲート電圧:−30〜30V(ステップ0.25V)
・ソース電圧:0V
・ドレイン電圧:10V
・測定温度:室温
測定したId−Vg特性のうち実施例4−1の結果を図9(a)に、実施例4−2の結果を図9(b)に示す。図9(a)及び図9(b)において、「No1」とは30%のオーバーエッチング、「No2」とは50%のオーバーエッチング、「No3」とは100%のオーバーエッチングをそれぞれ意味する。またグラフの縦軸はId(A)であり横軸はVg(V)である。先のGIZTO酸化物半導体層と同様、GIZTO(1)酸化物半導体層、及びGIZTO(2)酸化物半導体層を用いたTFTでも良好なId−Vg特性が得られた。
以上の評価結果を表4の「移動度」、「S値」及び「S値判定」にまとめた。
移動度は7.0cm2/Vs以上を合格とする。
「S値判定」の基準を以下に示す。
○:S値が0.45V/dec以下
△:S値が0.45V/decを超える1.0V/dec以下
×:S値が1.0V/decを超える
移動度は7.0cm2/Vs以上を合格とする。
「S値判定」の基準を以下に示す。
○:S値が0.45V/dec以下
△:S値が0.45V/decを超える1.0V/dec以下
×:S値が1.0V/decを超える
[ストレス耐性の評価4]
実施例2−1、2−2、4−1、4−2、5−1及び5−2のTFTを用いてストレス耐性(光+負バイアスストレスに対する耐性)の評価を行った。
ストレス耐性は、ゲート電極に負バイアスをかけながら光を照射するストレス印加試験を行って評価した。ストレス印加条件は以下のとおりである。なお、参考例4−3及び5−3についてはエッチング液への浸漬により膜が消失したことから、ストレス耐性の評価はできなかった。
・ゲート電圧:−20V
・ソース・ドレイン電圧:10V
・基板温度:60℃
・ストレス印加時間:2時間
・光ストレス条件:
光強度:25000NIT
光源:白色LED
実施例2−1、2−2、4−1、4−2、5−1及び5−2のTFTを用いてストレス耐性(光+負バイアスストレスに対する耐性)の評価を行った。
ストレス耐性は、ゲート電極に負バイアスをかけながら光を照射するストレス印加試験を行って評価した。ストレス印加条件は以下のとおりである。なお、参考例4−3及び5−3についてはエッチング液への浸漬により膜が消失したことから、ストレス耐性の評価はできなかった。
・ゲート電圧:−20V
・ソース・ドレイン電圧:10V
・基板温度:60℃
・ストレス印加時間:2時間
・光ストレス条件:
光強度:25000NIT
光源:白色LED
光+負バイアスストレス印加前後のしきい値電圧シフト(ドレイン電流が10−9Aとなるゲート電圧の差)を測定した。この差をΔVthと呼ぶ。評価結果を表4の「ΔVth」及び「ΔVth判定」にまとめた。ΔVth判定の判定基準は以下のとおりである。
○:ΔVthが3.5V以下
×:ΔVthが3.5Vを超える
○:ΔVthが3.5V以下
×:ΔVthが3.5Vを超える
実施例4−1のGIZTO(1)および実施例4−2のGIZTO(2)の50%オーバーエッチング後のId−Vg特性を図10(a)及び図10(b)にそれぞれ示した。ストレス印加時間は0秒、3600秒または7200秒とした。このときのストレス耐性におけるΔVthはストレス印加時間に関わらず、それぞれ2.5V、2.25Vと共に良好な結果が得られた。
以上の評価結果より、Snを一定量以上含む酸化物半導体層を用いたTFTでは、移動度、S値、ストレス耐性のすべてにわたって非常に良好な特性が得られたことから、総合判定として○とした。
なお今回の評価には、過酸化水素水にフッ化物を含んだ無機系エッチング液におけるフッ化物量は比較的多いものを用いたが、TFT製造にはよりフッ化物量の少ないものが用いられる場合もある。
以上の評価結果より、Snを一定量以上含む酸化物半導体層を用いたTFTでは、移動度、S値、ストレス耐性のすべてにわたって非常に良好な特性が得られたことから、総合判定として○とした。
なお今回の評価には、過酸化水素水にフッ化物を含んだ無機系エッチング液におけるフッ化物量は比較的多いものを用いたが、TFT製造にはよりフッ化物量の少ないものが用いられる場合もある。
以上の評価結果より、本発明に係るGa−In−Zn−Sn−O(GIZTO)酸化物半導体層を用いたTFTの場合、酸化物半導体層はSnを含むことによりエッチング液に対する耐性が向上し、さらに酸化物半導体層中の金属元素の合計量に対してSnを9原子%以上含むことにより、スイッチング特性、S値、ストレス耐性のすべてにわたって良好な結果が得られることが分かった。さらには第1保護膜6AとなるSiOx膜に含まれる水素濃度を4.5原子%以下とすることにより、ストレス耐性の結果を非常に良好にすることができることが分かった。
1 基板
2 ゲート電極
3 ゲート絶縁膜
4 酸化物半導体層
5 ソース・ドレイン電極
6 保護膜
6A 第1保護膜
6B 第2保護膜
7 コンタクトホール
8 透明導電膜
9 エッチストッパー層
2 ゲート電極
3 ゲート絶縁膜
4 酸化物半導体層
5 ソース・ドレイン電極
6 保護膜
6A 第1保護膜
6B 第2保護膜
7 コンタクトホール
8 透明導電膜
9 エッチストッパー層
Claims (6)
- 基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、および2層以上の保護膜を有する薄膜トランジスタであって、
前記酸化物半導体層を構成する金属元素がIn、Ga、Zn及びSnであり、
前記ソース・ドレイン電極が純Ti膜及びTi合金膜の少なくともいずれか一方のTi系膜又は、前記Ti系膜と純Cu膜及びCu合金膜の少なくともいずれか一方のCu系膜とのTi系/Cu系積層膜であり、かつ
前記ソース・ドレイン電極が前記酸化物半導体層と直接接合することを特徴とする薄膜トランジスタ。 - 基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、および2層以上の保護膜を有する薄膜トランジスタであって、
前記酸化物半導体層を構成する金属元素がIn、Ga、Zn及びSnであり、
前記ソース・ドレイン電極が純Mo膜及びMo合金膜の少なくともいずれか一方のMo系膜又は、前記Mo系膜と純Cu膜及びCu合金膜の少なくともいずれか一方のCu系膜とのMo系/Cu系積層膜であり、かつ
前記ソース・ドレイン電極が前記酸化物半導体層と直接接合することを特徴とする薄膜トランジスタ。 - 前記酸化物半導体層における全金属元素に対するSnの含有量が9原子%以上50原子%以下であることを特徴とする請求項1又は2に記載の薄膜トランジスタ。
- 前記酸化物半導体層における全金属元素の合計(In+Ga+Zn+Sn)に対する各金属元素の割合が、
In:15〜25原子%、
Ga:5〜20原子%、
Zn:35〜60原子%、および
Sn:9〜30原子%
であることを特徴とする請求項3に記載の薄膜トランジスタ。 - 前記2層以上の保護膜が少なくとも、前記酸化物半導体層と直接接合する第1保護膜及び前記第1保護膜とは異なる第2保護膜からなり、かつ前記第1保護膜が水素濃度4.5原子%以下のSiOx膜であることを特徴とする請求項1〜4のいずれか1項に記載の薄膜トランジスタ。
- 前記酸化物半導体層の直上にエッチストッパー層を設けない、バックチャネル型であることを特徴とする請求項1〜5のいずれか1項に記載の薄膜トランジスタ。
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