WO2013180141A1 - 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタ、表示装置およびスパッタリングターゲット - Google Patents

薄膜トランジスタの半導体層用酸化物、薄膜トランジスタ、表示装置およびスパッタリングターゲット Download PDF

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film transistor
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研太 廣瀬
綾 三木
釘宮　敏洋
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株式会社神戸製鋼所
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Definitions

  • the present invention relates to an oxide for a semiconductor layer of a thin film transistor (TFT) used in a display device such as a liquid crystal display or an organic EL display, a thin film transistor including the oxide, a display device including the thin film transistor, and formation of the oxide. It is related with the sputtering target used for.
  • TFT thin film transistor
  • Amorphous (amorphous) oxide semiconductors have higher carrier mobility (also referred to as field-effect mobility, hereinafter sometimes referred to simply as “mobility”) compared to general-purpose amorphous silicon (a-Si).
  • mobility also referred to as field-effect mobility, hereinafter sometimes referred to simply as “mobility”
  • a-Si general-purpose amorphous silicon
  • an amorphous oxide semiconductor made of indium, gallium, zinc, and oxygen (In-Ga-Zn-O, hereinafter sometimes referred to as "IGZO") has extremely high carrier mobility. Therefore, it is preferably used.
  • IGZO amorphous oxide semiconductor made of indium, gallium, zinc, and oxygen
  • TFT thin film transistor
  • the on-current the maximum drain current when a positive voltage is applied to the gate electrode and the drain electrode
  • the off-current a negative voltage is applied to the gate electrode and a positive voltage is applied to the drain voltage
  • a TFT using an oxide semiconductor layer such as IGZO is required to have excellent resistance (stress resistance) to stress such as voltage application and light irradiation.
  • stress resistance stress resistance
  • a voltage is continuously applied to the gate electrode or when a blue band light that is absorbed in the semiconductor layer is irradiated, charges are trapped at the interface between the gate insulating film and the semiconductor layer of the thin film transistor, and the semiconductor layer It has been pointed out that the threshold voltage is greatly changed (shifted) to the negative side due to the change in charge of the TFT, thereby changing the switching characteristics of the TFT.
  • the threshold voltage shift causes a decrease in the reliability of a display device itself such as a liquid crystal display or an organic EL display having a TFT, so that the stress tolerance is improved (that is, the amount of change before and after the stress application is small). ) Is strongly desired.
  • the oxide semiconductor thin film has high characteristics (wet etching resistance) against chemicals such as a wet etching solution. Is also required. Specifically, since the types of wet etching liquids used are different in each step during TFT fabrication, the following two characteristics are required for the oxide semiconductor thin film.
  • the oxide semiconductor thin film has excellent solubility with respect to a wet etching solution for processing an oxide semiconductor. That is, the oxide semiconductor thin film is formed by an organic acid-based wet etching solution such as oxalic acid used when processing an oxide semiconductor thin film. The oxide semiconductor thin film is required to be etched at an appropriate rate and patterned without residue.
  • the oxide semiconductor thin film is insoluble in the wet etching solution for the source / drain electrode, that is, used when processing the wiring film for the source / drain electrode formed on the oxide semiconductor thin film.
  • the source / drain electrodes are etched at an appropriate rate by a wet etching solution (for example, an inorganic acid containing phosphoric acid, nitric acid, acetic acid, etc.), but the surface (back channel) side of the oxide semiconductor thin film is on the wet etching solution. Therefore, it is required that the TFT characteristics and stress resistance are not deteriorated due to shaving or damage.
  • the degree of etching (etching rate) by the wet etchant varies depending on the type of wet etchant.
  • the aforementioned IGZO has excellent solubility in a wet etching solution such as oxalic acid (that is, excellent in wet etching resistance during the processing of the oxide semiconductor thin film of (i) above), but with respect to an inorganic acid-based wet etching solution. It is highly soluble and is very easily etched by an inorganic acid-based wet etching solution.
  • the structure of the bottom gate thin film transistor using an oxide semiconductor includes an etch stop type (ESL type) having an etch stopper layer 9 shown in FIG. 1A and a back channel etch type having no etch stopper layer shown in FIG. 1B. It is roughly divided into two types (BCE type).
  • ESL type etch stop type
  • BCE type back channel etch type having no etch stopper layer shown in FIG. 1B.
  • 1 is a substrate
  • 2 is a gate electrode
  • 3 is a gate insulating film
  • 4 is an oxide semiconductor layer
  • 5 is a source / drain electrode.
  • 6 is a protective film (insulating film)
  • 7 is a contact hole
  • 8 is a transparent conductive film.
  • the etch stopper layer 9 in FIG. 1A is formed for the purpose of preventing the transistor characteristics from being deteriorated due to damage to the oxide semiconductor layer 4 when the source / drain electrodes 5 are etched. According to FIG. 1A, since the damage to the surface of the semiconductor layer is small during the processing of the source / drain electrodes, it is easy to obtain good TFT characteristics.
  • an insulating film such as SiO 2 is generally used.
  • the oxide semiconductor layer 4 may not be damaged even if the etch stopper layer is not provided at the time of etching.
  • the BCE structure of FIG. 1B is used.
  • the BCE structure of FIG. 1B can be used.
  • Patent Document 1 discloses that an inorganic acid-based wet etching solution (for example, phosphoric acid / nitric acid / acetic acid) is used in wet etching of a source electrode and a drain electrode by adding a predetermined amount of Sn to IGZO.
  • a technique for improving resistance to a mixed acid wet etching solution) and suppressing erosion of a semiconductor layer is disclosed.
  • Table 2 of Examples of Patent Document 1 shows that the atomic ratio of Sn to the total amount of In, Ga, Zn, and Sn is in the range of 0.015 to 0.070 (1.5 to 7%). It is described that in the BCE thin film transistor having a controlled semiconductor film, variation in TFT characteristics is reduced.
  • the above Patent Document 1 does not pay attention to the improvement of stress tolerance.
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to provide a threshold for light, bias stress, and the like while maintaining high field effect mobility in a thin film transistor including an oxide semiconductor layer thin film.
  • An object of the present invention is to provide a sputtering target used, a thin film transistor including the oxide for a semiconductor layer, and a display device including the thin film transistor.
  • the oxide for a semiconductor layer of the present invention that has solved the above problems is an oxide used for a semiconductor layer of a thin film transistor including a source electrode, a drain electrode, a gate electrode, a gate insulating film, a semiconductor layer, and a protective film on a substrate.
  • the oxide is composed of In, Zn, Ga, Sn, and O, and each metal for all metal elements (In, Zn, Ga, and Sn) excluding oxygen in the oxide.
  • the element contents (atomic%) are [In], [Zn], [Ga], and [Sn], respectively, they have a gist that satisfies the following formulas (1) to (4). is there.
  • the following formulas (5) to (8) are further satisfied. 12 ⁇ [In] ⁇ 20 (5) 17 ⁇ [Sn] ⁇ 25 (6) 15 ⁇ [Ga] ⁇ 20 (7) 40 ⁇ [Zn] ⁇ 50 (8)
  • the oxide for semiconductor layer of the present invention preferably has a carrier density of 1 ⁇ 10 15 to 1 ⁇ 10 17 / cm 3 .
  • the present invention also includes a thin film transistor including the semiconductor layer oxide as a semiconductor layer of the thin film transistor.
  • the density of the semiconductor layer is 6.0 g / cm 3 or more.
  • the present invention includes a display device including the thin film transistor.
  • the sputtering target of the present invention is a sputtering target for forming the semiconductor layer oxide according to any one of the above, and includes In, Zn, Ga, and Sn, and includes each metal element with respect to all metal elements.
  • the present invention has a summary where the following formulas (1) to (4) are satisfied. 1.67 ⁇ [Zn] + 1.67 ⁇ [Ga] ⁇ 100 (1) ([Zn] /0.95) + ([Sn] /0.40) + ([In] /0.4) ⁇ 100 (2) [In] ⁇ 40 (3) [Sn] ⁇ 5 (4)
  • the mobility is high, the switching characteristics and stress resistance of the thin film transistor are excellent (the shift amount of the threshold voltage before and after light irradiation and negative bias application is small), and the source / drain electrodes are patterned. It was possible to provide an oxide for a semiconductor layer of a thin film transistor having excellent resistance (wet etching resistance) to the wet etching solution used in the above. When the thin film transistor including the oxide of the present invention is used, a display device with high reliability can be obtained.
  • the oxide of the present invention is excellent in wet etching resistance, it is particularly suitably used for a thin film transistor having a BCE structure, but is not limited thereto, and can be applied to a thin film transistor having an ESL structure. Regardless of the type of wet etching solution, good characteristics can be exhibited.
  • FIG. 1A is a schematic cross-sectional view for explaining an etch stop (ESL) type TFT including an oxide semiconductor layer and using an etch stopper layer.
  • FIG. 1B is a schematic cross-sectional structure of a back channel etch (BCE) type TFT that includes an oxide semiconductor layer and does not use an etch stopper layer.
  • FIG. 2A is a graph showing a relationship between a region satisfying the expression (1) defined in the present invention and determination of stress tolerance.
  • FIG. 2B is a graph showing a relationship between a region satisfying the expression (2) defined in the present invention and mobility determination.
  • FIG. 2C is a graph showing a relationship between a region satisfying the expressions (1) and (2) defined in the present invention and determination of stress tolerance and mobility.
  • FIG. 3A is the same as that of Example 1 in Table 1.
  • FIG. 3 is a graph showing Id-Vg characteristics of a TFT manufactured using an oxide semiconductor of Example 1 (Example of the present invention).
  • 3B is the same as that of Example 1 in Table 1.
  • 1 is a result of light stress resistance of a TFT manufactured using an oxide semiconductor of No. 1 (Example of the present invention).
  • 4A is the same as that of Example 1 in Table 1.
  • 4B is the same as that of Example 1 in Example 1.
  • . 4C is the same as that of Example 1 in Table 1.
  • FIG. 5 is a graph showing the effect of the amount of Sn in the total metal elements on the wet etching rate of the source / drain electrodes in In—Ga—Zn—Sn—O of Example 2.
  • the present inventors have repeatedly studied to improve TFT characteristics, stress resistance, and wet etching resistance when an oxide (IGZO) containing a metal element of In, Ga, and Zn is used for an active layer of a TFT. I came. As a result, it was found that the intended purpose is achieved by using IZGTO in which Sn is added to IGZO and the content of the metal element constituting IZGTO is appropriately controlled. completed.
  • IGZO oxide
  • IZGTO in which Sn is added to IGZO and the content of the metal element constituting IZGTO is appropriately controlled.
  • an oxide composed of In, Zn, Ga, Sn, and O may be abbreviated as IZGTO.
  • the oxide for a semiconductor layer of the present invention is an oxide used for a semiconductor layer of a thin film transistor including a source electrode, a drain electrode, a gate electrode, a gate insulating film, a semiconductor film, and a protective film on a substrate,
  • the oxide is composed of In, Zn, Ga, Sn, and O, and the content (atomic%) of each metal element with respect to all metal elements excluding oxygen in the oxide is [In], [ When Zn], [Ga], and [Sn] are satisfied, the following formulas (1) to (4) are satisfied.
  • [In] in this specification means the In content (atomic%) with respect to all metal elements (In, Zn, Ga, and Sn) excluding oxygen (O).
  • [Zn], [Ga], and [Sn] respectively represent Zn, Ga, and Sn contents (atomic%) with respect to all metal elements (In, Zn, Ga, and Sn) except oxygen (O). ).
  • excellent in TFT characteristics means Vth (absolute value) when the threshold voltage (Vth) and the field effect mobility ( ⁇ FE ) are measured by the method described in Examples described later. It means that ⁇ 5 V and ⁇ FE ⁇ 4.9 m 2 / Vs are satisfied.
  • excellent stress resistance is a method described in Examples described later, and a stress application test in which a negative bias is continuously applied to the gate electrode while irradiating the sample with white light was performed for 2 hours. This means that the shift amount ( ⁇ Vth (absolute value)) of the threshold voltage (Vth) before and after the stress application test is 4.8 V or less.
  • excellent wet etchability means that when the source / drain electrodes are patterned with a wet etchant, the source / drain electrodes are etched, but the oxide semiconductor layer is Means insoluble.
  • etching rate in the above range are difficult to etch the oxide semiconductor thin film with the wet etchant, so that the surface (back channel) side of the oxide semiconductor layer is scraped or damaged by the wet etchant, resulting in TFT characteristics. And stress tolerance is not reduced.
  • the oxide for semiconductor layer (oxide semiconductor thin film) of the present invention is an amorphous oxide composed of In, Zn, Ga, Sn, and O (IZGTO), and the above formulas (1) to (4) ) Is satisfied.
  • IGZO composed of In, Ga, Zn, and O is known as an oxide for a semiconductor layer.
  • In contributes to improvement of electrical conductivity
  • Ga contributes to reduction of oxygen deficiency
  • Zn contributes to stabilization of the amorphous structure.
  • FIG. 2A is a graph showing the relationship between a region satisfying the above formula (1) and the stress tolerance determination results (A, B, D) based on the results of Examples described later.
  • the case where the determination result of the stress tolerance is “A” or “B” is indicated by “ ⁇ ”
  • the case where the determination result of the stress resistance is “D” is indicated by “X”.
  • those satisfying the formula (1) have good stress resistance.
  • FIG. 2B is a graph showing the relationship between the region satisfying the above formula (2) and the mobility determination results (A, B, D) based on the results of the examples described later.
  • the case where the mobility determination result is “A” or “B” is indicated by “ ⁇ ”, and the case where the stress tolerance determination result is “D” is indicated by “X”.
  • FIG. 2B it can be seen that those satisfying the formula (2) have high mobility.
  • FIG. 2C is a graph showing the relationship between a region satisfying both the above formulas (1) and (2) and the determination results of stress tolerance and mobility.
  • the case where both the stress tolerance and mobility determination results are “A” or “B” is indicated by “ ⁇ ”, and at least one of the stress resistance and mobility determination results is “D”.
  • the case where there was is shown by "x”.
  • FIG. 2C it is understood that those satisfying both of these formulas (1) and (2) are excellent in stress resistance and have high mobility.
  • the above formula (1) is composed of Zn and Ga among the metal elements constituting IZGTO, and contributes to the improvement of stress resistance. As shown in the examples described later, those that do not satisfy the relationship of the above formula (1) have a threshold voltage shift amount exceeding 4.8 V even if other requirements are satisfied, It was found that stress tolerance decreased.
  • the above equation (1) is derived as follows. That is, it is known that the degradation of TFT characteristics due to stress such as voltage application or light irradiation is caused by defects formed at the semiconductor itself or at the interface between the semiconductor and the gate insulating film during stress application.
  • an insulator such as SiO 2 , Si 3 N 4 , Al 2 O 3 , or HfO 2 is generally used. At this time, it is considered that defects are particularly likely to be formed because different materials contact the interface between the semiconductor layer and the insulating film. Therefore, in order to improve the stress resistance, it is considered that handling (control) of the interface between the semiconductor layer and the insulating film is very important.
  • the value (1.67 ⁇ [Zn] + 1.67 ⁇ [Ga]) defined on the left side of the formula (1) is defined as the value (1)
  • the above (1) ) Value is preferably 103 or more, more preferably 105 or more.
  • the above formula (2) is composed of Zn, Sn, and In among the metal elements constituting IZGTO, and is a formula that mainly contributes to the improvement of mobility. As shown in the examples to be described later, those not satisfying the relationship of the above formula (2) have lower mobility even if other requirements are satisfied, and furthermore, the Zn ratio ([Zn ]), The stress tolerance was lowered, and it was found that the desired level could not be secured.
  • the above equation (2) is derived as follows. That is, when the present inventors examined the relationship between each element of In, Ga, Zn, and Sn and the mobility in detail, the amount of Ga and Zn with respect to all metal elements of In, Ga, Zn, and Sn increased. As a result, it was found that the amount of In and Sn that are relatively responsible for the conduction path of electrons decreased, and as a result, the mobility decreased (see FIG. 4 described later). As a result of further studies based on the above findings, it was found that the above formula (2) set in relation to Zn, Sn, and In, excluding Ga, is effective as an index for improving mobility.
  • the ratio of the above elements to all metal elements needs to be adjusted to an appropriate range. Therefore, as a result of repeating a number of basic experiments, the above equation (2) was set as an equation related to mobility improvement.
  • the ratio of In and Sn In order to show the semiconductor characteristics, it is necessary to control the ratio of In and Sn to all the metal elements within a predetermined range. This is because the ratio of Ga and Zn as defined in the above-described formula (1). By controlling, it is indirectly controlled.
  • the value (([Zn] /0.95) + ([Sn] /0.40) + ([In] /0.4)) defined on the left side of the above formula (2) is defined as the value (2).
  • the value (2) for more effectively exerting the above action is preferably 103 or more, and more preferably 105 or more.
  • the value (2) is too large, the bond with oxygen in the oxide semiconductor becomes unstable, resulting in variations in TFT characteristics and a decrease in stress resistance against light and voltage. It is preferable to control to the following. More preferably, it is 160 or less. Specifically, it is preferable to set an appropriate range so that desired characteristics can be effectively exhibited in consideration of the balance between the above formula (1) and the following formulas (3) to (4). .
  • the above formula (3) defines the amount of In ([In]) in all metal elements, and is a formula that contributes mainly to the improvement of stress resistance together with the above formula (1).
  • the inventors have examined the transistor characteristics of IZGTO in detail, and as the amount of In in all metal elements increases, the mobility tends to improve. On the other hand, if the amount of In increases too much, the carrier density increases. It was found that the threshold voltage (Vth) was greatly shifted to the negative side and exhibited normally-on characteristics. In general, as a transistor characteristic, it is preferable that the threshold voltage is as close to 0 V as possible. Therefore, as shown in the above formula (3), the amount of In with respect to all metal elements is suppressed to 40% or less.
  • [In] for more effectively exerting the above-described action by In is preferably 35% or less, more preferably 30% or less. It is. However, if [In] becomes too small, there is a problem that the carrier density decreases, the electron conduction path decreases, and the mobility decreases, so the lower limit is generally controlled to 5% or more. It is preferable. More preferably, it is 10% or more. Specifically, it is preferable to set an appropriate range so that desired characteristics can be effectively exhibited in consideration of the balance with the above formulas (1) to (2) and formula (4) described later. . Considering the balance of the expressions (1) to (4), a particularly preferable range of [In] is a range satisfying the following expression (5). 12 ⁇ [In] ⁇ 20 (5)
  • the above formula (4) defines the Sn amount ([Sn]) in all metal elements, and is set mainly from the viewpoint of improving wet etching resistance. As shown in the examples described later, it has been found that those not satisfying the relationship of the above formula (4) increase the wet etching rate even if other requirements are satisfied.
  • the increase in the wet etching rate causes a decrease in the thickness of the thin film constituting the source / drain electrode and an increase in damage to the surface when the source / drain electrode is wet etched, resulting in a decrease in TFT characteristics.
  • the predetermined amount of Sn added to IGZO is not only an etching rate lowering effect on the wet etching solution used in the TFT fabrication process as described above, but also mobility. It was found that it also has an improving effect. Furthermore, it has been found that a predetermined amount of Sn has an effect of improving chemical stability, such as reducing damage caused by an etching solution on the surface of an oxide semiconductor and also having an effect of improving stress resistance.
  • [Sn] for more effectively exerting the above-described action by Sn is preferably 6% or more, and more preferably 8% or more.
  • [Sn] becomes too large, it becomes insoluble in an organic acid such as oxalic acid, which is widely used as a wet etching solution for processing an oxide semiconductor, and the processing of the oxide semiconductor cannot be performed.
  • a particularly preferable range of [Sn] is a range satisfying the following expression (6). 17 ⁇ [Sn] ⁇ 25 (6)
  • the oxide for a semiconductor layer of the present invention further properly controls the amount of Ga ([Ga]) in all metal elements, on the premise that the relationships of the above formulas (1) to (4) are satisfied. It is preferable to do. Specifically, it is preferable to control [Ga] within a range of approximately 10 to 40%. If [Ga] is less than 10%, the bond with oxygen becomes unstable, and the light stress resistance decreases. On the other hand, when [Ga] exceeds 40%, the carrier density decreases and the mobility decreases.
  • a particularly preferable range of [Ga] is a range that satisfies the following formula (7). 15 ⁇ [Ga] ⁇ 20 (7)
  • the oxide for a semiconductor layer of the present invention further appropriately controls the amount of Zn ([Zn]) in all metal elements, on the assumption that the relations of the above formulas (1) to (4) are satisfied. It is preferable to do. Specifically, it is preferable to control [Zn] within a range of about 10 to 80%. If [Zn] is less than 10%, the amorphous structure becomes unstable and the TFT does not perform switching operation. On the other hand, when [Zn] exceeds 80%, the oxide semiconductor thin film is crystallized, and [In] and [Sn] are relatively reduced, so that the mobility is lowered.
  • a particularly preferable range of [Zn] is a range satisfying the following formula (8). 40 ⁇ [Zn] ⁇ 50 (8)
  • Patent Document 1 described above relates to IZGTO having excellent wet etching resistance as in the present invention, but is greatly different from the present invention in the following points.
  • the resistance to wet etching in the present invention means that the oxide semiconductor layer is insoluble in the etching solution for processing the source / drain electrodes as described above.
  • the wet etching solution for processing an oxide semiconductor typified by oxalic acid is easily etched, in other words, the wet etching rate by an organic etching solution such as oxalic acid is high.
  • ITO-06N manufactured by Kanto Chemical Co., Inc.
  • an oxalic acid-based wet etching solution was used as the “thin film processability”, and the etching rate at 35 ° C.
  • the substantial composition range of IZGTO is different. Specifically, as described above, the range of [Sn] is substantially different (7% or less at the maximum in the example of Patent Document 1), and the range of [In] (40% or more in Patent Document 1). ), A preferable range of [Ga] (20 to 40% of the target in Patent Document 1) is different. Actually, even when an experiment is performed using the IZGTO described in Patent Document 1, since [Sn] is small, not only the wet etching resistance defined in the present invention cannot be obtained but also the desired stress resistance can be obtained. (Refer to No. 26 of Table 1 in Examples described later).
  • oxide for semiconductor layer used in the present invention has been described above.
  • the oxide thin film is preferably formed by a sputtering method using a sputtering target (hereinafter also referred to as “target”). According to the sputtering method, a thin film having excellent in-plane uniformity of components and film thickness can be easily formed.
  • the oxide may be formed by a chemical film formation method such as a coating method.
  • a target used in the sputtering method it is preferable to use a sputtering target containing the above-described elements and having the same composition as the desired oxide, whereby a thin film having a desired component composition can be formed with little composition deviation.
  • a film may be formed using a co-sputtering method (Co-Sputter method) in which two targets having different compositions are discharged simultaneously.
  • a co-sputtering method Co-Sputter method
  • an oxide target of each element of In, Ga, Zn, and Sn for example, In 2 O 3 , ZnO, SnO 2 , Ga 2 O 3 , or the like
  • an oxide of a mixture containing at least two of the above elements can also be used.
  • the target can be manufactured by, for example, a powder sintering method.
  • oxygen desorbed from the thin film during interpolation is interpolated to increase the density of the oxide semiconductor layer as much as possible (preferably 6.0 g / cm 3 or more).
  • the gas pressure at the time of film formation, the amount of oxygen added (oxygen partial pressure), the input power to the sputtering target, the substrate temperature, and the distance between TS (the distance between the sputtering target and the substrate) are appropriately controlled. It is preferable.
  • a film under the following sputtering conditions.
  • the preferable gas pressure during film formation is about 1 to 3 mTorr.
  • the oxygen addition amount can be controlled so that the carrier concentration (carrier density) of the semiconductor (oxide for semiconductor) is approximately 1 ⁇ 10 15 to 1 ⁇ 10 17 / cm 3 so as to show the operation as a semiconductor.
  • the substrate temperature during film formation is controlled within the range of room temperature to 200 ° C.
  • the substrate temperature should be as high as possible.
  • the oxide density is also affected by the heat treatment conditions after film formation, it is preferably controlled appropriately.
  • the heat treatment conditions after the film formation for example, it is recommended that the heat treatment is generally performed at 250 to 400 ° C. for 10 minutes to 3 hours in an air atmosphere.
  • the heat treatment include a pre-annealing process (a heat treatment performed immediately after patterning after the oxide semiconductor layer is wet-etched).
  • the preferable film thickness of the oxide semiconductor layer formed as described above is approximately 10 nm or more and 200 nm or less.
  • the present invention includes a TFT including the oxide as a semiconductor layer of the TFT.
  • the TFT is not particularly limited as long as it has at least a gate electrode, a gate insulating film, the above-described oxide semiconductor layer, a source electrode, and a drain electrode on a substrate.
  • the density of the oxide semiconductor layer is preferably 6.0 g / cm 3 or more.
  • the density of the oxide semiconductor layer is preferably as high as possible, more preferably 6.1 g / cm 3 or more, and still more preferably 6.2 g / cm 3 or more. Note that the density of the oxide semiconductor layer is measured by a method described in Examples described later.
  • FIG. 1B further, FIG. 1A.
  • the BCE type TFT of FIG. 1B which has a small number of processes and is advantageous for cost reduction, was manufactured.
  • FIG. 1B illustrates a bottom-gate TFT, but the present invention is not limited to this.
  • a top-gate TFT including a gate insulating film and a gate electrode in this order on an oxide semiconductor layer may be used.
  • a gate electrode 2 and a gate insulating film 3 are formed on a substrate 1, and an oxide semiconductor layer 4 is formed thereon.
  • a source / drain electrode 5 is formed on the oxide semiconductor layer 4, a protective film (insulating film) 6 is formed thereon, and the transparent conductive film 8 is electrically connected to the drain electrode 5 through the contact hole 7.
  • the method for forming the gate electrode 2 and the gate insulating film 3 on the substrate 1 is not particularly limited, and a commonly used method can be employed. Moreover, the kind of metal which forms the gate electrode 2 and the gate insulating film 3 is not specifically limited, The thing used widely can be used.
  • metals such as Al and Cu having a low electrical resistivity, refractory metals such as Mo, Cr, and Ti having high heat resistance, and alloys thereof can be preferably used.
  • a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or the like is typically used.
  • oxides such as Al 2 O 3 and Y 2 O 3 and those obtained by stacking these can also be used.
  • the oxide semiconductor layer 4 is formed.
  • the oxide semiconductor layer is preferably formed by a DC sputtering method or an RF sputtering method using a sputtering target having the same composition as the thin film.
  • the film may be formed by a co-sputtering method using a plurality of types of sputtering targets.
  • the oxide semiconductor layer 4 is subjected to wet etching and then patterned. Immediately after the patterning, it is preferable to perform heat treatment (pre-annealing) for improving the film quality of the oxide semiconductor layer 4 so that the on-state current and field-effect mobility of the transistor characteristics are increased and the transistor performance is improved. Become.
  • the source / drain electrodes 5 are formed.
  • the type of the source / drain electrode is not particularly limited, and those commonly used can be used.
  • a metal or alloy such as Al, Mo, or Cu may be used similarly to the gate electrode, or pure Ti may be used.
  • a metal thin film can be formed by magnetron sputtering, then patterned by photolithography, and wet etching is performed to form the electrodes.
  • the oxide semiconductor layer 4 is etched and damaged during wet etching, and defects are generated on the surface of the oxide semiconductor 4, so that transistor characteristics may be deteriorated.
  • a method of protecting the oxide semiconductor layer 4 by forming an etch stopper layer 9 such as SiO 2 on the oxide semiconductor layer 4 as shown in FIG. Good.
  • the etch stopper layer 9 is formed and patterned before the source / drain electrode 5 is formed to protect the channel surface.
  • Another method for forming the source / drain electrode 5 is, for example, a method of forming an electrode by a lift-off method after forming a metal thin film by a magnetron sputtering method. According to this method, it is also possible to process the electrode without performing wet etching.
  • a protective film (insulating film) 6 is formed over the oxide semiconductor layer 4 by a CVD (Chemical Vapor Deposition) method.
  • the surface of the oxide semiconductor film is easily made conductive by plasma damage caused by CVD (probably because oxygen vacancies generated on the surface of the oxide semiconductor become electron donors). Therefore, in order to avoid this problem, in the examples described later, N 2 O plasma irradiation was performed before the formation of the protective film.
  • the conditions described in the following document were adopted as the irradiation conditions of N 2 O plasma. J. et al. Park et al., Appl. Phys. Lett. , 93, 053505 (2008).
  • the transparent conductive film 8 is electrically connected to the drain electrode 5 through the contact hole 7.
  • the types of the transparent conductive film and the drain electrode are not particularly limited, and commonly used ones can be used.
  • As the drain electrode for example, those exemplified for the source / drain electrodes described above can be used.
  • Example 1 Based on the method described above, the TFT shown in FIG. 1B was fabricated, and the TFT characteristics after the formation of the protective film (insulating film) 6 were evaluated. In this embodiment, the etch stopper layer 9 shown in FIG. 1A is not formed.
  • a 100 nm Mo thin film as a gate electrode 2 and a 200 nm SiO 2 film as a gate insulating film 3 were sequentially formed on a glass substrate 1 (Corning Eagle 2000, diameter 100 mm ⁇ thickness 0.7 mm).
  • the gate electrode 2 was formed by a DC sputtering method using a pure Mo sputtering target.
  • the sputtering conditions were film formation temperature: room temperature, film formation power density: 3.8 W / cm 2 , carrier gas: Ar, gas pressure during film formation: 2 mTorr, and Ar gas flow rate: 20 sccm.
  • the gate insulating film 3 is formed by plasma CVD, using a carrier gas: a mixed gas of SiH 4 and N 2 O, a film forming power density: 0.96 W / cm 2 , a film forming temperature: 320 ° C., and a gas during film formation.
  • the pressure was formed at 133 Pa.
  • oxide semiconductor films (IZGTO, film thickness: 40 nm) having various compositions shown in Table 1 to be described later are formed by sputtering under the following conditions using each sputtering target having a composition close to the oxide thin film.
  • Sputtering equipment “CS-200” manufactured by Alpac Co., Ltd.
  • Substrate temperature room temperature
  • Oxygen partial pressure: 100 ⁇ O 2 / (Ar + O 2 ) 4%
  • Each content of the metal element in the oxide semiconductor film thus obtained was analyzed by an XPS (X-ray Photoelectron Spectroscopy) method. Specifically, after sputtering the range from the outermost surface to a depth of about 5 nm with Ar ions, analysis was performed under the following conditions. Note that the oxide thin film measured by the XPS method was a sample in which a thin film having the same composition as that described above was formed to 40 nm on a Si substrate.
  • the oxide semiconductor film as described above patterning was performed by photolithography and wet etching.
  • wet etchant “ITO-07N” manufactured by Kanto Chemical Co., Ltd., which is an oxalic acid-based wet etching solution for oxide semiconductors, was used. In this example, it was confirmed that there was no residue due to wet etching and that the oxide semiconductor could be etched appropriately for all the oxide thin films tested including IGZO of comparative example (No. 25 in Table 1). is doing.
  • pre-annealing treatment was performed to improve the film quality.
  • Pre-annealing was performed at 350 ° C. for 1 hour in an air atmosphere.
  • a protective film 6 for protecting the oxide semiconductor TFT was formed.
  • the protective film 6 a laminated film (total film thickness 350 nm) of SiOx (film thickness 200 nm) and SiNx (film thickness 150 nm) was used.
  • the formation of the SiOx and SiNx was performed in the same manner as the gate insulating film described above.
  • a mixed gas of N 2 O and SiH 4 was used for forming the SiOx film, and a mixed gas of SiH 4 , N 2 , and NH 3 was used for forming the SiNx film.
  • the film formation power density was 0.32 W / cm 2 and the film formation temperature was 150 ° C.
  • contact holes 7 for probing for transistor characteristic evaluation were formed in the protective film 6 by photolithography and dry etching.
  • an ITO film film thickness: 80 nm
  • a carrier gas a mixed gas of argon and oxygen
  • a deposition power density 2.56 W / cm 2
  • a gas pressure 5 mTorr
  • transistor characteristics drain current-gate voltage characteristics, Id-Vg characteristics
  • Id-Vg characteristics semiconductor parameter analyzer “HP4156C” manufactured by Agilent Technology. Detailed measurement conditions are as follows. Source voltage: 0V Drain voltage: 10V Gate voltage: -30 to 30V (measurement interval: 0.25V) Substrate temperature: Room temperature
  • Threshold voltage The threshold voltage is roughly a value of a gate voltage when the transistor shifts from an off state (a state where the drain current is low) to an on state (a state where the drain current is high).
  • the voltage when the drain current is around 1 nA between the on-current and the off-current is defined as the threshold voltage, and the threshold voltage for each TFT is measured.
  • the threshold voltage is better near 0V, and if the threshold voltage is on the negative side, leakage current may occur when the thin film transistor is turned off. Therefore, in this embodiment, “A” indicates that Vth is 0.0 V or more and 1.0 V or less, “B” indicates that Vth is greater than 1 V and 5 V or less, and “C” indicates that Vth is less than 0.0V and ⁇ 5 V or more. The case where the voltage was more than 5V or less than ⁇ 5V was evaluated as “D”.
  • ⁇ FE Field effect mobility
  • the field effect mobility ⁇ FE was derived from the TFT characteristics in a saturation region where Vg> Vd ⁇ Vth. In the saturation region, Vg is the gate voltage, Vd is the drain voltage, Id is the drain current, L and W are the channel length and channel width of the TFT element, Ci is the capacitance of the gate insulating film, and ⁇ FE is the field effect mobility. It was.
  • ⁇ FE is derived from the following equation.
  • the field effect mobility ⁇ was derived from the slope of the drain current-gate voltage characteristic (Id-Vg characteristic) in the vicinity of the gate voltage satisfying the linear region.
  • Table 1 shows the field effect mobility ⁇ FE after the stress application test described later.
  • the field effect mobility ⁇ FE is related to the switching speed of the thin film transistor, and the higher the better.
  • mu FE is less than 4.9 cm 2 / Vs "D”
  • the case of Vs or higher was evaluated as “A”.
  • ⁇ Vth Stress tolerance
  • a stress application test is performed by simulating the actual environment (stress) when driving a liquid crystal panel, applying a negative bias to the gate electrode while irradiating the sample with light (white light).
  • a fluctuation value of threshold voltage before and after (threshold voltage shift amount: ⁇ Vth) was used as an index of light stress resistance in TFT characteristics.
  • Light stress resistance is an important characteristic for driving a liquid crystal display.
  • the conditions of the stress application test are as follows. ⁇ Source voltage: 0V ⁇ Drain voltage: 10V ⁇ Gate voltage: -20V -Substrate temperature: 60 ° C -Stress application time: 2 hours-Light source: White LED (LED LXHL-PW01 manufactured by PHILIPTS)
  • the threshold voltage shift amount ( ⁇ Vth) before and after the stress application test the better.
  • the threshold voltage change amount is less than 2.0 V
  • the case where the threshold voltage is 2.0 V or more and 4.8 V or less is evaluated as “B”
  • the case where it is over 4.8 V is evaluated as “D”. did.
  • the case where the etching rate was 1 m / s or less was determined as “B (pass)”, and the case where the etching rate was higher than 1 m / s was determined as “D (fail)”.
  • the surface (back channel) side of the oxide semiconductor layer is not scraped or damaged by the etchant when wet etching the source / drain electrodes, and TFT characteristics and stress resistance Excellent.
  • the carrier density of the oxide film was measured by a van der Paw method using a Hall measuring device (“Retest 8310” manufactured by Toyo Technica).
  • the sample used for the hole measurement was formed by forming a 5 mm square oxide semiconductor thin film (thickness: 200 nm) as an element on a glass substrate by a mask sputtering method, and then using the mask sputtering method in the same manner as an Mo electrode. Were formed at the four corners of the square pattern of the oxide semiconductor thin film. Electrode wires were respectively attached to the four electrodes using a conductive paste, and the carrier density was calculated from the measurement results of specific resistance and Hall coefficient. The measurement was performed at an applied magnetic field of 0.5 T and a measurement temperature of room temperature.
  • Table 1 columns for measured values and evaluations are provided for each characteristic column. Further, a comprehensive evaluation column is provided in the rightmost column of Table 1, and among the above characteristics (threshold voltage, stress resistance, field effect mobility, wet etching resistance), there is no “D” and “A “A” when there are 3 or more, “B” when there is no “D” and 2 or less “A”, “D” when there is at least 1 "D", It was attached.
  • No. 1 in Table 1. 25 also shows the result of IGZO used for comparison.
  • the carrier densities of 1, 2 and 4 are 4.0 ⁇ 10 15 / cm 3 , 2.3 ⁇ 10 16 / cm 3 and 1.5 ⁇ 10 15 / cm 3 , respectively. 1 ⁇ 10 15 to 1 ⁇ 10 17 / cm 3 ).
  • No. All of the above examples other than 1, 2, and 4 are confirmed to satisfy the acceptance criteria of the present invention.
  • No. No. 9 is an example in which [Sn] is small and the relationship of the expression (4) is not satisfied, and the wet etching resistance is lowered.
  • the oxide semiconductor surface was damaged and turned into a conductor and did not exhibit switching characteristics, mobility, Vth, and ⁇ Vth could not be measured (“-” in both columns).
  • No. No. 26 is an experiment conducted by simulating the composition of IZGTO described in Patent Document 1 described above. That is, no. No. 26 is small because [Sn] is small and does not satisfy the relationship of formula (4), [In] is large and does not satisfy the relationship of formula (3), and does not satisfy the relationship of formula (1). The etching resistance decreased, and the stress resistance also decreased.
  • No. No. 27 is an example in which [Sn] is small, wet etching resistance was reduced, and stress resistance was also reduced. This is presumably because the back channel of the oxide semiconductor was damaged along with a decrease in wet etching resistance.
  • FIG. 3A shows the result of measuring Id-Vg characteristics and FIG. 3B shows the result of resistance to light stress for a TFT using the IZGTO film of Example 1 (invention example) as a semiconductor layer.
  • the above Id-Vg characteristics are the results when the drain current was measured by applying 0 V and 10 V to the source and drain electrodes, respectively, and changing the gate voltage from -30 to 30 V.
  • the TFT using the IZGTO film of the example of the present invention shifts from an off state with a low drain current to an on state with a high drain current and exhibits good switching characteristics.
  • FIG. 3B shows the results of examining light stress resistance.
  • white light is irradiated while applying a negative bias to the gate electrode.
  • holes generated by light irradiation are trapped in the semiconductor or at the interface between the gate insulating film and the semiconductor layer. Therefore, it was observed that the threshold voltage shifted to the negative side with time. It can be seen from FIG. 3B that the shift amount of the threshold voltage due to light stress is 1.8V.
  • FIG. 4 shows No. 1 in Table 1.
  • FIG. 2 is an In—Zn—Sn phase diagram showing the atomic ratio of three elements of In, Zn, and Sn according to the amount of Ga for IZGTO of 1 to 24.
  • the formulas (1) to (2) An area satisfying the above relationship is illustrated.
  • those satisfying the requirements of the present invention are marked with ⁇ , and those not satisfying are marked with x.
  • Ga 37.0%) does not satisfy the relationship of the above formula (2) because Ga is large and Zn is shifted to a high amount in the In—Zn—Sn phase diagram of FIG. 4C. , Mobility decreased. Thus, it can be seen that Ga is high and the mobility is low in the composition on the high Zn side in the In—Zn—Sn phase diagram.
  • Example 2 In this example, the relationship between the amount of Sn [Sn] in all metal elements and wet etching resistance in IZGTO was examined. The wet etching test was performed in the same manner as in Example 1 described above.
  • the thin film was formed by sputtering using sputtering targets having different amounts of Sn.
  • the horizontal axis represents the Sn amount ([Sn]) with respect to the total amount of all metal elements, and the vertical axis represents the wet etching rate.
  • FIG. 5 shows that when the Sn amount is less than 5%, the wet etching rate rapidly increases. On the other hand, when the Sn amount is 5% or more, the wet etching rate is very small, and the oxide thin film is not etched.

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Abstract

　酸化物半導体層薄膜を備えた薄膜トランジスタにおいて、高い電界効果移動度を維持しつつ、光やバイアスストレスなどに対してしきい値電圧の変化量が小さくストレス耐性に優れると共に、ソース・ドレイン電極をパターニングする際に用いられるウェットエッチング液に対して優れた耐性を有する半導体層用酸化物を提供する。かかる半導体層用酸化物は、薄膜トランジスタの半導体層に用いられる酸化物であって、Ｉｎ、Ｚｎ、Ｇａ、Ｓｎ、およびＯから構成されると共に、前記酸化物中、酸素を除く全金属元素に対する各金属元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｇａ］、および［Ｓｎ］としたとき、下式（１）～（４）を満足する。 １．６７×［Ｚｎ］＋１．６７×［Ｇａ］≧１００　・・・（１） （［Ｚｎ］／０．９５）＋（［Ｓｎ］／０．４０）＋（［Ｉｎ］／０．４） ≧１００　・・・（２） ［Ｉｎ］≦４０　・・・（３） ［Ｓｎ］≧５　・・・（４）

Description

薄膜トランジスタの半導体層用酸化物、薄膜トランジスタ、表示装置およびスパッタリングターゲット
　本発明は、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に用いられる薄膜トランジスタ（ＴＦＴ）の半導体層用酸化物、上記酸化物を備えた薄膜トランジスタおよび上記薄膜トランジスタを備えた表示装置、並びに上記酸化物の形成に用いられるスパッタリングターゲットに関するものである。
　アモルファス（非晶質）酸化物半導体は、汎用のアモルファスシリコン（ａ－Ｓｉ）に比べて高いキャリア移動度（電界効果移動度とも呼ばれる。以下、単に「移動度」と呼ぶ場合がある。）を有し、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。
　酸化物半導体のなかでも特に、インジウム、ガリウム、亜鉛、および酸素からなるアモルファス酸化物半導体（Ｉｎ－Ｇａ－Ｚｎ－Ｏ、以下「ＩＧＺＯ」と呼ぶ場合がある。）は、非常に高いキャリア移動度を有するため、好ましく用いられている。例えば非特許文献１および２には、Ｉｎ：Ｇａ：Ｚｎ＝１．１：１．１：０．９（原子％比）の酸化物半導体薄膜を薄膜トランジスタ（ＴＦＴ）の半導体層（活性層）に用いたものが開示されている。
　酸化物半導体を薄膜トランジスタの半導体層として用いる場合、キャリア濃度（移動度）が高いだけでなく、ＴＦＴのスイッチング特性（トランジスタ特性、ＴＦＴ特性）に優れていることが要求される。具体的には、（１）オン電流（ゲート電極とドレイン電極に正電圧をかけたときの最大ドレイン電流）が高く、（２）オフ電流（ゲート電極に負電圧を、ドレイン電圧に正電圧を夫々かけたときのドレイン電流）が低く、（３）Ｓ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ　Ｓｗｉｎｇ、サブスレッショルド　スィング、ドレイン電流を１桁あげるのに必要なゲート電圧）が低く、（４）しきい値（ドレイン電極に正電圧をかけ、ゲート電圧に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧であり、しきい値電圧とも呼ばれる）が時間的に変化せず安定であり（ここで安定とは、しきい値が基板面内で均一であることを意味する）、且つ、（５）移動度が高いこと、などが要求される。
　更に、ＩＧＺＯなどの酸化物半導体層を用いたＴＦＴは、電圧印加や光照射などのストレスに対する耐性（ストレス耐性）に優れていることが要求される。例えば、ゲート電極に電圧を印加し続けたときや、半導体層で吸収が起こる青色帯の光を照射し続けたときに、薄膜トランジスタのゲート絶縁膜と半導体層界面にチャージがトラップされ、半導体層内部の電荷の変化から、しきい値電圧が負側へ大幅に変化（シフト）し、これにより、ＴＦＴのスイッチング特性が変化することが指摘されている。また液晶パネル駆動の際や、ゲート電極に負バイアスをかけて画素を点灯させる際などに液晶セルから漏れた光がＴＦＴに照射されるが、この光がＴＦＴにストレスを与えて画像ムラや特性劣化の原因となる。実際に薄膜トランジスタを使用する際、光照射や電圧印加によるストレスによりスイッチング特性が変化すると、表示装置自体の信頼性低下を招く。
　また、有機ＥＬディスプレイにおいても同様に、発光層からの漏れ光が半導体層に照射され、しきい値電圧などの値がばらつくという問題が生じる。
　このように特にしきい値電圧のシフトは、ＴＦＴを備えた液晶ディスプレイや有機ＥＬディスプレイなどの表示装置自体の信頼性低下を招くため、ストレス耐性の向上（すなわちストレス印加前後の変化量が少ないこと）が強く切望されている。
　更に酸化物半導体薄膜と、その上にソース・ドレイン電極とを備えた薄膜トランジスタ基板を作製する際、上記酸化物半導体薄膜がウェットエッチング液などの薬液に対して高い特性（ウェットエッチング耐性）を有することも要求される。具体的には、ＴＦＴ作製時の各工程において、使用されるウェットエッチング液の種類も異なるため、上記酸化物半導体薄膜には、以下の二つの特性が要求される。
　（ｉ）酸化物半導体薄膜は、酸化物半導体加工用ウェットエッチング液に対して優れた可溶性を有すること
　すなわち、酸化物半導体薄膜を加工する際に用いられるシュウ酸などの有機酸系ウェットエッチング液により、上記酸化物半導体薄膜が適切な速度でエッチングされ、残渣なくパターニングできることが要求される。
　（ｉｉ）酸化物半導体薄膜は、ソース・ドレイン電極用ウェットエッチング液に対して不溶性であること
　すなわち、酸化物半導体薄膜の上に成膜されるソース・ドレイン電極用配線膜を加工する際に用いられるウェットエッチング液（例えばリン酸、硝酸、酢酸などを含む無機酸）により、ソース・ドレイン電極は適切な速度でエッチングされるが、上記酸化物半導体薄膜の表面（バックチャネル）側が上記ウェットエッチング液によって削れたり、ダメージが入ってＴＦＴ特性やストレス耐性が低下しないようにすることが要求される。
　ウェットエッチング液によるエッチングの程度（エッチング速度）は、ウェットエッチング液の種類によっても相違する。前述したＩＧＺＯは、シュウ酸などのウェットエッチング液に対して優れた可溶性を有する（すなわち、上記（ｉ）の酸化物半導体薄膜加工時のウェットエッチング耐性に優れる）が、無機酸系ウェットエッチング液に対する可溶性も高く、無機酸系ウェットエッチング液によって極めて容易にエッチングされてしまう。そのため、ソース・ドレイン電極のウェットエッチング液による加工時に、ＩＧＺＯ膜が消失してＴＦＴの作製が困難になったり、ＴＦＴ特性などが低下するという問題がある（すなわち、上記（ｉｉ）のソース・ドレイン電極加工時のウェットエッチング耐性に劣る）。このような問題を解決するため、ソース・ドレイン電極加工用エッチング液として、ＩＧＺＯをエッチングしない薬液（ＮＨ4ＦとＨ2Ｏ2の混合液）を用いることも検討されているが、上記薬液の寿命は短く、不安定であるため、量産性に劣る。
　上述した（ｉｉ）のソース・ドレイン電極のウェットエッチングに伴うＴＦＴ特性などの低下は、特に、バックチャネルエッチ（ＢＣＥ）構造のＴＦＴで見られる。
　すなわち、酸化物半導体を用いたボトムゲート薄膜トランジスタの構造は、図１Ａに示す、エッチストッパー層９を有するエッチストップ型（ＥＳＬ型）と、図１Ｂに示す、エッチストッパー層を有しないバックチャネルエッチ型（ＢＣＥ型）との２種類に大別される。これらの図において、共通する構成には同一の番号を付しており、図中、１は基板、２はゲート電極、３はゲート絶縁膜、４は酸化物半導体層、５はソース・ドレイン電極、６は保護膜（絶縁膜）、７はコンタクトホール、８は透明導電膜である。
　図１Ａにおけるエッチストッパー層９は、ソース・ドレイン電極５にエッチングを施す際に酸化物半導体層４がダメージを受けてトランジスタ特性が低下するのを防止する目的で形成されるものである。図１Ａによれば、ソース・ドレイン電極加工時に半導体層表面へのダメージが少ないため、良好なＴＦＴ特性が得られ易い。上記エッチストッパー層としては、一般的にＳｉＯ2などの絶縁膜が用いられる。
　これに対し、図１Ｂでは、エッチストッパー層を有しないため、工程数を簡略化でき、生産性に優れている。すなわち、製造方法によってはエッチングの際にエッチストッパー層を設けなくても酸化物半導体層４にダメージを与えないこともあり、例えばリフトオフ法によってソース・ドレイン電極５を加工する場合は酸化物半導体層４へのダメージがないためエッチストッパー層は不要である。その場合は、図１ＢのＢＣＥ構造が用いられる。或いは、エッチストッパー層なしでも良好なＴＦＴ特性を発揮し得るように開発された特別なウェットエッチング液を用いる場合、図１ＢのＢＣＥ構造を用いることができる。
　上述したように薄膜トランジスタの作製コスト低減や工程簡略化の観点からは、エッチストッパー層を有しない図１ＢのＢＣＥ構造の使用が推奨されるが、前述したウェットエッチング時の問題が強く懸念される。勿論、図１ＡのＥＳＬ構造においても、ウェットエッチング液の種類によっては、上記問題が生じる恐れがある。
　このような問題に鑑み、特許文献１には、ＩＧＺＯに所定量のＳｎを添加し、ソース電極・ドレイン電極をウェットエッチングする際に用いる無機酸系ウェットエッチング液（例えばリン酸／硝酸／酢酸の混酸ウェットエッチング液）に対する耐性を高め、半導体層の侵食を抑制する技術が開示されている。具体的には、上記特許文献１の実施例の表２には、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎの全量に対するＳｎの原子比率が０．０１５～０．０７０（１．５～７％）の範囲に制御された半導体膜を有するＢＣＥ型薄膜トランジスタでは、ＴＦＴ特性のばらつきが小さくなったことが記載されている。しかしながら、上記特許文献１では、ストレス耐性の向上について全く留意していない。
特開２０１１－１０８８７３号公報
固体物理、ＶＯＬ４４、Ｐ６２１（２００９） Ｎａｔｕｒｅ、ＶＯＬ４３２、Ｐ４８８（２００４）
　本発明は上記事情に鑑みてなされたものであり、その目的は、酸化物半導体層薄膜を備えた薄膜トランジスタにおいて、高い電界効果移動度を維持しつつ、光やバイアスストレスなどに対してしきい値電圧の変化量が小さくストレス耐性に優れると共に、ソース・ドレイン電極をパターニングする際に用いられるウェットエッチング液に対して優れた耐性を有する半導体層用酸化物、上記半導体層用酸化物の成膜に用いられるスパッタリングターゲット、上記半導体層用酸化物を備えた薄膜トランジスタ、および上記薄膜トランジスタを備えた表示装置を提供することにある。
　上記課題を解決することのできた本発明の半導体層用酸化物は、基板上にソース電極、ドレイン電極、ゲート電極、ゲート絶縁膜、半導体層および保護膜を備えた薄膜トランジスタの半導体層に用いられる酸化物であって、前記酸化物は、Ｉｎ、Ｚｎ、Ｇａ、Ｓｎ、およびＯから構成されると共に、前記酸化物中、酸素を除く全金属元素（Ｉｎ、Ｚｎ、Ｇａ、およびＳｎ）に対する各金属元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｇａ］、および［Ｓｎ］としたとき、下式（１）～（４）を満足するところに要旨を有するものである。
１．６７×［Ｚｎ］＋１．６７×［Ｇａ］≧１００　・・・（１）
（［Ｚｎ］／０．９５）＋（［Ｓｎ］／０．４０）＋（［Ｉｎ］／０．４）
 ≧１００　・・・（２）
［Ｉｎ］≦４０　・・・（３）
［Ｓｎ］≧５　・・・（４）
　本発明の半導体層用酸化物の好ましい実施形態においては、さらに下式（５）～（８）を満足する。
１２≦［Ｉｎ］≦２０　・・・（５）
１７≦［Ｓｎ］≦２５　・・・（６）
１５≦［Ｇａ］≦２０　・・・（７）
４０≦［Ｚｎ］≦５０　・・・（８）
　本発明の半導体層用酸化物は、キャリア密度が１×１０15～１×１０17／ｃｍ3であることが好ましい。
　本発明には、上記半導体層用酸化物を薄膜トランジスタの半導体層として備えた薄膜トランジスタも本発明の範囲内に包含される。
　本発明の薄膜トランジスタの好ましい実施形態において、上記半導体層の密度は６．０ｇ／ｃｍ3以上である。
　本発明には、上記薄膜トランジスタを備えた表示装置も含まれる。
　本発明のスパッタリングターゲットは、上記のいずれかに記載の半導体層用酸化物を形成するためのスパッタリングターゲットであって、Ｉｎ、Ｚｎ、Ｇａ、およびＳｎを含み、全金属元素に対する各金属元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｇａ］、および［Ｓｎ］としたとき、下式（１）～（４）を満足するところに要旨を有するものである。
１．６７×［Ｚｎ］＋１．６７×［Ｇａ］≧１００　・・・（１）
（［Ｚｎ］／０．９５）＋（［Ｓｎ］／０．４０）＋（［Ｉｎ］／０．４）
 ≧１００　・・・（２）
［Ｉｎ］≦４０　・・・（３）
［Ｓｎ］≧５　・・・（４）
　本発明のスパッタリングターゲットの好ましい実施形態においては、さらに下式（５）～（８）を満足する。
１２≦［Ｉｎ］≦２０　・・・（５）
１７≦［Ｓｎ］≦２５　・・・（６）
１５≦［Ｇａ］≦２０　・・・（７）
４０≦［Ｚｎ］≦５０　・・・（８）
　本発明によれば、移動度が高く、薄膜トランジスタのスイッチング特性およびストレス耐性（光照射および負バイアス印加前後のしきい値電圧のシフト量が少ないこと）に優れると共に、ソース・ドレイン電極をパターニングする際に用いられるウェットエッチング液に対して優れた耐性（ウェットエッチング耐性）を有する薄膜トランジスタの半導体層用酸化物を提供することができた。本発明の酸化物を備えた薄膜トランジスタを用いれば、信頼性の高い表示装置が得られる。
　上記のように本発明の酸化物は、ウェットエッチング耐性に優れているため、特に、ＢＣＥ構造の薄膜トランジスタに好適に用いられるが、これに限定されず、ＥＳＬ構造の薄膜トランジスタにも適用可能であり、ウェットエッチング液の種類などにかかわらず、良好な特性を発揮し得るものである。
図１Ａは、酸化物半導体層を備え、エッチストッパー層を用いたエッチストップ（ＥＳＬ）型ＴＦＴを説明するための概略断面図である。 図１Ｂは、酸化物半導体層を備え、エッチストッパー層を用いないバックチャネルエッチ（ＢＣＥ）型ＴＦＴの概略断面構造である。 図２Ａは、本発明で規定する式（１）を満足する領域と、ストレス耐性の判定との関係を示すグラフである。 図２Ｂは、本発明で規定する式（２）を満足する領域と、移動度の判定との関係を示すグラフである。 図２Ｃは、本発明で規定する式（１）および式（２）を満足する領域と、ストレス耐性および移動度の判定との関係を示すグラフである。 図３Ａは、実施例１において、表１のＮｏ．１（本発明例）の酸化物半導体を用いて作製したＴＦＴのＩｄ－Ｖｇ特性を示す図である。 図３Ｂは、実施例１において、表１のＮｏ．１（本発明例）の酸化物半導体を用いて作製したＴＦＴの光ストレス耐性の結果である。 図４Ａは、実施例１において、表１のＮｏ．１～９（［Ｇａ］＝１０原子％以上、２０原子％未満）のＩｎ－Ｚｎ－Ｓｎ相図であり、（１）式の関係を満足する領域（矢印部分）を示す。 図４Ｂは、実施例１において、表１のＮｏ．１０～１６（［Ｇａ］＝２０原子％以上、３０原子％未満）のＩｎ－Ｚｎ－Ｓｎ相図であり、（１）式および（２）式の関係を満足する領域（矢印部分）を示す。 図４Ｃは、実施例１において、表１のＮｏ．１７～２４（［Ｇａ］＝３０原子％以上、４０原子％未満）のＩｎ－Ｚｎ－Ｓｎ相図であり、（１）式および（２）式の関係を満足する領域（矢印部分）を示す。 図５は、実施例２のＩｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏにおいて、全金属元素に占めるＳｎ量が、ソース・ドレイン電極のウェットエッチング速度に及ぼす影響を調べたグラフである。
　本発明者らは、Ｉｎ、Ｇａ、およびＺｎの金属元素を含む酸化物（ＩＧＺＯ）をＴＦＴの活性層に用いたときのＴＦＴ特性、ストレス耐性、およびウェットエッチング耐性を向上させるため、検討を重ねてきた。その結果、ＩＧＺＯにＳｎを添加したＩＺＧＴＯであって、且つ、ＩＺＧＴＯを構成する金属元素の含有量が適切に制御されたＩＺＧＴＯを用いれば所期の目的が達成されることを見出し、本発明を完成した。
　なお本明細書において、Ｉｎ、Ｚｎ、Ｇａ、Ｓｎ、およびＯから構成される酸化物をＩＺＧＴＯで略記する場合がある。
　すなわち、本発明の半導体層用酸化物は、基板上にソース電極、ドレイン電極、ゲート電極、ゲート絶縁膜、半導体膜および保護膜を備えた薄膜トランジスタの半導体層に用いられる酸化物であって、前記酸化物は、Ｉｎ、Ｚｎ、Ｇａ、Ｓｎ、およびＯから構成されると共に、前記酸化物中、酸素を除く全金属元素に対する各金属元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｇａ］、および［Ｓｎ］としたとき、下式（１）～（４）を満足するところに特徴がある。
１．６７×［Ｚｎ］＋１．６７×［Ｇａ］≧１００　・・・（１）
（［Ｚｎ］／０．９５）＋（［Ｓｎ］／０．４０）＋（［Ｉｎ］／０．４）
≧１００　・・・（２）
［Ｉｎ］≦４０　・・・（３）
［Ｓｎ］≧５　・・・（４）
　本明細書において［Ｉｎ］とは、酸素（Ｏ）を除く全金属元素（Ｉｎ、Ｚｎ、Ｇａ、およびＳｎ）に対するＩｎの含有量（原子％）を意味する。同様に、［Ｚｎ］、［Ｇａ］、および［Ｓｎ］はそれぞれ、酸素（Ｏ）を除く全金属元素（Ｉｎ、Ｚｎ、Ｇａ、およびＳｎ）に対するＺｎ、Ｇａ、およびＳｎの含有量（原子％）を意味する。
　本明細書において「ＴＦＴ特性に優れた」とは、後記する実施例に記載の方法でしきい値電圧（Ｖｔｈ）、および電界効果移動度（μFE）を測定したとき、Ｖｔｈ（絶対値）≦５Ｖ、且つ、μFE≧４．９ｍ2／Ｖｓを満足することを意味する。
　本明細書において「ストレス耐性に優れた」とは、後記する実施例に記載の方法で、試料に白色光を照射しながら、ゲート電極に負バイアスを印加し続けるストレス印加試験を２時間行ったとき、ストレス印加試験前後のしきい値電圧（Ｖｔｈ）のシフト量（ΔＶｔｈ（絶対値））が４．８Ｖ以下であることを意味する。
　本明細書において「ウェットエッチング性に優れた」とは、ソース・ドレイン電極をウェットエッチング液でパターニングしたとき、ソース・ドレイン電極はエッチングされるが、酸化物半導体層は上記ウェットエッチング液に対して不溶性であることを意味する。本明細書では、測定の簡便化のため、後記する実施例に示すように、基板に酸化物半導体薄膜を成膜し、ソース・ドレイン電極用ウェットエッチング液［リン酸：硝酸：酢酸＝７０：２：１０（質量比）を使用］でパターニングしたときのエッチング速度を測定しており、このときのエッチング速度が１Å／ｓｅｃ以下のものを、「ウェットエッチング性に優れた」と呼ぶ。上記範囲のエッチング速度を有するものは、酸化物半導体薄膜が上記ウェットエッチング液によってエッチングされ難いため、酸化物半導体層の表面（バックチャネル）側が上記ウェットエッチング液によって削れたり、ダメージが入ってＴＦＴ特性やストレス耐性が低下されない。
　以下、本発明の半導体層用酸化物について詳しく説明する。
　上述したように本発明の半導体層用酸化物（酸化物半導体薄膜）は、Ｉｎ、Ｚｎ、Ｇａ、ＳｎおよびＯ（ＩＺＧＴＯ）から構成されるアモルファス酸化物であり、上記式（１）～（４）を満足するものである。
　前述したように、Ｉｎ、Ｇａ，ＺｎおよびＯから構成されるＩＧＺＯは半導体層用酸化物として知られている。このうち、Ｉｎは電気伝導性の向上、Ｇａは酸素欠損の低減、Ｚｎはアモルファス構造の安定化に寄与していると考えられている。
　そして本発明者らの検討結果によれば、上記ＩＧＺＯにおいてＳｎを添加したＩＺＧＴＯを用い、且つ、
　（ｉ）ＺｎとＧａで構成される上記式（１）を満足するものは、主にストレス耐性が向上し（ΔＶｔｈ≦４．８Ｖ）、
　（ｉｉ）Ｚｎ、Ｓｎ、およびＩｎで構成される上記式（２）を満足するものは、主に移動度が向上し（μFE≧４．９ｍ2／Ｖｓ）、
　（ｉｉｉ）全金属元素中のＩｎ比（［Ｉｎ］）を規定した上記式（３）を満足するものは、主にＴＦＴ特性やストレス耐性が向上し、
　（ｉｖ）全金属元素中のＳｎ比（［Ｓｎ］）を規定した上記式（４）を満足するものは、主にウェットエッチング耐性（更にはＴＦＴ特性、ストレス耐性、移動度）が向上することを見出した。そして上記式（１）～（４）のすべてを満足するようにＩＺＧＴＯの組成を制御すると、所望とする特性をすべて兼ね備えた酸化物半導体層が得られることを見出し、本発明を完成した。
　参考のため、図２Ａに、後記する実施例の結果に基づき、上記式（１）を満足する領域と、ストレス耐性の判定結果（Ａ、Ｂ、Ｄ）との関係をグラフ化して示す。図２Ａでは、ストレス耐性の判定結果が「Ａ」または「Ｂ」であった場合を「○」で示し、ストレス耐性の判定結果が「Ｄ」であった場合を「×」で示す。図２Ａに示すように、式（１）を満足するものは、ストレス耐性が良好であることが分かる。
　図２Ｂには、後記する実施例の結果に基づき、上記式（２）を満足する領域と、移動度の判定結果（Ａ、Ｂ、Ｄ）との関係をグラフ化して示す。図２Ｂでは、移動度の判定結果が「Ａ」または「Ｂ」であった場合を「○」で示し、ストレス耐性の判定結果が「Ｄ」であった場合を「×」で示す。図２Ｂに示すように、式（２）を満足するものは、高い移動度を有することが分かる。
　図２Ｃには、上記式（１）および式（２）の両方を満足する領域と、ストレス耐性および移動度の判定結果との関係をグラフ化して示す。図２Ｃでは、ストレス耐性および移動度の判定結果が両方とも「Ａ」または「Ｂ」であった場合を「○」で示し、ストレス耐性および移動度の判定結果のうち少なくとも一方が「Ｄ」であった場合を「×」で示す。図２Ｃに示すように、これらの式（１）および式（２）を両方満足するものは、ストレス耐性に優れ、且つ、高い移動度を有することが分かる。
　まず上記式（１）について説明する。上記式（１）はＩＺＧＴＯを構成する金属元素のうち、ＺｎおよびＧａから構成され、ストレス耐性の向上に寄与する式である。後記する実施例に示すように、上記式（１）の関係を満足しないものは、たとえ他の要件を満足しても、光ストレス試験に対するしきい値電圧のシフト量が４．８Ｖを超え、ストレス耐性が低下することが分かった。
　上記式（１）は、以下のようにして導出されたものである。すなわち、電圧印加や光照射などのストレスによるＴＦＴ特性の劣化は、ストレス印加中に半導体そのものや半導体とゲート絶縁膜との界面に欠陥が形成されることに起因することが知られている。ゲート絶縁膜としては、ＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ2Ｏ3、ＨｆＯ2といった絶縁体が一般的によく使用される。このとき、半導体層と絶縁膜との界面は異種材料が接触するため、特に欠陥が形成されやすいと考えられている。そこでストレス耐性を向上させるためには、特に、半導体層と絶縁膜との上記界面の取扱い（制御）が非常に重要と考えられる。本発明者らによる多くの基礎実験によれば、ＩＺＧＴＯにおいて、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎの全金属元素に対するＩｎおよびＳｎの比率が多くなるとストレス耐性が低下し、ＧａおよびＺｎの比率を多くするとストレス耐性が向上することが判明した。これは、ＧａおよびＺｎの含有量を多くするとＩＺＧＴＯの構造が安定化し、信頼性低下の要因となる酸素欠損の発生が抑えられるためと推察される。
　上記式（１）の左辺で規定される値（１．６７×［Ｚｎ］＋１．６７×［Ｇａ］）を（１）値としたとき、上記作用を更に有効に発揮させるための上記（１）値は、好ましくは１０３以上であり、より好ましくは１０５以上である。但し、上記（１）値が大きくなり過ぎると、キャリア密度が低下してＴＦＴの電界効果移動度が減少するなどの問題があるため、おおむね、１５０以下に制御することが好ましい。より好ましくは１４２以下である。具体的には、後記する（２）～（４）式とのバランスを考慮し、所望とする特性が有効に発揮されるよう、適切な範囲を設定することが好ましい。
　次に上記式（２）について説明する。上記式（２）はＩＺＧＴＯを構成する金属元素のうち、Ｚｎ、Ｓｎ、およびＩｎから構成され、主に、移動度の向上に寄与する式である。後記する実施例に示すように、上記式（２）の関係を満足しないものは、たとえ他の要件を満足しても、移動度が低下し、更には全金属元素中のＺｎ比（［Ｚｎ］）などによってはストレス耐性が低下し、所望とするレベルを確保できないことが分かった。
　上記式（２）は以下のようにして導出されたものである。すなわち、本発明者らが、Ｉｎ、Ｇａ、ＺｎおよびＳｎの各元素と移動度の関係を詳細に調べたところ、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎの全金属元素に対するＧａおよびＺｎの量が増加すると、相対的に電子の伝導パスを担っているＩｎやＳｎの量が低下し、結果的に移動度が低下することが判明した（後記する図４を参照）。上記知見に基づき、更に検討を行なった結果、Ｇａを除いたＺｎ、Ｓｎ、Ｉｎとの関係で設定される上記式（２）が、移動度向上の指標として有効であることを突き止めた。
　すなわち、本発明者らの検討結果によれば、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎの全金属元素に対するＩｎおよびＳｎの比率が多くなると、酸化物半導体中のキャリア密度が増加して導体化してしまい、半導体としての特性を示さなくなることが判明した。逆に、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎの全金属元素に対するＩｎおよびＳｎの比率が少なくなり、ＺｎやＧａの比率が多くなると、ＴＦＴを作製したときにスイッチング動作をするものの、電子の伝導パスを担っているＩｎやＳｎの含有量が少ないため、移動度が低下することが判明した。更に、Ｚｎもアモルファス構造の安定化に寄与するため、移動度の向上に寄与することも判明した。すなわち、スイッチング特性と高移動度を両立するためには、全金属元素に対する上記元素の比率を適切な範囲に調整する必要があることが分かった。そこで、更に数多くの基礎実験を重ねた結果、移動度向上に関連する式として、上記式（２）を設定した。なお、半導体特性を示すためには、全金属元素に対するＩｎおよびＳｎの比率を所定範囲以下に制御する必要があるが、これは、前述した式（１）に規定するようにＧａおよびＺｎの比率を制御することにより、間接的に制御されることになる。
　上記式（２）の左辺で規定される値（（［Ｚｎ］／０．９５）＋（［Ｓｎ］／０．４０）＋（［Ｉｎ］／０．４））を（２）値としたとき、上記作用を更に有効に発揮させるための上記（２）値は、好ましくは１０３以上であり、より好ましくは１０５以上である。但し、上記（２）値が大きくなり過ぎると、酸化物半導体中の酸素との結合が不安定になり、ＴＦＴ特性にばらつきが生じたり、光や電圧に対するストレス耐性が低下するため、おおむね、１８０以下に制御することが好ましい。より好ましくは１６０以下である。具体的には、上記（１）式、および後記する（３）～（４）式とのバランスを考慮し、所望とする特性が有効に発揮されるよう、適切な範囲を設定することが好ましい。
　また、上記式（３）は、全金属元素中のＩｎ量（［Ｉｎ］）を規定したものであり、上記式（１）と共に、主にストレス耐性の向上に寄与する式である。本発明者らがＩＺＧＴＯのトランジスタ特性を詳しく調べたところ、全金属元素中のＩｎ量が増加するにつれ、移動度は向上する傾向にあるが、一方、Ｉｎ量が多くなり過ぎるとキャリア密度が増加し、しきい値電圧（Ｖｔｈ）が大きくマイナス側へシフトし、ノーマリーオンの特性を示すことがわかった。一般にトランジスタ特性として、しきい値電圧は出来るだけ０Ｖ付近にあることが好ましいとされるため、上記式（３）に示すように、全金属元素に対するＩｎ量を４０％以下に抑えることにした。
　上記式（３）の左辺で規定される値（［Ｉｎ］）について、Ｉｎによる上記作用を更に有効に発揮させるための［Ｉｎ］は、好ましくは３５％以下であり、より好ましくは３０％以下である。但し、［Ｉｎ］が小さくなり過ぎると、キャリア密度が低下し、さらに電子の伝導パスが減少して、移動度が低下するなどの問題があるため、おおむね、その下限を５％以上に制御することが好ましい。より好ましくは１０％以上である。具体的には、上記（１）～（２）式、および後記する（４）式とのバランスを考慮し、所望とする特性が有効に発揮されるよう、適切な範囲を設定することが好ましい。（１）～（４）式のバランスを考慮した上で、特に好ましい［Ｉｎ］の範囲は、下記式（５）を満足する範囲である。
　　１２≦［Ｉｎ］≦２０　・・・（５）
　また、上記式（４）は、全金属元素中のＳｎ量（［Ｓｎ］）を規定したものであり、主にウェットエッチング耐性向上の観点から設定されたものである。後記する実施例に示すように、上記式（４）の関係を満足しないものは、たとえ他の要件を満足しても、ウェットエッチング速度が増加することが判明した。ウェットエッチング速度の増加は、ソース・ドレイン電極をウェットエッチングする際、ソース・ドレイン電極を構成する薄膜の膜厚減少や表面へのダメージ増加を招くため、ＴＦＴ特性の低下をもたらす。
　更に本発明者らの検討結果によれば、ＩＧＺＯに添加された所定量のＳｎは、上述したようにＴＦＴ作製のプロセス中に使用されるウェットエッチング液に対するエッチング速度低下作用のみならず、移動度向上作用も有することが分かった。更に所定量のＳｎは、酸化物半導体表面のエッチング液によるダメージを低減し、ストレス耐性向上作用も有するなど、化学的安定性を向上させる作用があることが分かった。
　上記式（４）の左辺値（［Ｓｎ］）について、Ｓｎによる上記作用を更に有効に発揮させるための［Ｓｎ］は、好ましくは６％以上であり、より好ましくは８％以上である。但し、［Ｓｎ］が大きくなり過ぎると、酸化物半導体加工用ウェットエッチング液として汎用されるシュウ酸等の有機酸に不溶となり、酸化物半導体の加工ができなくなるため、おおむね、その上限を５０％以下に制御することが好ましい。より好ましくは４０％以下である。具体的には、上記（１）～（３）式とのバランスを考慮し、所望とする特性が有効に発揮されるよう、適切な範囲を設定することが好ましい。（１）～（４）式のバランスを考慮した上で、特に好ましい［Ｓｎ］の範囲は、下記式（６）を満足する範囲である。
　　１７≦［Ｓｎ］≦２５　・・・（６）
　更に本発明の半導体層用酸化物は、上記式（１）～（４）の関係を満足することを前提にしたうえで、更に全金属元素中のＧａ量（［Ｇａ］）を適切に制御することが好ましい。具体的には、［Ｇａ］を、おおむね、１０～４０％の範囲内に制御することが好ましい。［Ｇａ］が１０％未満では、酸素との結合が不安定となり光ストレス耐性が低下する。一方、［Ｇａ］が４０％超では、キャリア密度が減少して移動度が低下する。特に好ましい［Ｇａ］の範囲は、下記式（７）を満足する範囲である。
　　１５≦［Ｇａ］≦２０　・・・（７）
　更に本発明の半導体層用酸化物は、上記式（１）～（４）の関係を満足することを前提にしたうえで、更に全金属元素中のＺｎ量（［Ｚｎ］）を適切に制御することが好ましい。具体的には、［Ｚｎ］を、おおむね、１０～８０％の範囲内に制御することが好ましい。［Ｚｎ］が１０％未満では、アモルファス構造が不安定となり、ＴＦＴがスイッチング動作しない。一方、［Ｚｎ］が８０％超では、酸化物半導体薄膜が結晶化したり、［Ｉｎ］や［Ｓｎ］が相対的に減少するため移動度が低下するようになる。特に好ましい［Ｚｎ］の範囲は、下記式（８）を満足する範囲である。
　　４０≦［Ｚｎ］≦５０　・・・（８）
　本発明の半導体層用酸化物の好ましい実施形態においては、上記式（５）～（８）の全てを同時に満足する。
　なお、前述した特許文献１も、本発明と同様、ウェットエッチング耐性に優れたＩＺＧＴＯに関するものであるが、以下の点で、本発明とは大きく相違する。
　まず、両者におけるウェットエッチング耐性の意味内容は大きく相違する。すなわち、本発明におけるウェットエッチング耐性は、前述したように「ソース・ドレイン電極加工用エッチング液に対して酸化物半導体層が不溶であること」を意味するのに対し、上記特許文献１では、「シュウ酸などに代表される酸化物半導体加工用ウェットエッチング液に対するエッチングされ易いこと、換言すれば、シュウ酸などの有機系エッチング液によるウェットエッチング速度が速いこと」を意味している。実際のところ、上記特許文献１の実施例では、「薄膜の加工性」として、シュウ酸系ウェットエッチング液のＩＴＯ－０６Ｎ（関東化学（株）製）を用い、３５℃でのエッチング速度が５０ｎｍ／分以上のものを「可」、２０ｎｍ／分以上、５０ｎｍ／分未満のものを「困難」、２０ｎｍ／分未満のものを「不可」と評価しており、この評価基準に基づき、［Ｓｎ］が１０％以上のＩＺＧＴＯは、上記特性が低下するとして排除している。ところが本発明者らの検討結果によれば、［Ｓｎ］が５％未満になると、本発明で規定するウェットエッチング耐性が低下し、所望とするウェットエッチング速度が得られないことが判明した（後記する実施例の表１のＮｏ．２６を参照）。なお、本発明の組成を満足するものは、シュウ酸などの有機系エッチング液によるウェットエッチング速度も速く、特許文献１で規定するウェットエッチング耐性にも優れることを確認している。
　更に上記特許文献１では、本発明のようにストレス耐性の向上は全く考慮していないため、ＩＺＧＴＯの実質的な組成範囲は相違している。具体的には、上述したとおり［Ｓｎ］の範囲が実質的に相違する（特許文献１の実施例では最大でも７％以下）ほか、［Ｉｎ］の範囲（特許文献１では４０％以上のものが対象）、［Ｇａ］の好ましい範囲（特許文献１では２０～４０％のものが対象）などが相違する。実際のところ、特許文献１に記載のＩＺＧＴＯを用いて実験を行なっても、［Ｓｎ］が少ないため、本発明で規定するウェットエッチング耐性が得られないだけでなく、所望とするストレス耐性も得られなかった（後記する実施例の表１のＮｏ．２６を参照）。これらの結果から、上記特許文献１のようにＩＺＧＴＯを構成する各金属元素の比率を個別に制御するだけでは、本発明で規定する所望の特性をすべて満足させることはできず、更に、２種以上の金属元素で構成される上記式（１）や式（２）の範囲を満足するように制御することが極めて重要であることが分かる。
　以上、本発明に用いられる半導体層用酸化物（酸化物半導体薄膜）について説明した。
　上記酸化物薄膜は、スパッタリング法にてスパッタリングターゲット（以下「ターゲット」ということがある。）を用いて成膜することが好ましい。スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成することができる。また、塗布法などの化学的成膜法によって酸化物を形成しても良い。
　スパッタリング法に用いられるターゲットとして、前述した元素を含み、所望の酸化物と同一組成のスパッタリングターゲットを用いることが好ましく、これにより、組成ズレが少なく、所望の成分組成の薄膜を形成することができる。具体的には上記ターゲットとして、Ｉｎ、Ｇａ、ＺｎおよびＳｎを含み、上記（１）～（４）式の関係（より好ましくは上記（１）～（８）式の関係）を満足するターゲットを使用することが好ましい。
　あるいは、組成の異なる二つのターゲットを同時放電するコスパッタ法（Ｃｏ－Ｓｐｕｔｔｅｒ法）を用いて成膜しても良い。例えば、Ｉｎ、Ｇａ、ＺｎおよびＳｎの各元素の酸化物ターゲット（例えば、Ｉｎ2Ｏ3、ＺｎＯ、ＳｎＯ2、Ｇａ2Ｏ3など）、または上記元素の少なくとも２種以上を含む混合物の酸化物ターゲットを用いることもできる。
　上記ターゲットは、例えば粉末焼結法によって製造することができる。
　上記ターゲットを用いてスパッタリング法で成膜する場合、スパッタリング成膜時に薄膜中から離脱する酸素を補間し、酸化物半導体層の密度を出来るだけ高くする（好ましくは６．０ｇ／ｃｍ3以上）ためには、成膜時のガス圧、酸素添加量（酸素の分圧）、スパッタリングターゲットへの投入パワー、基板温度、Ｔ－Ｓ間距離（スパッタリングターゲットと基板との距離）などを適切に制御することが好ましい。
　具体的には、例えば、下記スパッタリング条件で成膜することが好ましい。
　成膜時の好ましいガス圧は、おおむね１～３ｍＴｏｒｒである。このように、スパッタの放電が安定する程度にガス圧を低くすると、スパッタ原子同士の散乱がなくなって緻密（高密度）な膜を成膜できると考えられる。
　酸素添加量は、半導体としての動作を示すよう、半導体（半導体用酸化物）のキャリア濃度（キャリア密度）がおおむね、１×１０15～１×１０17／ｃｍ3となるように制御することが好ましい。最適な酸素添加量はスパッタリング装置、ターゲットの組成、ＴＦＴ作製プロセスなどに応じて、適切に制御すれば良い。後記する実施例では、添加流量比でＯ2／（Ａｒ＋Ｏ2）＝４％とした。
　投入パワーは高い程良く、おおむねＤＣまたはＲＦで２．０Ｗ／ｃｍ2以上に設定することが推奨される。
　成膜時の基板温度は、おおむね室温～２００℃の範囲内に制御することが推奨される。基板温度は、できるだけ高いほうが良い。
　更に酸化物の密度は、成膜後の熱処理条件によっても影響を受けるため、適切に制御することが好ましい。成膜後の熱処理条件は、例えば、大気雰囲気下にて、おおむね、２５０～４００℃で１０分～３時間行うことが推奨される。上記熱処理として、例えば、後述するプレアニール処理（酸化物半導体層をウェットエッチングした後のパターニング直後に行われる熱処理）が挙げられる。
　上記のようにして成膜される酸化物半導体層の好ましい膜厚は、おおむね、１０ｎｍ以上、２００ｎｍ以下である。
　本発明には、上記酸化物をＴＦＴの半導体層として備えたＴＦＴも包含される。ＴＦＴは、基板上に、ゲート電極、ゲート絶縁膜、上記酸化物の半導体層、ソース電極、ドレイン電極を少なくとも有していれば良く、その構成は通常用いられるものであれば特に限定されない。
　上記酸化物半導体層の密度は６．０ｇ／ｃｍ3以上であることが好ましい。酸化物半導体層の密度が高くなると膜中の欠陥が減少して膜質が向上し、また原子間距離が小さくなるため、ＴＦＴ素子の電界効果移動度が大きく増加し、電気伝導性も高くなり、光照射に対するストレスへの安定性が向上する。上記酸化物半導体層の密度は高い程良く、より好ましくは６．１ｇ／ｃｍ3以上であり、更に好ましくは６．２ｇ／ｃｍ3以上である。なお、酸化物半導体層の密度は、後記する実施例に記載の方法によって測定したものである。
　以下、上記図１Ｂ（更には図１Ａ）を参照しながら、ＴＦＴの製造方法の好ましい実施形態を説明する。後述する実施例では、プロセス数が少なくコスト低減に有利な図１ＢのＢＣＥ型ＴＦＴを作製した。
　上記図および以下の製造方法は、本発明の好ましい実施形態の一例を示すものであり、これに限定する趣旨ではない。例えば図１Ｂには、ボトムゲート型構造のＴＦＴを示しているがこれに限定されず、酸化物半導体層の上にゲート絶縁膜とゲート電極を順に備えるトップゲート型のＴＦＴであっても良い。
　図１Ｂでは、基板１上にゲート電極２およびゲート絶縁膜３が形成され、その上に酸化物半導体層４が形成されている。酸化物半導体層４上にはソース・ドレイン電極５が形成され、その上に保護膜（絶縁膜）６が形成され、コンタクトホール７を介して透明導電膜８がドレイン電極５に電気的に接続されている。
　基板１上にゲート電極２およびゲート絶縁膜３を形成する方法は特に限定されず、通常用いられる方法を採用することができる。また、ゲート電極２およびゲート絶縁膜３を形成する金属の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極２の形成には、電気抵抗率の低いＡｌ、Ｃｕなどの金属や、耐熱性の高いＭｏ、Ｃｒ、Ｔｉなどの高融点金属や、これらの合金を好ましく用いることができる。また、ゲート絶縁膜３の形成には、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などが代表的に用いられる。そのほか、Ａｌ2Ｏ3やＹ2Ｏ3などの酸化物や、これらを積層したものを用いることもできる。
　次いで酸化物半導体層４を形成する。酸化物半導体層は、上述したように、薄膜と同組成のスパッタリングターゲットを用いたＤＣスパッタリング法またはＲＦスパッタリング法により成膜することが好ましい。あるいは、複数の種類のスパッタリングターゲットを用いたコスパッタ法により成膜しても良い。
　酸化物半導体層４をウェットエッチングした後、パターニングする。パターニングの直後に、酸化物半導体層４の膜質改善のために熱処理（プレアニール）を行うことが好ましく、これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上するようになる。
　プレアニールの後、ソース・ドレイン電極５を形成する。ソース・ドレイン電極の種類は特に限定されず、汎用されているものを用いることができる。例えばゲート電極と同様Ａｌ、Ｍｏ、Ｃｕなどの金属または合金を用いても良いし、純Ｔｉを用いても良い。
　ソース・ドレイン電極５の形成方法としては、例えばマグネトロンスパッタリング法によって金属薄膜を成膜した後、フォトリソグラフィによりパターニングし、ウェットエッチングを行うことにより電極を形成することができる。
　しかし、この方法ではウェットエッチングの際に酸化物半導体層４がエッチングされてダメージを受け、酸化物半導体４の表面に欠陥が発生するため、トランジスタ特性が低下する恐れがある。このような問題を回避するため、図１Ａに示すように、酸化物半導体層４の上にＳｉＯ2などのエッチストッパー層９を形成し、酸化物半導体層４を保護する方法を採用してもよい。図１Ａにおいてエッチストッパー層９は、ソース・ドレイン電極５を成膜する前に成膜およびパターニングされ、チャネル表面を保護するように構成されている。
　ソース・ドレイン電極５の他の形成方法としては、例えばマグネトロンスパッタリング法によって金属薄膜を成膜した後、リフトオフ法によって電極を形成する方法が挙げられる。この方法によれば、ウェットエッチングを行わずに電極を加工することも可能である。
　次に、酸化物半導体層４の上に保護膜（絶縁膜）６をＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜する。酸化物半導体膜の表面は、ＣＶＤによるプラズマダメージによって容易に導通化してしまう（おそらく酸化物半導体表面に生成される酸素欠損が電子ドナーとなるためと推察される。）。そのため、この問題を回避するべく、後記する実施例では、保護膜の成膜前にＮ2Ｏプラズマ照射を行った。Ｎ2Ｏプラズマの照射条件は、下記文献に記載の条件を採用した。
　　Ｊ．Ｐａｒｋら、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，９３，０５３５０５（２００８）。
　次に、常法に基づき、コンタクトホール７を介して透明導電膜８をドレイン電極５に電気的に接続する。透明導電膜およびドレイン電極の種類は特に限定されず、通常用いられるものを使用することができる。ドレイン電極としては、例えば前述したソース・ドレイン電極で例示したものを用いることができる。
　本願は、２０１２年５月３０日に出願された日本国特許出願第２０１２－１２３７５６号に基づく優先権の利益、および２０１３年３月２９日に出願された日本国特許出願第２０１３－０７３７２３号に基づく優先権の利益を主張するものである。２０１２年５月３０日に出願された日本国特許出願第２０１２－１２３７５６号の明細書の全内容、および２０１３年３月２９日に出願された日本国特許出願第２０１３－０７３７２３号の明細書の全内容が、本願に参考のため援用される。
　以下、実施例を挙げて本発明をより具体的に説明するが、本発明は下記実施例によって制限されず、前・後記の趣旨に適合し得る範囲で変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。
　実施例１
　前述した方法に基づき、図１Ｂに示すＴＦＴを作製し、保護膜（絶縁膜）６の形成後のＴＦＴ特性を評価した。本実施例では、図１Ａに記載のエッチストッパー層９は形成していない。
　まず、ガラス基板１（コーニング社製イーグル２０００、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極２として１００ｎｍのＭｏ薄膜と、ゲート絶縁膜３として２００ｎｍのＳｉＯ2膜とを順次成膜した。
　ゲート電極２は、純Ｍｏのスパッタリングターゲットを使用し、ＤＣスパッタ法により形成した。スパッタリング条件は、成膜温度：室温、成膜パワー密度：３．８Ｗ／ｃｍ2、キャリアガス：Ａｒ、成膜時のガス圧：２ｍＴｏｒｒ、Ａｒガス流量：２０ｓｃｃｍとした。
　またゲート絶縁膜３は、プラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガス、成膜パワー密度：０．９６Ｗ／ｃｍ2、成膜温度：３２０℃、成膜時のガス圧：１３３Ｐａで形成した。
　次に、後記する表１に記載の種々の組成の酸化物半導体膜（ＩＺＧＴＯ、膜厚４０ｎｍ）を、当該酸化物薄膜に近い組成を有する各スパッタリングターゲットを用いて下記条件のスパッタリング法によって成膜した。
　　スパッタリング装置：株式会社アルパック社製「ＣＳ－２００」
　　基板温度：室温
　　ガス圧：１ｍＴｏｒｒ
　　酸素分圧：１００×Ｏ2／（Ａｒ＋Ｏ2）＝４％
　　成膜パワー密度：２．５５Ｗ／ｃｍ2
　比較のため、従来の酸化物薄膜［ＩＧＺＯ、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．８（原子％）、膜厚４０ｎｍ］を上記と同様にして成膜した（表１中のＮｏ．２５）。
　このようにして得られた酸化物半導体膜の金属元素の各含有量は、ＸＰＳ（Ｘ－ｒａｙＰｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）法によって分析した。詳細には、最表面から５ｎｍ程度深さまでの範囲をＡｒイオンにてスパッタリングした後、下記条件にて分析を行なった。なお、ＸＰＳ法にて測定する酸化物薄膜は、Ｓｉ基板上に上記と同一組成の薄膜を４０ｎｍ成膜した試料を用いた。
　　Ｘ線源：Ａｌ　Ｋα
　　Ｘ線出力：３５０Ｗ
　　光電子取り出し角：２０°
　上記のようにして酸化物半導体膜を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチャント液としては、酸化物半導体用のシュウ酸系ウェットエッチング液である関東化学製「ＩＴＯ－０７Ｎ」を使用した。本実施例では、比較例のＩＧＺＯ（表１のＮｏ．２５）を含め、実験を行ったすべての酸化物薄膜について、ウェットエッチングによる残渣はなく、酸化物半導体を適切にエッチングできたことを確認している。
　上記の酸化物半導体膜をパターニングした後、膜質を向上させるためプレアニール処理を行った。プレアニールは、大気雰囲気にて３５０℃で１時間行なった。
　次に、ソース・ドレイン電極として、純Ｍｏ（膜厚２００ｎｍ）を、スパッタリング法によって上記酸化物半導体層上に成膜した。Ｍｏの成膜条件は、投入パワー：ＤＣ３００Ｗ、ガス圧：２ｍＴｏｒｒ、基板温度：室温とした。次いで、フォトリソグラフィにより上記電極をパターニングした。具体的には、リン酸：硝酸：酢酸＝７０：２：１０（質量比）の混合液からなる混酸エッチャントを用い、ウェットエッチングにより加工した。
　このようにしてソース・ドレイン電極５を形成した後、酸化物半導体ＴＦＴを保護するための保護膜６を形成した。保護膜６として、ＳｉＯｘ（膜厚２００ｎｍ）とＳｉＮｘ（膜厚１５０ｎｍ）の積層膜（合計膜厚３５０ｎｍ）を用いた。上記ＳｉＯｘおよびＳｉＮｘの形成は、前述したゲート絶縁膜と同様にして行った。ＳｉＯｘ膜の形成には、Ｎ2ＯおよびＳｉＨ4の混合ガスを用い、ＳｉＮｘ膜の形成には、ＳｉＨ4、Ｎ2、ＮＨ3の混合ガスを用いた。いずれの場合も成膜パワー密度を０．３２Ｗ／ｃｍ2、成膜温度を１５０℃とした。
　次にフォトリソグラフィ、およびドライエッチングにより、保護膜６にトランジスタ特性評価用プロービングのためのコンタクトホール７を形成した。次に、ＤＣスパッタリング法を用い、キャリアガス：アルゴンおよび酸素の混合ガス、成膜パワー密度：２．５６Ｗ／ｃｍ2、ガス圧：５ｍＴｏｒｒにて、透明導電膜８としてＩＴＯ膜（膜厚８０ｎｍ）を成膜し、図１ＢのＴＦＴを作製した。
　このようにして得られた各ＴＦＴについて、以下の特性を調べた。
　（１）トランジスタ特性の測定
　トランジスタ特性（ドレイン電流－ゲート電圧特性、Ｉｄ－Ｖｇ特性）の測定は、Ａｇｉｌｅｎｔ　Ｔｅｃｈｎｏｌｏｇｙ社製「ＨＰ４１５６Ｃ」の半導体パラメータアナライザーを使用した。詳細な測定条件は以下のとおりである。
　　ソース電圧　：０Ｖ
　　ドレイン電圧：１０Ｖ
　　ゲート電圧　：－３０～３０Ｖ（測定間隔：０．２５Ｖ）
　　基板温度　　：室温
　（２）しきい値電圧（Ｖｔｈ）
　しきい値電圧とは、おおまかにいえば、トランジスタがオフ状態（ドレイン電流の低い状態）からオン状態（ドレイン電流の高い状態）に移行する際のゲート電圧の値である。本実施例では、ドレイン電流が、オン電流とオフ電流の間の１ｎＡ付近であるときの電圧をしきい値電圧と定義し、各ＴＦＴ毎のしきい値電圧を測定した。
　しきい値電圧は０Ｖ付近であるほど良く、また、しきい値電圧が負側にあると薄膜トランジスタをオフ状態にした際にリーク電流が発生することがある。したがって、本実施例では、Ｖｔｈが０．０Ｖ以上１．０Ｖ以下である場合を「Ａ」、１Ｖ超５Ｖ以下である場合を「Ｂ」、０．０Ｖ未満－５Ｖ以上である場合を「Ｃ」、５Ｖ超または－５Ｖ未満である場合を「Ｄ」と評価した。
　（３）電界効果移動度（μFE）
　電界効果移動度μFEは、ＴＦＴ特性から、Ｖｇ＞Ｖｄ－Ｖｔｈである飽和領域にて導出した。飽和領域では、Ｖｇをゲート電圧、Ｖｄをドレイン電圧、Ｉｄをドレイン電流、Ｌ、ＷをそれぞれＴＦＴ素子のチャネル長、チャネル幅、Ｃｉをゲート絶縁膜の静電容量、μFEを電界効果移動度とした。μFEは以下の式から導出される。本実施例では、線形領域を満たすゲート電圧付近におけるドレイン電流－ゲート電圧特性（Ｉｄ－Ｖｇ特性）の傾きから電界効果移動度μを導出した。本実施例では、後述するストレス印加試験実施後の電界効果移動度μFEを表１に記載した。
Figure JPOXMLDOC01-appb-M000001
　電界効果移動度μFEは、薄膜トランジスタのスイッチング速度に関係しており、高いほどよい。したがって、本実施例では、μFEが４．９ｃｍ2／Ｖｓ未満の場合を「Ｄ」、４．９ｃｍ2／Ｖｓ以上７．０ｃｍ2／Ｖｓ未満の場合を「Ｂ」、７．０ｃｍ2／Ｖｓ以上の場合を「Ａ」と評価した。
　（４）ストレス耐性（ΔＶｔｈ）
　本実施例では、実際の液晶パネル駆動時の環境（ストレス）を模擬して、試料に光（白色光）を照射しながら、ゲート電極に負バイアスをかけ続けるストレス印加試験を行い、ストレス印加試験前後のしきい値電圧の変動値（しきい値電圧シフト量：ΔＶｔｈ）をＴＦＴ特性における光ストレス耐性の指標とした。光ストレス耐性は液晶ディスプレイを駆動する上で重要な特性である。
　ストレス印加試験の条件は以下のとおりである。
　　・ソース電圧：０Ｖ
　　・ドレイン電圧：１０Ｖ
　　・ゲート電圧：－２０Ｖ
　　・基板温度：６０℃
　　・ストレス印加時間：２時間
　　・光源：白色ＬＥＤ（ＰＨＩＬＩＰＴＳ社製ＬＥＤ　ＬＸＨＬ－ＰＷ０１）
　ストレス印加試験前後のしきい値電圧シフト量（ΔＶｔｈ）は、少ないほどよい。本実施例では、しきい値電圧変化量が２．０Ｖ未満の場合を「Ａ」、２．０Ｖ以上４．８Ｖ以下の場合を「Ｂ」、４．８Ｖ超の場合を「Ｄ」と評価した。
　（５）ウェットエッチング耐性
　ウェットエッチング耐性は、以下の試料を用いて評価した。具体的には、ガラス基板上に各酸化物半導体層を成膜した試料を用意し、ウェットエッチング液［リン酸：硝酸：酢酸＝７０：２：１０（質量比）、液温：室温］中に、上記試料を浸漬してエッチングを行った。エッチング前後の酸化物半導体薄膜の膜厚の変化（削れ量）を測定し、エッチング時間との関係に基づき、エッチング速度（Å／秒）を算出した。なお、ウェットエッチング耐性の評価に用いたガラス基板の種類、および酸化物半導体層の成膜条件は、前述したＴＦＴの作製条件と同じである。
　本実施例では、エッチング速度が１Å／秒以下の場合を「Ｂ（合格）」、１Å／秒超の場合を「Ｄ（不合格）」と判定した。上記合格基準を満足する薄膜では、ソース・ドレイン電極をウェットエッチング加工する際に、酸化物半導体層の表面（バックチャネル）側がエッチング液により削れたり、ダメージが入ることがなく、ＴＦＴ特性やストレス耐性に優れる。
　（６）酸化物膜の密度の測定
　また、一部の試料について、酸化物膜の密度を、ＸＲＲ（Ｘ線反射率法）を用いて測定した。詳細な測定条件は以下のとおりである。
　　・分析装置：（株）リガク製水平型Ｘ線回折装置ＳｍａｒｔＬａｂ
　　・ターゲット：Ｃｕ（線源：Ｋα線）
　　・ターゲット出力：４５ｋＶ－２００ｍＡ
　　・膜密度測定用試料の作製
　　　　ガラス基板上に各組成の酸化物を下記スパッタリング条件で成膜した（膜厚１００ｎｍ）後、前述したＴＦＴ製造過程におけるプレアニール処理を模擬して、当該プレアニール処理と同じ熱処理を施したしたものを使用
　　　　　スパッタガス圧：１ｍＴｏｒｒ、３ｍＴｏｒｒまたは５ｍＴｏｒｒ
　　　　　酸素分圧：１００×Ｏ2／（Ａｒ＋Ｏ2）＝２％
　　　　　成膜パワー密度：ＤＣ２．５５Ｗ／ｃｍ2
　　　　　熱処理：大気雰囲気にて３５０℃で１時間
　（７）キャリア密度の測定
　また、一部の試料について、酸化物膜のキャリア密度を、ホール測定装置（東洋テクニカ社製「Ｒｅｓｉｔｅｓｔ　８３１０」）を用いてｖａｎ　ｄｅｒ　Ｐａｗ法により測定した。ホール測定に使用した試料は、ガラス基板上に素子として５ｍｍ角サイズの正方形状の酸化物半導体薄膜（膜厚２００ｎｍ）をマスクスパッタ法にて形成したあと、同様にマスクスパッタ法を用いてＭｏ電極を酸化物半導体薄膜の正方形パターンの４隅に形成した。４つの電極にそれぞれ電極線を導電性ペーストを用いて取りつけ、比抵抗およびホール係数の測定結果からキャリア密度を算出した。測定は、印加磁界を０．５Ｔ、測定温度を室温として行った。
　これらの結果（膜密度、キャリア密度を除く）を表１にまとめて示す。表１中、「－」はスイッチング特性を示さなかったため、測定していないものである。
　表１において、各特性の欄には、測定値と評価の欄を設けている。また、表１の最右欄には総合評価の欄を設け、上記特性（しきい値電圧、ストレス耐性、電界効果移動度、ウェットエッチング耐性）のうち、「Ｄ」が１つもなく且つ「Ａ」が３つ以上である場合は「Ａ」、「Ｄ」が１つもなく且つ「Ａ」が２つ以下である場合は「Ｂ」、「Ｄ」が１つでもある場合は「Ｄ」、と付した。
　また、表１のＮｏ．２５には、比較のために用いたＩＧＺＯの結果も併記している。
Figure JPOXMLDOC01-appb-T000002
　表１より、以下のように考察することができる。
　まず、Ｎｏ．１～５、７、１１～１３、１５～１７、２０～２２は、いずれも、本発明の要件をすべて満足する例であり、すべての特性が良好であった（総合評価の欄＝ＡまたはＢ）。これらの中でも、Ｎｏ．１、４は、本発明の好ましい態様である（５）～（８）式の関係をすべて満足する例であるので、特に優れた特性を示した（総合評価の欄＝Ａ）。
　上記例のうち、Ｎｏ．１、２の膜密度はそれぞれ、６．１４ｇ／ｃｍ3、６．１１ｇ／ｃｍ3であり、いずれも本発明の合格基準（６．０ｇ／ｃｍ3以上）を満足するものであった。なお、Ｎｏ．１、２以外の上記例においても、全て、本発明の合格基準を満足することを確認している。
　上記例のうち、Ｎｏ．１、２および４のキャリア密度はそれぞれ４．０×１０15／ｃｍ3、２．３×１０16／ｃｍ3、１．５×１０15／ｃｍ3であり、いずれも本発明の合格基準（１×１０15～１×１０17／ｃｍ3）を満足するものであった。なお、Ｎｏ．１、２、４以外の上記例においても、全て、本発明の合格基準を満足することを確認している。
　これに対し、本発明で規定するいずれかの要件を満足しないものは、所望とする特性をすべて満足することができなかった。
　まず、Ｎｏ．６、８、１０、１４、１８、および２３は、いずれも、（１）式の関係を満足しない例であり、ストレス耐性が低下した。また、Ｎｏ．１９は、（２）式の関係を満足しない例であり、移動度が低下した。Ｎｏ．２４は、［Ｓｎ］が小さくて（４）式の関係を満足せず、且つ、（２）式の関係を満足しない例であり、ストレス耐性、移動度およびウェットエッチング耐性が低下した。
　一方、Ｎｏ．９は、［Ｓｎ］が小さくて（４）式の関係を満足しない例であり、ウェットエッチング耐性が低下した。また、酸化物半導体表面にダメージが生じて導体化し、スイッチング特性を示さなかったため、移動度、ＶｔｈおよびΔＶｔｈを測定できなかった（いずれの欄も「－」）。
　また、Ｓｎを含まないＮｏ．２５では、ストレス耐性が低く、しかも（４）式の関係を満たさないため、ウェットエッチング耐性が低下した。
　Ｎｏ．２６は、前述した特許文献１に記載のＩＺＧＴＯの組成を模擬して実験を行なったものである。すなわち、Ｎｏ．２６は、［Ｓｎ］が小さくて（４）式の関係を満足せず、［Ｉｎ］が大きくて（３）式の関係を満足せず且つ、（１）式の関係を満足しないため、ウェットエッチング耐性が低下すると共に、ストレス耐性も低下した。
　Ｎｏ．２７は、［Ｓｎ］が小さい例であり、ウェットエッチング耐性が低下し、且つ、ストレス耐性も低下した。これは、ウェットエッチング耐性の低下に伴い、酸化物半導体のバックチャネルにダメージが入ったためと推察される。
　参考のため、表１のＮｏ．１（本発明例）のＩＺＧＴＯ膜を半導体層に用いたＴＦＴについて、Ｉｄ－Ｖｇ特性を測定した結果を図３Ａに、光ストレスに耐性の結果を図３Ｂに、それぞれ、示す。
　上記のＩｄ－Ｖｇ特性は、ソース・ドレイン電極にそれぞれ０Ｖ、１０Ｖ印加し、ゲート電圧を－３０～３０Ｖまで変化させてドレイン電流を測定したときの結果である。図３Ａに示すように、ゲート電圧を負側から正側へ増加させていくとＶｇ＝０Ｖ付近でドレイン電流Ｉｄが急激に増加している様子がわかる。このように本発明例のＩＺＧＴＯ膜を用いたＴＦＴは、ドレイン電流の低いオフ状態からドレイン電流の高いオン状態へ移行し、良好なスイッチング特性を示すことがわかる。また、図３ＡのＩｄ－Ｖｇ特性から算出した各種特性は、しきい値電圧Ｖｔｈ＝０．０Ｖ、電界効果移動度μFE＝７．９ｃｍ2／Ｖｓ（表１のＮｏ．１を参照）、Ｓ値＝０．３Ｖ／ｄｅｃａｄｅ（表１には示さず）であった。
　図３Ｂは、光ストレス耐性を調べた結果である。上述したように本実施例では、ゲート電極に負バイアスを印加しながら白色光を照射しているが、光照射により発生した正孔が半導体中やゲート絶縁膜と半導体層との界面にトラップされるため、しきい値電圧が時間と共に負側へシフトする様子が観測された。図３Ｂから、光ストレスによるしきい値電圧のシフト量は１．８Ｖであることがわかる。
　図４は、表１のＮｏ．１～２４のＩＺＧＴＯについて、Ｉｎ、Ｚｎ、Ｓｎの３元素の原子数比を、Ｇａ量に応じて示したＩｎ－Ｚｎ－Ｓｎ相図であり、各図に、式（１）～（２）の関係を満足する領域を図示している。図４ＡはＮｏ．１～９（［Ｇａ］＝１０原子％以上、２０原子％未満）の結果を、図４ＢはＮｏ．１０～１６（［Ｇａ］＝２０原子％以上、３０原子％未満）の結果を、図４ＣはＮｏ．１７～２４（［Ｇａ］＝３０原子％以上、４０原子％未満）の結果を、それぞれ、示している。各図において、本発明の要件を満足するものは●を、満足しないものは×を付している。
　ここで、特に移動度に着目すると、Ｇａの含有量（［Ｇａ］）が増加するにつれ（図Ａ→図Ｃ）、移動度は低くなる傾向が見られた。また、Ｚｎが過剰に存在すると、相対的に電子の伝導パスとなるＩｎやＳｎの量が減少するため、高Ｚｎ領域も移動度が低下してしまう。すなわち、（２）式は、間接的に移動度を満足するＺｎ、Ｇａの上限を示していると見ることもでき、図４では、Ｇａが多くなるのに従い、（２）式を満足する領域が狭くなる。例えばＮｏ．１９（Ｇａ＝３５．３％）やＮｏ．２４（Ｇａ＝３７．０％）は、Ｇａが多く、且つ、図４ＣのＩｎ－Ｚｎ－Ｓｎ相図においてＺｎが高い量にシフトしているため、上記式（２）の関係を満足せず、移動度が低下した。よって、Ｇａが高く、Ｉｎ－Ｚｎ－Ｓｎ相図における高Ｚｎ側の組成では移動度が低くなることが分かる。
　また、ストレス耐性に着目すると、Ｉｎ－Ｚｎ－Ｓｎ相図においてＩｎやＳｎの含有量が比較的多い領域で、ΔＶｔｈが大きくなってストレス耐性が低下する傾向が見られた（例えばＮｏ．６、１０）。また、Ｇａの増加に伴い、高Ｚｎ領域を含むストレス耐性の領域（すなわち、（１）式を満足する領域）は広くなることも分かる。これはＧａが酸化物半導体中の酸素との結合を安定化させる働き（すなわち、酸素欠陥の低減作用）があるためであり、Ｇａが多くなるに伴い、Ｉｎ：Ｓｎ：Ｚｎの組成範囲は広くなる。また、ＺｎもＧａと同様、アモルファス構造を安定化する働きを有しており、高Ｚｎ側では、ストレス耐性が一層高くなることを示している。
　実施例２
　本実施例では、ＩＺＧＴＯにおける、全金属元素中のＳｎ量［Ｓｎ］と、ウェットエッチング耐性との関係を調べた。ウェットエッチング試験は、前述した実施例１と同様にして行った。
　詳細には、酸化物薄膜として、ＩＺＧＴＯを構成するＩｎ、Ｚｎ、Ｇａ、およびＳｎについて、Ｓｎ以外の金属元素の組成比は一定［Ｉｎ：Ｇａ：Ｚｎ＝２０：３０：５０（原子％）］とし、全金属元素中のＳｎ量を種々変化させたものを用いた。上記薄膜は、Ｓｎ量の異なるスパッタリングターゲットを用いてスパッタリング法で成膜した。
　これらの結果を図５に示す。図５において、横軸は、全金属元素の合計量に対するＳｎ量（［Ｓｎ］）であり、縦軸はウェットエッチング速度である。
　図５より、Ｓｎ量が５％未満になると、ウェットエッチング速度が急激に上昇することが分かる。これに対し、Ｓｎ量が５％以上では、ウェットエッチング速度は非常に小さく、酸化物薄膜はエッチングされないことが分かる。
　１　基板
　２　ゲート電極
　３　ゲート絶縁膜
　４　酸化物半導体層
　５　ソース・ドレイン電極
　６　保護膜（絶縁膜）
　７　コンタクトホール
　８　透明導電膜
　９　エッチストッパー層

Claims (9)

  1. 　基板上に、ソース電極、ドレイン電極、ゲート電極、ゲート絶縁膜、半導体層および保護膜を備えた薄膜トランジスタの半導体層に用いられる酸化物であって、
    　前記酸化物は、Ｉｎ、Ｚｎ、Ｇａ、Ｓｎ、およびＯから構成されると共に、
    　前記酸化物中、酸素を除く全金属元素に対する各金属元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｇａ］、および［Ｓｎ］としたとき、下式（１）～（４）を満足することを特徴とする半導体層用酸化物。
    １．６７×［Ｚｎ］＋１．６７×［Ｇａ］≧１００　・・・（１）
    （［Ｚｎ］／０．９５）＋（［Ｓｎ］／０．４０）＋（［Ｉｎ］／０．４）≧１００　・・・（２）
    ［Ｉｎ］≦４０　・・・（３）
    ［Ｓｎ］≧５　・・・（４）
  2. 　さらに下式（５）～（８）を満足する請求項１に記載の半導体層用酸化物。
    １２≦［Ｉｎ］≦２０　・・・（５）
    １７≦［Ｓｎ］≦２５　・・・（６）
    １５≦［Ｇａ］≦２０　・・・（７）
    ４０≦［Ｚｎ］≦５０　・・・（８）
  3. 　キャリア密度が１×１０15～１×１０17／ｃｍ3である請求項１に記載の半導体層用酸化物。
  4. 　請求項１～３のいずれか１項に記載の半導体層用酸化物を薄膜トランジスタの半導体層として備えたことを特徴とする薄膜トランジスタ。
  5. 　前記半導体層の密度は６．０ｇ／ｃｍ3以上である請求項４に記載の薄膜トランジスタ。
  6. 　請求項１～３のいずれか１項に記載の半導体層用酸化物を形成するためのスパッタリングターゲットであって、
    　Ｉｎ、Ｚｎ、Ｇａ、およびＳｎを含み、全金属元素に対する各金属元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｚｎ］、［Ｇａ］、および［Ｓｎ］としたとき、下式（１）～（４）を満足することを特徴とするスパッタリングターゲット。
    １．６７×［Ｚｎ］＋１．６７×［Ｇａ］≧１００　・・・（１）
    （［Ｚｎ］／０．９５）＋（［Ｓｎ］／０．４０）＋（［Ｉｎ］／０．４）≧１００　・・・（２）
    ［Ｉｎ］≦４０　・・・（３）
    ［Ｓｎ］≧５　・・・（４）
  7. 　さらに下式（５）～（８）を満足する請求項６に記載のスパッタリングターゲット。
    １２≦［Ｉｎ］≦２０　・・・（５）
    １７≦［Ｓｎ］≦２５　・・・（６）
    １５≦［Ｇａ］≦２０　・・・（７）
    ４０≦［Ｚｎ］≦５０　・・・（８）
  8. 　請求項４に記載の薄膜トランジスタを備えたことを特徴とする表示装置。
  9. 　請求項５に記載の薄膜トランジスタを備えたことを特徴とする表示装置。
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