JP6068327B2 - 薄膜トランジスタおよびその製造方法 - Google Patents
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Description
前記酸化物半導体層は、SnおよびIn、ならびにGaとZnの少なくとも1種と、Oとから構成される第1酸化物半導体層と、In、Zn、Sn、およびGaよりなる群から選択される1以上の元素と、Oとから構成される第2酸化物半導体層と、を有する積層体であり、
前記第2酸化物半導体層は、前記ゲート絶縁膜の上に形成されていると共に、前記第1酸化物半導体層は、前記第2酸化物半導体層と前記保護膜または前記ソース−ドレイン電極との間に形成されており、且つ、
薄膜トランジスタの積層方向断面において、[100×(ソース−ドレイン電極端直下の第1酸化物半導体層の膜厚−第1酸化物半導体層中央部の膜厚)/ソース−ドレイン電極端直下の第1酸化物半導体層の膜厚]により求められる値が、5%以下であるところに特徴を有する。
・第1酸化物半導体層と第2酸化物半導体層の積層体である酸化物半導体層の、ソース−ドレイン電極形成時に酸系エッチング液にさらされる第1酸化物半導体層を、特にSnを含むものとすること;および、
・TFT製造工程において、ソース−ドレイン電極形成後、即ち、酸エッチングを行った後に、前記酸化物半導体層、特には第1酸化物半導体層の、少なくとも酸系エッチング液にさらされた部分に対し、後述する酸化処理を施すこと;
によって、ウェットエッチング(酸エッチング)によるコンタミやダメージを除去できた。そしてその結果、酸化物半導体層の膜厚が均一でかつ良好なストレス耐性を有するTFTが得られることを見出し、本発明を完成した。
第1酸化物半導体層は、Snを含むことによって、酸系エッチング液による該酸化物半導体層のエッチングが抑制され、酸化物半導体層の表面を平滑に保つことができる。第1酸化物半導体層は、更にInを含む。更にはGaとZnの少なくとも1種を含む。
第2酸化物半導体層は、In、Zn、Sn、およびGaよりなる群から選択される1以上の元素と、Oとから構成される。
前記導電性酸化物層11と;
Al、Cu、Mo、Cr、Ti、Ta、およびWよりなる群から選択される1種以上の元素を含む1以上の金属層(X層)(符号X)と;
の積層構造とすることができる。尚、ソース−ドレイン電極が単層・積層いずれの場合も、導電性酸化物層は第1酸化物半導体層と直接接合していることが好ましい。
(i)Al合金層の耐食性、耐熱性を向上させるには、合金元素として、Nd、La、Yなどの希土類元素や、Ta、Zr、Nb、Ti、Mo、Hf等の高融点金属元素を含むことが好ましい。これらの元素の含有量は、TFTの製造プロセス温度と配線抵抗値から最適な量を調整することができる。
(ii)Al合金層と画素電極との電気的接合性を向上させるには、合金元素として、Ni、Coを含有させることが好ましい。更にCuやGeを含有させることによって、析出物を微細化させることができ、耐食性や電気的接合性を更に向上させることができる。
(I)図2(c)に示す通り、酸化物半導体層4側から順に、導電性酸化物層11と;X2層(符号X2)と;X1層(符号X1)と;の積層構造を有する形態
(II)図2(d)に示す通り、酸化物半導体層4側から順に、導電性酸化物層11と;X1層(符号X1)と;X2層(符号X2)と;の積層構造を有する形態
(III)図2(e)に示す通り、酸化物半導体層4側から順に、導電性酸化物層11と;X2層(符号X2)と;X1層(符号X1)と;X2層(符号X2)と;の積層構造を有する形態
A群元素:NiおよびCoよりなる群から選択される1種以上の元素を合計で0.1〜4原子%含むもの;
上記A群元素に代えて、または上記A群元素と共に、
B群元素:CuおよびGeよりなる群から選択される1種以上の元素を合計で0.05〜2原子%含むものが好ましい。以下、このAl合金層について説明する。
[本発明例のTFTの作製]
前述した方法に基づき、前記図3に示す薄膜トランジスタ(TFT)を作製し、TFT特性(ストレス耐性)を評価した。
(スパッタリング条件)
基板温度:室温
成膜パワー:DC 200W
ガス圧:1mTorr
酸素分圧:100×O2/(Ar+O2)=4%
酸化物半導体層の、ソース−ドレイン電極形成時に使用の酸系エッチング液に対する耐性を、次の通り評価した。
前記TFT(酸化物半導体層が積層体である前記本発明例のTFT)を用い、以下のようにして、ストレス耐性の評価を行った。
・ゲート電圧:−20V
・ソース/ドレイン電圧:10V
・基板温度:60℃
・光ストレス条件
ストレス印加時間:2時間
光強度:25000NIT
光源:白色LED
上記酸系エッチング液にさらされるのは、特に第1酸化物半導体層であることから、下記では、第1酸化物半導体層の表面分析を行った。
(1)酸化物半導体層形成直後(as−deposited状態)の酸化物半導体層表面、
(2)酸化物半導体層の表面を、ウェットエッチング(酸エッチング、PAN系エッチング液を使用)した直後の酸化物半導体層の表面、および、
(3)前記(2)のウェットエッチング(酸エッチング)後に、前記酸化処理(熱処理)を施した後の酸化物半導体層の表面
のそれぞれの状態を確認するため、XPS(X線光電子分光法)でO1sスペクトルピークの観察を行った。
実施例2では、ソース−ドレイン電極の種類を変えて、該ソース−ドレイン電極の種類が特に酸化処理後のS値に及ぼす影響について調べた。
ソース−ドレイン電極5を下記の通り形成したことを除き、実施例1における本発明例のTFTと同様にしてTFTを作製した。尚、ソース−ドレイン電極形成後の酸化処理は、表1に示す通りとした(酸化処理の条件は、前記実施例1の本発明例のTFTの作製と同じである)。また、表1に示す酸化物半導体層は、実施例1の酸化物半導体層4B(In−Zn−Sn−O)、4A(Ga−In−Zn−Sn−O)と同じ組成の皮膜である。いずれの例も、薄膜トランジスタの積層方向断面において、[100×(ソース−ドレイン電極端直下の第1酸化物半導体層の膜厚−第1酸化物半導体層中央部の膜厚)/ソース−ドレイン電極端直下の第1酸化物半導体層の膜厚]により求められる値が、5%以下であることを確認した。
ソース−ドレイン電極5として、表1に示す通り、下記の単層または積層を形成した。
・純Mo単層(No.1〜3)
・導電性酸化物層(IZO)の単層(No.4、5)
・導電性酸化物層(IZO)とX1層(Al系層)、X2層(バリアメタル層)との積層(No.6〜9)
・バリアメタル層(純Mo)とAl合金層との積層(No.10)
前記TFTを用いてId−Vg特性を測定した。Id−Vg特性は、ゲート電圧、ソース−ドレイン電極の電圧を以下のように設定し、プローバーおよび半導体パラメータアナライザ(Keithley4200SCS)を用いて測定を行った。
ゲート電圧:−30〜30V(ステップ0.25V)
ソース電圧:0V
ドレイン電圧:10V
測定温度:室温
ストレス耐性の評価は、実施例1と同様にして行った。その結果を表1に示す。
前記実施例1と同様にして、as−deposited状態、ウェットエッチング後(酸エッチング後)および酸化処理後(No.1とNo.4は酸化処理なしの状態)の酸化物半導体層のXPSによる表面分析を行い、O(酸素)1sスペクトルにおける最も強度の高いピーク(O1sスペクトルピーク)のエネルギーの値を求めた。そして、前記酸化処理後のO1sスペクトルピークのエネルギー値が、前記酸エッチング後のO1sスペクトルピークよりも小さくなった場合を「ピークシフトあり」、そうでない場合を「ピークシフトなし」と評価した。また前記酸化処理後の最も強度の高いピークが529.0〜531.3eVの範囲内に確認された場合を「あり」、上記ピークが該範囲内に確認されなかった場合を「なし」と評価した。その結果を表1に併記する。
前記酸化処理として熱処理を行う場合の、熱処理温度(加熱温度)が酸素欠損の回復に及ぼす影響について調べた。
ソース−ドレイン電極5を構成する薄膜を下記の通り形成したこと;ソース−ドレイン電極形成後に行う酸化処理を下記の通り実施したこと;および保護膜6の形成を下記の通りとしたこと;を除き、実施例1と同様にしてTFTを作製した。
(純Mo膜(純Mo電極)の形成)
投入パワー(成膜パワー):DC200W,ガス圧:2mTorr,ガス流量:Ar 20sccm,基板温度(成膜温度):室温
(IZO膜(IZO電極)の形成)
投入パワー(成膜パワー):DC200W,ガス圧:1mTorr,ガス流量:Ar 24sccm,O21sccm,基板温度(成膜温度):室温
上記実施例1でも述べた通り、酸系エッチング液にさらされるのは、特に第1酸化物半導体層であることから、下記では、TFT作製工程における第1酸化物半導体層表面の酸素結合状態と熱処理温度との関係を調べるべく、第1酸化物半導体層の表面分析を行った。
シリコン基板上にGa−In−Zn−Sn−O系酸化物半導体層を100nm成膜後、大気雰囲気にて350℃で1時間の熱処理(プレアニール)を行った(1A)。次いで、前記酸化物半導体層の表面に純Mo膜(ソース−ドレイン電極)を膜厚100nm成膜し、その後、PANエッチング液を用いて、前記純Mo膜を全て除去した(2A)。更にその後、大気雰囲気にて350℃で1時間加熱する熱処理(酸化処理)を行った(3A)。上記工程(1A),(2A),(3A)までそれぞれ処理を進めたサンプルを作製し、各サンプルのXPS測定を実施した。
シリコン基板上にGa−In−Zn−Sn−O系酸化物半導体層を100nm成膜後、大気雰囲気にて350℃で1時間の熱処理(プレアニール)を行った(1A)。次いで、前記酸化物半導体層の表面にIZO薄膜(ソース−ドレイン電極)を膜厚100nm成膜し、その後、PANエッチング液を用いて、前記IZO薄膜を全て除去した(2A)。更にその後、大気雰囲気にて350℃、500℃、600℃の各温度で1時間加熱する熱処理を行った(3A)。上記工程(1A),(2A),(3A)までそれぞれ処理を進めたサンプルを作製し、各サンプルのXPS測定を実施した。
第1酸化物半導体層の表層の組成分布を、XPSを用いて調べた。分析サンプルは前述の酸素結合状態評価に用いた分析試料2の(2A)、(3A)(熱処理温度は600℃)までそれぞれ処理したサンプルを使用した。詳細には、全金属元素に対するZn、Sn、In、Gaの各金属元素の含有量を第1酸化物半導体層の表面から膜厚方向に測定した。その結果を、酸エッチング後(2A)、酸エッチング後に更に熱処理後(3A)のそれぞれについて図11(a)、図11(b)に示す。
2 ゲート電極
3 ゲート絶縁膜
4 酸化物半導体層
4A 第1酸化物半導体層
4B 第2酸化物半導体層
5 ソース−ドレイン電極(S/D)
6 保護膜(絶縁膜)
7 コンタクトホール
8 透明導電膜
9 エッチストッパー層
11 導電性酸化物層
X X層
X1 X1層
X2 X2層
12 Si基板
13 カーボン蒸着膜
Claims (26)
- 基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース−ドレイン電極、および前記ソース−ドレイン電極を保護する保護膜をこの順序で有する薄膜トランジスタであって、
前記酸化物半導体層は、
In−Ga−Zn−Sn−Oで構成される第1酸化物半導体層と、
In−Zn−Sn−O、ITOまたはSn−Ga−Zn−Oで構成される第2酸化物半導体層と、を有する積層体であり、
前記第2酸化物半導体層は、前記ゲート絶縁膜の上に形成されていると共に、
前記第1酸化物半導体層は、前記第2酸化物半導体層と前記保護膜または前記ソース−ドレイン電極との間に形成されており、且つ、
薄膜トランジスタの積層方向断面において、[100×(ソース−ドレイン電極端直下の第1酸化物半導体層の膜厚−第1酸化物半導体層中央部の膜厚)/ソース−ドレイン電極端直下の第1酸化物半導体層の膜厚]により求められる値が、5%以下であることを特徴とする薄膜トランジスタ。 - 前記ゲート絶縁膜が、SiN、SiO 2 、SiON、Al 2 O 3 、およびY 2 O 3 のいずれかからなる膜、またはそれらの積層である請求項1に記載の薄膜トランジスタ。
- 前記第1酸化物半導体層の表面をX線光電子分光法で観察した場合に、酸素1sスペクトルにおける最も強度の高いピークのエネルギーが529.0〜531.3eVの範囲内にある請求項1または2に記載の薄膜トランジスタ。
- 前記第1酸化物半導体層は、全金属元素に対するSnの含有量が5原子%以上50原子%以下を満たす請求項1〜3のいずれかに記載の薄膜トランジスタ。
- 前記第1酸化物半導体層は、In、Ga、Zn、およびSnとOとから構成され、かつIn、Ga、Zn、およびSnの合計量を100原子%とした場合に、
Inの含有量は15原子%以上25原子%以下、
Gaの含有量は5原子%以上20原子%以下、
Znの含有量は40原子%以上60原子%以下、および
Snの含有量は5原子%以上25原子%以下
を満たす請求項1〜4のいずれかに記載の薄膜トランジスタ。 - 前記第1酸化物半導体層は、Znを含み、かつその表層のZn濃度(単位:原子%)が、該第1酸化物半導体層のZnの含有量(単位:原子%)の1.0〜1.6倍である請求項1〜5のいずれかに記載の薄膜トランジスタ。
- 前記ソース−ドレイン電極は、導電性酸化物層を含み、かつ該導電性酸化物層が前記第1酸化物半導体層と直接接合している請求項1〜6のいずれかに記載の薄膜トランジスタ。
- 前記ソース−ドレイン電極は、導電性酸化物層からなる請求項7に記載の薄膜トランジスタ。
- 前記ソース−ドレイン電極は、酸化物半導体層側から順に、
導電性酸化物層と;
Al、Cu、Mo、Cr、Ti、Ta、およびWよりなる群から選択される1種以上の元素を含む1以上の金属層であるX層と;
の積層構造を有する請求項7に記載の薄膜トランジスタ。 - 前記X層は、酸化物半導体層側から順に、
Mo、Cr、Ti、Ta、およびWよりなる群から選択される1種以上の元素を含む金属層であるX2層と;
純Al層、Al合金層、純Cu層、およびCu合金層よりなる群から選択される1以上の金属層であるX1層と;
の積層構造を有する請求項9に記載の薄膜トランジスタ。 - 前記X層は、酸化物半導体層側から順に、
純Al層、Al合金層、純Cu層、およびCu合金層よりなる群から選択される1以上の金属層であるX1層と;
Mo、Cr、Ti、Ta、およびWよりなる群から選択される1種以上の元素を含む金属層であるX2層と;
の積層構造を有する請求項9に記載の薄膜トランジスタ。 - 前記X層は、酸化物半導体層側から順に、
Mo、Cr、Ti、Ta、およびWよりなる群から選択される1種以上の元素を含む金属層であるX2層と;
純Al層、Al合金層、純Cu層、およびCu合金層よりなる群から選択される1以上の金属層であるX1層と;
Mo、Cr、Ti、Ta、およびWよりなる群から選択される1種以上の元素を含む金属層であるX2層と;
の積層構造を有する請求項9に記載の薄膜トランジスタ。 - 前記X層はAl合金層を含み、該Al合金層は、Ni、Co、Cu、Ge、Ta、Mo、Hf、Zr、Ti、Nb、W、および希土類元素よりなる群から選択される1種以上の元素を0.1原子%以上含む請求項9〜12のいずれかに記載の薄膜トランジスタ。
- 前記導電性酸化物層はアモルファス構造である請求項7〜13のいずれかに記載の薄膜トランジスタ。
- 前記導電性酸化物層は、In、Ga、Zn、およびSnよりなる群から選択される1種以上の元素と、Oとから構成される請求項7〜14のいずれかに記載の薄膜トランジスタ。
- 前記ソース−ドレイン電極は、酸化物半導体層側から順に、
Mo、Cr、Ti、Ta、およびWよりなる群から選択される1種以上の元素からなるバリアメタル層と;
Al合金層と;
の積層構造を有する請求項1〜6のいずれかに記載の薄膜トランジスタ。 - 前記ソース−ドレイン電極におけるバリアメタル層は、純MoまたはMo合金からなる請求項16に記載の薄膜トランジスタ。
- 前記ソース−ドレイン電極におけるAl合金層は、NiおよびCoよりなる群から選択される1種以上の元素を合計で0.1〜4原子%含む請求項16または17に記載の薄膜トランジスタ。
- 前記ソース−ドレイン電極におけるAl合金層は、CuおよびGeよりなる群から選択される1種以上の元素を合計で0.05〜2原子%含む請求項16〜18のいずれかに記載の薄膜トランジスタ。
- 前記ソース−ドレイン電極におけるAl合金層は、更に、Nd、Y、Fe、Ti、V、Zr、Nb、Mo、Hf、Ta、Mg、Cr、Mn、Ru、Rh、Pd、Ir、Pt、La、Gd、Tb、Dy、Sr、Sm、GeおよびBiよりなる群から選択される少なくとも1種の元素を含む請求項18または19に記載の薄膜トランジスタ。
- 前記ソース−ドレイン電極におけるAl合金層は、Nd、LaおよびGdよりなる群から選択される少なくとも1種の元素を含む請求項20に記載の薄膜トランジスタ。
- 請求項1〜21のいずれかに記載の薄膜トランジスタの製造方法であって、
前記酸化物半導体層上に形成された前記ソース−ドレイン電極のパターニングを、酸系エッチング液を用いて行い、その後、前記酸化物半導体層の少なくとも酸系エッチング液にさらされた部分に対し、酸化処理を行ってから、前記保護膜を形成することを特徴とする薄膜トランジスタの製造方法。 - 前記酸化処理は、熱処理およびN2Oプラズマ処理の少なくとも一つである請求項22に記載の薄膜トランジスタの製造方法。
- 前記熱処理および前記N2Oプラズマ処理を行う請求項23に記載の薄膜トランジスタの製造方法。
- 前記熱処理は、130℃以上700℃以下の加熱温度で行う請求項23または24に記載の薄膜トランジスタの製造方法。
- 前記加熱温度を250℃以上とする請求項25に記載の薄膜トランジスタの製造方法。
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