CN114975635A - 薄膜晶体管、包括其的栅极驱动器、以及包括该栅极驱动器的显示装置 - Google Patents

薄膜晶体管、包括其的栅极驱动器、以及包括该栅极驱动器的显示装置 Download PDF

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Abstract

公开了一种能够应用于要求高速驱动的高分辨率平板显示装置的包括氧化物半导体层的薄膜晶体管(TFT)、包括该TFT的栅极驱动器、以及包括该栅极驱动器的显示装置。TFT包括由氧化铟镓锌锡(IGZTO)组成的第一氧化物半导体层和具有氧化铟镓锌(IGZO)的第二氧化物半导体层。第二氧化物半导体层的镓(Ga)对铟(In)的含量比(Ga/In)高于第一氧化物半导体层的Ga对In的含量比(Ga/In)，并且第二氧化物半导体层的锌(Zn)对In的含量比(Zn/In)高于第一氧化物半导体层的Zn对In的含量比(Zn/In)。

Description

薄膜晶体管、包括其的栅极驱动器、以及包括该栅极驱动器的 显示装置
相关申请的交叉引用
本申请是申请号为201810509886.0的发明专利申请的分案申请。
本申请要求于2017年5月31日提交的韩国专利申请No.10-2017-0068037和2017年12月11日提交的韩国专利申请No.10-2017-0169420的权益，通过引用将这些申请并入于此，如同完全在此阐述一样。
技术领域
本发明涉及一种薄膜晶体管(TFT)、包括该TFT的栅极驱动器、以及包括该栅极驱动器的显示装置。
背景技术
随着信息导向社会的发展，对于显示图像的显示装置的各种需求逐渐增加。因而，近来正在使用各种显示装置，诸如液晶显示(LCD)装置、等离子显示面板(PDP)装置和发光显示装置。发光显示装置的示例包括使用有机发光二极管(OLED)作为发光元件的有机发光显示装置和使用微型发光二极管作为发光元件的发光二极管显示装置。
平板显示装置各自包括显示面板、栅极驱动器、数据驱动器和时序控制器。显示面板包括多条数据线、多条栅极线、以及分别设置在由数据线和栅极线的交叉而界定的多个区域中的多个像素。当通过使用TFT作为开关元件给栅极线提供栅极信号时，每个像素通过数据线被提供数据电压。每个像素利用数据电压发射具有特定亮度的光。
近来，发布了用于以对应于超高清(UHD)的高分辨率显示图像的平板显示装置，并且正在开发用于以对应于8K UHD的高分辨率显示图像的平板显示装置。UHD表示3840×2160的分辨率，8K UHD表示7680×4320的分辨率。
具有诸如UHD或8K UHD之类的高分辨率的平板显示装置需要高速驱动，因而一行扫描时间被缩短，一行扫描时间是给一条栅极线提供栅极信号的时间。一行扫描时间对应于每个像素的数据电压供给周期。因此，当一行扫描时间被缩短时，每个像素中未被充电上理想的数据电压，导致图像质量的劣化。为了解决这种问题，应当使用具有高电子迁移率的TFT作为开关元件。
在使用包括氧化物类半导体层的TFT作为开关元件的情形中，与使用包括多晶硅类半导体层的TFT作为开关元件的情形相比，制造成本降低，并且电子迁移率低。因此，要求高速驱动的高分辨率平板显示装置需要包括氧化物类半导体层的TFT。
然而，由于每英寸像素(PPI)，应用于要求高速驱动的高分辨率平板显示装置的TFT的氧化物类半导体层应当实现为短沟道以及实现为高电子迁移率。在相关技术中，使用基于包括氧化铟镓锌(IGZO)的半导体层的TFT，由此难以确保高电子迁移率。此外，当使用包括IGZO的半导体层作为单层时，由于沟道的沟道长度变化，导致阈值电压快速偏移。由于该原因，难以在保持理想的阈值电压值的状态下实现短沟道。
图1是显示在包括IGZO类半导体层的TFT中，当沟道长度变化时，漏极-源极电流与栅极-源极电压的关系的图表。
图1显示了在包括单层的IGZO类半导体层的TFT的沟道长度变为4μm到10μm的情况下，通过针对栅极-源极电压测量漏极-源极电流而获得的实验结果。如图1中所示，能够看出在沟道长度缩短为4μm或更小的情形中，与沟道长度为5μm到10μm的情形相比，阈值电压负偏移大约-5V。因此，当沟道长度缩短为4μm或更小时，难以确保理想的驱动特性。
当在沉积单层的IGZO类氧化物半导体层的工艺中，将制造设备的功率、压力和温度调整至特定范围时，如图1中所示的在短沟道中阈值电压负偏移的问题得到解决。然而，在该情形中，由于制造设备的条件，诸如功率、压力和温度，大大降低了为诸如膜均匀性之类的其他因素考虑的自由度。
因此，要求高速驱动的高分辨率平板显示装置需要一种包括氧化物半导体层的TFT，而限制制造设备的自由度。
发明内容
因此，本发明旨在提供一种基本上克服了由于相关技术的局限性和缺点而导致的一个或多个问题的TFT、包括该TFT的栅极驱动器、以及包括该栅极驱动器的显示装置。
本发明的一个方面旨在提供一种能够应用于要求高速驱动的高分辨率平板显示装置的包括氧化物半导体层的TFT、包括该TFT的栅极驱动器、以及包括该栅极驱动器的显示装置。
在下面的描述中将部分列出本发明的其它优点和特征，这些优点和特征的一部分在研究以下内容时对于本领域普通技术人员将变得显而易见或者可通过本发明的实践领会到。本发明的这些目的和其他优点可通过说明书及其权利要求书以及附图中特别指出的结构来实现和获得。
为了实现这些和其他优点并根据本发明的目的，如在此具体和概括描述的，提供了一种TFT，包括：含铟(In)、镓(Ga)、锌(Zn)、锡(Sn)和氧(O)的第一氧化物半导体层和含铟(In)、镓(Ga)、锌(Zn)和氧(O)的第二氧化物半导体层。所述第二氧化物半导体层的镓(Ga)对铟(In)的含量比(Ga/In)高于所述第一氧化物半导体层的Ga对In的含量比(Ga/In)，并且所述第二氧化物半导体层的锌(Zn)对In的含量比(Zn/In)高于所述第一氧化物半导体层的Zn对In的含量比(Zn/In)。
在本发明的另一个方面中，提供了一种栅极驱动器，所述栅极驱动器包括输出栅极信号的多个级。所述多个级的每一级包括根据本发明实施方式的TFT。
在本发明的另一个方面中，提供了一种包括显示面板的显示装置，所述显示面板包括多条数据线、多条栅极线、以及分别设置在由所述多条数据线和所述多条栅极线的交叉而界定的多个区域中的多个像素。所述多个像素的每一像素包括所述TFT。
应当理解，本发明前面的概括描述和下面的详细描述都是例示性的和解释性的，意在对要求保护的本发明提供进一步的解释。
附图说明
给本发明提供进一步理解并并入本申请组成本申请一部分的附图图解了本发明的实施方式，并与说明书一起用于解释本发明的原理。在附图中：
图1是显示在包括IGZO类半导体层的TFT中，当沟道长度变化时，漏极-源极电流与栅极-源极电压的关系的图表；
图2是图解根据本发明实施方式的显示装置的斜视图；
图3是图解图2中所示的第一基板、栅极驱动器、源极驱动集成电路(IC)、柔性膜、电路板和时序控制器的平面图；
图4是图解图3的像素的电路图；
图5是图解图3的栅极驱动器的一部分的电路图；
图6是图解根据本发明实施方式的TFT的平面图；
图7是图解沿图6的线I-I’截取的示例的剖面图；
图8是用于描述根据本发明实施方式的TFT的氧化物半导体层的示例图；
图9是显示在根据本发明实施方式的TFT中，当沟道长度变化时，漏极-源极电流与栅极-源极电压的关系的图表；
图10是显示相对于第二氧化物半导体层的镓(Ga)含量和锌(Zn)含量的每一个的变化，蚀刻速率的变化的图表；
图11A和11B是图解图7的区域A的实施方式的放大剖面图；
图12是显示在沉积第一氧化物半导体层和第二氧化物半导体层的工艺中，相对于第一基板的温度，第一氧化物半导体层和第二氧化物半导体层的每一个的蚀刻速率的图表；
图13显示了在沉积第一氧化物半导体层和第二氧化物半导体层的工艺中，相对于第一基板的温度，第一氧化物半导体层和第二氧化物半导体层的剖面表面的图像；
图14A到14C显示了相对于Zn含量的变化，第二氧化物半导体层的材料特性分析图像；
图15是显示当第一氧化物半导体层的厚度是
Figure BDA0003621751020000041
时，相对于第二氧化物半导体层的厚度变化，TFT的PBTS阈值电压偏移值和NBTIS阈值电压偏移值的图表；
图16是图解根据本发明实施方式的TFT的制造方法的流程图；
图17A到17E是用于描述根据本发明实施方式的TFT的制造方法的剖面图；
图18是图解根据本发明另一实施方式的TFT的平面图；
图19是图解沿图18的线II-II’截取的示例的剖面图；
图20是图解根据本发明另一实施方式的TFT的平面图；
图21是图解沿图20的线III-III’截取的示例的剖面图；
图22是图解沿图20的线III-III’截取的另一示例的剖面图。
具体实施方式
现在将详细参照本发明的示例性实施方式，附图中图解了这些实施方式的一些例子。只要可能，将在整个附图中使用相同的参考标记表示相同或相似的部分。
在本申请中，相似的数字表示相似的要素。在下面的描述中，当确定相关已知功能或构造的详细描述会不必要地使本发明的重点模糊不清时，将省略该详细描述。考虑到易于本申请的描述而选取了在此使用的每个要素的名称，其可能不同于实际产品的名称。
将通过参照附图描述的以下实施方式阐明本发明的优点和特征以及其实现方法。然而，本发明可以以不同的形式实施，不应解释为限于在此列出的实施方式。而是，提供这些实施方式是为了使该公开内容全面和完整，并将本发明的范围充分地传递给本领域技术人员。另外，本发明仅由权利要求的范围限定。
为了描述本发明的实施方式而在附图中公开的形状、大小、比例、角度和数量仅仅是示例，因而本发明不限于示出的细节。相似的附图标记通篇指代相似的要素。在下面的描述中，当确定对相关已知功能或构造的详细描述会不必要地使本发明的重点模糊不清时，将省略该详细描述。
在解释一要素时，尽管没有明确说明，但该要素应解释为包含误差范围。
本领域技术人员能够充分理解到，本发明各实施方式的特征可彼此部分或整体地结合或组合，且可在技术上彼此进行各种互操作和驱动。本发明的实施方式可彼此独立实施，或者以相互依赖的关系共同实施。
下文中，将参照附图详细描述本发明的示例性实施方式。
下面将描述根据本发明实施方式的显示装置是发光显示装置的示例，但本发明的实施方式不限于此。根据本发明实施方式的显示装置可实现为液晶显示(LCD)装置、发光显示装置、场发射显示装置和电泳显示装置之一。发光显示装置的示例包括使用有机发光二极管(OLED)作为发光元件的有机发光显示装置和使用微型发光二极管作为发光元件的发光二极管显示装置。
图2是图解根据本发明实施方式的显示装置的斜视图。图3是图解图2中所示的第一基板、栅极驱动器、源极驱动集成电路(IC)、柔性膜、电路板和时序控制器的平面图。
参照图2和3，根据本发明实施方式的有机发光显示装置1000可包括显示面板1100、栅极驱动器1200、数据驱动器、柔性膜1400、电路板1500和时序控制器1600。
显示面板1100可包括第一基板1110和第二基板1120。第一基板1110和第二基板1120各自可以是塑料、玻璃或类似物。例如，当第一基板1110是塑料时，第一基板1110可由聚酰亚胺、聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚碳酸酯(PC)和/或类似物形成。当第一基板1110由塑料形成时，有机发光显示装置1000可实现为能够弯折或弯曲的柔性显示装置。第二基板1120可以是玻璃、塑料膜和封装膜之一。
第一基板1110可以是其上设置有多个TFT的TFT基板。多条栅极线、多条数据线和多个像素P可设置在第一基板1110中的面对第二基板1120的一个表面上。像素P可分别设置在由栅极线和数据线的交叉而界定的多个区域中。如图3中所示，显示面板1100可划分为设置像素P以显示图像的显示区域DA和不显示图像的非显示区域NDA。栅极线、数据线和像素P可设置在显示区域DA中。栅极驱动器1200、多个焊盘、以及将数据线连接至焊盘的多个连线可设置在非显示区域NDA。
每个像素P可包括作为开关元件的至少一个晶体管，该晶体管由相应栅极线的栅极信号导通并将相应数据线的数据电压传输至相应像素P的元件。晶体管可以是TFT。
例如，如图4中所示，每个像素P可包括有机发光二极管OLED、驱动晶体管DT、多个开关晶体管ST1和ST2、以及电容器Cst。多个开关晶体管ST1和ST2可包括第一开关晶体管ST1和第二开关晶体管ST2。在图4中，为了便于描述，仅显示了与第j(其中j是等于或大于2的整数)数据线Dj、第q(其中q是等于或大于2的整数)基准电压线Rq、第k(其中k是等于或大于2的整数)栅极线Gk和第k初始化线SEk连接的像素P。
有机发光二极管OLED可利用驱动晶体管DT提供的电流发光。有机发光二极管OLED的阳极电极可连接至驱动晶体管DT的源极电极，并且阴极电极可连接至提供第一电源电压的第一电源电压线VSSL。第一电源电压线VSSL可以是提供低电平电源电压的低电平电压线。
有机发光二极管OLED可包括阳极电极、空穴传输层、有机发光层、电子传输层和阴极电极。在有机发光二极管OLED中，当电压施加至阳极电极和阴极电极时，空穴和电子分别通过空穴传输层和电子传输层移动至有机发光层并且可在有机发光层中组合以发光。
驱动晶体管DT可设置在有机发光二极管OLED与提供第二电源电压的第二电源电压线VDDL之间。驱动晶体管DT可基于其源极电极与栅极电极之间的电压差，控制从第二电源电压线VDDL流到有机发光二极管OLED的电流。驱动晶体管DT的栅极电极可连接至第一开关晶体管ST1的第一电极，漏极电极可连接至第二电源电压线VDDL，源极电极可连接至有机发光二极管OLED的阳极电极。第二电源电压线VDDL可以是提供高电平电源电压的高电平电压线。
第一开关晶体管ST1可通过第k栅极线Gk的第k栅极信号导通并且可将第j数据线Dj的数据电压提供至驱动晶体管DT的栅极电极。第一开关晶体管ST1的栅极电极可连接至第k栅极线Gk，源极电极可连接至驱动晶体管DT的栅极电极，漏极电极可连接至第j数据线Dj。
第二开关晶体管ST2可通过第k初始化线SEk的第k初始化信号导通并且可将第q基准电压线Rq连接至驱动晶体管DT的源极电极。第二开关晶体管ST2的栅极电极可连接至第k初始化线SEk，第一电极可连接至第q基准电压线Rq，第二电极可连接至驱动晶体管DT的源极电极。
电容器Cst可设置在驱动晶体管DT的栅极电极与源极电极之间。电容器Cst可存储驱动晶体管DT的栅极电压与源极电压之间的差电压。
电容器Cst的一个电极可连接至驱动晶体管DT的栅极电极和第一开关晶体管ST1的源极电极，另一个电极可连接至驱动晶体管DT的源极电极、第二开关晶体管ST2的漏极电极和有机发光二极管OLED的阳极电极。
在图4中，每个像素P的驱动晶体管DT、第一开关晶体管ST1和第二开关晶体管ST2各自可以是TFT。此外，在图4中，显示了每个像素P的驱动晶体管DT、第一开关晶体管ST1和第二开关晶体管ST2各自实现为具有N型半导体特性的N型半导体晶体管，但本发明的实施方式不限于此。在其他实施方式中，每个像素P的驱动晶体管DT、第一开关晶体管ST1和第二开关晶体管ST2各自实现为具有P型半导体特性的P型半导体晶体管。
栅极驱动器1200可根据从时序控制器1600输入的栅极控制信号给栅极线提供栅极信号。栅极驱动器1200可以以面板内栅极驱动器(GIP)型设置在显示面板1100的显示区域DA的一侧或两侧外部的非显示区域NDA。在该情形中，栅极驱动器1200可包括根据栅极控制信号给栅极线输出栅极信号的多个晶体管。在此，多个晶体管的每一个可以是TFT。
例如，如图5中所示，栅极驱动器1200可包括彼此从属连接的多个级STT1，各级STT1可给栅极线按顺序输出栅极信号。
如图5中所示，级STT1各自可包括上拉节点NQ；下拉节点NQB；上拉晶体管TU，当上拉节点NQ被充电上栅极高电压时上拉晶体管TU导通；下拉晶体管TD，当下拉节点NQB被充电上栅极高电压时下拉晶体管TD导通；和节点控制器NC，节点控制器NC用于控制上拉节点NQ和下拉节点NQB的充电或放电。
节点控制器NC可连接至输入起始信号或前端级的进位信号的起始信号线、以及输入栅极时钟信号之一的时钟线。节点控制器NC可根据通过起始信号线输入的起始信号或前端级的进位信号以及通过时钟线输入的栅极时钟信号控制上拉节点NQ和下拉节点NQB的充电或放电。为了稳定地控制级STT1的输出，当上拉节点NQ被充电上栅极高电压时，节点控制器NC可将下拉节点NQB放电至栅极低电压，并且当下拉节点NQB被充电上栅极高电压时，节点控制器NC可将上拉节点NQ放电至栅极低电压。为此，节点控制器NC可包括多个晶体管。
当级STT1被上拉时，即，当上拉节点NQ被充电上栅极高电压时，上拉晶体管TU导通并且可将时钟线CL的栅极时钟信号输出至输出端OT。当级STT1被下拉时，即，当下拉节点NQB被充电上栅极高电压时，下拉晶体管TD导通并且可将输出端OT放电至栅极低电压端VGLT的栅极低电压。
在图5中，栅极驱动器1200中包括的每个级STT1的上拉晶体管TU、下拉晶体管TD和节点控制器NC的多个晶体管各自可实现为TFT。此外，在图5中，显示了栅极驱动器1200中包括的每个级STT1的上拉晶体管TU、下拉晶体管TD和节点控制器NC的多个晶体管各自实现为具有N型半导体特性的N型半导体晶体管，但本发明的实施方式不限于此。在其他实施方式中，栅极驱动器1200中包括的每个级STT1的上拉晶体管TU、下拉晶体管TD和节点控制器NC的多个晶体管各自实现为具有P型半导体特性的P型半导体晶体管。
栅极驱动器1200可实现为类似集成电路(IC)的驱动芯片。在该情形中，栅极驱动器1200可以以覆晶薄膜(COF)型安装在栅极柔性膜上，并且栅极柔性膜可附接在显示面板1100的第一基板1110上。
数据驱动器可包括至少一个源极驱动IC 1300。源极驱动IC 1300可从时序控制器1600接收数字视频数据和源极控制信号。源极驱动IC 1300可根据源极控制信号将数字视频数据转换为模拟数据电压并且可将数据电压分别提供至数据线。
在源极驱动IC 1300实现为类似IC的驱动芯片的情形中，源极驱动IC1300可如图2和3中所示安装在柔性膜1400上。将焊盘连接至源极驱动IC1300的多条线以及将焊盘连接至电路板1500上的线的多条线可设置在柔性膜1400上。通过使用各向异性导电膜，柔性膜1400可附接在设置于显示面板110的非显示区域NDA中的焊盘，如数据焊盘上，因而焊盘可连接至柔性膜1400的线。亦或，源极驱动IC 1300可以以玻上芯片(COG)型或塑料上芯片(COP)型直接附接在显示面板1100的第一基板1110的焊盘上。
柔性膜1400可设置成多个，电路板1500可附接在柔性膜1400上。分别实现为驱动芯片的多个电路可安装在电路板1500上。例如，时序控制器1600可安装在电路板1500上。电路板1500可以是印刷电路板(PCB)或柔性PCB(FPCB)。
时序控制器1600可通过电路板1500的电缆从外部系统接收数字视频数据和时序信号。时序控制器1600可基于时序信号产生用于控制栅极驱动器1200的操作时序的栅极控制信号、以及用于控制设置为多个的源极驱动IC1300的源极控制信号。时序控制器1600可将栅极控制信号提供至栅极驱动器1200并且可将源极控制信号提供至源极驱动IC 1300。
如上所述，在根据本发明实施方式的显示装置中，每个像素P可包括作为开关元件的至少一个TFT，在栅极驱动器1200实现为GIP型的情形中，栅极驱动器1200可包括多个晶体管，用来给栅极线按顺序输出栅极信号。因此，在由于高分辨率而要求高速驱动的显示装置中，栅极驱动器1200中包括的多个晶体管的每一个的电子迁移率应当增加，以便栅极驱动器1200稳定地输出栅极信号。
下文中，将详细描述根据本发明实施方式的包括氧化物半导体层的TFT，该TFT能够应用于由于高分辨率而要求高速驱动的显示装置的栅极驱动器1200的晶体管和像素P的晶体管。
图6是图解根据本发明实施方式的TFT 100的平面图。图7是图解沿图6的线I-I’截取的示例的剖面图。
在图6和7中，显示了使用背沟道蚀刻(BCE)工艺以反交错结构实现根据本发明实施方式的TFT的示例。反交错结构可具有栅极电极设置在有源层下方的底栅结构。
参照图6和7，根据本发明实施方式的TFT 100可包括栅极电极110、氧化物半导体层130、源极电极140和漏极电极150。
TFT 100可设置在第一基板1110上。第一基板1110可由塑料、玻璃和/或类似物形成。
缓冲层300可设置在第一基板1110上，用来保护TFT 100免于通过第一基板1110渗透的水分。缓冲层300可包括交替堆叠的多个无机层。例如，缓冲层300可由硅氧化物(SiOx)、硅氮化物(SiNx)和SiON的一个或多个无机层交替堆叠的多层形成。可省略缓冲层300。
栅极电极110可设置在缓冲层300上。栅极电极110可设置成具有比氧化物半导体层130宽的区域，以便阻挡从第一基板1110入射到氧化物半导体层130上的光，因而栅极电极110可覆盖氧化物半导体层130。因此，可保护氧化物半导体层130免于从第一基板1110入射的光。栅极电极110可由包括钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)之一或它们的合金的单层或多层形成。
栅极绝缘层120可设置在栅极电极110上。栅极绝缘层120可由无机层形成，例如可由SiOx、SiNx或它们的多层形成。
氧化物半导体层130可设置在栅极绝缘层120上。氧化物半导体层130可设置成与栅极电极110重叠，在氧化物半导体层130与栅极电极110之间具有栅极绝缘层120。
氧化物半导体层130可包括第一氧化物半导体层131和第二氧化物半导体层132。第二氧化物半导体层132的导电性可比第一氧化物半导体层131低并且禁带宽度可比第一氧化物半导体层131大。第一氧化物半导体层131可以是电子移动的主沟道层，因而可设置成靠近栅极电极110。因此，第一氧化物半导体层131可定义为设置成比第二氧化物半导体层132更靠近栅极电极110的层，第二氧化物半导体层132可定义为设置成比第一氧化物半导体层131更远离栅极电极110的层。例如，在如图6和7中所示TFT 100实现为反交错结构的情形中，由于栅极电极110设置在氧化物半导体层130下方，所以第一氧化物半导体层131可设置在栅极绝缘层120上，并且第二氧化物半导体层132可设置在第一氧化物半导体层131上。
源极电极140可直接接触第二氧化物半导体层132的一侧和作为主沟道层的第一氧化物半导体层131的一侧。详细地说，源极电极140可直接接触第一氧化物半导体层131的一个侧表面、以及第二氧化物半导体层132的上表面的一部分和一个侧表面。此外，漏极电极150可直接接触第一氧化物半导体层131的另一侧和第二氧化物半导体层132的另一侧。详细地说，漏极电极150可直接接触第一氧化物半导体层131的另一个侧表面、以及第二氧化物半导体层132的上表面的一部分和另一个侧表面。源极电极140和漏极电极150各自可由包括Mo、Al、Cr、Au、Ti、Ni、Nd和Cu之一或它们的合金的单层或多层形成。
钝化层160可设置在氧化物半导体层130、源极电极140和漏极电极150上。钝化层160可由无机层形成，例如可由SiOx、SiNx或它们的多层形成。
第一氧化物半导体层131可由氧化铟镓锌锡(IGZTO)而不是由氧化铟镓锌(IGZO)形成，用来增加电子迁移率。更详细地说，第一氧化物半导体层131的电子迁移率可被调整为15cm2/V·s或更大，为了满足正偏压温度应力(PBTS)特性和负偏压温度照明应力(NBTIS)特性，铟-镓-锌-锡(IGZT)的含量应当满足下面的条件。在第一氧化物半导体层131中，铟(In)对锡(Sn)的含量比可以是2.5≤In/Sn≤5，镓(Ga)对Sn的含量比可以是1≤Ga/Sn≤2，锌(Zn)对Sn的含量比可以是2.5≤Zn/Sn≤5。满足PBTS特性和NBTIS特性的条件可表示阈值电压偏移值在-5V到2V范围内的情形。在此，每个元素的含量可表示为原子百分比。
然而，当氧化物半导体层130由基于IGZTO的单层形成时，基于沟道长度的变化，阈值电压可偏移，由于该原因，难以在保持理想的阈值电压值的状态下实现短沟道。就是说，当氧化物半导体层130由基于IGZTO的单层形成时，由于沟道长度变化(CLV)的影响，难以实现短沟道并确保理想的驱动特性。CLV可表示基于沟道长度的变化，阈值电压偏移的程度。
因此，为了在氧化物半导体层130实现为短沟道的情形中防止阈值电压偏移，氧化物半导体层130可进一步包括第二氧化物半导体层132，第二氧化物半导体层132包括氧化铟镓锌(IGZO)。例如，第二氧化物半导体层132可由IGZO或IGZTO组成。在第二氧化物半导体层132由IGZTO形成的情形中，第二氧化物半导体层132的IGZT的组分比可与第一氧化物半导体层131的IGZT的组分比不同。
在氧化物半导体层130包括具有IGZTO的第一氧化物半导体层131和具有IGZO或具有组分比与第一氧化物半导体层131不同的IGZTO的第二氧化物半导体层132的情形中，氧化物半导体层130可具有如图8中所示的异质结结构。在此，由于薄层之间的费米能级差，在第一氧化物半导体层131与第二氧化物半导体层132之间的结部分中形成由内置电位(built-in potential)导致的耗尽区，内置电位在结部分中导致能带弯曲。因为包括耗尽区，所以氧化物半导体层130可控制总的电荷密度，由此防止阈值电压基于沟道长度而偏移。就是说，在本发明的实施方式中，由于设置第二氧化物半导体层132，所以在由高迁移率薄层形成的氧化物半导体层130中有效控制电荷密度的增加，由此防止阈值电压基于氧化物半导体层130的沟道长度的变化而偏移。结果，在本发明的实施方式中，电子迁移率增加，而且确保了TFT的器件特性。
此外，Sn与氧之间的键合力强于In与氧之间的键合力。因此，在第二氧化物半导体层132由IGZTO形成的情形中，与第二氧化物半导体层132由IGZO形成的情形相比，耐化学性(chemical resistance)增加，而且氧空位减少。因此，提高了包括由IGZTO形成的第二氧化物半导体层132的TFT的PBTS特性和NBTIS特性，并且增强了TFT的可靠性。
图9是显示在根据本发明实施方式的TFT中，当沟道长度变化时，漏极-源极电流与栅极-源极电压的关系的图表。图9显示了在包括第一氧化物半导体层131和第二氧化物半导体层132的TFT中，在将沟道长度变为4μm到10μm的同时，通过针对栅极-源极电压测量漏极-源极电流而获得的实验结果。例如，可通过在漏极-源极电压Vds设为10V，第一氧化物半导体层131的IGZT的组分比设为4:1:4:1并且第二氧化物半导体层132的IGZT的组分比设为4:12:16:1的条件下，进行实验获得图9的实验结果。就是说，在图9中，显示了第二氧化物半导体层132由IGZTO形成的示例。
参照图9，能够看出在根据本发明实施方式的TFT中，相对于沟道长度的变化，阈值电压几乎不偏移。就是说，在根据本发明实施方式的TFT中，实现了短沟道，并且保持理想的阈值电压，由此确保了TFT的理想器件特性。
此外，如图9中所示，当氧化物半导体层130的沟道具有4μm的宽度和4μm的长度时，电子迁移率可以大约是23cm2/V·s。与如图1中所示在相同沟道宽度和沟道长度下，包括IGZO类半导体层的TFT的电子迁移率为大约10cm2/V·s的情形相比，电子迁移率具有较高的数值。如上所述，在根据本发明实施方式的TFT中，即使当氧化物半导体层实现为短沟道时，阈值电压也不偏移，并且电子迁移率大大提高。
此外，第二氧化物半导体层132可不充当沟道，而是可覆盖并保护第一氧化物半导体层131，以便第一氧化物半导体层131稳定地充当沟道。为此，第二氧化物半导体层132的Ga对Sn的含量比(Ga/Sn)可高于第一氧化物半导体层131的Ga对Sn的含量比(Ga/Sn)。亦或，第二氧化物半导体层132可由IGZO形成，而不包括Sn。在该情形中，第二氧化物半导体层132在导电率方面可低于第一氧化物半导体层131并且在带隙方面可大于第一氧化物半导体层131。
图10是显示相对于第二氧化物半导体层的Ga含量和Zn含量的每一个的变化，蚀刻速率的变化的图表。
图10显示了在将第二氧化物半导体层132的IGZT的组分比依次变为4:1:4:1、4:4:4:1、4:8:4:1、4:12:4:1、4:8:8:1、4:8:12:1和4:12:16:1的同时，在相同条件下通过测量蚀刻速率获得的结果。如图10中所示，当在第二氧化物半导体层132中仅Ga的含量增加时，第二氧化物半导体层132的蚀刻速率降低。由于该原因，蚀刻第二氧化物半导体层132花费的时间增加。
如图10中所示，当在第二氧化物半导体层132中Zn的含量增加时，第二氧化物半导体层132的蚀刻速率增加。因此，为了防止第二氧化物半导体层132的蚀刻时间增加，应当随Ga的含量一起增加Zn的含量。因此，第二氧化物半导体层132的Ga对In的含量比(Ga/In)可高于第一氧化物半导体层131的Ga对In的含量比(Ga/In)。此外，第二氧化物半导体层132的Zn对In的含量比(Zn/In)可高于第一氧化物半导体层131的Zn对In的含量比(Zn/In)。
为了针对第二氧化物半导体层132的Ga和Zn的每一个的含量变化检查器件特性，如表1中所示将第一氧化物半导体层131的IGZT的组分比设为4:1:4:1，在改变第二氧化物半导体层132的Ga和Zn的每一个的含量的同时，测量CLV和电子迁移率。在表1中，CLV表示当沟道长度为4μm时的阈值电压与当沟道长度为12μm时的阈值电压之间的差。CLV较小表示相对于沟道长度的变化，阈值电压的变化较小。
[表1]
Figure BDA0003621751020000151
参照表1，当第二氧化物半导体层132的Ga的含量增加时，CLV值降低。此外，即使为了调整蚀刻速率而增加Ga的含量和Zn的含量时，CLV值仍降低，并且确保了20cm2/V·s的电子迁移率。
然而，当第二氧化物半导体层132中的Zn含量持续增加时，TFT 100的PBTS特性和NBTIS特性劣化，应当考虑该劣化来设计Zn的含量。满足PBTS特性和NBTIS特性的条件可表示阈值电压偏移值在-5V到2V的范围内的情形。这将在下面参照图14A到14C详细描述。
如上所述，由于第二氧化物半导体层132由IGZO或组分比与第一氧化物半导体层131不同的IGZTO形成，所以即使当氧化物半导体层130实现为短沟道时，仍防止阈值电压偏移，第二氧化物半导体层132覆盖并保护第一氧化物半导体层131，以便第一氧化物半导体层131稳定地充当沟道，并且第二氧化物半导体层132的蚀刻速率增加。在该情形中，当第二氧化物半导体层132由IGZTO形成时，第二氧化物半导体层132的IGZT的组分比应当满足下面的条件。在第二氧化物半导体层132中，Sn对In的含量比可以是0.1≤Sn/In≤0.5，Ga对In的含量比可以是2≤Ga/In≤4，Zn对In的含量比可以是2≤Zn/In≤8。此外，当第二氧化物半导体层132由IGZO形成时，第二氧化物半导体层132的IGZ的组分比应当满足下面的条件。在第二氧化物半导体层132中，Ga对In的含量比可以是2≤Ga/In≤4，Zn对In的含量比可以是2≤Zn/In≤8。在此，每个元素的含量可表示为原子百分比。
此外，第二氧化物半导体层132的In对Sn的含量比可大致等于或高于第一氧化物半导体层131的In对Sn的含量比。此外，第二氧化物半导体层132的Ga对Sn的含量比可高于第一氧化物半导体层131的Ga对Sn的含量比。此外，第二氧化物半导体层132的Zn对Sn的含量比可高于第一氧化物半导体层131的Zn对Sn的含量比。
此外，第二氧化物半导体层132的In的含量可低于第一氧化物半导体层131的In的含量。此外，第二氧化物半导体层132的Ga的含量可高于第一氧化物半导体层131的Ga的含量。此外，第二氧化物半导体层132的Zn的含量可高于第一氧化物半导体层131的Zn的含量。此外，第二氧化物半导体层132的Sn的含量可低于第一氧化物半导体层131的Sn的含量。
图11A和11B是图解图7的区域A的实施方式的放大剖面图。
参照图11A和11B，第一氧化物半导体层131的每个侧表面的斜面可以以锐角的第一角度“θ1”形成。第二氧化物半导体层132的每个侧表面的斜面可如图11A中所示以直角的第二角度“θ2”形成，或者可如图11B中所示以锐角的第三角度“θ3”形成。
详细地说，氧化物半导体层130可包括具有IGZTO的第一氧化物半导体层131和具有IGZO或具有组分比与第一氧化物半导体层131不同的IGZTO的第二氧化物半导体层132。因此，如图12中所示，在沉积第一氧化物半导体层131和第二氧化物半导体层132的工艺中，针对第一基板1110的温度，第一氧化物半导体层131的蚀刻速率和第二氧化物半导体层132的蚀刻速率可不同地变化。在图12中，在第一氧化物半导体层131的IGZT的组分比为4:1:4:1且第二氧化物半导体层132的IGZT的组分比为4:12:16:1的条件下，在沉积第一氧化物半导体层131和第二氧化物半导体层132的工艺中，针对第一基板1110的温度，显示了第一氧化物半导体层131的蚀刻速率和第二氧化物半导体层132的蚀刻速率。
如图12中所示，在沉积第一氧化物半导体层131和第二氧化物半导体层132的工艺中，当第一基板1110的温度低于200℃时，第一氧化物半导体层131的蚀刻速率
Figure BDA0003621751020000161
高于第二氧化物半导体层132的蚀刻速率。在如图7中所示第一氧化物半导体层131设置在第二氧化物半导体层132下方的情形中，当第一氧化物半导体层131的蚀刻速率高于第二氧化物半导体层132的蚀刻速率时，如图13的室温、100℃和150℃下所示，第二氧化物半导体层132的每个侧表面的斜面可以以钝角形成。就是说，第二氧化物半导体层132的每个侧表面可形成为倒锥形结构。在该情形中，即使当设置源极电极140和漏极电极150以覆盖第一氧化物半导体层131的侧表面和第二氧化物半导体层132的侧表面时，在第一氧化物半导体层131与第二氧化物半导体层132之间的边界中仍可形成空隙。因此，用于蚀刻源极电极140和漏极电极150的蚀刻剂可渗透到该空隙中，第一氧化物半导体层131和第二氧化物半导体层132可被渗透到空隙中的蚀刻剂额外地蚀刻。由于该原因，第一氧化物半导体层131和第二氧化物半导体层132可形成为具有不理想的沟道长度或沟道宽度。
然而，如图12中所示，在沉积第一氧化物半导体层131和第二氧化物半导体层132的工艺中，当第一基板1110的温度等于或高于200℃时，第一氧化物半导体层131的蚀刻速率
Figure BDA0003621751020000171
大致等于或低于第二氧化物半导体层132的蚀刻速率。在该情形中，如图13的200℃和250℃下所示，第二氧化物半导体层132的每个侧表面的斜面可以以锐角或直角形成。就是说，第二氧化物半导体层132的每个侧表面可形成为正锥形结构。在该情形中，即使当设置源极电极140和漏极电极150以覆盖第一氧化物半导体层131的侧表面和第二氧化物半导体层132的侧表面时，在第一氧化物半导体层131与第二氧化物半导体层132之间的边界中也不形成空隙。因此，可防止第一氧化物半导体层131和第二氧化物半导体层132被渗透到空隙中的蚀刻剂额外地蚀刻。因此，第一氧化物半导体层131和第二氧化物半导体层132形成为具有理想的沟道长度或沟道宽度。
图14A到14C显示了相对于Zn含量的变化，第二氧化物半导体层的材料特性分析图像。
在图14A到14C中，显示了第二氧化物半导体层132由IGZTO形成的示例。在该情形中，图14A显示了当第二氧化物半导体层132的IGZT的组分比为4:12:12:1时，第二氧化物半导体层132的材料特性分析图像。图14B显示了当第二氧化物半导体层132的IGZT的组分比为4:12:16:1时，第二氧化物半导体层132的材料特性分析图像。图14C显示了当第二氧化物半导体层132的IGZT的组分比为4:12:20:1时，第二氧化物半导体层132的材料特性分析图像。图14A到14C中所示的每个材料特性分析图像具有透射电子显微镜快速傅里叶变换(TEMFFT)图案。
如图14A中所示，当第二氧化物半导体层132的IGZT的组分比为4:12:12:1时，在第二氧化物半导体层132的材料特性分析测量点处仅显示出一个方向上的晶轴(虚线)。此外，如图14B中所示，当第二氧化物半导体层132的IGZT的组分比为4:12:16:1时，在第二氧化物半导体层132的材料特性分析测量点处仅显示出一个方向上的晶轴(虚线)。然而，如图14C中所示，当第二氧化物半导体层132的IGZT的组分比为4:12:20:1时，在第二氧化物半导体层132的材料特性分析测量点处显示出三个方向上的晶轴(虚线)。
如图14C中所示，在第二氧化物半导体层132中显示出三个方向上的晶轴(虚线)的情形中，该情形表示在第二氧化物半导体层132的材料特性分析测量点中发生结构相分离(structural phase segregation)。就是说，该情形表示在第二氧化物半导体层132中，在化学计量中发生变形，并且在该情形中，TFT 100的PBTS特性和NBTIS特性可劣化。因此，第二氧化物半导体层132的Zn对In的含量比(Zn/In)可低于5。
此外，与图14A中所示的第二氧化物半导体层132类似，第一氧化物半导体层131可设置成在材料特性分析测量点处仅显示出一个方向上的晶轴。在该情形中，第一氧化物半导体层131中显示出的晶轴可平行于第二氧化物半导体层132中显示出的晶轴。
图15是显示当第一氧化物半导体层的厚度是
Figure BDA0003621751020000181
时，相对于第二氧化物半导体层的厚度变化，TFT的PBTS阈值电压偏移值和NBTIS阈值电压偏移值的图表。
图15显示了当第一氧化物半导体层131的厚度固定为
Figure BDA0003621751020000182
并且第二氧化物半导体层132的厚度变为
Figure BDA0003621751020000183
和
Figure BDA0003621751020000184
时，TFT 100的PBTS阈值电压偏移值“PBTSΔVth”和NBTIS阈值电压偏移值“NBTISΔVth”。此外，图15显示了当第一氧化物半导体层131由IGZTO形成，第二氧化物半导体层132由IGZTO形成，第一氧化物半导体层131的IGZT的组分比为4:1:4:1并且第二氧化物半导体层132的IGZT的组分比为4:12:16:1时，TFT 100的PBTS阈值电压偏移值“PBTSΔVth”和NBTIS阈值电压偏移值“NBTISΔVth”。
基于薄膜沉积均匀性和电子迁移率特性，第一氧化物半导体层131可形成为具有
Figure BDA0003621751020000191
或更大的厚度，并且基于工艺时间，第一氧化物半导体层131可形成为具有
Figure BDA0003621751020000192
或更小的厚度。因此，基于阈值电压的偏移和与第一氧化物半导体层131接触的上部或下部绝缘层的氧或氢浓度，第一氧化物半导体层131的厚度可预先设为
Figure BDA0003621751020000193
到
Figure BDA0003621751020000194
在图15中，在第一氧化物半导体层131的厚度为
Figure BDA0003621751020000195
的条件下进行了实验。
参照图15，基于显示装置中设置的TFT 100的阈值电压的正偏移，BTS阈值电压偏移值“BTSΔVth”可在-5V到2V范围内。BTS阈值电压偏移值“BTSΔVth”包括PBTS阈值电压偏移值“PBTSΔVth”和NBTIS阈值电压偏移值“NBTISΔVth”。
如图15中所示，当第二氧化物半导体层132的厚度为
Figure BDA0003621751020000196
时，TFT100的BTS阈值电压偏移值“BTSΔVth”在-5V到2V范围之外。此外，当第二氧化物半导体层132的厚度为
Figure BDA0003621751020000199
时，TFT 100的BTS阈值电压偏移值“BTSΔVth”在-5V到2V范围之外。另一方面，当第二氧化物半导体层132的厚度为
Figure BDA0003621751020000197
或
Figure BDA0003621751020000198
时，TFT 100的BTS阈值电压偏移值“BTSΔVth”在-5V到2V范围内。
因此，基于TFT 100的BTS阈值电压偏移值“BTSΔVth”，当第一氧化物半导体层131的厚度为
Figure BDA00036217510200001912
时，第二氧化物半导体层132的厚度可以是
Figure BDA00036217510200001910
或
Figure BDA00036217510200001911
就是说，第二氧化物半导体层132的厚度可设为比第一氧化物半导体层131的厚度的三分之一(1/3)厚并且比第一氧化物半导体层131的厚度的三分之五(5/3)薄。
图16是图解根据本发明实施方式的TFT的制造方法的流程图。图17A到17E是用于描述根据本发明实施方式的TFT的制造方法的剖面图。
下文中，将参照图16和17A到17E详细描述根据本发明实施方式的TFT的制造方法。
第一，如图17A中所示，可在第一基板1110上形成栅极电极110，并且可在栅极电极110上形成栅极绝缘层120。(图16的S101)
详细地说，可通过溅射工艺在第一基板1110上形成第一金属层。随后，可在第一金属层上形成光刻胶图案，然后通过蚀刻第一金属层的掩模工艺将第一金属层构图，可形成栅极电极110。栅极电极110可由包括Mo、Al、Cr、Au、Ti、Ni、Nd和Cu之一或它们的合金的单层或多层形成。
亦或，可在第一基板1110上形成缓冲层300，用来保护TFT 100免于通过第一基板1110渗透的水分，并且可在缓冲层300上形成栅极电极110。在该情形中，缓冲层300可包括交替堆叠的多个无机层。例如，缓冲层300可由SiOx、SiNx和SiON的一个或多个无机层交替堆叠的多层形成。可通过等离子增强化学气相沉积(PECVD)工艺形成缓冲层300。
随后，可在栅极电极110上形成栅极绝缘层120。栅极绝缘层120可由无机层形成，例如可由SiOx、SiNx或它们的多层形成。可通过PECVD工艺形成栅极绝缘层120。
第二，如图17B中所示，可在栅极绝缘层120上形成第一半导体材料层131’和第二半导体材料层132’，并且可在第二半导体材料层132’上形成光刻胶图案133。(图16的S102)
详细地说，可在栅极绝缘层120上形成第一半导体材料层131’。第一半导体材料层131’可由IGZTO形成，用来增加电子迁移率。
随后，可在第一半导体材料层131’上形成第二半导体材料层132’。第二半导体材料层132’可包括IGZO，用来防止阈值电压由于沟道长度的变化而快速偏移。第二半导体材料层132’可由IGZO或IGZTO形成。当第二半导体材料层132’由IGZTO形成时，第二半导体材料层132’可具有与第一半导体材料层131’不同的组分比。可在同一设备中连续沉积第一半导体材料层131’和第二半导体材料层132’。此外，可在第一基板1110的温度保持为200℃或更高的状态下沉积第一半导体材料层131’和第二半导体材料层132’。
随后，可在第二半导体材料层132’上形成光刻胶图案133。
第三，如图17C中所示，可通过同时蚀刻第一半导体材料层131’和第二半导体材料层132’形成第一氧化物半导体层131和第二氧化物半导体层132，并且可去除光刻胶图案133。(图16的S103)
详细地说，如上面参照图12和13所述，在沉积第一半导体材料层131’和第二半导体材料层132’的工艺中，在第一基板1110的温度低于200℃的条件下蚀刻第一半导体材料层131’和第二半导体材料层132’的情形中，因为第一半导体材料层131’的蚀刻速率高于第二半导体材料层132’的蚀刻速率，所以第二氧化物半导体层132的侧面的斜面可以以钝角形成。在该情形中，即使当设置源极电极140和漏极电极150以覆盖第一氧化物半导体层131的侧表面和第二氧化物半导体层132的侧表面时，在第一氧化物半导体层131与第二氧化物半导体层132之间的边界中仍可形成空隙。因此，用于蚀刻源极电极140和漏极电极150的蚀刻剂可渗透到该空隙中，第一氧化物半导体层131和第二氧化物半导体层132可被渗透到空隙中的蚀刻剂额外地蚀刻。由于该原因，第一氧化物半导体层131和第二氧化物半导体层132可形成为具有不理想的沟道长度或沟道宽度。
然而，如图12中所示，在沉积第一半导体材料层131’和第二半导体材料层132’的工艺中，在第一基板1110的温度保持为200℃或更高的条件下蚀刻第一半导体材料层131’和第二半导体材料层132’的情形中，因为第一半导体材料层131’的蚀刻速率等于或低于第二半导体材料层132’的蚀刻速率，所以第二氧化物半导体层132的侧面的斜面可以以锐角形成。在该情形中，即使当设置源极电极140和漏极电极150以覆盖第一氧化物半导体层131的侧表面和第二氧化物半导体层132的侧表面时，在第一氧化物半导体层131与第二氧化物半导体层132之间的边界中也不形成空隙。因此，可防止第一氧化物半导体层131和第二氧化物半导体层132被渗透到空隙中的蚀刻剂额外地蚀刻。因此，第一氧化物半导体层131和第二氧化物半导体层132形成为具有理想的沟道长度或沟道宽度。
可通过利用能够同时蚀刻第一半导体材料层131’和第二半导体材料层132’的蚀刻剂，像草酸，同时蚀刻第一半导体材料层131’和第二半导体材料层132’，形成第一氧化物半导体层131和第二氧化物半导体层132。随后，可通过剥离工艺去除光刻胶图案133。
第四，如图17D中所示，可形成源极电极140和漏极电极150。(图16的S104)
源极电极140可直接接触第二氧化物半导体层132的一侧和作为主沟道层的第一氧化物半导体层131的一侧。详细地说，源极电极140可直接接触第一氧化物半导体层131的一个侧表面、以及第二氧化物半导体层132的上表面的一部分和一个侧表面。此外，漏极电极150可直接接触第一氧化物半导体层131的另一侧和第二氧化物半导体层132的另一侧。详细地说，漏极电极150可直接接触第一氧化物半导体层131的另一个侧表面、以及第二氧化物半导体层132的上表面的一部分和另一个侧表面。源极电极140和漏极电极150各自可由包括Mo、Al、Cr、Au、Ti、Ni、Nd和Cu之一或它们的合金的单层或多层形成。
第五，如图17E中所示，可在氧化物半导体层130、源极电极140和漏极电极150上形成钝化层160。(图16的S105)
钝化层160可由无机层形成，例如可由SiOx、SiNx或它们的多层形成。
图18是图解根据本发明另一实施方式的TFT的平面图。图19是图解沿图18的线II-II’截取的示例的剖面图。
除了第一氧化物半导体层131在第一方向(X轴方向)上的长度设为大于第二氧化物半导体层132在第一方向(X轴方向)上的长度之外，图18和19的描述内容大致与上面参照图6和7给出的描述内容相同，因而省略重复的描述。
在图18和19中，第一氧化物半导体层131可具有比第二氧化物半导体层132宽的区域，因而源极电极140和漏极电极150的每一个与作为主沟道层的第一氧化物半导体层131之间的接触面积增大。因此，在图18和19中所示的本发明另一实施方式中，接触电阻降低。
图20是图解根据本发明另一实施方式的TFT的平面图。图21是图解沿图20的线III-III’截取的示例的剖面图。
在图20和21中，根据本发明另一实施方式的TFT 100被图解为设置成共面结构。共面结构可具有其中栅极电极设置在有源层上的顶栅结构。
参照图20和21，根据本发明另一实施方式的TFT 100可包括栅极电极110、氧化物半导体层130、源极电极140和漏极电极150。
TFT 100可设置在第一基板1110上。第一基板1110可由塑料、玻璃和/或类似物形成。
缓冲层300可设置在第一基板1110上，用来保护TFT 100免于通过第一基板1110渗透的水分。缓冲层300可包括交替堆叠的多个无机层。例如，缓冲层300可由SiOx、SiNx和SiON的一个或多个无机层交替堆叠的多层形成。可省略缓冲层300。
氧化物半导体层130可形成在缓冲层300上。氧化物半导体层130可包括第一氧化物半导体层131和第二氧化物半导体层132。第一氧化物半导体层131可以是电子移动的主沟道层，因而可设置成靠近栅极电极110。因此，第一氧化物半导体层131可定义为设置成比第二氧化物半导体层132更靠近栅极电极110的层，第二氧化物半导体层132可定义为设置成比第一氧化物半导体层131更远离栅极电极110的层。例如，如图20和21中所示，在TFT100实现为共面结构的情形中，由于栅极电极110设置在氧化物半导体层130上，所以第二氧化物半导体层132可设置在第一基板1110或第一基板1110的缓冲层300上，并且第一氧化物半导体层131可设置在第二氧化物半导体层132上。
遮光层可形成在氧化物半导体层130下方，用来阻挡从第一基板1110入射到氧化物半导体层130上的光。
栅极绝缘层120可设置在氧化物半导体层130上。栅极绝缘层120可由无机层形成，例如可由SiOx、SiNx或它们的多层形成。
栅极电极110可形成在栅极绝缘层120上。栅极电极110可设置成与氧化物半导体层130重叠，在栅极电极110与氧化物半导体层130之间具有栅极绝缘层120。栅极电极110可由包括Mo、Al、Cr、Au、Ti、Ni、Nd和Cu之一或它们的合金的单层或多层形成。
在图21中，图解了栅极绝缘层120仅设置在栅极电极110与氧化物半导体层130之间的示例，但本发明的实施方式不限于此。在其他实施方式中，栅极绝缘层120可形成为覆盖第一基板1110和氧化物半导体层130。
层间绝缘层170可形成在栅极电极110和氧化物半导体层130上。层间绝缘层170可由无机层形成，例如可由SiOx、SiNx或它们的多层形成。
第一接触孔CT1和第二接触孔CT2可形成在层间绝缘层170中，第一接触孔CT1穿过层间绝缘层170并且暴露第一氧化物半导体层131的一侧，第二接触孔CT2穿过层间绝缘层170并且暴露第一氧化物半导体层131的另一侧。
源极电极140和漏极电极150可形成在层间绝缘层170上。源极电极140可通过第一接触孔CT1接触第一氧化物半导体层131的一侧。漏极电极150可通过第二接触孔CT2接触第一氧化物半导体层131的另一侧。
钝化层160可形成在源极电极140和漏极电极150上。钝化层160可由无机层形成，例如可由SiOx、SiNx或它们的多层形成。
第一氧化物半导体层131可由IGZTO而不是由IGZO形成，用来增加电子迁移率。
此外，第二氧化物半导体层132可由IGZTO形成。详细地说，第二氧化物半导体层132的IGZT的组分比可与第一氧化物半导体层131的IGZT的组分比不同，使得即使当氧化物半导体层130实现为短沟道时，仍能防止阈值电压偏移，第二氧化物半导体层132覆盖并保护第一氧化物半导体层131，以便第一氧化物半导体层131稳定地充当沟道，并且第二氧化物半导体层132的蚀刻速率增加。
第一氧化物半导体层131的IGZT的组分比和第二氧化物半导体层132的IGZT的组分比大致与上面参照图6到13给出的描述相同，因而省略重复的描述。
图22是图解沿图20的线III-III’截取的另一示例的剖面图。
除了源极电极140和漏极电极150连接至第二氧化物半导体层132以及第一氧化物半导体层131之外，图22的描述内容大致与上面参照图20和21给出的描述内容相同，因而省略重复的描述。
参照图22，第一接触孔CT1和第二接触孔CT2的每一个穿过第一氧化物半导体层131和层间绝缘层170并可暴露第二氧化物半导体层132。因此，源极电极140可通过第一接触孔CT1连接至第一氧化物半导体层131和第二氧化物半导体层132，漏极电极150可通过第二接触孔CT2连接至第一氧化物半导体层131和第二氧化物半导体层132。
如上所述，根据本发明的实施方式，对应于主沟道层的第一氧化物半导体层可由IGZTO形成，并且第二氧化物半导体层可由IGZO形成。结果，根据本发明的实施方式，电子迁移率增加，此外防止了阈值电压基于沟道长度而偏移。因此，本发明的实施方式可应用于由于高分辨而要求高速驱动的平板显示装置。
此外，根据本发明的实施方式，第一氧化物半导体层的侧表面的斜面可形成为具有锐角，并且第二氧化物半导体层的侧表面的斜面可形成为具有直角或锐角。当源极电极和漏极电极覆盖第一氧化物半导体层的侧表面和第二氧化物半导体层的侧表面时，在第一氧化物半导体层与第二氧化物半导体层之间的边界中不形成空隙。因此，根据本发明的实施方式，可防止第一氧化物半导体层和第二氧化物半导体层被渗透到空隙中的蚀刻剂额外地蚀刻。因此，根据本发明的实施方式，第一氧化物半导体层和第二氧化物半导体层可形成为具有理想的沟道长度或沟道宽度。
此外，根据本发明的实施方式，为了防止TFT的PBTS特性和NBTIS特性劣化，第二氧化物半导体层形成为使得第二氧化物半导体层的Zn对In的含量比(Zn/In)低于5。
此外，在本发明的实施方式中，基于TFT的阈值电压的正偏移和负偏移，第二氧化物半导体层的厚度可设为比第一氧化物半导体层的厚度的三分之一(1/3)厚并且比第一氧化物半导体层的厚度的三分之五(5/3)薄。
如上所述，根据本发明的实施方式，氧化物半导体层可包括对应于主沟道层并且具有IGZTO的第一氧化物半导体层和具有IGZO的第二氧化物半导体层。第二氧化物半导体层可包括IGZO或IGZTO。当第二氧化物半导体层包括IGZTO时，第二氧化物半导体层的IGZTO的组分比可与第一氧化物半导体层的IGZTO的组分比不同。结果，根据本发明的实施方式，电子迁移率增加，此外防止了阈值电压基于沟道长度而偏移。因此，本发明的实施方式可应用于由于高分辨而要求高速驱动的平板显示装置。
此外，根据本发明的实施方式，第一氧化物半导体层的侧表面的斜面可形成为具有锐角，并且第二氧化物半导体层的侧表面的斜面可形成为具有直角或锐角。当源极电极和漏极电极覆盖第一氧化物半导体层的侧表面和第二氧化物半导体层的侧表面时，在第一氧化物半导体层与第二氧化物半导体层之间的边界中不形成空隙。因此，根据本发明的实施方式，可防止第一氧化物半导体层和第二氧化物半导体层被渗透到空隙中的蚀刻剂额外地蚀刻。因此，根据本发明的实施方式，第一氧化物半导体层和第二氧化物半导体层可形成为具有理想的沟道长度或沟道宽度。
此外，根据本发明的实施方式，为了防止TFT的PBTS特性和NBTIS特性劣化，第二氧化物半导体层形成为使得第二氧化物半导体层的Zn对In的含量比(Zn/In)低于5。
在不背离本发明的精神或范围的情况下，能够在本发明中进行各种修改和变化，这对于本领域技术人员来说是显而易见的。因此，本发明旨在覆盖所附权利要求范围及其等同范围内的本发明的修改和变化。

Claims (18)

1.一种薄膜晶体管(TFT)，包括：
包含铟(In)、镓(Ga)、锌(Zn)、锡(Sn)和氧(O)的第一氧化物半导体层；
包含铟(In)、镓(Ga)、锌(Zn)和氧(O)的第二氧化物半导体层，所述第二氧化物半导体层设置在所述第一氧化物半导体层上；和
栅极电极，所述栅极电极设置在所述第一氧化物半导体层下方，
其中，
所述第二氧化物半导体层的Ga对In的含量比(Ga/In)高于所述第一氧化物半导体层的Ga对In的含量比(Ga/In)，并且
所述第二氧化物半导体层的Zn对In的含量比(Zn/In)高于所述第一氧化物半导体层的Zn对In的含量比(Zn/In)。
2.根据权利要求1所述的薄膜晶体管，其中所述第二氧化物半导体层的Zn对In的含量比(Zn/In)低于5。
3.根据权利要求1所述的薄膜晶体管，其中所述第二氧化物半导体层的厚度比所述第一氧化物半导体层的厚度的三分之一厚并且比所述第一氧化物半导体层的厚度的三分之五薄。
4.根据权利要求1所述的薄膜晶体管，其中所述栅极电极的区域比所述第一氧化物半导体层和所述第二氧化物半导体层的区域更宽。
5.根据权利要求1所述的薄膜晶体管，其中所述栅极电极覆盖所述第一氧化物半导体层和所述第二氧化物半导体层。
6.根据权利要求1所述的薄膜晶体管，其中所述第一氧化物半导体层具有大于所述第二氧化物半导体层的导电性以用作主沟道层。
7.根据权利要求1所述的薄膜晶体管，其中
所述第一氧化物半导体层的一个侧表面的倾角为锐角，并且
所述第二氧化物半导体层的一个侧表面的倾角为90度或锐角。
8.根据权利要求1所述的薄膜晶体管，进一步包括：
源极电极，所述源极电极接触所述第一氧化物半导体层的一侧和所述第二氧化物半导体层的一侧；和
漏极电极，所述漏极电极接触所述第一氧化物半导体层的另一侧和所述第二氧化物半导体层的另一侧。
9.根据权利要求8所述的薄膜晶体管，其中所述第一氧化物半导体层在所述源极电极和所述漏极电极相互间隔开的方向上的长度大于所述第二氧化物半导体层在所述源极电极和所述漏极电极相互间隔开的方向上的长度。
10.根据权利要求1所述的薄膜晶体管，其中所述第二氧化物半导体层还包含锡(Sn)。
11.根据权利要求10所述的薄膜晶体管，其中所述第二氧化物半导体层的In对Sn的含量比(In/Sn)等于或高于所述第一氧化物半导体层的In对Sn的含量比(In/Sn)。
12.根据权利要求1所述的薄膜晶体管，其中所述第二氧化物半导体层的Ga的原子百分比含量高于所述第一氧化物半导体层的Ga的原子百分比含量，并且所述第二氧化物半导体层的Zn的原子百分比含量高于所述第一氧化物半导体层的Zn的原子百分比含量。
13.根据权利要求10所述的薄膜晶体管，其中所述第二氧化物半导体层的In的原子百分比含量低于所述第一氧化物半导体层的In的原子百分比含量，并且所述第二氧化物半导体层的Sn的原子百分比含量低于所述第一氧化物半导体层的Sn的原子百分比含量。
14.根据权利要求1所述的薄膜晶体管，其中在所述第二氧化物半导体层中，Ga对In的含量比满足2≤Ga/In≤4，并且Zn对In的含量比满足2≤Zn/In≤8。
15.根据权利要求10所述的薄膜晶体管，其中在所述第二氧化物半导体层中，Ga对In的含量比满足2≤Ga/In≤4，Zn对In的含量比满足2≤Zn/In≤8，并且Sn对In的含量比满足0.1≤Sn/In≤0.5。
16.一种栅极驱动器，所述栅极驱动器包括输出栅极信号的多个级，所述多个级的每一个包括根据权利要求1所述的薄膜晶体管。
17.一种显示装置，包括显示面板，所述显示面板包括多条数据线、多条栅极线、以及分别设置在由所述多条数据线和所述多条栅极线的交叉而界定的多个区域中的多个像素，所述多个像素的每一个包括根据权利要求1所述的薄膜晶体管。
18.根据权利要求17所述的显示装置，其中
所述显示面板进一步包括给所述多条栅极线输出栅极信号的栅极驱动器，并且
所述栅极驱动器包括根据权利要求1所述的薄膜晶体管。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108987482B (zh) 2017-05-31 2022-05-17 乐金显示有限公司 薄膜晶体管、包括其的栅极驱动器、以及包括该栅极驱动器的显示装置
CN109148592B (zh) * 2017-06-27 2022-03-11 乐金显示有限公司 包括氧化物半导体层的薄膜晶体管，其制造方法和包括其的显示设备
JP7116539B2 (ja) * 2017-11-27 2022-08-10 株式会社ジャパンディスプレイ 表示装置
CN207818085U (zh) * 2017-12-29 2018-09-04 昆山国显光电有限公司 模组结构及包括模组结构的柔性显示装置
JP6706638B2 (ja) * 2018-03-07 2020-06-10 シャープ株式会社 半導体装置およびその製造方法
KR102602527B1 (ko) * 2019-01-15 2023-11-15 삼성디스플레이 주식회사 표시 장치
JP6753969B2 (ja) * 2019-02-13 2020-09-09 株式会社神戸製鋼所 酸化物半導体薄膜、薄膜トランジスタおよびスパッタリングターゲット
KR20200102041A (ko) * 2019-02-20 2020-08-31 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
CN110010626B (zh) * 2019-04-11 2022-04-29 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置
CN110034178B (zh) * 2019-04-19 2022-12-06 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
TWI790405B (zh) * 2019-06-21 2023-01-21 錼創顯示科技股份有限公司 半導體材料基板、微型發光二極體面板及其製造方法
US11380815B2 (en) 2019-06-21 2022-07-05 PlayNitride Display Co., Ltd. Semiconductor material substrate, micro light emitting diode panel and method of fabricating the same
KR20210051551A (ko) 2019-10-30 2021-05-10 엘지디스플레이 주식회사 박막 트랜지스터, 그를 포함한 게이트 구동부, 및 그를 포함한 표시장치
KR20210059834A (ko) * 2019-11-15 2021-05-26 삼성디스플레이 주식회사 표시 장치
CN113410149A (zh) * 2020-03-16 2021-09-17 三星显示有限公司 显示装置
CN113451414B (zh) * 2020-06-18 2022-07-29 重庆康佳光电技术研究院有限公司 一种薄膜晶体管器件及其制备方法

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5006598B2 (ja) * 2005-09-16 2012-08-22 キヤノン株式会社 電界効果型トランジスタ
JP5244331B2 (ja) 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
JP5345349B2 (ja) * 2008-07-24 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP2010040552A (ja) 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
JP5760298B2 (ja) 2009-05-21 2015-08-05 ソニー株式会社 薄膜トランジスタ、表示装置、および電子機器
JP5690063B2 (ja) * 2009-11-18 2015-03-25 出光興産株式会社 Ｉｎ−Ｇａ−Ｚｎ系酸化物焼結体スパッタリングターゲット及び薄膜トランジスタ
WO2011068033A1 (en) 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP5224073B2 (ja) * 2010-03-26 2013-07-03 住友金属鉱山株式会社 酸化物蒸着材とその製造方法
JP2011222767A (ja) 2010-04-09 2011-11-04 Sony Corp 薄膜トランジスタならびに表示装置および電子機器
WO2011132769A1 (ja) * 2010-04-23 2011-10-27 株式会社日立製作所 半導体装置およびそれを用いたｒｆｉｄタグならびに表示装置
KR101058880B1 (ko) 2010-05-07 2011-08-25 서울대학교산학협력단 액티브 소자를 구비한 ｌｅｄ 디스플레이 장치 및 그 제조방법
US8952377B2 (en) * 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9214474B2 (en) 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
TWI580047B (zh) * 2011-12-23 2017-04-21 半導體能源研究所股份有限公司 半導體裝置
US9735280B2 (en) 2012-03-02 2017-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, and method for forming oxide film
US9362313B2 (en) 2012-05-09 2016-06-07 Kobe Steel, Ltd. Thin film transistor and display device
JP6068232B2 (ja) 2012-05-30 2017-01-25 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタ、表示装置およびスパッタリングターゲット
CN104335353B (zh) 2012-06-06 2017-04-05 株式会社神户制钢所 薄膜晶体管
JP6002088B2 (ja) 2012-06-06 2016-10-05 株式会社神戸製鋼所 薄膜トランジスタ
TWI600157B (zh) * 2012-11-16 2017-09-21 半導體能源研究所股份有限公司 半導體裝置
JP6077978B2 (ja) 2012-12-28 2017-02-08 株式会社神戸製鋼所 薄膜トランジスタおよびその製造方法
JP6068327B2 (ja) * 2012-12-28 2017-01-25 株式会社神戸製鋼所 薄膜トランジスタおよびその製造方法
TWI635613B (zh) 2013-04-03 2018-09-11 半導體能源研究所股份有限公司 半導體裝置
US10304859B2 (en) 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
JP2014214359A (ja) * 2013-04-26 2014-11-17 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜及び当該酸化物半導体薄膜を備える薄膜トランジスタ
KR102222344B1 (ko) * 2013-05-02 2021-03-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2014229638A (ja) 2013-05-17 2014-12-08 出光興産株式会社 酸化物半導体薄膜
JP2014229666A (ja) 2013-05-20 2014-12-08 出光興産株式会社 薄膜トランジスタ
JP6326270B2 (ja) 2013-06-28 2018-05-16 株式会社神戸製鋼所 薄膜トランジスタおよびその製造方法
JP6097653B2 (ja) * 2013-08-05 2017-03-15 株式会社ジャパンディスプレイ 薄膜トランジスタ回路およびそれを用いた表示装置
KR20150025621A (ko) 2013-08-29 2015-03-11 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
JP6142200B2 (ja) 2013-09-30 2017-06-07 株式会社Ｊｏｌｅｄ 薄膜半導体装置及びその製造方法
JP6485357B2 (ja) * 2013-10-30 2019-03-20 三菱瓦斯化学株式会社 亜鉛、スズおよび酸素から実質的になる酸化物のエッチング液およびエッチング方法
KR101919212B1 (ko) 2014-01-15 2018-11-15 가부시키가이샤 고베 세이코쇼 박막 트랜지스터
TWI577032B (zh) 2015-04-24 2017-04-01 群創光電股份有限公司 顯示裝置
JP6366828B2 (ja) * 2015-04-28 2018-08-01 三菱電機株式会社 トランジスタ、薄膜トランジスタ基板および液晶表示装置
KR102609932B1 (ko) 2015-09-09 2023-12-04 이노럭스 코포레이션 디스플레이 디바이스
KR20170068037A (ko) 2015-12-09 2017-06-19 현대오트론 주식회사 리드 프레임 일체형 파워 모듈 패키지
KR102423436B1 (ko) 2015-12-16 2022-07-20 엘지디스플레이 주식회사 산화물 박막 트랜지스터 기판 및 그를 이용한 디스플레이 장치
JP6875088B2 (ja) 2016-02-26 2021-05-19 株式会社神戸製鋼所 酸化物半導体層を含む薄膜トランジスタ
KR102329159B1 (ko) 2016-10-31 2021-11-23 엘지디스플레이 주식회사 이중층 산화물 반도체 물질을 구비한 박막 트랜지스터 기판
KR101898186B1 (ko) 2016-11-24 2018-09-12 현대오트론 주식회사 Isg 시스템에서 시동모터 동력을 활용한 etc 밸브 구동 제어 장치 및 그 제어 방법
CN108735762B (zh) 2017-04-24 2021-06-15 瀚宇彩晶股份有限公司 画素结构
CN108987482B (zh) 2017-05-31 2022-05-17 乐金显示有限公司 薄膜晶体管、包括其的栅极驱动器、以及包括该栅极驱动器的显示装置
KR102418493B1 (ko) 2017-10-24 2022-07-06 엘지디스플레이 주식회사 이차원 반도체를 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치
KR102393552B1 (ko) 2017-11-09 2022-05-02 엘지디스플레이 주식회사 수소 차단막을 갖는 박막 트랜지스터 및 이를 포함하는 표시장치
JP6706638B2 (ja) * 2018-03-07 2020-06-10 シャープ株式会社 半導体装置およびその製造方法

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