CN116072683A - 主动元件基板 - Google Patents

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Abstract

本发明公开一种主动元件基板，包括基板、第一主动元件以及电连接至第一主动元件的第二主动元件。第一主动元件包括第一底栅极、第一半导体结构、第一顶栅极、第一源极以及第一漏极。第一源极电连接至第一底栅极。第二主动元件包括第二底栅极、第二半导体结构、第二顶栅极、第二源极以及第二漏极。第二半导体结构的厚度小于第一半导体结构的厚度。第二底栅极电连接第二顶栅极。

Description

主动元件基板
技术领域
本发明涉及一种主动元件基板。
背景技术
薄膜晶体管是场效晶体管的一种，可以通过在玻璃基板上沉积多层的金属层、半导体层以及介电层来形成。目前，许多电子装置中会包括不同用途的薄膜晶体管。举例来说，许多显示装置中包括薄膜晶体管阵列基板，薄膜晶体管阵列中包括开关元件以及驱动元件，其中开关元件用于控制驱动元件的栅极。通过开关元件与驱动元件互相配合，可以控制通过驱动元件的电流的大小。
发明内容
本发明提供一种主动(有源)元件基板，可以提升第一主动元件的长时间开启的可靠度，同时增加第二主动元件的开启电流(turn on current)。
本发明的至少一实施例提供一种主动元件基板。主动元件基板包括基板、第一主动元件以及电连接至第一主动元件的第二主动元件。第一主动元件以及第二主动元件位于基板之上。第一主动元件包括第一底栅极、第一半导体结构、第一顶栅极、第一源极以及第一漏极。第一半导体结构位于第一底栅极与第一顶栅极之间。第一源极以及第一漏极电连接至第一半导体结构。第一源极电连接至第一底栅极。第二主动元件包括第二底栅极、第二半导体结构、第二顶栅极、第二源极以及第二漏极。第二半导体结构位于第二底栅极与第二顶栅极之间。第二半导体结构的厚度小于第一半导体结构的厚度。第二底栅极电连接第二顶栅极。第二源极以及第二漏极电连接至第二半导体结构。
附图说明
图1A是本发明的一实施例的一种主动元件基板的俯视示意图；
图1B是图1A的线a-a’、线b-b’以及线c-c’的剖面示意图；
图2A是本发明的一些实施例的第一主动元件的第一半导体结构的厚度与阈值电压的实验数据图；
图2B是本发明的一些实施例的第一主动元件的第一半导体结构的厚度与开启电流的实验数据图；
图3是本发明的一些实施例的第一主动元件在长时间操作后的开启电流的衰退与阈值电压的变化的示意图；
图4A至图4D是图1的主动元件基板的制造方法的剖面示意图；
图5是本发明的一实施例的一种主动元件基板的剖面示意图；
图6是本发明的一实施例的一种主动元件基板的剖面示意图；
图7A至图7D是图6的主动元件基板的制造方法的剖面示意图；
图8是本发明的一实施例的一种主动元件基板的剖面示意图；
图9是本发明的一实施例的一种主动元件基板的剖面示意图；
图10是本发明的一实施例的一种像素电路的示意图。
符号说明
10,20,30,40:主动(有源)元件基板
a-a’,b-b’,c-c’:线
BG1:第一底栅极
BG2:第二底栅极
BG3:第三底栅极
BL:缓冲层
C:电容
ch1:第一沟道区
ch2:第二沟道区
ch3:第三沟道区
D1:第一漏极
D2:第二漏极
D3:第三漏极
dr1:第一漏极区
dr2:第二漏极区
dr3:第三漏极区
GI1:第一栅介电层
GI2:第二栅介电层
GI3:第三栅介电层
H1～H6,V1～V3,V2’:接触孔
ILD1:第一层间介电层
ILD2:第二层间介电层
OS1,OS1’:第一半导体层
OS2,OS2’:第二半导体层
P:掺杂制作工艺
PL:保护层
PX:像素电路
S1:第一源极
S2:第二源极
S3:第三源极
SB:基板
SM1,SM1’:第一半导体结构
SM2,SM2’:第二半导体结构
SM3:第三半导体结构
sr1:第一源极区
sr2:第二源极区
sr3:第三源极区
TFT1:第一主动元件
TFT2:第二主动元件
TFT3:第三主动元件
TG1:第一顶栅极
TG2:第二顶栅极
TG3:第三顶栅极
t1～t3:厚度
VCOM:共用线电压
VDD,VSS:电压
VDL:数据线电压
VSCAN1:第一扫描线电压
VSCAN2:第二扫描线电压
具体实施方式
图1A是依照本发明的一实施例的一种主动元件基板的俯视示意图。图1B是图1A的线a-a’、线b-b’以及线c-c’的剖面示意图。为了方便说明，图1A显示了主动元件基板10的第一底栅极BG1、第一顶栅极TG1、第一源极S1、第一漏极D1、第二底栅极BG2、第二顶栅极TG2、第二源极S2以及第二漏极D2，并省略绘示其他构件。
请参考图1A至图1B，主动元件基板10包括基板SB、第一主动元件TFT1以及第二主动元件TFT2。在一些实施例中，第二主动元件TFT2电连接至第一主动元件TFT1，但本发明不以此为限。
基板SB的材质可为玻璃、石英、有机聚合物或是不透光/反射材料(例如：导电材料、金属、晶片、陶瓷或其他可适用的材料)或是其他可适用的材料。若使用导电材料或金属时，则在基板SB上覆盖一层绝缘层(未绘示)，以避免短路问题。在一些实施例中，基板SB为软性基板，且基板SB的材料例如为聚乙烯对苯二甲酸酯(polyethylene terephthalate,PET)、聚二甲酸乙二醇酯(polyethylene naphthalate,PEN)、聚酯(polyester,PES)、聚甲基丙烯酸甲酯(polymethylmethacrylate,PMMA)、聚碳酸酯(polycarbonate,PC)、聚酰亚胺(polyimide,PI)或金属软板(Metal Foil)或其他可挠性材质。
缓冲层BL位于基板SB上，缓冲层BL为单层或多层结构，且缓冲层BL的材料可以包括氧化硅、氮氧化硅或其他合适的材料或上述材料的堆叠层。
第一主动元件TFT1以及第二主动元件TFT2位于基板SB之上。在本实施例中，第一主动元件TFT1以及第二主动元件TFT2位于缓冲层BL之上。
第一主动元件TFT1包括第一底栅极BG1、第一半导体结构SM1、第一顶栅极TG1、第一源极S1以及第一漏极D1。第二主动元件TFT2包括第二底栅极BG2、第二半导体结构SM2、第二顶栅极TG2、第二源极S2以及第二漏极D2。
第一底栅极BG1以及第二底栅极BG2位于缓冲层BL上。在一些实施例中，第一底栅极BG1以及第二底栅极BG2包括相同或不同的材料。在一些实施例中，第一底栅极BG1以及第二底栅极BG2的材料可包括金属，例如铬(Cr)、金(Au)、银(Ag)、铜(Cu)、锡(Sn)、铅(Pb)、铪(Hf)、钨(W)、钼(Mo)、钕(Nd)、钛(Ti)、钽(Ta)、铝(Al)、锌(Zn)或上述金属的任意组合的合金或上述金属及/或合金的叠层，但本发明不以此为限。第一底栅极BG1以及第二底栅极BG2也可以使用其他导电材料，例如：金属的氮化物、金属的氧化物、金属的氮氧化物、金属与其它导电材料的堆叠层或是其他具有导电性质的材料。
第一栅介电层GI1位于第一底栅极BG1以及第二底栅极BG2上。在本实施例中，第一栅介电层GI1接触第一底栅极BG1以及第二底栅极BG2的上表面。在一些实施例中，第一栅介电层GI1的材料包括氧化硅、氮氧化硅、氧化铝、氧化铪或其他合适的材料。
第一半导体结构SM1与第二半导体结构SM2位于第一栅介电层GI1上。第一栅介电层GI1位于第一底栅极BG1与第一半导体结构SM1之间以及第二底栅极BG2与第二半导体结构SM2之间。在一些实施例中，第一半导体结构SM1包括第一源极区sr1、第一漏极区dr1以及位于第一源极区sr1与第一漏极区dr1之间的第一沟道区ch1。类似地，第二半导体结构SM2包括第二源极区sr2、第二漏极区dr2以及位于第二源极区sr2与第二漏极区dr2之间的第二沟道区ch2。第一源极区sr1、第一漏极区dr1、第二源极区sr2以及第二漏极区dr2经掺杂(例如氢掺杂)而具有低于第一沟道区ch1以及第二沟道区ch2的电阻率。
在本实施例中，第二半导体结构SM2的厚度t2小于第一半导体结构SM1的厚度t1。在一些实施例中，通过增加第一半导体结构SM1的厚度t1，可以降低第一沟道区ch1的电阻率，由此降低第一主动元件TFT1的阈值电压(Vth)，并提升第一主动元件TFT1的开启电流。
第一半导体结构SM1可以为单层结构或多层结构。在本实施例中，第一半导体结构SM1为多层结构，且包括第一半导体层OS1以及第二半导体层OS2。第二半导体层OS2重叠于第一半导体层OS1，且第一半导体层OS1相较于第二半导体层OS2更靠近基板SB。在一些实施例中，第二半导体结构SM2为单层结构，且第二半导体层OS2与第二半导体结构SM2属于相同图案化层。
在一些实施例中，第一半导体层OS1、第二半导体层OS2与第二半导体结构SM2的材料包括铟镓锡锌氧化物(IGTZO)或氧化铟镓锌(IGZO)、氧化铟锡锌(ITZO)、氧化铝锌锡(AZTO)、氧化铟钨锌(IWZO)等四元金属化合物或包含镓(Ga)、锌(Zn)、铟(In)、锡(Sn)、铝(Al)、钨(W)中的任三者的三元金属构成的氧化物或镧系稀土掺杂金属氧化物(例如Ln-IZO)。在一些实施例中，第一半导体层OS1与第二半导体层OS2可包括相同或不同的材料。
第二栅介电层GI2位于第一栅介电层GI1、第一半导体结构SM1与第二半导体结构SM2上。第一半导体结构SM1与第二半导体结构SM2夹在第一栅介电层GI1与第二栅介电层GI2之间。在一些实施例中，第二栅介电层GI2的材料包括氧化硅、氮氧化硅、氧化铝、氧化铪或其他合适的材料。
第一顶栅极TG1与第二顶栅极TG2位于第二栅介电层GI2上。第二栅介电层GI2位于第一顶栅极TG1与第一半导体结构SM1之间以及第二顶栅极TG2与第二半导体结构SM2之间。第一半导体结构SM1位于第一底栅极BG1与第一顶栅极TG1之间。第二半导体结构SM2位于第二底栅极BG2与第二顶栅极TG2之间。在一些实施例中，第一顶栅极TG1与第二顶栅极TG2包括相同或不同的材料。在一些实施例中，第一顶栅极TG1与第二顶栅极TG2的材料可包括金属，例如铬(Cr)、金(Au)、银(Ag)、铜(Cu)、锡(Sn)、铅(Pb)、铪(Hf)、钨(W)、钼(Mo)、钕(Nd)、钛(Ti)、钽(Ta)、铝(Al)、锌(Zn)或上述金属的任意组合的合金或上述金属及/或合金的叠层，但本发明不以此为限。第一顶栅极TG1与第二顶栅极TG2也可以使用其他导电材料，例如：金属的氮化物、金属的氧化物、金属的氮氧化物、金属与其它导电材料的堆叠层或是其他具有导电性质的材料。
在本实施例中，第二主动元件TFT2为第二底栅极BG2电连接第二顶栅极TG2的双栅极型薄膜晶体管(本文将其称为TG-sync薄膜晶体管)。举例来说，第二顶栅极TG2通过接触孔V1而连接至第二底栅极BG2，其中接触孔V1穿过第一栅介电层GI1与第二栅介电层GI2。
第一层间介电层ILD1位于第一顶栅极TG1与第二顶栅极TG2上。第二层间介电层ILD2位于第一层间介电层ILD1上。在一些实施例中，第一层间介电层ILD1与第二层间介电层ILD2的材料包括氧化硅、氮氧化硅、氧化铝、氧化铪、有机绝缘材料或其他合适的材料。
第一源极S1、第一漏极D1、第二源极S2以及第二漏极D2位于第二层间介电层ILD2上。第一源极S1以及第一漏极D1分别通过接触孔H1、H2而电连接至第一半导体结构SM1的第一源极区sr1以及第一漏极区dr1，第二源极S2以及第二漏极D2分别通过接触孔H3、H4而电连接至第二半导体结构SM2的第二源极区sr2以及第二漏极区dr2，其中接触孔H1～H4穿过第二栅介电层GI2、第一层间介电层ILD1与第二层间介电层ILD2。在一些实施例中，第一源极S1、第一漏极D1、第二源极S2以及第二漏极D2的材料可包括金属，例如铬(Cr)、金(Au)、银(Ag)、铜(Cu)、锡(Sn)、铅(Pb)、铪(Hf)、钨(W)、钼(Mo)、钕(Nd)、钛(Ti)、钽(Ta)、铝(Al)、锌(Zn)或上述金属的任意组合的合金或上述金属及/或合金的叠层，但本发明不以此为限。第一源极S1、第一漏极D1、第二源极S2以及第二漏极D2也可以使用其他导电材料，例如：金属的氮化物、金属的氧化物、金属的氮氧化物、金属与其它导电材料的堆叠层或是其他具有导电性质的材料。保护层PL覆盖第一源极S1、第一漏极D1、第二源极S2以及第二漏极D2。
在本实施例中，第一主动元件TFT1为第一源极S1电连接至第一底栅极BG1的双栅极型薄膜晶体管(本文将其称为source-sync薄膜晶体管)。举例来说，第一源极S1通过接触孔V2而连接至第一底栅极BG1，其中接触孔V2穿过第一栅介电层GI1、第二栅介电层GI2、第一层间介电层ILD1与第二层间介电层ILD2。在其他实施例中，第一源极S1未直接接触第一底栅极BG1，且第一源极S1通过其他转接电极而电连接第一底栅极BG1。
表1为TG-sync薄膜晶体管与source-sync薄膜晶体管在半导体结构相同的情况下，各种特性的比较。在表1中，◎代表优秀，○代表尚可，▽代表差。
表1
由表1可以得知，TG-Sync薄膜晶体管适合用作开关薄膜晶体管(Switching TFT)。顶栅极电连接至底栅极的设置可以增加开启电流。虽然TG-Sync薄膜晶体管会有PBTS(Positive gate bias temperature stress)的问题。然而，由于开关薄膜晶体管需要开启的时间相对短暂，将TG-Sync薄膜晶体管使用于开关薄膜晶体管不容易出现可靠度的问题。
此外，Source-Sync薄膜晶体管适合用作驱动薄膜晶体管(Driving TFT)。底栅极电连接至源极的设置可以增加长期开启的可靠性。然而，由于底栅极电连接至低电位(例如接地电位)，会导致Source-Sync薄膜晶体管的开启电流变小。
在图1A至图1B的实施例中，通过增加第一半导体结构SM1的厚度t1，可以改善第一主动元件TFT1(Source-Sync薄膜晶体管)的开启电流小的问题。此外，由于第二半导体结构SM2的厚度t2较小，可以改善第二主动元件TFT2(TG-Sync薄膜晶体管)的漏电问题。
图2A是依照本发明的一些实施例的第一主动元件(Source-Sync薄膜晶体管)的第一半导体结构的厚度与阈值电压的实验数据图。图2A显示了在第一状况下的第一半导体结构的厚度与阈值电压的关系以及在第二状况下的第一半导体结构的厚度与阈值电压的关系，其中第一状况与第二状况的差异在于：在第一状况中，在沉积第一栅介电层GI1(请参考图1B)时，二氧化氮对上硅甲烷的比例较高，且第一栅介电层GI1的厚度为1800埃；在第二状况中，在沉积第一栅介电层GI1(请参考图1B)时，二氧化氮对上硅甲烷的比例较低，且第一栅介电层GI1的厚度为2150埃。
图2B是依照本发明的一些实施例的第一主动元件(Source-Sync薄膜晶体管)的第一半导体结构的厚度与开启电流的实验数据图。
由图2A与图2B可以得知，随着第一半导体结构SM1(请参考图1B)的厚度t1增加，第一主动元件TFT1的阈值电压减少，且开启电流提升。
图3是依照本发明的一些实施例的第一主动元件(Source-Sync薄膜晶体管)在长时间操作后的开启电流的衰退(Ion drop)与阈值电压的变化(Vth shift)。在图3中，第一主动元件在90℃下操作1小时，其中第一漏极与第一源极之间的电压差Vds为20V，且操作电流为100uA。此外，在图3的第一主动元件中，第一沟道区的宽为50微米，且长为6微米。
由图3可以得知，随着第一半导体结构的厚度提升，第一主动元件在长时间操作后的电流衰退较小，且阈值电压的衰退也较小。
图4A至图4D是图1的主动元件基板10的制造方法的剖面示意图。
请参考图4A，形成第一底栅极BG1与第二底栅极BG2于缓冲层BL上。在一些实施例中，形成第一底栅极BG1与第二底栅极BG2的方法包括：形成导电材料层(未绘出)于缓冲层BL上；形成图案化光致抗蚀剂层(未绘出)于导电材料层上；以图案化光致抗蚀剂层为掩模蚀刻导电材料层，以形成第一底栅极BG1与第二底栅极BG2；最后，移除图案化光致抗蚀剂层。换句话说，第一底栅极BG1与第二底栅极BG2属于同一图案化层。
接着，形成第一栅介电层GI1于第一底栅极BG1与第二底栅极BG2上。之后，形成第一半导体层OS1’于第一栅介电层GI1上。第一半导体层OS1’重叠于第一底栅极BG1。
请参考图4B，形成第二半导体层OS2’于第一半导体层OS1’上，同时形成第二半导体结构SM2’于第一栅介电层GI1上。第二半导体结构SM2’重叠于第二底栅极BG2。在一些实施例中，形成第二半导体层OS2’与第二半导体结构SM2’的方法包括：形成半导体材料层(未绘出)于第一栅介电层GI1以及第一半导体层OS1’上；形成图案化光致抗蚀剂层(未绘出)于半导体材料层上；以图案化光致抗蚀剂层为掩模蚀刻半导体材料层，以形成第二半导体层OS2’与第二半导体结构SM2’；最后，移除图案化光致抗蚀剂层。换句话说，第二半导体层OS2’与第二半导体结构SM2’属于同一图案化层。
在本实施例中，第一半导体结构SM1’包括第一半导体层OS1’与第二半导体层OS2’的堆叠，因此，第一半导体结构SM1’的厚度大于第二半导体结构SM2’的厚度。
请参考图4C，形成第二栅介电层GI2于第一半导体结构SM1’与第二半导体结构SM2’上。
接着，形成第一顶栅极TG1与第二顶栅极TG2于第二栅介电层GI2上。在一些实施例中，形成第一顶栅极TG1与第二顶栅极TG2的方法包括：形成导电材料层(未绘出)于第二栅介电层GI2上；形成图案化光致抗蚀剂层(未绘出)于导电材料层上；以图案化光致抗蚀剂层为掩模蚀刻导电材料层，以形成第一顶栅极TG1与第二顶栅极TG2；最后，移除图案化光致抗蚀剂层。换句话说，第一顶栅极TG1与第二顶栅极TG2属于同一图案化层。
以第一顶栅极TG1与第二顶栅极TG2为掩模，执行掺杂制作工艺P，以形成包括第一源极区sr1、第一漏极区dr1以及第一沟道区ch1的第一半导体结构SM1以及包括第二源极区sr2、第二漏极区dr2以及第二沟道区ch2的第二半导体结构SM2。在一些实施例中，掺杂制作工艺P例如为氢等离子体掺杂或其他合适的制作工艺。
在一些实施例中，在形成第一顶栅极TG1与第二顶栅极TG2之前，对第一栅介电层GI1以及第二栅介电层GI2执行蚀刻制作工艺，以形成暴露出第二底栅极BG2的接触孔V1。接着，形成第二顶栅极TG2于接触孔V1中，以电连接第二底栅极BG2。
请参考图4D，形成第一层间介电层ILD1于第一顶栅极TG1与第二顶栅极TG2上。形成第二层间介电层ILD2于第一层间介电层ILD1上。接着，执行一次或多次蚀刻制作工艺，以形成暴露出第一源极区sr1、第一漏极区dr1、第二源极区sr2以及第二漏极区dr2的接触孔H1～H4。在一些实施例中，在形成接触孔H1～H4的同时，形成暴露出第一底栅极BG1的接触孔V2。
最后，请回到图1A至图1B，形成第一源极S1、第一漏极D1、第二源极S2以及第二漏极D2于第二层间介电层ILD2上，第一源极S1、第一漏极D1、第二源极S2以及第二漏极D2分别填入接触孔H1～H4中。在一些实施例中，第一源极S1还填入接触孔V2中。
最后，选择性地形成保护层PL于第一源极S1、第一漏极D1、第二源极S2以及第二漏极D2上。至此，主动元件基板10大致完成。
图5是依照本发明的一实施例的一种主动元件基板的剖面示意图。在此必须说明的是，图5的实施例沿用图1A至图1B的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图5的主动元件基板20与图1A至图1B的主动元件基板10的主要差异在于：在主动元件基板20中，第一主动元件TFT1选择性地包括转接电极TE。
请参考图5，转接电极TE电连接第一底栅极BG1与第一源极S1。转接电极TE分离于第一顶栅极TG1与第二顶栅极TG2。举例来说，转接电极TE通过接触孔V2而连接至第一底栅极BG1，其中接触孔V2穿过第一栅介电层GI1与第二栅介电层GI2。在一些实施例中，转接电极TE、第一顶栅极TG1与第二顶栅极TG2属于相同图案化层，换句话说，转接电极TE、第一顶栅极TG1与第二顶栅极TG2可以通过同一次的图案化制作工艺所形成。另外，在本实施例中，在形成第一源极S1之前，在形成接触孔H1～H4的同时，形成暴露出转接电极TE的接触孔V2’。接着，形成第一源极S1于接触孔V2’中以连接转接电极TE。
图6是依照本发明的一实施例的一种主动元件基板的剖面示意图。在此必须说明的是，图6的实施例沿用图1A至图1B的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图6的主动元件基板30与图1A至图1B的主动元件基板10的主要差异在于：在主动元件基板30中，第一半导体结构SM1与第二半导体结构SM2属于不同图案化层。
请参考图6，第一栅介电层GI1位于第一底栅极BG1、第二底栅极BG2与缓冲层BL上。第一半导体结构SM1位于第一栅介电层GI1上。第一栅介电层GI1位于第一底栅极BG1与第一半导体结构SM1之间。
第二栅介电层GI2位于第一半导体结构SM1与第一栅介电层GI1上。第二半导体结构SM2位于第二栅介电层GI2上。第二栅介电层GI2以及第一栅介电层GI1位于第二底栅极BG2与第二半导体结构SM2之间。
第三栅介电层GI3位于第二栅介电层GI2与第二半导体结构SM2上。
第一顶栅极TG1以及第二顶栅极TG2位于第三栅介电层GI3上。第二栅介电层GI2位于第一顶栅极TG1与第一半导体结构SM1之间。第三栅介电层GI3位于第一顶栅极TG1与第一半导体结构SM1之间以及第二顶栅极TG2与第二半导体结构SM2之间。
在本实施例中，第一半导体结构SM1与第二半导体结构SM2都为单层结构，但本发明不以此为限。在其他实施例中，第一半导体结构SM1为多层结构，而第二半导体结构SM2为单层结构。
在图6的实施例中，通过增加第一半导体结构SM1的厚度t1，可以改善第一主动元件TFT1(Source-Sync薄膜晶体管)的开启电流小的问题。此外，由于第二半导体结构SM2的厚度t2较小，可以改善第二主动元件TFT2(TG-Sync薄膜晶体管)的漏电问题。
图7A至图7D是图6的主动元件基板30的制造方法的剖面示意图。
请参考图7A，形成第一底栅极BG1与第二底栅极BG2于缓冲层BL上。在一些实施例中，第一底栅极BG1与第二底栅极BG2属于同一图案化层。
接着，形成第一栅介电层GI1于第一底栅极BG1与第二底栅极BG2上。之后，形成第一半导体结构SM1’于第一栅介电层GI1上。第一半导体结构SM1’重叠于第一底栅极BG1。
请参考图7B，形成第二栅介电层GI2于第一半导体结构SM1’以及第一栅介电层GI1上。接着，形成第二半导体结构SM2’于第二栅介电层GI2上。第二半导体结构SM2’重叠于第二底栅极BG2。
在本实施例中，第一半导体结构SM1’的厚度大于第二半导体结构SM2’的厚度。
在本实施例中，第一半导体结构SM1’、第二栅介电层GI2以及第二半导体结构SM2’依序形成，但本发明不以此为限。在其他实施例中，先形成第二半导体结构SM2’，接着形成第二栅介电层GI2，最后才形成第一半导体结构SM1’。换句话说，在其他实施例中，第二栅介电层GI2形成于第二半导体结构SM2’上，且第一半导体结构SM1’形成于第二栅介电层GI2上。
请参考图7C，形成第三栅介电层GI3于第二栅介电层GI2与第二半导体结构SM2’上。
接着，形成第一顶栅极TG1与第二顶栅极TG2于第二栅介电层GI2上。在一些实施例中，第一顶栅极TG1与第二顶栅极TG2属于同一图案化层。
以第一顶栅极TG1与第二顶栅极TG2为掩模，执行掺杂制作工艺P，以形成包括第一源极区sr1、第一漏极区dr1以及第一沟道区ch1的第一半导体结构SM1以及包括第二源极区sr2、第二漏极区dr2以及第二沟道区ch2的第二半导体结构SM2。
在一些实施例中，在形成第一顶栅极TG1与第二顶栅极TG2之前，对第一栅介电层GI1以及第二栅介电层GI2执行蚀刻制作工艺，以形成暴露出第二底栅极BG2的接触孔V1。接着，形成第二顶栅极TG2于接触孔V1中，以电连接第二底栅极BG2。
请参考图7D，形成第一层间介电层ILD1于第一顶栅极TG1与第二顶栅极TG2上。形成第二层间介电层ILD2于第一层间介电层ILD1上。接着，执行一次或多次蚀刻制作工艺，以形成暴露出第一源极区sr1、第一漏极区dr1、第二源极区sr2以及第二漏极区dr2的接触孔H1～H4。在一些实施例中，在形成接触孔H1～H4的同时，形成暴露出第一底栅极BG1的接触孔V2。
最后，请回到图6，形成第一源极S1、第一漏极D1、第二源极S2以及第二漏极D2于第二层间介电层ILD2上，第一源极S1、第一漏极D1、第二源极S2以及第二漏极D2分别填入接触孔H1～H4中。在一些实施例中，第一源极S1还填入接触孔V2中以电连接第一底栅极BG1。
最后，选择性地形成保护层PL于第一源极S1、第一漏极D1、第二源极S2以及第二漏极D2上。至此，主动元件基板30大致完成。
图8是依照本发明的一实施例的一种主动元件基板的剖面示意图。在此必须说明的是，图8的实施例沿用图6的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图8的主动元件基板40与图6的主动元件基板30的主要差异在于：在主动元件基板40中，第一半导体结构SM1位于第二栅介电层GI2与第三栅介电层GI3之间，且第二半导体结构SM2位于第一栅介电层GI1与第二栅介电层GI2之间。
请参考图8，第一栅介电层GI1位于第一底栅极BG1与第一半导体结构SM1之间以及第二底栅极BG2与第二半导体结构SM2之间。
第二栅介电层GI2位于第一底栅极BG1与第一半导体结构SM1之间以及第二顶栅极TG1与第二半导体结构SM2之间。
第三栅介电层GI3位于第一顶栅极TG1与第一半导体结构SM1之间以及第二顶栅极TG2与第二半导体结构SM2之间。
在本实施例中，第一半导体结构SM1与第二半导体结构SM2都为单层结构，但本发明不以此为限。在其他实施例中，第一半导体结构SM1为多层结构，而第二半导体结构SM2为单层结构。
在图8的实施例中，通过增加第一半导体结构SM1的厚度t1，可以改善第一主动元件TFT1(Source-Sync薄膜晶体管)的开启电流小的问题。此外，由于第二半导体结构SM2的厚度t2较小，可以改善第二主动元件TFT2(TG-Sync薄膜晶体管)的漏电问题。
图9是依照本发明的一实施例的一种主动元件基板的剖面示意图。图10是依照本发明的一实施例的一种像素电路的示意图。
在本实施例中，主动元件基板包括像素电路PX，像素电路包括第一主动元件TFT1、第二主动元件TFT2、第三主动元件TFT3、发光二极管LED以及电容C。第一主动元件TFT1以及第二主动元件TFT2的结构可以参考图1A、图1B以及相关内容，于此不再赘述。
请参考图1B与图9，第三主动元件TFT3具有类似于第二主动元件TFT2的结构。第三主动元件TFT3位于基板SB之上，且包括第三底栅极BG3、第三半导体结构SM3、第三顶栅极TG3、第三源极S3以及第三漏极D3。
第三底栅极BG3位于缓冲层BL上。在一些实施例中，第一底栅极BG1、第二底栅极BG2以及第三底栅极BG3包括相同或不同的材料。在一些实施例中，第一底栅极BG1、第二底栅极BG2以及第三底栅极BG3属于相同图案化层。换句话说，第一底栅极BG1、第二底栅极BG2以及第三底栅极BG3同时形成。
第一栅介电层GI1位于第三底栅极BG3上。在本实施例中，第一栅介电层GI1接触第三底栅极BG3的上表面。
第三半导体结构SM3位于第一栅介电层GI1上。第一栅介电层GI1位于第三底栅极BG3与第三半导体结构SM3之间。在一些实施例中，第三半导体结构SM3包括第三源极区sr3、第三漏极区dr3以及位于第三源极区sr3与第三漏极区dr3之间的第三沟道区ch3。第三源极区sr3以及第三漏极区dr3经掺杂(例如氢掺杂)而具有低于第三沟道区ch3的电阻率。
在一些实施例中，第三半导体结构SM3与第二半导体结构SM2属于相同图案化层。换句话说，第三半导体结构SM3与第二半导体结构SM2同时形成。在一些实施例中，第三半导体结构SM3的厚度t3与第二半导体结构SM2的厚度t2相同，且第三半导体结构SM3与第二半导体结构SM2包括相同的材料。
第二栅介电层GI2位于第三半导体结构SM3上。第三半导体结构SM3夹在第一栅介电层GI1与第二栅介电层GI2之间。
第三顶栅极TG3位于第二栅介电层GI2上。第二栅介电层GI2位于第三顶栅极TG3与第三半导体结构SM3之间。第三半导体结构SM3位于第三底栅极BG3与第三顶栅极TG3之间。在一些实施例中，第一顶栅极TG1、第二顶栅极TG2以及第三顶栅极TG3包括相同或不同的材料。在一些实施例中，第一顶栅极TG1、第二顶栅极TG2以及第三顶栅极TG3属于相同图案化层。换句话说，第一顶栅极TG1、第二顶栅极TG2以及第三顶栅极TG3同时形成。
在本实施例中，第三主动元件TFT3为第三底栅极BG3电连接第三顶栅极TG3的双栅极型薄膜晶体管(TG-sync薄膜晶体管)。举例来说，第三顶栅极TG3通过接触孔V3而连接至第三底栅极BG3，其中接触孔V3穿过第一栅介电层GI1与第二栅介电层GI2。
第一层间介电层ILD1位于第三顶栅极TG3上。第二层间介电层ILD2位于第一层间介电层ILD1上。
第三源极S3以及第三漏极D3位于第二层间介电层ILD2上。第三源极S3以及第三漏极D3分别通过接触孔H5、H6而电连接至第三半导体结构SM3的第三源极区sr3以及第三漏极区dr3，其中接触孔H5、H6穿过第二栅介电层GI2、第一层间介电层ILD1与第二层间介电层ILD2。在一些实施例中，第一源极S1、第一漏极D1、第二源极S2、第二漏极D2、第三源极S3以及第三漏极D3包括相同或不同的材料。在一些实施例中，第一源极S1、第一漏极D1、第二源极S2、第二漏极D2、第三源极S3以及第三漏极D3属于相同图案化层。换句话说，第一源极S1、第一漏极D1、第二源极S2、第二漏极D2、第三源极S3以及第三漏极D3同时形成。
请同时参考图1B、图9以及图10，在像素电路PX中，第一主动元件TFT1的第一漏极D1电连接至电压VDD，第一源极S1电连接至发光二极管LED(例如为有机发光二极管或无机发光二极管)的其中一端、电容C的其中一端以及第三主动元件TFT3的第三漏极D3；第一顶栅极TG1电连接至电容C的其中另一端以及第二主动元件TFT2的第二源极S2。发光二极管LED的其中另一端电连接至电压VSS，电压VDD高于VSS。
第二主动元件TFT2的第二漏极D2电连接至数据线电压VDL，第二顶栅极TG2电连接至第一扫描线电压VSCAN1。
第三主动元件TFT3的第三源极S3电连接至共用线电压VCOM，第三顶栅极TG3电连接至第二扫描线电压VSCAN2。
在本实施例中，第二主动元件TFT2作为开关薄膜晶体管，第一主动元件TFT1作为驱动薄膜晶体管，且第二主动元件TFT2用于控制第一主动元件TFT1的第一顶栅极TG1的开关。第三主动元件TFT3作为感测薄膜晶体管，用于将通过第一主动元件TFT1的驱动电流的信息传送给外部芯片。
综上所述，本发明可以提升第一主动元件的长时间开启的可靠度，同时增加第二主动元件与第三主动元件的开启电流。

Claims (10)

1.一种主动元件基板，包括：
基板；
第一主动元件，位于该基板之上，且包括：
第一底栅极、第一半导体结构以及第一顶栅极，其中该第一半导体结构位于该第一底栅极与该第一顶栅极之间；以及
第一源极以及第一漏极，电连接至该第一半导体结构，且该第一源极电连接至该第一底栅极；以及
第二主动元件，位于该基板之上，且电连接至该第一主动元件，其中该第二主动元件包括：
第二底栅极、第二半导体结构以及第二顶栅极，其中该第二半导体结构位于该第二底栅极与该第二顶栅极之间，且该第二半导体结构的厚度小于该第一半导体结构的厚度，且该第二底栅极电连接该第二顶栅极；以及
第二源极以及第二漏极，电连接至该第二半导体结构。
2.如权利要求1所述的主动元件基板，还包括：
第一栅介电层，位于该第一底栅极与该第一半导体结构之间以及该第二底栅极与该第二半导体结构之间；以及
第二栅介电层，位于该第一顶栅极与该第一半导体结构之间以及该第二顶栅极与该第二半导体结构之间。
3.如权利要求1所述的主动元件基板，还包括：
第一栅介电层，位于该第一底栅极与该第一半导体结构之间以及该第二底栅极与该第二半导体结构之间；
第二栅介电层，位于该第一顶栅极与该第一半导体结构之间以及该第二底栅极与该第二半导体结构之间；以及
第三栅介电层，位于该第一顶栅极与该第一半导体结构之间以及该第二顶栅极与该第二半导体结构之间。
4.如权利要求1所述的主动元件基板，还包括：
第一栅介电层，位于该第一底栅极与该第一半导体结构之间以及该第二底栅极与该第二半导体结构之间；
第二栅介电层，位于该第一底栅极与该第一半导体结构之间以及该第二顶栅极与该第二半导体结构之间；以及
第三栅介电层，位于该第一顶栅极与该第一半导体结构之间以及该第二顶栅极与该第二半导体结构之间。
5.如权利要求1所述的主动元件基板，还包括：
第三主动元件，位于该基板之上，且包括：
第三底栅极、第三半导体结构以及第三顶栅极，其中该第三半导体结构位于该第三底栅极与该第三顶栅极之间，且该第三底栅极电连接该第三顶栅极；以及
第三源极以及第三漏极，电连接至该第三半导体结构，其中该第二源极电连接至该第一顶栅极，且该第一源极电连接至该第三漏极。
6.如权利要求5所述的主动元件基板，其中该第三半导体结构与该第二半导体结构包括相同的厚度。
7.如权利要求1所述的主动元件基板，其中该第一半导体结构为单层结构或多层结构。
8.如权利要求7所述的主动元件基板，其中该第一半导体结构为多层结构，且包括：
第一半导体层；以及
第二半导体层，重叠于该第一半导体层，且该第二半导体层与该第二半导体结构属于同一图案化层。
9.如权利要求8所述的主动元件基板，其中该第一半导体层与该第二半导体层包括不同的材料。
10.如权利要求1所述的主动元件基板，其中该第一底栅极与该第二底栅极属于同一图案化层，且该第一顶栅极与该第二顶栅极属于另外同一图案化层。
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