DE102018112532B4 - Dünnfilmtransistor, Gate-Treiber der diesen aufweist, und Anzeigevorrichtung, die den Gate-Treiber aufweist - Google Patents

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Abstract

Dünnfilmtransistor (TFT), umfassend:eine erste Oxidhalbleiterschicht (131), aufweisend Indium (In), Gallium (Ga), Zink (Zn), Zinn (Sn) und Sauerstoff (O); undeine zweite Oxidhalbleiterschicht (132), aufweisend Indium (In), Gallium (Ga), Zink (Zn) und Sauerstoff (O), wobeiein Gehaltsverhältnis (Ga/In) von Ga zu In der zweiten Oxidhalbleiterschicht (132) höher als ein Gehaltsverhältnis (Ga/In) von Ga zu In der ersten Oxidhalbleiterschicht (131) ist, undein Gehaltsverhältnis (Zn/In) von Zn zu In der zweiten Oxidhalbleiterschicht (132) höher als ein Gehaltsverhältnis (Zn/In) von Zn zu In der ersten Oxidhalbleiterschicht (131) ist,ferner umfassend:eine Gate-Elektrode (110), die näher an der ersten Oxidhalbleiterschicht (131) als an der zweiten Oxidhalbleiterschicht (132) angeordnet ist, wobei ein Neigungswinkel einer Seitenfläche der ersten Oxidhalbleiterschicht (131) ein spitzer Winkel ist und wobei ein Neigungswinkel einer Seitenfläche der zweiten Oxidhalbleiterschicht (132) 90 Grad oder ein spitzer Winkel ist,eine Source-Elektrode (140), die eine Seite der ersten Oxidhalbleiterschicht (131) und eine Seite der zweiten Oxidhalbleiterschicht (132) kontaktiert; undeine Drain-Elektrode (150), die eine andere Seite der ersten Oxidhalbleiterschicht (131) und eine andere Seite der zweiten Oxidhalbleiterschicht (132) kontaktiert,wobei eine Länge der ersten Oxidhalbleiterschicht (131) in einer Richtung, in der die Source-Elektrode (140) und die Drain-Elektrode (150) voneinander getrennt sind, länger ist als eine Länge der zweiten Oxidhalbleiterschicht (132) in der Richtung, in der die Source-Elektrode (140) und die Drain-Elektrode (150) voneinander getrennt sind.

Description

  • HINTERGRUND
  • Gebiet der Erfindung
  • Die vorliegende Offenbarung betrifft einen Dünnfilmtransistor (TFT), einen Gate-Treiber, der diesen aufweist, und eine Anzeigevorrichtung, die den Gate-Treiber aufweist.
  • Diskussion des Standes der Technik
  • Mit dem Fortschritt der informationsorientierten Gesellschaft steigen die Anforderungen an Anzeigevorrichtungen zum Anzeigen eines Bildes. Folglich werden in letzter Zeit verschiedene Anzeigevorrichtungen, wie z. B. Flüssigkristallanzeige- (LCD) Vorrichtungen, Plasmaanzeigefeld- (PDP) Vorrichtungen, und emittierende Anzeigevorrichtungen verwendet. Beispiele für lichtemittierende Anzeigevorrichtungen weisen organische lichtemittierende Anzeigevorrichtungen, die eine organische lichtemittierende Diode (OLED) als ein lichtemittierendes Element verwenden, und lichtemittierende Diodenanzeigevorrichtungen, die eine lichtemittierende Mikrodiode als ein lichtemittierendes Element verwenden, auf.
  • Flachbildschirm-Anzeigevorrichtungen weisen jeweils ein Anzeigefeld, einen Gate-Treiber, einen Datentreiber, und einen Zeitsteuerungscontroller auf. Das Anzeigefeld weist mehrere Datenleitungen, mehrere Gate-Leitungen und mehrere Pixeln auf, die jeweils in mehreren Bereichen vorgesehen sind, die durch Schnittpunkte der Datenleitungen und der Gate-Leitungen definiert sind. Wenn ein Gate-Signal unter Verwendung eines TFT als Schaltelement einer Gate-Leitung zugeführt wird, wird jedem der Pixel über eine Datenleitung eine Datenspannung zugeführt. Jedes der Pixel emittiert Licht mit einer bestimmten Helligkeit mit der Datenspannung.
  • In letzter Zeit werden Flachbildschirm-Anzeigevorrichtungen zum Anzeigen eines Bildes mit einer hohen Auflösung, die einer Ultrahochauflösung (UHD) entspricht, herausgebracht, und Flachbildschirm-Anzeigevorrichtungen zum Anzeigen eines Bildes mit einer hohen Auflösung, die einer 8K UHD entspricht, sind entwickelt worden. Die UHD bezeichnet eine Auflösung von 3840 × 2160, und die 8K UHD bezeichnet eine Auflösung von 7680 × 4320.
  • Flachbildschirm-Anzeigevorrichtungen mit einer hohen Auflösung, wie die UHD oder die 8K UHD, benötigen eine Hochgeschwindigkeitsansteuerung, und somit wird eine Einzeilenabtastzeit, die eine Zeit ist, für die das Gate-Signal einer Gate-Leitung zugeführt wird, verkürzt. Die Einzeilenabtastzeit entspricht einer Datenspannungsversorgungsperiode jedes Pixels. Wenn daher die Einzeilenabtastzeit verkürzt wird, wird keine gewünschte Datenspannung in jedes Pixel geladen, was zu einer Verschlechterung der Bildqualität führt. Um ein derartiges Problem zu lösen, sollte ein TFT mit hoher Elektronenbeweglichkeit als Schaltelement verwendet werden.
  • In einem Fall, in dem ein TFT mit einer Oxid-basierten Halbleiterschicht als Schaltelement verwendet wird, sind die Herstellungskosten verringert, und die Elektronenbeweglichkeit ist im Vergleich zu einem Fall, in dem ein TFT mit einer Polysilizium-basierten Halbleiterschicht als Schaltelement verwendet wird, gering. Daher benötigen hochauflösende Flachbildschirm-Anzeigevorrichtungen, die eine Hochgeschwindigkeitsansteuerung erfordern, den TFT mit der Oxid-basierten Halbleiterschicht.
  • Jedoch sollte die Oxid-basierte Halbleiterschicht des TFT, der auf die hochauflösenden Flachbildschirm-Anzeigevorrichtungen aufgebracht wird, die eine Hochgeschwindigkeitsansteuerung erfordern, aufgrund von Pixel pro Zoll (PPI) sowie hoher Elektronenbeweglichkeit als kurzer Kanal implementiert werden. Im Stand der Technik wird ein TFT verwendet, der auf einer Halbleiterschicht basiert, die Indium-Gallium-Zinkoxid (IGZO) aufweist, und aufgrund dessen ist es schwierig, eine hohe Elektronenbeweglichkeit sicherzustellen. Auch wird, wenn die Halbleiterschicht, die IGZO aufweist, als eine einzige Schicht verwendet wird, eine Schwellenspannung aufgrund einer Kanallängenänderung eines Kanals schnell verschoben. Aus diesem Grund ist es schwierig, einen kurzen Kanal in einem Zustand des Beibehaltens eines gewünschten Schwellenspannungswerts zu implementieren.
  • 1 ist ein Graph, der einen Drain-Source-Strom in Bezug auf eine Gate-Source-Spannung zeigt, wenn eine Kanallänge in einem TFT variiert, der eine IGZO-basierte Halbleiterschicht aufweist.
  • 1 zeigt ein Versuchsergebnis, das durch Messen eines Drain-Source-Stroms in Bezug auf eine Gate-Source-Spannung unter einer Bedingung erhalten wird, bei der eine Kanallänge eines TFT mit einer IGZO-basierten Halbleiterschicht, die eine einzelne Schicht ist, auf 4 µm bis 10 µm geändert wird. Wie in 1 gezeigt wird, ist ersichtlich, dass in einem Fall, in dem die Kanallänge auf 4 µm oder weniger verkürzt ist, die Schwellenspannung um etwa -5 V negativ verschoben ist, im Vergleich zu einem Fall, in dem die Kanallänge 5 µm bis 10 µm beträgt. Wenn die Kanallänge auf 4 µm oder weniger verkürzt wird, ist es dementsprechend schwierig, eine gewünschte Ansteuerungscharakteristik sicherzustellen
  • Wenn Leistung, Druck und eine Temperatur einer Herstellungsvorrichtung in einem Prozess des Abscheidens der IGZO-basierten Halbleiterschicht, die eine einzelne Schicht ist, auf einen bestimmten Bereich eingestellt werden, wird ein Problem gelöst, bei dem eine Schwellenspannung in einem kurzen Kanal, wie in 1, negativ verschoben wird. In diesem Fall wird jedoch ein Freiheitsgrad, der für andere Faktoren in Betracht gezogen wird, wie z. B. Filmgleichförmigkeit, aufgrund von Bedingungen, wie der Leistung, dem Druck und der Temperatur der Herstellungsvorrichtung, beträchtlich verringert.
  • Daher benötigen hochauflösende Flachbildschirm-Anzeigevorrichtungen, die eine Hochgeschwindigkeitsansteuerung erfordern, einen TFT, der eine Oxidhalbleiterschicht aufweist, ohne den Freiheitsgrad einer Herstellungsvorrichtung zu beschränken.
  • Weiterer Dünnfilmtransistoren sind in US 2013 / 0 161 608 A1 und in US 2011 /0 140 100 A1 gezeigt.
  • KURZDARSTELLUNG
  • Dementsprechend ist die vorliegende Offenbarung darauf gerichtet, einen TFT, einen Gate-Treiber, der diesen aufweist, und eine Anzeigevorrichtung, die den Gate-Treiber aufweist, bereitzustellen, die im Wesentlichen eines oder mehrere Probleme, die durch Beschränkungen und Nachteile des Stands der Technik bedingt werden, vermeiden.
  • Ein Aspekt der vorliegenden Offenbarung ist darauf gerichtet, einen TFT, der eine Oxidhalbleiterschicht aufweist, die auf hochauflösende Flachbildschirm-Anzeigevorrichtungen aufgebracht werden kann, die eine Hochgeschwindigkeitsansteuerung erfordern, einen Gate-Treiber, der den TFT aufweist, und eine Anzeigevorrichtung, die den Gate-Treiber aufweist, bereitzustellen.
  • Zusätzliche Vorteile und Merkmale der Offenbarung werden zum Teil in der folgenden Beschreibung dargelegt und werden zum Teil für den Durchschnittsfachmann auf dem Gebiet bei Prüfung des Folgenden ersichtlich, oder können bei der Ausübung der Offenbarung erfahren werden. Die Ziele und andere Vorteile der Offenbarung können durch die Struktur realisiert und erreicht werden, die insbesondere in der schriftlichen Beschreibung und den Ansprüchen sowie den beigefügten Zeichnungen dargelegt ist.
  • Um diese und andere Vorteile zu erreichen, und in Übereinstimmung mit dem Zweck der Offenbarung, wie hierin ausgeführt und weitgehend beschrieben, wird ein Dünnfilmtransistor (TFT) bereitgestellt, der eine erste Oxidhalbleiterschicht aufweist, die Indium (In), Gallium (Ga), Zink (Zn), Zinn (Sn) und Sauerstoff (O) aufweist, und eine zweite Oxidhalbleiterschicht, die Indium (In), Gallium (Ga), Zink (Zn) und Sauerstoff (O) aufweist. Die erste und/oder zweite Oxidhalbleiterschicht kann IGZTO aufweisen. Ein Gehaltsverhältnis (Ga/In) von Gallium (Ga) zu Indium (In) der zweiten Oxidhalbleiterschicht ist höher als ein Gehaltsverhältnis (Ga/In) von Ga zu In der ersten Oxidhalbleiterschicht, und ein Gehaltsverhältnis (Zn/In) von Zink (Zn) zu In der zweiten Oxidhalbleiterschicht ist höher als ein Gehaltsverhältnis (Zn/In) von Zn zu In der ersten Oxidhalbleiterschicht. Ein Gehaltsverhältnis (Zn/In) von Zn zu In der zweiten Oxidhalbleiterschicht kann kleiner als 5 sein. Eine Dicke der zweiten Oxidhalbleiterschicht kann dicker als ein Drittel einer Dicke der ersten Oxidhalbleiterschicht und dünner als fünf Drittel der Dicke der ersten Oxidhalbleiterschicht sein. Eine Gate-Elektrode des TFT kann näher an der ersten Oxidhalbleiterschicht als an der zweiten Oxidhalbleiterschicht angeordnet sein. Die erste Oxidhalbleiterschicht kann die Gate-Elektrode mit einer dazwischenliegenden Gate-Isolationsschicht überlappen. Ein Neigungswinkel einer Seitenfläche der ersten Oxidhalbleiterschicht kann ein spitzer Winkel sein. Ein Neigungswinkel einer Seitenfläche der zweiten Oxidhalbleiterschicht kann 90 Grad oder ein spitzer Winkel sein. Die Winkel können gebildet werden, indem die Temperatur des ersten Substrats so gesteuert wird, dass die Ätzrate der zweiten Halbleiterschicht höher als die der ersten Halbleiterschicht ist. Die erste Oxidhalbleiterschicht kann eine Hauptkanalschicht sein. Die zweite Oxidhalbleiterschicht kann eine Vth-Verschiebungs-Verhinderungsschicht sein.
  • Die Gate-Elektrode kann unter der ersten Oxidhalbleiterschicht angeordnet sein. Die zweite Oxidhalbleiterschicht kann auf der ersten Oxidhalbleiterschicht angeordnet sein. Eine Source-Elektrode des TFT, die eine Seite der ersten Oxidhalbleiterschicht und eine Seite der zweiten Oxidhalbleiterschicht kontaktiert, kann vorgesehen sein. Eine Drain-Elektrode des TFT, die eine andere Seite der ersten Oxidhalbleiterschicht und eine andere Seite der zweiten Oxidhalbleiterschicht kontaktiert, kann vorgesehen sein. Eine Länge der ersten Oxidhalbleiterschicht in einer Richtung, in der die Source-Elektrode und die Drain-Elektrode voneinander getrennt sind, kann länger sein als eine Länge der zweiten Oxidhalbleiterschicht in der Richtung, in der die Source-Elektrode und die Drain-Elektrode voneinander getrennt sind.
  • Die Gate-Elektrode kann auf der ersten Oxidhalbleiterschicht angeordnet sein. Die zweite Oxidhalbleiterschicht kann unter der ersten Oxidhalbleiterschicht angeordnet sein. Eine Source-Elektrode des TFT, die eine Seite der ersten Oxidhalbleiterschicht durch ein erstes Kontaktloch kontaktiert, das durch eine Zwischenschicht-Isolationsschicht verläuft, die die erste und die zweite Halbleiterschicht und die Gate-Elektrode bedeckt, kann vorgesehen sein. Eine Drain-Elektrode des TFT, die eine andere Seite der ersten Oxidhalbleiterschicht durch ein zweites Kontaktloch kontaktiert, das durch die Zwischenisolationsschicht verläuft, kann vorgesehen sein. Die Source-Elektrode kann eine Seite der zweiten Oxidhalbleiterschicht durch das erste Kontaktloch kontaktieren, das zusätzlich durch die erste Oxidhalbleiterschicht verläuft. Die Drain-Elektrode kann eine andere Seite der zweiten Oxidhalbleiterschicht durch das zweite Kontaktloch kontaktieren, das zusätzlich durch die erste Oxidhalbleiterschicht verläuft.
  • Ein Gehalt an Ga der zweiten Oxidhalbleiterschicht kann höher sein als ein Gehalt an Ga der ersten Oxidhalbleiterschicht. Ein Gehalt an Zn der zweiten Oxidhalbleiterschicht kann höher sein als ein Gehalt an Zn der ersten Oxidhalbleiterschicht. Ein Gehalt an In der zweiten Oxidhalbleiterschicht kann niedriger sein als ein Gehalt an In der ersten Oxidhalbleiterschicht. In der zweiten Oxidhalbleiterschicht kann ein Gehaltsverhältnis von Ga zu In 2 ≤ Ga/In ≤ 4 erfüllen. Ein Gehaltsverhältnis von Zn zu In kann 2 ≤ Zn/In ≤ 8 erfüllen.
  • Die zweite Oxidhalbleiterschicht kann ferner Zinn (Sn) aufweisen. Ein Gehaltsverhältnis (In/Sn) von In zu Sn der zweiten Oxidhalbleiterschicht kann gleich oder höher als ein Gehaltsverhältnis (In/Sn) von In zu Sn der ersten Oxidhalbleiterschicht sein. Ein Gehalt an Sn der zweiten Oxidhalbleiterschicht kann niedriger sein als ein Gehalt an Sn der ersten Oxidhalbleiterschicht. In der ersten Oxidhalbleiterschicht kann ein Gehaltsverhältnis von In zu Sn 2,5 ≤ In/Sn ≤ 5 erfüllen. Ein Gehaltsverhältnis von Ga zu Sn kann 1 ≤ Ga/Sn ≤ 2 erfüllen. Ein Gehaltsverhältnis von Zn zu Sn kann 2,5 ≤ Zn/Sn ≤ 5 erfüllen. In der zweiten Oxidhalbleiterschicht erfüllt ein Gehaltsverhältnis von Sn zu In 0,1 ≤ Sn/In ≤ 0,5.
  • In einem anderen Aspekt der vorliegenden Offenbarung wird ein Gate-Treiber bereitgestellt, der mehrere Stufen zum Ausgeben von Gate-Signalen aufweist. Die mehreren Stufen weisen jeweils einen TFT gemäß einer Ausführungsform der vorliegenden Offenbarung auf.
  • In einem anderen Aspekt der vorliegenden Offenbarung wird eine Anzeigevorrichtung bereitgestellt, die ein Anzeigefeld aufweist, das mehrere Datenleitungen, mehrere Gate-Leitungen und mehrere Pixeln aufweist, die jeweils in mehreren Bereichen vorgesehen sind, die durch Schnittpunkte der mehreren Datenleitungen und der mehreren Gate-Leitungen definiert sind. Die mehreren Pixeln weisen jeweils einen TFT gemäß einer Ausführungsform der vorliegenden Offenbarung auf, und/oder die Anzeigevorrichtung weist einen Gate-Treiber zum Ausgeben von Gate-Signalen an die mehreren Gate-Leitungen auf, wobei der Gate-Treiber mehrere Stufen aufweist, die jeweils einen TFT gemäß einer Ausführungsform der vorliegenden Offenbarung aufweisen.
  • Es versteht sich, dass sowohl die vorangehende allgemeine Beschreibung als auch die folgende ausführliche Beschreibung der vorliegenden Offenbarung beispielhaft und erläuternd sind und eine weitere Erläuterung der beanspruchten Offenbarung liefern sollen.
  • Figurenliste
  • Die beigefügten Zeichnungen, die einbezogen sind, um ein weiteres Verständnis der Offenbarung zu liefern, und die in diese Anmeldung integriert sind und einen Teil davon bilden, stellen Ausführungsformen der Offenbarung dar und dienen zusammen mit der Beschreibung dazu, das Prinzip der Offenbarung zu erläutern. In den Zeichnungen:
    • 1 ist ein Graph, der einen Drain-Source-Strom in Bezug auf eine Gate-Source-Spannung zeigt, wenn eine Kanallänge in einem TFT variiert, der eine IGZO-basierte Halbleiterschicht aufweist;
    • 2 ist eine perspektivische Ansicht, die eine Anzeigevorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt;
    • 3 ist eine Draufsicht, die ein erstes Substrat, einen Gate-Treiber, eine integrierte Source-Treiberschaltung (IC), einen flexiblen Film, eine Leiterplatte und einen Zeitsteuerungscontroller darstellt, die in 2 dargestellt sind;
    • 4 ist ein Schaltplan, der ein Pixel von 3 darstellt;
    • 5 ist ein Schaltbild, das einen Abschnitt des Gate-Treibers von 3 darstellt;
    • 6 ist eine Draufsicht, die einen TFT gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt;
    • 7 ist eine Querschnittsansicht, die ein entlang der Linie I-I' von 6 genommenes Beispiel darstellt;
    • 8 ist ein beispielhaftes Diagramm zum Beschreiben einer Oxidhalbleiterschicht eines TFT gemäß einer Ausführungsform der vorliegenden Offenbarung;
    • 9 ist ein Graph, der einen Drain-Source-Strom in Bezug auf eine Gate-Source-Spannung zeigt, wenn eine Kanallänge variiert, in einem TFT gemäß einer Ausführungsform der vorliegenden Offenbarung;
    • 10 ist ein Graph, der eine Variation einer Ätzrate in Bezug auf eine Variation von jeweils einem Gallium (Ga) -Gehalt und einem Zink (Zn) -Gehalt einer zweiten Oxidhalbleiterschicht zeigt;
    • Die 11A und 11B sind vergrößerte Querschnittsansichten, die Ausführungsformen eines Bereichs A von 7 darstellen;
    • 12 ist ein Graph, der eine Ätzrate von jeweils einer ersten Oxidhalbleiterschicht und einer zweiten Oxidhalbleiterschicht in Bezug auf eine Temperatur eines ersten Substrats in einem Prozess des Abscheidens der ersten Oxidhalbleiterschicht und der zweiten Oxidhalbleiterschicht zeigt;
    • 13 zeigt Bilder von Querschnittsflächen einer ersten Oxidhalbleiterschicht und einer zweiten Oxidhalbleiterschicht in Bezug auf eine Temperatur eines ersten Substrats in einem Prozess des Abscheidens der ersten Oxidhalbleiterschicht und der zweiten Oxidhalbleiterschicht;
    • Die 14A bis 14C zeigen Materialcharakteristik-Analysebilder einer zweiten Oxidhalbleiterschicht in Bezug auf eine Variation eines Zn-Gehalts;
    • 15 ist ein Graph, der einen PBTS-Schwellenspannungsverschiebungswert und einen NBTIS-Schwellenspannungsverschiebungswert eines TFT in Bezug auf eine Dickenvariation einer zweiten Oxidhalbleiterschicht zeigt, wenn eine Dicke einer ersten Oxidhalbleiterschicht 30 nm beträgt;
    • 16 ist ein Flussdiagramm, das ein Verfahren zum Herstellen eines TFT gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt;
    • Die 17A bis 17E sind Querschnittsansichten zur Beschreibung eines Verfahrens zur Herstellung eines TFT gemäß einer Ausführungsform der vorliegenden Offenbarung;
    • 18 ist eine Draufsicht, die einen TFT gemäß einer anderen Ausführungsform der vorliegenden Offenbarung darstellt;
    • 19 ist eine Querschnittsansicht, die ein entlang der Linie II-II' von 8 genommenes Beispiel darstellt;
    • 20 ist eine Draufsicht, die einen TFT gemäß einer anderen Ausführungsform der vorliegenden Offenbarung darstellt;
    • 21 ist eine Querschnittsansicht, die ein entlang der Linie III-III' von 20 genommenes Beispiel darstellt; und
    • 22 ist eine Querschnittsansicht, die ein weiteres entlang der Linie III-III' von 20 genommenes Beispiel darstellt.
  • AUSFÜHRLICHE BESCHREIBUNG DER OFFENBARUNG
  • Es wird nun ausführlich auf die beispielhaften Ausführungsformen der vorliegenden Offenbarung Bezug genommen, von denen Beispiele in den begleitenden Zeichnungen darstellt sind. Wo immer es möglich ist, werden in allen Zeichnungen die gleichen Bezugszeichen verwendet, um auf dieselben oder ähnliche Teile Bezug zu nehmen.
  • In der Beschreibung beziehen sich gleiche Bezugszeichen auf gleiche Elemente. Wenn hinsichtlich der folgenden Beschreibung bestimmt wird, dass die ausführliche Beschreibung der relevanten bekannten Funktion oder Konfiguration den wichtigen Punkt der vorliegenden Offenbarung unnötigerweise verschleiern, wird die ausführliche Beschreibung weggelassen. Ein Name jedes der hier verwendeten Elemente wird unter Berücksichtigung der Einfachheit der Beschreibung der Spezifikation ausgewählt und kann sich von einem Namen eines tatsächlichen Produkts unterscheiden.
  • Vorteile und Merkmale der vorliegenden Offenbarung und Implementierungsverfahren davon werden durch die folgenden Ausführungsformen verdeutlicht, die mit Bezug auf die begleitenden Zeichnungen beschrieben sind. Die vorliegende Offenbarung kann jedoch in verschiedenen Formen verkörpert sein und sollte nicht so ausgelegt werden, dass sie auf die hierin dargelegten Ausführungsformen beschränkt ist. Vielmehr werden diese Ausführungsformen bereitgestellt, damit diese Offenbarung gründlich und vollständig ist und den Geltungsbereich der vorliegenden Offenbarung für den Fachmann auf dem Gebiet vollständig vermittelt. Ferner ist die vorliegende Offenbarung nur durch Geltungsbereiche der Ansprüche definiert.
  • Eine Form, eine Größe, ein Verhältnis, ein Winkel und eine Anzahl, die in den Zeichnungen offenbart sind, um Ausführungsformen der vorliegenden Offenbarung zu beschreiben, sind lediglich ein Beispiel, und daher ist die vorliegende Offenbarung nicht auf die dargestellten Einzelheiten beschränkt. Gleiche Bezugszeichen beziehen sich durchweg auf gleiche Elemente. Wenn in der folgenden Beschreibung bestimmt wird, dass die ausführliche Beschreibung der relevanten bekannten Funktion oder Konfiguration den wichtigen Punkt der vorliegenden Offenbarung unnötigerweise verschleiert, wird die ausführliche Beschreibung weggelassen.
  • Beim Konstruieren eines Elements wird das Element so ausgelegt, dass es einen Fehlerbereich aufweist, obwohl es keine explizite Beschreibung gibt.
  • Merkmale von verschiedenen Ausführungsformen der vorliegenden Offenbarung können teilweise oder insgesamt miteinander verbunden oder kombiniert sein und können auf verschiedene Weise miteinander zusammenarbeiten und technisch angesteuert werden, wie der Fachmann auf dem Gebiet ausreichend verstehen kann. Die Ausführungsformen der vorliegenden Offenbarung können unabhängig voneinander ausgeführt werden oder können zusammen in einer koabhängigen Beziehung ausgeführt werden.
  • Nachfolgend werden beispielhafte Ausführungsformen der vorliegenden Offenbarung unter Bezugnahme auf die begleitenden Zeichnungen ausführlich beschrieben.
  • Ein Beispiel, bei dem eine Anzeigevorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung eine lichtemittierende Anzeigevorrichtung ist, wird nachstehend beschrieben, aber Ausführungsformen der vorliegenden Offenbarung sind nicht darauf beschränkt. Die Anzeigevorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung kann als eine Flüssigkristallanzeigevorrichtung (LCD-Vorrichtung), eine lichtemittierende Anzeigevorrichtung, eine Feldemissionsanzeigevorrichtung, und eine Elektrophorese-Anzeigevorrichtung implementiert sein. Beispiele für die lichtemittierende Anzeigevorrichtung weisen organische lichtemittierende Anzeigevorrichtungen, die eine organische lichtemittierende Diode (OLED) als ein lichtemittierendes Element verwenden, und lichtemittierende Diodenanzeigevorrichtungen, die eine mikrolichtemittierende Diode als ein lichtemittierendes Element verwenden, auf.
  • 2 ist eine perspektivische Ansicht, die eine Anzeigevorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt. 3 ist eine Draufsicht, die ein erstes Substrat, einen Gate-Treiber, eine Source-Treiber-integrierte Schaltung (IC), einen flexiblen Film, eine Leiterplatte und einen Zeitsteuerungscontroller, die in 2 dargestellt sind, darstellt.
  • Bezugnehmend auf die 2 und 3 kann eine organische lichtemittierende Anzeigevorrichtung 1000 gemäß einer Ausführungsform der vorliegenden Offenbarung ein Anzeigefeld 1100, einen Gate-Treiber 1200, einen Datentreiber, einen flexiblen Film 1400, eine Leiterplatte 1500, und einen Zeitsteuerungscontroller 1600 aufweisen.
  • Das Anzeigefeld 1100 kann ein erstes Substrat 1110 und ein zweites Substrat 1120 aufweisen. Das erste Substrat 1110 und das zweite Substrat 1120 können jeweils Kunststoff, Glas oder dergleichen sein. Wenn das erste Substrat 1110 beispielsweise Kunststoff ist, kann das erste Substrat 1110 aus Polyimid, Polyethylenterephthalat (PET), Polyethylennaphthalat (PEN), Polycarbonat (PC) und/oder dergleichen gebildet sein. Wenn das erste Substrat 1110 aus Kunststoff gebildet ist, kann die organische lichtemittierende Anzeigevorrichtung 1000 als eine flexible Anzeigevorrichtung implementiert werden, die gebogen oder gekrümmt werden kann. Das zweite Substrat 1120 kann eines von Glas, einem Kunststofffilm und einem Einkapselungsfilm sein.
  • Das erste Substrat 1110 kann ein TFT-Substrat sein, auf dem mehrere TFTs vorgesehen sind. Mehrere Gate-Leitungen, mehrere Datenleitungen und mehrere Pixel P können auf einer Fläche des ersten Substrats 1110 vorgesehen sein, die dem zweiten Substrat 1120 zugewandt ist. Die Pixel P können jeweils in mehreren Bereichen vorgesehen sein, die durch eine Schnittpunktstruktur der Gate-Leitungen und der Datenleitungen definiert sind. Das Anzeigefeld 1100 kann, wie in 3, in einen Anzeigebereich DA, wo die Pixel P dazu vorgesehen sind, ein Bild anzuzeigen, und einen Nicht-Anzeigebereich NDA, der kein Bild anzeigt, unterteilt sein. Die Gate-Leitungen, die Datenleitungen und die Pixel P können in dem Anzeigebereich DA vorgesehen sein. Der Gate-Treiber 1200, mehrere Kontaktstellen und mehrere Verbindungsleitungen, die die Datenleitungen mit den Kontaktstellen verbinden, können in dem Nicht-Anzeigebereich NDA vorgesehen sein.
  • Jedes der Pixel P kann als ein Schaltelement mindestens einen Transistor aufweisen, der durch ein Gate-Signal einer entsprechenden Gate-Leitung eingeschaltet wird und eine Datenspannung einer entsprechenden Datenleitung an ein Element eines entsprechenden Pixels überträgt. Der Transistor kann ein TFT sein.
  • Zum Beispiel kann, wie in 4, jedes der Pixel P eine organische Leuchtdiode OLED, einen Treibertransistor DT, mehrere Schalttransistoren ST1 und ST2, und einen Kondensator Cst aufweisen. Die mehreren Schalttransistoren ST1 und ST2 können erste und zweite Schalttransistoren ST1 und ST2 aufweisen. In 4 ist zur Vereinfachung der Beschreibung nur ein Pixel P mit einer j-ten (wobei j eine ganze Zahl gleich oder größer als zwei ist) Datenleitung Dj, einer q-ten (wobei q eine ganze Zahl gleich oder größer als zwei ist) Referenzspannungsleitung Rq, einer k-ten (wobei k eine ganze Zahl gleich oder größer als zwei ist) Gate-Leitung Gk, und einer k-ten Initialisierungsleitung SEk dargestellt.
  • Die organische Leuchtdiode OLED kann Licht mit einem Strom emittieren, der durch den Treibertransistor DT zugeführt wird. Eine Anodenelektrode der organischen Leuchtdiode OLED kann mit einer Source-Elektrode des Treibertransistors DT verbunden sein, und eine Kathodenelektrode kann mit einer ersten Source-Spannungsleitung VSSL verbunden sein, über die eine erste Source-Spannung zugeführt wird. Die erste Source-Spannungsleitung VSSL kann eine Niedrigpegel-Spannungsleitung sein, durch die eine Niedrigpegel-Source-Spannung zugeführt wird.
  • Die organische Leuchtdiode OLED kann eine Anodenelektrode, eine Lochtransportschicht, eine organische lichtemittierende Schicht, eine Elektronentransportschicht und eine Kathodenelektrode aufweisen. Wenn in der organischen Leuchtdiode OLED eine Spannung an die Anodenelektrode und die Kathodenelektrode angelegt wird, können sich ein Loch und ein Elektron jeweils durch die Lochtransportschicht und die Elektronentransportschicht zur organischen lichtemittierenden Schicht bewegen und können in der organischen lichtemittierenden Schicht kombiniert werden, um Licht zu emittieren.
  • Der Treibertransistor DT kann zwischen der organischen Leuchtdiode OLED und einer zweiten Source-Spannungsleitung VDDL angeordnet sein, über die eine zweite Source-Spannung zugeführt wird. Der Treibertransistor DT kann einen Strom steuern, der von der zweiten Source-Spannungsleitung VDDL zu der organischen Leuchtdiode OLED fließt, basierend auf einer Spannungsdifferenz zwischen der Source-Elektrode und einer Gate-Elektrode davon. Die Gate-Elektrode des Treibertransistors DT kann mit einer ersten Elektrode des ersten Schalttransistors ST1 verbunden sein, die Drain-Elektrode kann mit der zweiten Source-Spannungsleitung VDDL verbunden sein, und eine Source-Elektrode kann mit der Anodenelektrode der organischen Leuchtdiode OLED verbunden sein. Die zweite Source-Spannungsleitung VDDL kann eine Hochpegel-Spannungsleitung sein, über die eine Hochpegel-Source-Spannung zugeführt wird.
  • Der erste Schalttransistor ST1 kann durch ein k-tes Gatesignal der k-ten Gate-Leitung Gk eingeschaltet werden und kann eine Datenspannung der j-ten Datenleitung Dj an die Gate-Elektrode des Treibertransistors DT liefern. Eine Gate-Elektrode des ersten Schalttransistors ST1 kann mit der k-ten Gate-Leitung Gk verbunden sein, eine Source-Elektrode kann mit der Gate-Elektrode des Treibertransistors DT verbunden sein, und eine Drain-Elektrode kann mit der j-ten Datenleitung Dj verbunden sein.
  • Der zweite Schalttransistor ST2 kann durch ein k-tes Initialisierungssignal der k-ten Initialisierungsleitung SEk eingeschaltet werden und kann die q-te Referenzspannungsleitung Rq mit der Source-Elektrode des Treibertransistors DT verbinden. Eine Gate-Elektrode des zweiten Schalttransistors ST2 kann mit der k-ten Initialisierungsleitung SEk verbunden sein, eine erste Elektrode kann mit der q-ten Referenzspannungsleitung Rq verbunden sein, und eine zweite Elektrode kann mit der Source-Elektrode des Treibertransistors DT verbunden sein.
  • Der Kondensator Cst kann zwischen der Gate-Elektrode und der Source-Elektrode des Treibertransistors DT vorgesehen sein. Der Kondensator Cst kann eine Differenzspannung zwischen einer Gate-Spannung und einer Source-Spannung des Treibertransistors DT speichern.
  • Eine Elektrode des Kondensators Cst kann mit der Gate-Elektrode des Treibertransistors DT und der Source-Elektrode des ersten Schalttransistors ST1 verbunden sein, und die andere Elektrode kann mit der Source-Elektrode des Treibertransistors DT, der Drain-Elektrode des zweiten Schalttransistors ST2 und der Anodenelektrode der organischen Leuchtdiode OLED verbunden sein.
  • In 4 können der Treibertransistor DT, der erste Schalttransistor ST1 und der zweite Schalttransistor ST2 jedes der Pixel P jeweils ein TFT sein. Auch ist in 4 ein Beispiel dargestellt, bei dem der Treibertransistor DT, der erste Schalttransistor ST1 und der zweite Schalttransistor ST2 jedes der Pixel P jeweils als ein N-Typ-Halbleitertransistor mit einer N-Typ-Halbleitercharakteristik implementiert sind, aber Ausführungsformen der vorliegenden Offenbarung sind nicht darauf beschränkt. In anderen Ausführungsformen sind der Treibertransistor DT, der erste Schalttransistor ST1 und der zweite Schalttransistor ST2 jedes der Pixel P jeweils als ein P-Typ-Halbleitertransistor mit einer P-Typ-Halbleitercharakteristik implementiert.
  • Der Gate-Treiber 1200 kann Gate-Signale an die Gate-Leitungen gemäß einem Gate-Treibersignal, das von dem Zeitsteuerungscontroller 1600 eingegeben wird, liefern. Der Gate-Treiber 1200 kann als ein Gate-Treiber-im-Paneel („gate driver in panel“) (GIP) -Typ in dem Nicht-Anzeigebereich NDA außerhalb einer Seite oder beider Seiten des Anzeigebereichs DA des Anzeigefelds 1100 vorgesehen sein. In diesem Fall kann der Gate-Treiber 1200, um die Gate-Signale an die Gate-Leitungen entsprechend dem Gate-Treibersignal auszugeben, mehrere Transistoren aufweisen. Hier kann jeder der mehreren Transistoren ein TFT sein.
  • Zum Beispiel kann, wie in 5, der Gate-Treiber 1200 mehrere Stufen STT1 aufweisen, die abhängig miteinander verbunden sind, und die Stufen STT1 können sequentiell die Gate-Signale an die Gate-Leitungen ausgeben.
  • Die Stufen STT1 können, wie in 3, einen Pull-Up-Knoten NQ, einen Pull-Down-Knoten NQB, einen Pull-Up-Transistor TU, der eingeschaltet wird, wenn der Pull-Up-Knoten NQ mit einer Gate-Hochspannung geladen wird, einen Pull-Down-Transistor TD der eingeschaltet wird, wenn der Pull-Down-Knoten NQB mit der Gate-Hochspannung geladen wird, und einen Knoten-Controller NC zum Steuern des Ladens oder Entladens des Pull-Up-Knotens NQ und des Pull-Down-Knotens NQB aufweisen.
  • Der Knoten-Controller NC kann mit einer Startsignalleitung, über die ein Startsignal oder ein Übertragungssignal einer Frontendstufe eingegeben wird, und eine Taktleitung, über die eines der Gate-Taktsignale eingegeben wird, verbunden sein. Der Knoten-Controller NC kann das Laden oder Entladen des Pull-Up-Knotens NQ und des Pull-Down-Knotens NQB gemäß dem Startsignal oder dem Übertragungssignal der Frontendstufeneingabe über die Startsignalleitung und einen Gate-Taktsignaleingang durch die Taktleitung steuern. Um stabil einen Ausgang der Stufe STT1 zu steuern, wenn der Pull-Up-Knoten NQ mit der Gate-Hochspannung geladen ist, kann der Knoten-Controller NC den Pull-Down-Knoten NQB auf eine niedrige Gate-Spannung entladen, und wenn der Pull-Up-Knoten NQB mit der Gate-Hochspannung geladen wird, kann der Knoten-Controller NC den Pull-Up-Knoten NQ auf die Gate-Niedrigspannung entladen. Zu diesem Zweck kann der Knoten-Controller NC mehrere Transistoren aufweisen.
  • Wenn die Stufe STT1 hochgezogen („pulled up“) wird, nämlich wenn der Pull-Up-Knoten NQ mit der Gate-Hochspannung geladen wird, kann der Pull-Up-Transistor TU eingeschaltet werden und kann ein Gate-Taktsignal einer Taktleitung CL zu einem Ausgangsanschluss OT ausgeben. Wenn die Stufe STT1 heruntergezogen („pulled down“) wird, nämlich wenn der Pull-Down-Knoten NQB mit der Gate-Hochspannung geladen wird, kann der Pull-Down-Transistor TD eingeschaltet werden und kann den Ausgangsanschluss OT auf eine Gate-Niedrigspannung eines Gates Niederspannungsanschlusses VGLT entladen.
  • In 5 können der Pull-Up-Transistor TU, der Pull-Down-Transistor TD und die mehreren Transistoren des Knoten-Controllers NC jeder der Stufen STT1, die in dem Gate-Treiber 1200 enthalten sind, jeweils als ein TFT implementiert sein. In 5 wird auch ein Beispiel dargestellt, bei dem der Pull-Up-Transistor TU, der Pull-Down-Transistor TD und die mehreren Transistoren der Knoten-Controller NC jeder der Stufen STT1, die in dem Gate-Treiber 1200 enthalten sind, jeweils als ein N-Typ-Halbleitertransistor mit der N-Typ-Halbleitercharakteristik implementiert sind, aber Ausführungsformen der vorliegenden Offenbarung. In anderen Ausführungsformen sind der Pull-Up-Transistor TU, der Pull-Down-Transistor TD und die mehreren Transistoren der Knoten-Controller NC jeder der Stufen STT1, die in dem Gate-Treiber 1200 enthalten sind, jeweils als ein P-Typ-Halbleitertransistor mit der P-Typ-Halbleitercharakteristik implementiert.
  • Der Gate-Treiber 1200 kann als ein Treiberchip wie eine integrierte Schaltung (IC) implementiert sein. In diesem Fall kann der Gate-Treiber 1200 auf einem flexiblen Gate-Film gemäß einem Chip-auf-Film (COF) -Typ montiert sein, und der flexible Gate-Film kann auf dem ersten Substrat 1110 des Anzeigefelds 1100 angebracht sein.
  • Der Datentreiber kann mindestens einen Source-Treiber-IC 1300 aufweisen. Der Source-Treiber-IC 1300 kann digitale Videodaten und ein Source-Treibersignal von dem Zeitsteuerungscontroller 1600 empfangen. Der Source-Treiber-IC 1300 kann die digitalen Videodaten gemäß dem Source-Treibersignal in analoge Datenspannungen umwandeln und kann die Datenspannungen jeweils an die Datenleitungen liefern.
  • In einem Fall, in dem der Source-Treiber-IC 1300 als ein Treiberchip, wie ein IC, implementiert ist, kann der Source-Treiber-IC 1300 auf dem flexiblen Film 1400 wie in den 1 und 2 montiert sein. Mehrere Leitungen, die die Kontaktstellen mit dem Source-Treiber-IC 1300 verbinden, und mehrere Leitungen, die die Kontaktstellen mit Leitungen der Leiterplatte 1500 verbinden, können auf dem flexiblen Film 1400 vorgesehen sein. Der flexible Film 1400 kann auf den Kontaktstellen angebracht sein, wie beispielsweise Datenkontaktstellen, die in dem Nicht-Anzeigebereich NDA des Anzeigefelds 110 unter Verwendung eines anisotropen leitenden Films vorgesehen sind, und somit können die Kontaktstellen mit den Leitungen des flexiblen Films 1400 verbunden sein. Alternativ kann der Source-Treiber-IC 1300 direkt an Kontaktstellen des ersten Substrats 1110 der Anzeigetafel 1100 gemäß einem Chip-auf-Glas (COG) -Typ oder einem Chip-auf-Kunststoff (COP) -Typ angebracht sein.
  • Der flexible Film 1400 kann mehrfach vorgesehen sein, und die Leiterplatte 1500 kann an den flexiblen Filmen 1400 angebracht sein. Mehrere Schaltungen, die jeweils als Treiberchips implementiert sind, können auf der Leiterplatte 1500 montiert sein. Der Zeitsteuerungscontroller 1600 kann auf der Leiterplatte 1500 montiert sein. Die Leiterplatte 1500 kann eine gedruckte Leiterplatte (PCB) oder eine flexible Leiterplatte (FPCB) sein.
  • Der Zeitsteuerungscontroller 1600 kann die digitalen Videodaten und ein Zeitsteuerungssignal von einer externen Systemplatine über ein Kabel der Leiterplatte 1500 empfangen. Der Zeitsteuerungscontroller 1600 kann das Gate-Treibersignal zum Steuern eines Operationszeitpunkts des Gate-Treibers 1200 und das Source-Treibersignal zum Steuern der Source-Treiber-IC 1300, die mehrfach vorgesehen ist, basierend auf dem Zeitsteuerungssignal erzeugen. Der Zeitsteuerungscontroller 1600 kann das Gate-Treibersignal an den Gate-Treiber 1200 liefern und kann das Source-Treibersignal an die Source-Treiber-ICs 1300 liefern.
  • Wie oben beschrieben, kann in der Anzeigevorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung jedes der Pixel P mindestens einen TFT als ein Schaltelement aufweisen, und in einem Fall, in dem der Gate-Treiber 1200 als das GIP implementiert ist, kann der Gate-Treiber 1200 mehrere Transistoren aufweisen, um sequentiell die Gate-Signale an die Gate-Leitungen auszugeben. Daher sollte bei Anzeigevorrichtungen, die aufgrund einer hohen Auflösung eine Hochgeschwindigkeitsansteuerung erfordern, eine Elektronenbeweglichkeit jedes der mehreren Transistoren, die in dem Gate-Treiber 1200 enthalten sind, zunehmen, damit der Gate-Treiber 1200 die Gate-Signale stabil ausgeben kann.
  • Nachstehend wird ein TFT mit einer Oxidhalbleiterschicht, die auf die Transistoren des Gate-Treibers 1200 und die Transistoren der Pixel P der Anzeigevorrichtung aufgebracht werden kann, die aufgrund einer hohen Auflösung eine Hochgeschwindigkeitsansteuerung erfordert, gemäß einer Ausführungsform der vorliegenden Offenbarung ausführlich beschrieben.
  • 6 ist eine Draufsicht, die einen TFT 100 gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt. 7 ist eine Querschnittsansicht, die ein entlang der Linie I-I' von 6 genommenes Beispiel darstellen.
  • In den 6 und 7 wird ein Beispiel darstellt, bei dem ein TFT gemäß einer Ausführungsform der vorliegenden Offenbarung in einer invertierten gestaffelten Struktur unter Verwendung eines Kanal-Rückätz-Prozesses (BCE-Prozesses) implementiert ist. Die invertierte gestaffelte Struktur kann eine untere Gate-Struktur aufweisen, wobei eine Gate-Elektrode unter einer aktiven Schicht vorgesehen ist.
  • Bezugnehmend auf die 6 und 7 kann der TFT 100 gemäß einer Ausführungsform der vorliegenden Offenbarung eine Gate-Elektrode 110, eine Oxidhalbleiterschicht 130, eine Source-Elektrode 140 und eine Drain-Elektrode 150 aufweisen.
  • Der TFT 100 kann auf einem ersten Substrat 1110 vorgesehen sein. Das erste Substrat 1110 kann aus Kunststoff, Glas und/oder dergleichen gebildet sein.
  • Eine Pufferschicht 300 kann auf dem ersten Substrat 1110 vorgesehen sein, um den TFT 100 vor Wasser zu schützen, das durch das erste Substrat 1110 dringt. Die Pufferschicht 300 kann mehrere anorganische Schichten aufweisen, die abwechselnd gestapelt sind. Zum Beispiel kann die Pufferschicht 300 aus einer Mehrfachschicht gebildet sein, wobei eine oder mehrere anorganische Schichten aus Siliziumoxid (SiOx), Siliziumnitrid (SiNx) und SiON abwechselnd gestapelt sind. Die Pufferschicht 300 kann weggelassen werden.
  • Die Gate-Elektrode 110 kann auf der Pufferschicht 300 vorgesehen sein. Die Gate-Elektrode 110 kann so vorgesehen sein, dass sie eine Fläche aufweist, die breiter als die der Oxidhalbleiterschicht 130 ist, um Licht zu blockieren, das auf das Oxidhalbleiterschicht 130 von dem ersten Substrat 1110 auftrifft, und somit kann die Gate-Elektrode 110 die Oxidhalbleiterschicht 130 bedecken. Daher kann die Oxidhalbleiterschicht 130 vor dem Licht, das von dem ersten Substrat 1110 auftrifft, geschützt werden. Die Gate-Elektrode 110 kann aus einer einzelnen Schicht oder einer Mehrfachschicht gebildet sein, die eines von Molybdän (Mo), Aluminium (Al), Chrom (Cr), Gold (Au), Titan (Ti), Nickel (Ni), Neodym (Nd) und Kupfer (Cu) oder eine Legierung davon aufweist.
  • Eine Gate-Isolationsschicht 120 kann an der Gate-Elektrode 110 vorgesehen sein. Die Gate-Isolationsschicht 120 kann aus einer anorganischen Schicht gebildet sein, und kann zum Beispiel aus SiOx, SiNx, oder einer Mehrfachschicht davon, gebildet sein.
  • Die Oxidhalbleiterschicht 130 kann auf der Gate-Isolationsschicht 120 vorgesehen sein. Die Oxidhalbleiterschicht 130 kann angeordnet sein, um die Gate-Elektrode 110 mit der Gate-Isolationsschicht 120 dazwischen zu überlappen.
  • Die Oxidhalbleiterschicht 130 kann eine erste Oxidhalbleiterschicht 131 und eine zweite Oxidhalbleiterschicht 132 aufweisen. Die zweite Oxidhalbleiterschicht 132 kann eine geringere Leitfähigkeit als die erste Oxidhalbleiterschicht 131 aufweisen und kann eine größere Bandlücke als die erste Oxidhalbleiterschicht 131 aufweisen. Die erste Oxidhalbleiterschicht 131 kann eine Hauptkanalschicht sein, durch die sich ein Elektron bewegt, und kann daher nahe der Gate-Elektrode 110 angeordnet sein. Daher kann die erste Oxidhalbleiterschicht 131 als eine Schicht definiert sein, die näher an der Gate-Elektrode 110 angeordnet ist als die zweite Oxidhalbleiterschicht 132, und die zweite Oxidhalbleiterschicht 132 kann als eine Schicht definiert sein, die weiter von der Gate-Elektrode 110 entfernt ist als die erste Oxidhalbleiterschicht 131. Zum Beispiel kann in einem Fall, in dem der TFT 100 in der invertierten gestaffelten Struktur implementiert ist, wie in den 6 und 7, da die Gate-Elektrode 110 unter der Oxidhalbleiterschicht 130 angeordnet ist, die erste Oxidhalbleiterschicht 131 auf der Gate-Isolationsschicht 120 angeordnet sein, und die zweite Oxidhalbleiterschicht 132 kann auf der ersten Oxidhalbleiterschicht 131 angeordnet sein.
  • Die Source-Elektrode 140 kann eine Seite der zweiten Oxidhalbleiterschicht 132 und eine Seite der ersten Oxidhalbleiterschicht 131, die die Hauptkanalschicht ist, direkt kontaktieren. Im Einzelnen kann die Source-Elektrode 140 eine Seitenfläche der ersten Oxidhalbleiterschicht 131 und eine Seitenfläche und einen Teil einer Oberseite der zweiten Oxidhalbleiterschicht 132 direkt kontaktieren. Auch kann die Drain-Elektrode 150 die andere Seite der ersten Oxidhalbleiterschicht 131 und die andere Seite der zweiten Oxidhalbleiterschicht 132 direkt kontaktieren. Im Einzelnen kann die Drain-Elektrode 150 die andere Seitenfläche der ersten Oxidhalbleiterschicht 131 und die andere Seitenfläche und einen Teil der Oberseite der zweiten Oxidhalbleiterschicht 132 direkt kontaktieren. Die Source-Elektrode 140 und die Drain-Elektrode 150 können jeweils aus einer einzelnen Schicht oder einer Mehrfachschicht gebildet sein, die eines von Mo, Al, Cr, Au, Ti, Ni, Nd und Cu, oder eine Legierung davon, aufweist.
  • Eine Passivierungsschicht 160 kann auf der Oxidhalbleiterschicht 130, der Source-Elektrode 140 und der Drain-Elektrode 150 vorgesehen sein. Die Passivierungsschicht 160 kann aus einer anorganischen Schicht gebildet sein und kann zum Beispiel aus SiOx, SiNx, oder einer Mehrfachschicht davon, gebildet sein.
  • Die erste Oxidhalbleiterschicht 131 kann anstelle von Indium-Gallium-Zinkoxid (IGZO) aus Indium-Gallium-Zink-Zinn-Oxid (IGZTO) bestehen, um die Elektronenbeweglichkeit zu erhöhen. Genauer gesagt kann eine Elektronenbeweglichkeit der ersten Oxidhalbleiterschicht 131 auf 15 cm2/V · s oder mehr eingestellt werden, und, um eine positive Vorspannungs-Temperatur-Belastungs- („bias temperature stress“) (PBTS) Charakteristik und eine negative Vorspannungs-Temperatur-Beleuchtungsbelastungs- („bias temperature illumination stress“) (NBTIS) Charakteristik zu erfüllen, sollte ein Gehalt an Indium-Gallium-Zink-Zinn (IGZT) die folgenden Bedingungen erfüllen. In der ersten Oxidhalbleiterschicht 131 kann ein Gehaltsverhältnis von Indium (In) zu Zinn (Sn) 2,5 ≤ In/Sn ≤ 5 sein, ein Gehaltsverhältnis von Gallium (Ga) zu Sn kann 1 ≤ Ga/Sn ≤ 2 sein, und ein Gehaltsverhältnis von Zink (Zn) zu Sn kann 2,5 ≤ Zn/Sn ≤ 5 sein. Eine Bedingung, die die PBTS-Charakteristik und die NBTIS-Charakteristik erfüllt, kann einen Fall darstellen, in dem ein Schwellenspannungsverschiebungswert innerhalb eines Bereichs von -5 V bis 2 V liegt. Hier wird ein Gehalt jedes Elements als Atomprozent dargestellt.
  • Wenn die Oxidhalbleiterschicht 130 jedoch aus einer einzelnen Schicht auf der Basis von IGZTO gebildet ist, kann eine Schwellenspannung basierend auf einer Variation einer Kanallänge verschoben werden, und aufgrund dessen ist es schwierig, einen kurzen Kanal in einem Zustand des Beibehaltens eines gewünschten Schwellenspannungswerts zu implementieren. Das heißt, wenn die Oxidhalbleiterschicht 130 aus einer einzelnen Schicht basierend auf IGZTO gebildet ist, ist es schwierig, einen kurzen Kanal zu implementieren und eine gewünschte Treibercharakteristik aufgrund eines Einflusses einer Kanallängenvariation (CLV) sicherzustellen. Die CLV kann einen Grad angeben, um den eine Schwellenspannung basierend auf einer Variation einer Kanallänge verschoben wird.
  • Daher, um zu verhindern, dass eine Schwellenspannung in einem Fall verschoben wird, in dem die Oxidhalbleiterschicht 130 als ein kurzer Kanal implementiert ist, kann die Oxidhalbleiterschicht 130 ferner die zweite Oxidhalbleiterschicht 132 aufweisen, die Indium-Gallium-Zinkoxid (IGZO) aufweist. Zum Beispiel kann die zweite Oxidhalbleiterschicht 132 aus IGZO oder IGZTO bestehen. In einem Fall, in dem die zweite Oxidhalbleiterschicht 132 aus IGZTO gebildet ist, kann sich ein Zusammensetzungsverhältnis von IGZT der zweiten Oxidhalbleiterschicht 132 von dem von IGZT der ersten Oxidhalbleiterschicht 131 unterscheiden.
  • In einem Fall, in dem die Oxidhalbleiterschicht 130 die erste Oxidhalbleiterschicht 131 aufweist, die IGZTO aufweist, und die zweite Oxidhalbleiterschicht 133, die IGZO oder IGZTO mit einem Zusammensetzungsverhältnis aufweist, das sich von dem der ersten Oxidhalbleiterschicht 131 unterscheidet, kann die Oxidhalbleiterschicht 130 eine Heteroübergangsstruktur, wie in 8, aufweisen. Hier wird ein Verarmungsbereich, der durch ein eingebautes Potential verursacht wird, in einem Übergangsabschnitt zwischen der ersten Oxidhalbleiterschicht 131 und der zweiten Oxidhalbleiterschicht 132 gebildet, aufgrund einer Fermienergieniveaudifferenz zwischen dünnen Schichten, und das eingebaute Potential verursacht eine Bandverbiegung in dem Übergangsabschnitt. Die Oxidhalbleiterschicht 130 kann eine Gesamtladungsdichte steuern, da sie den Verarmungsbereich aufweist, wodurch verhindert wird, dass eine Schwellenspannung basierend auf einer Kanallänge verschoben wird. Das heißt, in einer Ausführungsform der vorliegenden Offenbarung wird, da die zweite Oxidhalbleiterschicht 132 bereitgestellt ist, eine Zunahme der Ladungsdichte in der Oxidhalbleiterschicht 130, die aus einer hochmobilen dünnen Schicht gebildet ist, effektiv gesteuert, wodurch eine Verschiebung der Schwellenspannung basierend auf einer Variation einer Kanallänge der Oxidhalbleiterschicht 130 verhindert wird. Als ein Ergebnis erhöht sich in einer Ausführungsform der vorliegenden Offenbarung die Elektronenmobilität, und darüber hinaus wird eine Bauelementcharakteristik eines TFT sichergestellt.
  • Darüber hinaus ist eine Bindungskraft zwischen Sn und Sauerstoff stärker als eine Bindungskraft zwischen In und Sauerstoff. In einem Fall, in dem die zweite Oxidhalbleiterschicht 132 aus IGZTO gebildet ist, nimmt daher eine chemische Beständigkeit zu, und darüber hinaus ist sind Sauerstoffleerstellen im Vergleich zu einem Fall, in dem die zweite Oxidhalbleiterschicht 132 aus IGZO gebildet ist, verringert. Daher werden die PBTS-Charakteristik und die NBTIS-Charakteristik des TFT, der die aus IGZTO gebildete zweite Oxidhalbleiterschicht 132 aufweist, verbessert, und die Zuverlässigkeit des TFT wird verbessert.
  • 9 ist ein Graph, der einen Drain-Source-Strom in Bezug auf eine Gate-Source-Spannung zeigt, wenn eine Kanallänge variiert, in einem TFT gemäß einer Ausführungsform der vorliegenden Offenbarung. 9 zeigt ein Versuchsergebnis, das durch Messen eines Drain-Source-Stroms in Bezug auf eine Gate-Source-Spannung während des Änderns einer Kanallänge auf 4 µm bis 10 µm in dem TFT, die die erste Oxidhalbleiterschicht 131 und die zweite Oxidhalbleiterschicht 132 aufweist, erhalten wird. Zum Beispiel kann das Versuchsergebnis von 9 erhalten werden, indem ein Experiment unter einer Bedingung durchgeführt wurde, bei der eine Drain-Source-Spannung Vds auf 10 V eingestellt wurde, ein Zusammensetzungsverhältnis von IGZT der ersten Oxidhalbleiterschicht 131 auf 4:1:4:1 eingestellt wurde, und ein Zusammensetzungsverhältnis von IGZT der zweiten Oxidhalbleiterschicht 132 auf 4:12:16:1 eingestellt wurde. Das heißt, in 9 ist ein Beispiel gezeigt, bei dem die zweite Oxidhalbleiterschicht 132 aus IGZTO gebildet ist.
  • Bezugnehmend auf 9 ist zu sehen, dass in dem TFT gemäß einer Ausführungsform der vorliegenden Offenbarung eine Schwellenspannung in Bezug auf eine Variation einer Kanallänge kaum verschoben ist. Das heißt, in dem TFT gemäß einer Ausführungsform der vorliegenden Offenbarung wird ein kurzer Kanal implementiert, und eine gewünschte Schwellenspannung wird aufrechterhalten, wodurch eine gewünschte Bauelementcharakteristik des TFT sichergestellt wird.
  • Darüber hinaus, wenn, wie in 9, ein Kanal der Oxidhalbleiterschicht 130 eine Breite von 4 µm und eine Länge von 4 µm aufweist, kann die Elektronenbeweglichkeit etwa 23 cm2/V × s betragen. Die Elektronenbeweglichkeit hat einen hohen numerischen Wert, im Vergleich zu einem Fall, bei dem, bei gleicher Kanalbreite und Kanallänge, eine Elektronenbeweglichkeit eines TFT, der eine IGZO-basierte Halbleiterschicht aufweist, etwa 10 cm2/V · s beträgt, wie in 1. Wie oben beschrieben, wird in dem TFT gemäß einer Ausführungsform der vorliegenden Offenbarung, selbst wenn die Oxidhalbleiterschicht als ein kurzer Kanal implementiert ist, eine Schwellenspannung nicht verschoben, und die Elektronenbeweglichkeit wird beträchtlich verbessert.
  • Darüber hinaus kann die zweite Oxidhalbleiterschicht 132 nicht als ein Kanal wirken, sondern kann die erste Oxidhalbleiterschicht 131 abdecken und schützen, damit die erste Oxidhalbleiterschicht 131 stabil als ein Kanal wirkt. Zu diesem Zweck kann ein Gehaltsverhältnis (Ga/Sn) von Ga zu Sn der zweiten Oxidhalbleiterschicht 132 höher sein als ein Gehaltsverhältnis (Ga/Sn) von Ga zu Sn der ersten Oxidhalbleiterschicht 131. Die zweite Oxidhalbleiterschicht 132 kann aus IGZO gebildet sein, und kann kein Sn aufweisen. In diesem Fall kann die zweite Oxidhalbleiterschicht 132 eine geringere Leitfähigkeit als die erste Oxidhalbleiterschicht 131 aufweisen und eine größere Bandlücke als die erste Oxidhalbleiterschicht 131 aufweisen.
  • 10 ist ein Graph, der eine Ätzrate in Bezug auf eine Variation von jedem eines Ga-Gehalts und eines Zn-Gehalts einer zweiten Oxidhalbleiterschicht zeigt.
  • 10 zeigt ein Ergebnis, das durch Messen einer Ätzrate unter der gleichen Bedingung erhalten wird, während sequenziell ein Zusammensetzungsverhältnis von IGZT der zweiten Oxidhalbleiterschicht 132 auf 4:1:4:1, 4:4:4:1, 4:8:4:1, 4:12:4:1, 4:8:8:1, 4:8:12:1 und 4:12:16:1 geändert wird. Wenn, wie in 10, nur ein Gehalt an Ga in der zweiten Oxidhalbleiterschicht 132 zunimmt, wird eine Ätzrate der zweiten Oxidhalbleiterschicht 132 verringert. Aus diesem Grund nimmt eine Zeit, die zum Ätzen der zweiten Oxidhalbleiterschicht 132 benötigt wird, zu.
  • Wenn, wie in 10, ein Zn-Gehalt in der zweiten Oxidhalbleiterschicht 132 zunimmt, nimmt eine Ätzrate der zweiten Oxidhalbleiterschicht 132 zu. Um zu verhindern, dass eine Ätzrate der zweiten Oxidhalbleiterschicht 132 zunimmt, sollte daher ein Gehalt an Zn zusammen mit einem Gehalt an Ga zunehmen. Daher kann ein Gehaltsverhältnis (Ga/In) von Ga zu In der zweiten Oxidhalbleiterschicht 132 höher sein als ein Gehaltsverhältnis (Ga/In) von Ga zu In der ersten Oxidhalbleiterschicht 131. Auch kann ein Gehaltsverhältnis (Zn/In) von Zn zu In der zweiten Oxidhalbleiterschicht 132 höher sein als ein Gehaltsverhältnis (Zn/In) von Zn zu In der ersten Oxidhalbleiterschicht 131.
  • Um eine Bauelementcharakteristik in Bezug auf eine Gehaltsvariation von jedem von Ga und Zn der zweiten Oxidhalbleiterschicht 132 zu überprüfen, wurde ein Zusammensetzungsverhältnis von IGZT der ersten Oxidhalbleiterschicht 131 auf 4:1:4:1 eingestellt, wie in Tabelle 1, und eine CLV und Elektronenbeweglichkeit wurden gemessen, während ein Gehalt an jedem von Ga und Zn der zweiten Oxidhalbleiterschicht 132 variiert wurde. In Tabelle 1 bezeichnet die CLV eine Differenz zwischen einer Schwellenspannung, wenn eine Kanallänge 4 µm beträgt, und einer Schwellenspannung, wenn eine Kanallänge 12 µm beträgt. Wenn die CLV klein ist, bedeutet dies, dass eine Variation einer Schwellenspannung in Bezug auf eine Variation einer Kanallänge klein ist. [Tabelle 1]
    Erste Oxidhalbleiter-Schicht (In:Ga:Zn:Sn) 4:1:4:1
    Zweite Oxidhalbleiterschicht (In:Ga:Zn:Sn) 4:4:4:1 4:8:4:1 4:12:4:1 4:8:8:1 4:8:12:1 4:12:16:1
    CLV (L=12-4 µm) 1.34 0.54 0.34 0.37 0.38 0.21
    Beweglichkeit (L=4 µm) 33.3 21.9 23.6 20.5 25.2 20.7
  • Bezugnehmend auf Tabelle 1 wird, wenn ein Gehalt an Ga der zweiten Oxidhalbleiterschicht 132 zunimmt, ein CLV-Wert verringert. Auch wenn ein Gehalt an Ga und ein Gehalt an Zn zum Einstellen einer Ätzrate zunehmen, wird der CLV-Wert verringert, und eine Elektronenbeweglichkeit von 20 cm 2/V × s wird sichergestellt.
  • Wenn jedoch ein Gehalt an Zn in der zweiten Oxidhalbleiterschicht 132 kontinuierlich zunimmt, werden die PBTS-Charakteristik und die NBTIS-Charakteristik des TFT 100 verschlechtert, und ein Zn-Gehalt sollte unter Berücksichtigung der Verschlechterung gestaltet werden. Eine Bedingung, die die PBTS-Charakteristik und die NBTIS-Charakteristik erfüllt, kann einen Fall darstellen, in dem ein Schwellenspannungsverschiebungswert innerhalb eines Bereichs von -5 V bis 2 V liegt. Dies wird nachstehend im Einzelnen unter Bezugnahme auf die 14A bis 14C beschrieben.
  • Da, wie oben beschrieben, die zweite Oxidhalbleiterschicht 132 aus IGZO oder IGZTO mit einem Zusammensetzungsverhältnis, das sich von dem der ersten Oxidhalbleiterschicht 131 unterscheidet, gebildet · ist, wird verhindert, dass eine Schwellenspannung verschoben wird, selbst wenn die Oxidhalbleiterschicht 130 als ein kurzer Kanal implementiert ist, bedeckt und schützt die zweite Oxidhalbleiterschicht 132 die erste Oxidhalbleiterschicht 131, damit die erste Oxidhalbleiterschicht 131 stabil als ein Kanal wirkt, und wird eine Ätzrate der zweiten Oxidhalbleiterschicht 132 erhöht. Wenn in diesem Fall die zweite Oxidhalbleiterschicht 132 aus IGZTO gebildet ist, sollte ein Zusammensetzungsverhältnis von IGZT der zweiten Oxidhalbleiterschicht 132 die folgenden Bedingungen erfüllen. In der zweiten Oxidhalbleiterschicht 132 kann ein Gehaltsverhältnis von Sn zu In 0,1 ≤ Sn/In ≤ 0,5 sein, kann ein Gehaltsverhältnis von Ga zu In 2 ≤ Ga/In ≤ 4 sein, und kann ein Gehaltsverhältnis von Zn zu In 2 ≤ Zn/In ≤ 8 sein. Wenn ferner die zweite Oxidhalbleiterschicht 132 aus IGZO gebildet ist, sollte ein Zusammensetzungsverhältnis von IGZ der zweiten Oxidhalbleiterschicht 132 die folgenden Bedingungen erfüllen. In der zweiten Oxidhalbleiterschicht 132 kann ein Gehaltsverhältnis von Ga zu In 2 ≤ Ga/In ≤ 4 sein, und kann ein Gehaltsverhältnis von Zn zu In 2 ≤ Zn/In ≤ 8 sein. Hier wird ein Gehalt jedes Elements als Atomprozent dargestellt.
  • Darüber hinaus kann ein Gehaltsverhältnis von In zu Sn der zweiten Oxidhalbleiterschicht 132 im Wesentlichen gleich oder höher als ein Gehaltsverhältnis von In zu Sn der ersten Oxidhalbleiterschicht 131 sein. Auch ein Gehaltsverhältnis von Ga zu Sn der zweiten Oxidhalbleiterschicht 132 kann höher sein als ein Gehaltsverhältnis von Ga zu Sn der ersten Oxidhalbleiterschicht 131. Auch kann ein Gehaltsverhältnis von Zn zu Sn der zweiten Oxidhalbleiterschicht 132 höher sein als ein Gehaltsverhältnis von Zn bis Sn der ersten Oxidhalbleiterschicht 131.
  • Darüber hinaus kann ein Gehalt an In der zweiten Oxidhalbleiterschicht 132 niedriger sein als ein Gehalt an In der ersten Oxidhalbleiterschicht 131. Auch kann ein Gehalt an Ga der zweiten Oxidhalbleiterschicht 132 höher sein als ein Gehalt an Zn der zweiten Oxidhalbleiterschicht 132. Auch kann ein Gehalt an Ga der zweiten Oxidhalbleiterschicht 132 höher sein als ein Gehalt an Zn der ersten Oxidhalbleiterschicht 131. Auch kann ein Gehalt an Sn der zweiten Oxid Halbleiterschicht 132 niedriger sein als ein Gehalt an Sn der ersten Oxidhalbleiterschicht 131.
  • Die 11A und 11B sind vergrößerte Querschnittsansichten, die Ausführungsformen eines Bereichs A von 7 darstellen.
  • Bezugnehmend auf die 11A und 11B kann eine Neigung jeder der Seitenflächen der ersten Oxidhalbleiterschicht 131 unter einem ersten Winkel „Θl“ gebildet sein, der ein spitzer Winkel ist. Eine Neigung jeder der Seitenflächen der zweiten Oxidhalbleiterschicht 132 kann unter einem zweiten Winkel „θ2“ gebildet sein, der ein rechter Winkel wie, wie in 11A, oder kann unter einem dritten Winkel „θ3“ gebildet sein, der ein spitzer Winkel ist, wie in 11B.
  • Im Einzelnen kann die Oxidhalbleiterschicht 130 die erste Oxidhalbleiterschicht 131, die IGZTO aufweist, und die zweite Oxidhalbleiterschicht 132, die mit IGZO oder IGZTO mit einem Zusammensetzungsverhältnis aufweist, das sich von dem der ersten Oxidhalbleiterschicht 131 unterscheidet, aufweisen. Daher variieren, wie in 12, eine Ätzrate der ersten Oxidhalbleiterschicht 131 und eine Ätzrate der zweiten Oxidhalbleiterschicht 132 unterschiedlich in Bezug auf eine Temperatur des ersten Substrats 1110 in einem Prozess des Abscheidens der ersten Oxidhalbleiterschicht 131 und der zweiten Oxidhalbleiterschicht 132. In 12 sind die Ätzrate der ersten Oxidhalbleiterschicht 131 und die Ätzrate der zweiten Oxidhalbleiterschicht 132 in Bezug auf die Temperatur des ersten Substrats 1110 in dem Prozess des Abscheidens der ersten Oxidhalbleiterschicht 131 und der zweiten Oxidhalbleiterschicht 132 in einem Zustand gezeigt, in dem ein Zusammensetzungsverhältnis von IGZT der ersten Oxidhalbleiterschicht 131 4:1:4:1 ist und ein Zusammensetzungsverhältnis von IGZT der zweiten Oxidhalbleiterschicht 132 4:12:16:1 ist.
  • Wenn, wie in 12, die Temperatur des ersten Substrats 1110 in dem Prozess des Abscheidens der ersten Oxidhalbleiterschicht 131 und der zweiten Oxidhalbleiterschicht 132 niedriger als 200 °C ist, ist die Ätzrate (nm/s) der ersten Oxidhalbleiterschicht 131 höher als die der zweiten Oxidhalbleiterschicht 132. In einem Fall, in dem die erste Oxidhalbleiterschicht 131 unter der zweiten Oxidhalbleiterschicht 132 angeordnet ist, wie in 7, kann, wenn die Ätzrate der ersten Oxidhalbleiterschicht 131 höher ist als die der zweiten Oxidhalbleiterschicht 132, die Neigung jeder der Seitenflächen der zweiten Oxidhalbleiterschicht 132 in einem stumpfen Winkel gebildet sein bei einer Raumtemperatur von 100 °C und 150 °C von 13. Das heißt, jede der Seitenflächen der zweiten Oxidhalbleiterschicht 132 kann in einer umgekehrten konischen Struktur gebildet sein. Selbst wenn in diesem Fall vorgesehen wird, dass die Source-Elektrode 140 und die Drain-Elektrode 150 die Seitenflächen der ersten Oxidhalbleiterschicht 131 und die Seitenflächen der zweiten Oxidhalbleiterschicht 132 bedecken, kann ein Void in einer Grenze zwischen der ersten Oxidhalbleiterschicht 131 und der zweiten Oxidhalbleiterschicht 132 gebildet sein. Daher kann ein Ätzmittel zum Ätzen der Source-Elektrode 140 und der Drain-Elektrode 150 in das Void eindringen, und die erste Oxidhalbleiterschicht 131 und die zweite Oxidhalbleiterschicht 132 können zusätzlich durch das in das Void eindringende Ätzmittel geätzt werden. Aus diesem Grund können die erste Oxidhalbleiterschicht 131 und die zweite Oxidhalbleiterschicht 132 so gebildet sein, dass sie eine unerwünschte Kanallänge oder Kanalbreite aufweisen.
  • Wenn jedoch, wie in 12, die Temperatur des ersten Substrats 1110 gleich oder höher als 200 °C ist, in dem Prozess des Abscheidens der ersten Oxidhalbleiterschicht 131 und der zweiten Oxidhalbleiterschicht 132, ist die Ätzrate (nm/s) der ersten Oxidhalbleiterschicht 131 im Wesentlichen gleich oder kleiner als die der zweiten Oxidhalbleiterschicht 132. In diesem Fall kann die Neigung jeder der Seitenflächen der zweiten Oxidhalbleiterschicht 132 unter einem spitzen Winkel oder einem rechten Winkel gebildet werden, wie bei 200 C und 250 C von 13. Das heißt, jede der Seitenflächen der zweiten Oxidhalbleiterschicht 132 kann in einer konischen Struktur gebildet sein. Selbst wenn in diesem Fall vorgesehen ist, dass die Source-Elektrode 140 und die Drain-Elektrode 150 die Seitenflächen der ersten Oxidhalbleiterschicht 131 und die Seitenflächen der zweiten Oxidhalbleiterschicht 132 bedecken, wird kein Void in der Grenze zwischen der ersten Oxidhalbleiterschicht 131 und der zweiten Oxidhalbleiterschicht 132 gebildet. Daher wird verhindert, dass die erste Oxidhalbleiterschicht 131 und die zweite Oxidhalbleiterschicht 132 zusätzlich durch ein in das Void eindringendes Ätzmittel geätzt werden. Dementsprechend sind die erste Oxidhalbleiterschicht 131 und die zweite Oxidhalbleiterschicht 132 so gebildet, dass sie eine gewünschte Kanallänge oder Kanalbreite aufweisen.
  • Die 14A bis 14C zeigen Materialcharakteristik-Analysebilder der zweiten Oxidhalbleiterschicht in Bezug auf eine Variation eines Zn-Gehalts.
  • In den 14A bis 14C ist ein Beispiel gezeigt, bei dem die zweite Oxidhalbleiterschicht 132 aus IGZTO gebildet ist. In diesem Fall zeigt 14A ein Materialcharakteristik-Analysebild der zweiten Oxidhalbleiterschicht 132, wenn ein Zusammensetzungsverhältnis von IGZT der zweiten Oxidhalbleiterschicht 132 4:12:12:1 ist. 14B zeigt ein Materialcharakteristik-Analysebild der zweiten Oxidhalbleiterschicht 132, wenn ein Zusammensetzungsverhältnis von IGZT der zweiten Oxidhalbleiterschicht 132 4:12:16:1 ist. 14C zeigt ein Materialcharakteristik-Analysebild der zweiten Oxidhalbleiterschicht 132, wenn ein Zusammensetzungsverhältnis von IGZT der zweiten Oxidhalbleiterschicht 132 4:12:20:1 ist. Jedes der Materialcharakteristik-Analysebilder, die in den 14A bis 14C gezeigt werden, hat ein Muster einer schnellen Transmissionselektronenmikroskop-Fourier-Transformation (TEM-FFT).
  • Wenn, wie in 14A, ein Zusammensetzungsverhältnis von IGZT der zweiten Oxidhalbleiterschicht 132 4:12:12:1 ist, wird nur eine Kristallachse (eine gepunktete Linie) in einer Richtung an einem Materialcharakteristik-Analyse-Messpunkt der zweiten Oxidhalbleiterschicht 132 gezeigt. Auch in 14B wird, wenn ein Zusammensetzungsverhältnis von IGZT der zweiten Oxidhalbleiterschicht 132 4:12:16:1 ist, nur eine Kristallachse (eine gepunktete Linie) in einer Richtung an einem Materialcharakteristik-Analyse-Messpunkt der zweiten Oxidhalbleiterschicht 132 gezeigt. In 14C werden, wenn ein Zusammensetzungsverhältnis von IGZT der zweiten Oxidhalbleiterschicht 132 4:12:20:1 ist, Kristallachsen (gepunktete Linien) in drei Richtungen an einem Materialcharakteristik-Analyse-Messpunkt der zweiten Oxidhalbleiterschicht 132 gezeigt.
  • In einem Fall, in dem die Kristallachsen (die gepunkteten Linien) in den drei Richtungen in der zweiten Oxidhalbleiterschicht 132 gezeigt sind, wie in 14C, wird der Fall dargestellt, dass eine strukturelle Phasensegregation in einem Materialcharakteristik-Analyse-Messpunkt der zweiten Oxidhalbleiterschicht 132 auftritt. Das heißt, es wird der Fall dargestellt, dass eine Deformation in der zweiten Oxidhalbleiterschicht 132 in der Stöchiometrie auftritt, und in diesem Fall können die PBTS-Charakteristik und NBTIS-Charakteristik des TFT 100 verschlechtert werden. Daher kann ein Gehaltsverhältnis (Zn/In) von Zn zu In der zweiten Oxidhalbleiterschicht 132 niedriger als 5 sein.
  • Darüber hinaus kann die erste Oxidhalbleiterschicht 131 so bereitgestellt werden, dass nur eine Kristallachse in einer Richtung an einem Materialcharakteristik-Analyse-Messpunkt gezeigt ist, wie in der zweiten Oxidhalbleiterschicht 132, die in 14A gezeigt ist. In diesem Fall kann eine Kristallachse, die in der ersten Oxidhalbleiterschicht 131 gezeigt ist, parallel zu einer Kristallachse sein, die in der zweiten Oxidhalbleiterschicht 132 gezeigt ist.
  • 15 ist ein Graph, der einen PBTS-Schwellenspannungsverschiebungswert und einen NBTIS-Schwellenspannungsverschiebungswert eines TFT in Bezug auf eine Dickenvariation der zweiten Oxidhalbleiterschicht zeigt, wenn eine Dicke der ersten Oxidhalbleiterschicht 30 nm beträgt.
  • 15 zeigt einen PBTS-Schwellenspannungsverschiebungswert „PBTSΔVth“ und einen NBTIS-Schwellenspannungsverschiebungswert „NBTISΔVth“ des TFT 100, wenn eine Dicke der ersten Oxidhalbleiterschicht 131 auf 30 nm festgelegt ist und eine Dicke der zweiten Oxidhalbleiterschicht 132 auf 10 nm, 20 nm, 30 nm, 40 nm und 50 nm geändert wird. Auch 15 zeigt einen PBTS-Schwellenspannungsverschiebungswert „PBTSΔVth“ und einen NBTIS-Schwellenspannungsverschiebungswert „NBTISΔVth“ des TFT 100, wenn die erste Oxidhalbleiterschicht 131 aus IGZTO gebildet ist, die zweite Oxidhalbleiterschicht 132 aus IGZTO gebildet ist, ein Zusammensetzungsverhältnis von IGZT der ersten Oxidhalbleiterschicht 131 4:1:4:1 ist, und ein Zusammensetzungsverhältnis von IGZT der zweiten Oxidhalbleiterschicht 132 4:12:16:1 ist.
  • Die erste Oxidhalbleiterschicht 131 kann so gebildet sein, dass sie eine Dicke von 10 nm oder mehr aufweist, basierend auf Dünnfilmabscheidungsgleichmäßigkeits- und Elektronenbeweglichkeits-Charakteristiken, und basierend auf einer Prozesszeit kann die erste Oxidhalbleiterschicht 131 so gebildet sein, dass sie eine Dicke von 1.00 nm oder weniger hat. Daher kann eine Dicke der ersten Oxidhalbleiterschicht 131 vorher auf 10 nm bis 100 nm eingestellt werden, basierend auf einer Verschiebung einer Schwellenspannung und einer Sauerstoff- oder Wasserstoffkonzentration einer oberen oder unteren Isolationsschicht, die die erste Oxidhalbleiterschicht 131 kontaktiert. In 15 wurde ein Experiment unter einer Bedingung durchgeführt, bei der die Dicke der ersten Oxidhalbleiterschicht 131 30 nm beträgt.
  • Bezugnehmend auf 15 kann ein BTS-Schwellenspannungsverschiebungswert „BTSΔVth“ in einem Bereich von -5 V bis 2 V liegen, basierend auf einer positiven Verschiebung einer Schwellenspannung des TFT 100, der in der Anzeigevorrichtung vorgesehen ist. Der BTS-Schwellenspannungsverschiebungswert „BTSΔVth“ weist einen PBTS-Schwellenspannungsverschiebungswert „PBTSΔVth“ und einen NBTIS-Schwellenspannungsverschiebungswert „NBTISΔVth“ auf.
  • Wenn, wie in 15, eine Dicke der zweiten Oxidhalbleiterschicht 132 10 nm beträgt, liegt der BTS-Schwellenspannungsverschiebungswert „BTSΔVth“ des TFT 100 außerhalb eines Bereichs von -5 V bis 2 V. Auch wenn eine Dicke der zweiten Oxidhalbleiterschicht 132 50 nm beträgt, liegt der BTS-Schwellenspannungsverschiebungswert „BTSΔVth“ des TFT 100 außerhalb eines Bereichs von -5 V bis 2 V. Andererseits, wenn eine Dicke der zweiten Oxidhalbleiterschicht 132 20 nm, 30 nm oder 40 nm beträgt, liegt der BTS-Schwellenspannungsverschiebungswert „BTSΔVth“ des TFT 100 in einem Bereich von -5 V bis 2 V.
  • Daher kann, basierend auf dem BTS-Schwellenspannungsverschiebungswert „BTSΔVth“ des TFT 100, wenn eine Dicke der ersten Oxidhalbleiterschicht 131 30 nm beträgt, eine Dicke der zweiten Oxidhalbleiterschicht 132 20 nm, 30 nm, oder 40 nm betragen. Das heißt, die Dicke der zweiten Oxidhalbleiterschicht 132 kann dicker als ein Drittel (1/3) der Dicke der ersten Oxidhalbleiterschicht 131 und dünner als fünf Drittel (5/3) der Dicke der ersten Oxidhalbleiterschicht 131 sein.
  • 16 ist ein Flussdiagramm, das ein Verfahren zur Herstellung eines TFT gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt. Die 17A bis 17E sind Querschnittsansichten zur Beschreibung eines Verfahrens zur Herstellung eines TFT gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Nachstehend wird ein Verfahren zur Herstellung eines TFT gemäß einer Ausführungsform der vorliegenden Offenbarung im Einzelnen unter Bezugnahme auf die 16 und 17A bis 17E beschrieben.
  • Zuerst kann, wie in 17A, eine Gate-Elektrode 110 auf einem ersten Substrat 1110 gebildet werden, und eine Gate-Isolationsschicht 120 kann auf der Gate-Elektrode 110 gebildet werden. (S101 in 16)
  • Im Einzelnen kann eine erste Metallschicht auf dem ersten Substrat 1110 durch einen Sputterprozess gebildet werden. Anschließend kann ein Photoresistmuster auf der ersten Metallschicht gebildet werden, und dann kann durch Strukturieren der ersten Metallschicht durch einen Maskenprozess zum Ätzen der ersten Metallschicht die Gate-Elektrode 110 gebildet werden. Die Gate-Elektrode 110 kann aus einer einzelnen Schicht oder einer Mehrfachschicht gebildet werden, die eines von Mo, Al, Cr, Au, Ti, Ni, Nd und Cu, oder eine Legierung davon, aufweist.
  • Alternativ kann eine Pufferschicht 300 auf dem ersten Substrat 1110 gebildet werden, um einen TFT 100 vor Wasser zu schützen, das durch das erste Substrat 1110 eindringt, und die Gate-Elektrode 110 kann auf der Pufferschicht 300 gebildet werden. In diesem Fall kann die Pufferschicht 300 mehrere anorganische Schichten aufweisen, die abwechselnd gestapelt werden. Zum Beispiel kann die Pufferschicht 300 aus einer Mehrfachschicht gebildet werden, wobei eine oder mehrere anorganische Schichten aus SiOx, SiNx und SiON abwechselnd gestapelt werden. Die Pufferschicht 300 kann durch einen plasmaverstärkten chemischen Gasphasenabscheidungsprozess (PECVD-Prozess) gebildet werden.
  • Anschließend kann die Gate-Isolationsschicht 120 auf der Gate-Elektrode 110 gebildet werden. Die Gate-Isolationsschicht 120 kann aus einer anorganischen Schicht gebildet werden und kann zum Beispiel aus SiOx, SiNx oder einer Mehrfachschicht davon gebildet werden. Die Gate-Isolationsschicht 120 kann durch einen PECVD-Prozess gebildet werden.
  • Zweitens können, wie in 17B, eine erste Halbleitermaterialschicht 131' und eine zweite Halbleitermaterialschicht 132' auf der Gate-Isolationsschicht 120 gebildet werden, und ein Photoresistmuster 133 kann auf der zweiten Halbleiterschicht 132' gebildet werden. (S102 von 16)
  • Im Einzelnen kann die erste Halbleitermaterialschicht 131' auf der Gate-Isolationsschicht 120 gebildet werden. Die erste Halbleitermaterialschicht 131' kann aus IGZTO gebildet werden, um die Elektronenbeweglichkeit zu erhöhen.
  • Anschließend kann die zweite Halbleitermaterialschicht 132' auf der ersten Halbleitermaterialschicht 131' gebildet werden. Die zweite Halbleitermaterialschicht 132' kann IGZO aufweisen, um zu verhindern, dass eine Schwellenspannung aufgrund einer Variation einer Kanallänge schnell verschoben wird. Die zweite Halbleitermaterialschicht 132' kann aus IGZO oder IGZTO gebildet werden. Wenn die zweite Halbleitermaterialschicht 132' aus IGZTO gebildet wird, kann die zweite Halbleitermaterialschicht 132' ein Zusammensetzungsverhältnis aufweisen, das sich von dem der ersten Halbleitermaterialschicht 131' unterscheidet. Die erste Halbleitermaterialschicht 131' und die zweite Halbleitermaterialschicht 132' können kontinuierlich in derselben Anlage abgeschieden werden. Auch können die erste Halbleitermaterialschicht 131' und die zweite Halbleitermaterialschicht 132' in einem Zustand abgeschieden werden, in dem eine Temperatur des ersten Substrats 1110 auf 200 °C oder mehr gehalten wird.
  • Anschließend kann ein Photoresistmuster 133 auf der zweiten Halbleitermaterialschicht 132' gebildet werden.
  • Drittens können, wie in 17C, eine erste Oxidhalbleiterschicht 131 und eine zweite Oxidhalbleiterschicht 132 durch gleichzeitiges Ätzen der ersten Halbleitermaterialschicht 131' und der zweiten Halbleitermaterialschicht 132' gebildet werden, und das Photoresistmuster 133 kann entfernt werden. (S103 von 16)
  • Im Einzelnen kann, wie oben unter Bezugnahme auf die 12 und 13 beschrieben, in einem Fall, in dem die erste Halbleitermaterialschicht 131' und die zweite Halbleitermaterialschicht 132' in einem Zustand geätzt werden, in dem eine Temperatur des ersten Substrats 1110 in einem Prozess des Abscheidens der ersten Halbleitermaterialschicht 131' und der zweiten Halbleitermaterialschicht 132' niedriger als 200 ° C ist, eine Neigung einer Seitenfläche der zweiten Oxidhalbleiterschicht 132 unter einem stumpfen Winkel gebildet werden, da eine Ätzrate der ersten Halbleitermaterialschicht 131' höher ist als die der zweite Halbleitermaterialschicht 132'. Selbst wenn in diesem Fall eine Source-Elektrode 140 und eine Drain-Elektrode 150 vorgesehen sind, um eine Seitenfläche der ersten Oxidhalbleiterschicht 131 und die Seitenfläche der zweiten Oxidhalbleiterschicht 132 zu bedecken, kann in einer Grenze zwischen der ersten Oxidhalbleiterschicht 131 und der zweiten Oxidhalbleiterschicht 132 ein Void gebildet werden. Daher kann ein Ätzmittel zum Ätzen der Source-Elektrode 140 und der Drain-Elektrode 150 in das Void eindringen, und die erste Oxidhalbleiterschicht 131 und die zweite Oxidhalbleiterschicht 132 können zusätzlich durch das in das Void eindringende Ätzmittel geätzt werden. Aus diesem Grund können die erste Oxidhalbleiterschicht 131 und die zweite Oxidhalbleiterschicht 132 so gebildet werden, dass sie eine unerwünschte Kanallänge oder Kanalbreite aufweisen.
  • Jedoch kann, wie in 12, in einem Fall, in dem die erste Halbleitermaterialschicht 131' und die zweite Halbleitermaterialschicht 132' unter einer Bedingung geätzt werden, bei der die Temperatur des ersten Substrats 1110 in einem Prozess des Abscheidens der ersten Halbleitermaterialschicht 131' und der zweiten Halbleitermaterialschicht 132' auf 200 °C oder mehr gehalten wird, die Neigung der Seitenfläche der zweiten Oxidhalbleiterschicht 132 in einem spitzen Winkel gebildet werden, da eine Ätzrate der ersten Halbleitermaterialschicht 131' gleich oder kleiner als die der zweiten Halbleitermaterialschicht 132' ist. In diesem Fall wird, selbst wenn vorgesehen wird, dass die Source-Elektrode 140 und die Drain-Elektrode 150 die Seitenfläche der ersten Oxidhalbleiterschicht 131 und die Seitenfläche der zweiten Oxidhalbleiterschicht 132 bedecken, kein Void in der Grenze zwischen der ersten Oxidhalbleiterschicht 131 und der zweiten Oxidhalbleiterschicht 132 gebildet. Daher wird verhindert, dass die erste Oxidhalbleiterschicht 131 und die zweite Oxidhalbleiterschicht 132 zusätzlich durch ein in das Void eindringendes Ätzmittel geätzt werden. Dementsprechend werden die erste Oxidhalbleiterschicht 131 und die zweite Oxidhalbleiterschicht 132 so gebildet, dass sie eine gewünschte Kanallänge oder Kanalbreite aufweisen.
  • Die erste Oxidhalbleiterschicht 131 und die zweite Oxidhalbleiterschicht 132 können durch gleichzeitiges Ätzen der ersten Halbleitermaterialschicht 131' und der zweiten Halbleitermaterialschicht 132' mit einem Ätzmittel, wie eine Oxalsäure, gebildet werden, das die erste Halbleitermaterialschicht 131 und die zweite Halbleitermaterialschicht 132' gleichzeitig ätzen kann. Anschließend kann das Photoresistmuster 133 durch einen Abstreifprozess entfernt werden.
  • Viertens können, wie in 17D, die Source-Elektrode 140 und die Drain-Elektrode 150 gebildet werden. (S104 von 16)
  • Die Source-Elektrode 140 kann eine Seite der zweiten Oxidhalbleiterschicht 132 und eine Seite der ersten Oxidhalbleiterschicht 131, die eine Hauptkanalschicht ist, direkt kontaktieren. Im Einzelnen kann die Source-Elektrode 140 eine Seitenfläche der ersten Oxidhalbleiterschicht 131 und eine Seitenfläche und einen Teil einer Oberseite der zweiten Oxidhalbleiterschicht 132 direkt kontaktieren. Auch kann die Drain-Elektrode 150 die andere Seite der ersten Oxidhalbleiterschicht 131 und die andere Seite der zweiten Oxidhalbleiterschicht 132 direkt kontaktieren. Im Einzelnen kann die Drain-Elektrode 150 die andere Seitenfläche der ersten Oxidhalbleiterschicht 131 und die andere Seitenfläche und einen Teil der Oberseite der zweiten Oxidhalbleiterschicht 132 direkt kontaktieren. Die Source-Elektrode 140 und die Drain-Elektrode 150 können jeweils aus einer einzelnen Schicht oder einer Mehrfachschicht gebildet sein, die eines von Mo, Al, Cr, Au, Ti, Ni, Nd und Cu, oder eine Legierung davon, aufweisen kann.
  • Fünftens kann, wie in 17E, eine Passivierungsschicht 160 auf der Oxidhalbleiterschicht 130, der Source-Elektrode 140 und der Drain-Elektrode 150 bereitgestellt werden (S105 in 16).
  • Die Passivierungsschicht 160 kann aus einer anorganischen Schicht gebildet werden, und kann, zum Beispiel, aus SiOx, SiNx, oder einer Mehrfachschicht davon, gebildet werden.
  • 18 ist eine Draufsicht, die einen TFT gemäß einer anderen Ausführungsform der vorliegenden Offenbarung darstellt. 19 ist eine Querschnittsansicht, die ein entlang der Linie II-II' von 18 genommenes Beispiel zeigt.
  • Abgesehen davon, dass eine Länge einer ersten Oxidhalbleiterschicht 131 in einer ersten Richtung (einer X-Achsenrichtung) länger als eine Länge einer zweiten Oxidhalbleiterschicht 132 in der ersten Richtung (der X-Achsenrichtung) eingestellt wird, sind Beschreibungen der 18 und 19 im Wesentlichen die gleichen wie die oben mit Bezug auf die 6 und 7 gegebenen Beschreibungen, und wird daher eine überlappende Beschreibung weggelassen.
  • In den 18 und 19 kann die erste Oxidhalbleiterschicht 131 eine Fläche aufweisen, die breiter ist als die der zweiten Oxidhalbleiterschicht 132, und somit ist eine Kontaktfläche zwischen jeder von einer Source-Elektrode 140 und einer Drain-Elektrode 150 und der ersten Oxidhalbleiterschicht 131, die eine Hauptkanalschicht ist, vergrößert. Daher wird in einer anderen Ausführungsform der vorliegenden Offenbarung, die in den 18 und 19 dargestellt ist, ein Kontaktwiderstand verringert.
  • 20 ist eine Draufsicht, die einen TFT 100 gemäß einer anderen Ausführungsform der vorliegenden Offenbarung darstellt. 21 ist eine Querschnittsansicht, die ein entlang der Linie III-III' von 20 genommenes Beispiel darstellt.
  • In den 20 und 21 ist der TFT 100 gemäß einer anderen Ausführungsform der vorliegenden Offenbarung so dargestellt, dass er in einer komplanaren Struktur vorgesehen ist. Die komplanare Struktur kann eine Struktur mit einem obenliegenden Gate aufweisen, wobei eine Gate-Elektrode auf einer aktiven Schicht vorgesehen ist.
  • Bezugnehmend auf 20 und 21 kann der TFT 100 gemäß einer anderen Ausführungsform der vorliegenden Offenbarung eine Gate-Elektrode 110, eine Oxidhalbleiterschicht 130, eine Source-Elektrode 140 und eine Drain-Elektrode 150 aufweisen.
  • Der TFT 100 kann auf einem ersten Substrat 1110 vorgesehen sein. Das erste Substrat 1110 kann aus Kunststoff, Glas und/oder dergleichen gebildet sein.
  • Eine Pufferschicht 300 kann auf dem ersten Substrat 1110 vorgesehen sein, um den TFT 100 vor Wasser zu schützen, das durch das erste Substrat 1110 eindringt. Die Pufferschicht 300 kann mehrere anorganische Schichten aufweisen, die abwechselnd gestapelt sind. Zum Beispiel kann die Pufferschicht 300 aus einer Mehrfachschicht gebildet sein, wobei eine oder mehrere anorganische Schichten aus SiOx, SiNx und SiON abwechselnd gestapelt sind. Die Pufferschicht 300 kann weggelassen werden.
  • Eine Oxidhalbleiterschicht 130 kann auf der Pufferschicht 300 gebildet sein. Die Oxidhalbleiterschicht 130 kann eine erste Oxidhalbleiterschicht 131 und eine zweite Oxidhalbleiterschicht 132 aufweisen. Die erste Oxidhalbleiterschicht 131 kann eine Hauptkanalschicht sein, durch die sich ein Elektron bewegt, und kann somit nahe der Gate-Elektrode 110 angeordnet sein. Daher kann die erste Oxidhalbleiterschicht 131 als eine Schicht definiert sein, die näher an der Gate-Elektrode 110 angeordnet ist als die zweite Oxidhalbleiterschicht 132, und die zweite Oxidhalbleiterschicht 132 kann als eine Schicht definiert sein, die weiter von der Gate-Elektrode 110 entfernt ist als die erste Oxidhalbleiterschicht 131. Beispielsweise kann in einem Fall, in dem der TFT 100 in der komplanaren Struktur implementiert ist, wie in den 20 und 21, da die Gate-Elektrode 110 auf der Oxidhalbleiterschicht 130 angeordnet ist, die zweite Oxidhalbleiterschicht 132 auf dem ersten Substrat 1110 oder der Pufferschicht 300 des ersten Substrats 1110 angeordnet sein, und die erste Oxidhalbleiterschicht 131 kann auf der zweiten Oxidhalbleiterschicht 132 angeordnet sein.
  • Eine Licht blockierende Schicht kann unter der Oxidhalbleiterschicht 130 gebildet sein, um von dem ersten Substrat 1110 auf die Oxidhalbleiterschicht 130 auftreffendes Licht zu blockieren.
  • Eine Gate-Isolationsschicht 120 kann auf der Oxidhalbleiterschicht 130 vorgesehen sein. Die Gate-Isolationsschicht 120 kann aus einer anorganischen Schicht gebildet sein, und kann, zum Beispiel, aus SiOx, SiNx, oder einer Mehrfachschicht davon, gebildet sein.
  • Die Gate-Elektrode 110 kann auf der Gate-Isolationsschicht 120 gebildet sein. Die Gate-Elektrode 110 kann so angeordnet sein, dass sie die Oxidhalbleiterschicht 130 mit der Gate-Isolationsschicht 120 dazwischen überlappt. Die Gate-Elektrode 110 kann aus einer einzelnen Schicht oder einer Mehrfachschicht gebildet sein, die eines von Mo, Al, Cr, Au, Ti, Ni, Nd und Cu, oder eine Legierung davon, aufweist.
  • In 21 ist ein Beispiel gezeigt, bei dem die Gate-Isolationsschicht 120 nur zwischen der Gate-Elektrode 110 und der Oxidhalbleiterschicht 130 angeordnet ist, aber Ausführungsformen der vorliegenden Offenbarung sind nicht darauf beschränkt. In anderen Ausführungsformen kann die Gate-Isolationsschicht 120 so gebildet sein, dass sie das erste Substrat 1110 und die Oxidhalbleiterschicht 130 bedeckt.
  • Eine Zwischenschicht-Isolationsschicht 170 kann auf der Gate-Elektrode 110 und der Oxidhalbleiterschicht 130 gebildet sein. Die Zwischenschicht-Isolationsschicht 170 kann aus einer anorganischen Schicht gebildet sein, und kann, zum Beispiel, aus SiOx, SiNx, oder einer Mehrfachschicht davon, gebildet sein.
  • Ein erstes Kontaktloch CT1, das durch die Zwischenschichtisolationsschicht 170 verläuft und eine Seite der ersten Oxidhalbleiterschicht 131 freilegt, und ein zweites Kontaktloch CT2, das durch die Zwischenschichtisolationsschicht 170 verläuft und die andere Seite der ersten Oxidhalbleiterschicht 131 freilegt, kann in der Zwischenschicht-Isolationsschicht 170 gebildet sein.
  • Die Source-Elektrode 140 und die Drain-Elektrode 150 können auf der Zwischenschicht-Isolationsschicht 170 gebildet sein. Die Source-Elektrode 140 kann eine Seite der ersten Oxidhalbleiterschicht 131 durch das erste Kontaktloch CT1 kontaktieren. Die Drain-Elektrode 150 kann die andere Seite der ersten Oxidhalbleiterschicht 131 durch das zweite Kontaktloch CT2 kontaktieren.
  • Eine Passivierungsschicht 160 kann auf der Source-Elektrode 140 und der Drain-Elektrode 150 gebildet sein. Die Passivierungsschicht 160 kann aus einer anorganischen Schicht gebildet sein, und kann, zum Beispiel, aus SiOx, SiNx, oder einer Mehrfachschicht davon, gebildet sein.
  • Die erste Oxidhalbleiterschicht 131 kann aus IGZTO anstelle von IGZO gebildet sein, um die Elektronenbeweglichkeit zu erhöhen.
  • Darüber hinaus kann die zweite Oxidhalbleiterschicht 132 aus IGZTO gebildet sein. Im Einzelnen kann sich ein Zusammensetzungsverhältnis von IGZT der zweiten Oxidhalbleiterschicht 132 von dem von IGZT der ersten Oxidhalbleiterschicht 131 unterscheiden, so dass verhindert wird, dass eine Schwellenspannung verschoben wird, selbst wenn die Oxidhalbleiterschicht 130 als ein kurzer Kanal implementiert ist, die zweite Oxidhalbleiterschicht 132 die erste Oxidhalbleiterschicht 131 bedeckt und schützt, damit die erste Oxidhalbleiterschicht 131 stabil als ein Kanal wirkt, und eine Ätzrate der zweiten Oxidhalbleiterschicht 132 zunimmt.
  • Ein Zusammensetzungsverhältnis von IGZT der ersten Oxidhalbleiterschicht 131 und ein Zusammensetzungsverhältnis von IGZT der zweiten Oxidhalbleiterschicht 132 sind im Wesentlichen die gleichen, wie oben unter Bezugnahme auf die 6 bis 13 beschrieben wurde, und somit wird eine überlappende Beschreibung weggelassen.
  • 22 ist eine Querschnittsansicht, die ein weiteres entlang der Linie III-III' von 20 genommenes Beispiel darstellt.
  • Abgesehen davon, dass eine Source-Elektrode 140 und eine Drain-Elektrode 150 mit einer zweiten Oxidhalbleiterschicht 132 sowie einer ersten Oxidhalbleiterschicht 131 verbunden sind, ist eine Beschreibung der 22 im Wesentlichen die gleiche wie die oben mit Bezug auf die 20 und 21 gegebene Beschreibung, und somit wird eine überlappende Beschreibung weggelassen.
  • Bezugnehmend auf 22 kann jedes von dem ersten und zweiten Kontaktloch CT1 und CT2 durch eine erste Oxidhalbleiterschicht 131 und eine Zwischenschicht-Isolationsschicht 170 verlaufen und kann eine zweite Oxidhalbleiterschicht 132 freilegen. Daher kann die Source-Elektrode 140 mit der ersten Oxidhalbleiterschicht 131 und der zweiten Oxidhalbleiterschicht 132 verbunden sein, durch das erste Kontaktloch CT1, und die Drain-Elektrode 150 kann durch das zweite Kontaktloch CT2 mit der ersten Oxidhalbleiterschicht 131 und der zweiten Oxidhalbleiterschicht 132 verbunden sein.
  • Wie oben beschrieben, kann gemäß den Ausführungsformen der vorliegenden Offenbarung die erste Oxidhalbleiterschicht, die einer Hauptkanalschicht entspricht, aus IGZTO gebildet sein, und die zweite Oxidhalbleiterschicht kann aus IGZO gebildet sein. Als ein Ergebnis erhöht sich gemäß den Ausführungsformen der vorliegenden Offenbarung die Elektronenbeweglichkeit, und darüber hinaus wird verhindert, dass eine Schwellenspannung basierend auf einer Kanallänge verschoben wird. Dementsprechend können die Ausführungsformen der vorliegenden Offenbarung auf Flachbildschirm-Anzeigevorrichtungen aufgebracht werden, die aufgrund einer hohen Auflösung eine Hochgeschwindigkeitsansteuerung erfordern.
  • Darüber hinaus kann gemäß den Ausführungsformen der vorliegenden Offenbarung eine Neigung einer Seitenfläche der ersten Oxidhalbleiterschicht so gebildet sein, dass sie einen spitzen Winkel hat, und eine Neigung einer Seitenfläche der zweiten Oxidhalbleiterschicht kann so gebildet sein, dass sie einen rechten Winkel oder einen spitzen Winkel hat. Wenn die Source-Elektrode und die Drain-Elektrode die Seitenfläche der ersten Oxidhalbleiterschicht und die Seitenfläche der zweiten Oxidhalbleiterschicht bedecken, wird kein Void in einer Grenze zwischen der ersten Oxidhalbleiterschicht und der zweiten Oxidhalbleiterschicht gebildet. Daher wird gemäß den Ausführungsformen der vorliegenden Offenbarung verhindert, dass die erste Oxidhalbleiterschicht und die zweite Oxidhalbleiterschicht zusätzlich durch ein in das Void eindringendes Ätzmittel geätzt werden. Entsprechend können die erste Oxidhalbleiterschicht und die zweite Oxidhalbleiterschicht gemäß den Ausführungsformen der vorliegenden Offenbarung so gebildet werden, dass sie eine gewünschte Kanallänge oder Kanalbreite aufweisen.
  • Um zu verhindern, dass eine PBTS-Charakteristik und eine NBTIS-Charakteristik eines TFT verschlechtert werden, kann gemäß den Ausführungsformen der vorliegenden Offenbarung die zweite Oxidhalbleiterschicht so gebildet werden, dass ein Gehaltsverhältnis (Zn/In) von Zn zu In der zweiten Oxidhalbleiterschicht kleiner als 5 ist.
  • Ferner kann in den Ausführungsformen der vorliegenden Offenbarung, basierend auf einer positiven Verschiebung und einer negativen Verschiebung einer Schwellenspannung eines TFT, eine Dicke der zweiten Oxidhalbleiterschicht dicker als ein Drittel (1/3) einer Dicke der ersten Oxidhalbleiterschicht und dünner als fünf Drittel (5/3) der Dicke der ersten Oxidhalbleiterschicht sein.
  • Wie oben beschrieben, kann die Oxidhalbleiterschicht gemäß den Ausführungsformen der vorliegenden Offenbarung die erste Oxidhalbleiterschicht aufweisen, die einer Hauptkanalschicht entspricht und IGZTO aufweist, und die zweite Oxidhalbleiterschicht, die IGZO aufweist. Die zweite Oxidhalbleiterschicht kann IGZO oder IGZTO aufweisen. Wenn die zweite Oxidhalbleiterschicht IGZTO aufweist, kann sich ein Zusammensetzungsverhältnis von IGZTO der zweiten Oxidhalbleiterschicht von dem von IGZTO der ersten Oxidhalbleiterschicht unterscheiden. Als ein Ergebnis erhöht sich gemäß den Ausführungsformen der vorliegenden Offenbarung die Elektronenbeweglichkeit, und darüber hinaus wird verhindert, dass eine Schwellenspannung basierend auf einer Kanallänge verschoben wird. Dementsprechend können die Ausführungsformen der vorliegenden Offenbarung auf Flachbildschirm-Anzeigevorrichtungen aufgebracht werden, die aufgrund einer hohen Auflösung eine Hochgeschwindigkeitsansteuerung erfordern.
  • Darüber hinaus kann gemäß den Ausführungsformen der vorliegenden Offenbarung eine Neigung einer Seitenfläche der ersten Oxidhalbleiterschicht so gebildet sein, dass sie einen spitzen Winkel hat, und eine Neigung einer Seitenfläche der zweiten Oxidhalbleiterschicht kann so gebildet sein, dass sie einen rechten Winkel oder einen spitzen Winkel hat. Wenn die Source-Elektrode und die Drain-Elektrode die Seitenfläche der ersten Oxidhalbleiterschicht und die Seitenfläche der zweiten Oxidhalbleiterschicht bedecken, wird kein Void in einer Grenze zwischen der ersten Oxidhalbleiterschicht und der zweiten Oxidhalbleiterschicht gebildet. Daher wird gemäß den Ausführungsformen der vorliegenden Offenbarung verhindert, dass die erste Oxidhalbleiterschicht und die zweite Oxidhalbleiterschicht zusätzlich durch ein in das Void eindringendes Ätzmittel geätzt werden. Entsprechend können die erste Oxidhalbleiterschicht und die zweite Oxidhalbleiterschicht gemäß den Ausführungsformen der vorliegenden Offenbarung so gebildet werden, dass sie eine gewünschte Kanallänge oder Kanalbreite aufweisen.
  • Um zu verhindern, dass eine PBTS-Charakteristik und eine NBTIS-Charakteristik eines TFT verschlechtert werden, kann gemäß den Ausführungsformen der vorliegenden Offenbarung die zweite Oxidhalbleiterschicht so gebildet werden, dass ein Gehaltsverhältnis (Zn/In) von Zn zu In der zweiten Oxidhalbleiterschicht kleiner als 5 ist.

Claims (10)

  1. Dünnfilmtransistor (TFT), umfassend: eine erste Oxidhalbleiterschicht (131), aufweisend Indium (In), Gallium (Ga), Zink (Zn), Zinn (Sn) und Sauerstoff (O); und eine zweite Oxidhalbleiterschicht (132), aufweisend Indium (In), Gallium (Ga), Zink (Zn) und Sauerstoff (O), wobei ein Gehaltsverhältnis (Ga/In) von Ga zu In der zweiten Oxidhalbleiterschicht (132) höher als ein Gehaltsverhältnis (Ga/In) von Ga zu In der ersten Oxidhalbleiterschicht (131) ist, und ein Gehaltsverhältnis (Zn/In) von Zn zu In der zweiten Oxidhalbleiterschicht (132) höher als ein Gehaltsverhältnis (Zn/In) von Zn zu In der ersten Oxidhalbleiterschicht (131) ist, ferner umfassend: eine Gate-Elektrode (110), die näher an der ersten Oxidhalbleiterschicht (131) als an der zweiten Oxidhalbleiterschicht (132) angeordnet ist, wobei ein Neigungswinkel einer Seitenfläche der ersten Oxidhalbleiterschicht (131) ein spitzer Winkel ist und wobei ein Neigungswinkel einer Seitenfläche der zweiten Oxidhalbleiterschicht (132) 90 Grad oder ein spitzer Winkel ist, eine Source-Elektrode (140), die eine Seite der ersten Oxidhalbleiterschicht (131) und eine Seite der zweiten Oxidhalbleiterschicht (132) kontaktiert; und eine Drain-Elektrode (150), die eine andere Seite der ersten Oxidhalbleiterschicht (131) und eine andere Seite der zweiten Oxidhalbleiterschicht (132) kontaktiert, wobei eine Länge der ersten Oxidhalbleiterschicht (131) in einer Richtung, in der die Source-Elektrode (140) und die Drain-Elektrode (150) voneinander getrennt sind, länger ist als eine Länge der zweiten Oxidhalbleiterschicht (132) in der Richtung, in der die Source-Elektrode (140) und die Drain-Elektrode (150) voneinander getrennt sind.
  2. Dünnfilmtransistor (TFT), umfassend: eine erste Oxidhalbleiterschicht (131), aufweisend Indium (In), Gallium (Ga), Zink (Zn), Zinn (Sn) und Sauerstoff (O); und eine zweite Oxidhalbleiterschicht (132), aufweisend Indium (In), Gallium (Ga), Zink (Zn) und Sauerstoff (O), wobei ein Gehaltsverhältnis (Ga/In) von Ga zu In der zweiten Oxidhalbleiterschicht (132) höher als ein Gehaltsverhältnis (Ga/In) von Ga zu In der ersten Oxidhalbleiterschicht (131) ist, und ein Gehaltsverhältnis (Zn/In) von Zn zu In der zweiten Oxidhalbleiterschicht (132) höher als ein Gehaltsverhältnis (Zn/In) von Zn zu In der ersten Oxidhalbleiterschicht (131) ist ferner umfassend: eine Gate-Elektrode (110), die näher an der ersten Oxidhalbleiterschicht (131) als an der zweiten Oxidhalbleiterschicht (132) angeordnet ist, wobei die Gate-Elektrode (110) unter der ersten Oxidhalbleiterschicht (131) angeordnet ist, und die zweite Oxidhalbleiterschicht (132) auf der ersten Oxidhalbleiterschicht (131) angeordnet ist, eine Source-Elektrode (140), die eine Seite der ersten Oxidhalbleiterschicht (131) und eine Seite der zweiten Oxidhalbleiterschicht (132) kontaktiert; und eine Drain-Elektrode (150), die eine andere Seite der ersten Oxidhalbleiterschicht (131) und eine andere Seite der zweiten Oxidhalbleiterschicht (132) kontaktiert, wobei eine Länge der ersten Oxidhalbleiterschicht (131) in einer Richtung, in der die Source-Elektrode (140) und die Drain-Elektrode (150) voneinander getrennt sind, länger ist als eine Länge der zweiten Oxidhalbleiterschicht (132) in der Richtung, in der die Source-Elektrode (140) und die Drain-Elektrode (150) voneinander getrennt sind.
  3. Dünnfilmtransistor nach Anspruch 1 oder 2, wobei ein Gehaltsverhältnis (Zn/In) von Zn zu In der zweiten Oxidhalbleiterschicht (132) niedriger als 5 ist.
  4. Dünnschichttransistor nach Anspruch 1, 2 oder 3, wobei eine Dicke der zweiten Oxidhalbleiterschicht (132) dicker als ein Drittel einer Dicke der ersten Oxidhalbleiterschicht (131) und dünner als fünf Drittel der Dicke der ersten Oxidhalbleiterschicht (131) ist.
  5. Dünnschichttransistor nach einem der vorhergehenden Ansprüche, wobei die zweite Oxidhalbleiterschicht (132) ferner Zinn (Sn) aufweist.
  6. Dünnfilmtransistor nach Anspruch 5, wobei ein Gehaltsverhältnis (In/Sn) von In zu Sn der zweiten Oxidhalbleiterschicht (132) gleich oder höher als ein Gehaltsverhältnis (In/Sn) von In zu Sn der ersten Oxidhalbleiterschicht (131) ist, und/oder wobei ein Gehalt an In der zweiten Oxidhalbleiterschicht (132) niedriger als ein Gehalt an In der ersten Oxidhalbleiterschicht (131) ist, und/oder wobei ein Gehalt an Sn der zweiten Oxidhalbleiterschicht (132) niedriger als ein Gehalt an Sn der ersten Oxidhalbleiterschicht (131) ist.
  7. Dünnschichttransistor nach Anspruch 5 oder 6, wobei in der ersten Oxidhalbleiterschicht (131) ein Gehaltsverhältnis von In zu Sn 2,5 ≤ In/Sn ≤ 5 erfüllt, ein Gehaltsverhältnis von Ga zu Sn 1 ≤ Ga/Sn ≤ 2 erfüllt, und ein Gehaltsverhältnis von Zn zu Sn 2,5 ≤ Zn/Sn ≤ 5 erfüllt, und/oder in der zweiten Oxidhalbleiterschicht (132) ein Gehaltsverhältnis von Sn zu In 0,1 ≤ Sn/In ≤ 0,5 erfüllt.
  8. Dünnfilmtransistor nach einem der vorhergehenden Ansprüche, wobei ein Gehalt an Ga der zweiten Oxidhalbleiterschicht (132) höher als ein Gehalt an Ga der ersten Oxidhalbleiterschicht (131) ist, und/oder ein Gehalt an Zn der zweiten Oxidhalbleiterschicht (132) höher als ein Gehalt an Zn der ersten Oxidhalbleiterschicht (131) ist, und/oder wobei in der zweiten Oxidhalbleiterschicht (132) ein Gehaltsverhältnis von Ga zu In 2 ≤ Ga/In ≤ 4 erfüllt, und ein Gehaltsverhältnis von Zn zu In 2 ≤ Zn/In ≤ 8 erfüllt.
  9. Gate-Treiber (1200), umfassend mehrere Stufen (STT1), die Gate-Signale ausgeben, wobei die mehreren Stufen (STT1) jeweils einen Dünnfilmtransistor (TFT) nach einem der vorhergehenden Ansprüche aufweisen.
  10. Anzeigevorrichtung (1000), die ein Anzeigefeld (1100) umfasst, das mehrere Datenleitungen, mehrere Gate-Leitungen, mehrere Pixel (P), die jeweils in mehrere Bereichen (DA) vorgesehen sind, die durch Schnittpunkte der mehreren Datenleitungen und der mehreren Gate-Leitungen definiert sind, und einen Gate-Treiber (1200) zum Ausgeben von Gate-Signalen an die mehreren Gate-Leitungen aufweist, dadurch gekennzeichnet, dass jedes der mehreren Pixel (P) und/oder der Gate-Treiber (1200) einen Dünnschichttransistor (TFT) nach einem der vorhergehenden Ansprüche 1 bis 8 aufweist.
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