JP6097653B2 - 薄膜トランジスタ回路およびそれを用いた表示装置 - Google Patents
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Description
(a)時刻t3〜t5
時刻t3で、制御パルス(CLK4)がロウレベル(VL1)になると、薄膜トランジスタT38がオフ(OFF)状態になる。また、前段薄膜トランジスタ回路のゲート駆動信号(G1)がハイレベル(VH)になり、薄膜トランジスタ回路のトランジスタT37がオン(ON)状態になり、ノードN32が低電圧(VL)にされ、トランジスタT36がオフ状態になる。また、ゲート駆動信号(G1)のハイレベルによって、薄膜トランジスタ回路T31を介してノード31がハイレベル(VH)になる。
時刻t5で、制御パルス(CLK2)がロウレベル(VL1)からハイレベル(VH)に変化するので、ゲート駆動信号(G2)の電圧が上昇し、ブートストラップ容量C1を介して、ノードN31の電圧が上昇し、トランジスタT35のゲート電圧が上昇する。
時刻t7で、制御パルス(CLK2)がロウレベル(VL1)になり、ゲート駆動信号(G2)がロウレベル(VL)になる。また、次段薄膜トランジスタ回路のゲート駆動信号(G3)がハイレベル(VH)になり、薄膜トランジスタT31Aを介してノードN31がハイレベル(VH)になる。
時刻t9で、制御パルス(CLK4)がハイレベル(VH)になり、薄膜トランジスタT33を介してN32がハイレベル(VH)になり、薄膜トランジスタT36がオン状態になる。
VL1>VL2>VL3 ・・・・・・(1)
ディプリートしたTFTの閾値をn型で−Vthとすると、各低電圧は、下記の式(2)(3)を満たしているものとする。
VL1−VL2≧Vth ・・・・・・(2)
VL2−VL3≧Vth ・・・・・・(3)
例えば、Vth=1V、VL1=−12Vとすると、VL2=−14V、VL3=−16Vであれば、上記の式(1)(2)(3)を満足する。
(a)時刻t1〜t3
時刻t1で、前段薄膜トランジスタ回路13X−1のノード(トランジスタT5のゲートノード)N3すなわち、出力信号(Y−1)がハイレベル(VH)になると、薄膜トランジスタ回路13XのトランジスタT2がオン状態になり、ノード(トランジスタT1のゲートノード)N1とノードN2が接続される。しかし、トランジスタT3がオフ状態であるので、ノードN1の電圧変動はわずかで、トランジスタT1はオン状態を維持している。ここで、ノードN1は、トランジスタT7とトランジスタT1の間であって、トランジスタT1のゲートとトランジスタT2との接続点である。ノードN2は、トランジスタT2とトランジスタT3との接続点である。
時刻t3で、CLK4がハイレベルになると、前段薄膜トランジスタ回路13X−1の出力信号(X−1)がハイレベル(VH)になり、前段薄膜トランジスタ回路13X−1の出力信号(Y−1)はブートストラップ効果により昇圧され、VHより高い電圧であるVH2になる。前段薄膜トランジスタ回路13X−1の出力信号(X−1)はハイレベル(VH)になり、CLK4がハイレベルになることで薄膜トランジスタ回路13XのトランジスタT4がオン状態になり、ノードN3はハイレベル(VH)になる。CLK4がハイレベルになることでトランジスタT3がオン状態となるため、ノードN1およびノードN2はロウレベル(VL1)になる。ここで、ノードN3は、トランジスタT4とトランジスタT5の間であって、トランジスタT5のゲートとブートストラップ容量CB1の一端との接続点である。
時刻t5で、CLK4がロウレベル、φ1がロウレベルとなるとともに、φ2がロウレベルからハイレベルに変わる。この時、トランジスタT3がオフ状態になるとともに、前段薄膜トランジスタ回路13X−1の出力信号(Y−1)がVH2からVL2の電圧に変化することにより、薄膜トランジスタ回路13XのトランジスタT2のゲート電圧が負方向に大きく変化する。トランジスタT2のゲート電圧の変化は、容量結合により、トランジスタT3のオフ状態でフローティングとなったノードN1およびノードN2の電圧を押し下げ、VL1より低い電圧(VL1−α)にする。ここで、下記の式(4)となるようにトランジスタT2のサイズを設定しておくと、トランジスタT1はオフ状態になる。
VL1−α≦VL2 ・・・・・・(4)
例えば、VL1=−12V、VL2=−14Vとすると、α=3Vであると上記式(4)を満足する。φ2がロウレベルからハイレベルに変化するので、出力信号(X)の電圧が上昇し、ブートストラップ容量CB1を介して、ノードN3の電圧が上昇し、トランジスタT5のゲート電圧が上昇する。出力信号(X)の電圧がφ2のハイレベルとなるようにブートストラップ容量CB1を設定することは容易である。この時、トランジスタT1のゲート電圧は前述のようにVL2よりも低いので、トランジスタT1はオフ状態を維持し、トランジスタT1を介してのリーク電流は発生せず、出力信号(X)は所望のハイレベルの電圧(VH)となる。また、トランジスタT6のゲート電圧はVL3でVL2よりも低いので、トランジスタT6はオフ状態を維持し、トランジスタT6を介してのリーク電流は発生しない。
時刻t7において、φ2がロウレベルになり、φ1がロウレベルからハイレベルへ、CLK2がハイレベルとなる。CLK2がハイレベルになることで、トランジスタT6とトランジスタT7がオン状態になる。トランジスタT6がオン状態になることで、ノードN3はロウレベルとなる。トランジスタT5のゲート電圧であるノードN3がロウレベル(VL2)とり、トランジスタT5がオフ状態となるので、以降トランジスタT5を介してφ2の電流が出力信号(X)にリークすることはない。トランジスタT7がオン状態になり、φ1がハイレベルになるので、ノードN1はハイレベル(VH)となりトランジスタT1がオン状態になる。これにより、出力信号(X)はロウレベル(VL1)となる。
(a)ゲート電圧が一定バイアス(VHB)されたトランジスタT9、T13の組
(b)トランジスタT10、T11、T12の組とブートストラップ容量CB2
上記(a)のトランジスタT9、T13の組の役割は、ブートストラップ効果による昇圧時、不必要な寄生容量を低減し、ブートストラップ効率を上げるためのものである。前段薄膜トランジスタ回路からの出力信号(X−1)の電圧転送によるノードN4のハイレベルがVHであるとするとき、下記の式(5)を満たすように設定すると、ノードN3およびノードN5の図5の時刻t3〜t5における電圧はVHになる。例えば、VHBは15Vである。
VHB=VH+Vth ・・・・・・(5)
なお、ディプリートしたトランジスタを対象としているので、式(5)は、下記の式(6)となる。
VHB=VH−(Vthの絶対値) ・・・・・・(6)
図5の時刻t5〜t7でφ2がハイレベルになるとき、ブートストラップ効果でノードN3およびノード(トランジスタT12のゲートノード)N5の電圧はVH2(>VH)に上昇するが、トランジスタT9およびトランジスタT13はターンオフしているため、ノードN4およびノードN6の電圧は変化しない。すなわちノードN4およびノードN6に帰属する寄生容量はブートストラップ効果時の寄生容量とはならないため、ブートストラップ効率が高くなる。ここで、ノードN4は、トランジスタT4とトランジスタT9の接続点と、トランジスタT6との接続点である。ノードN6は、トランジスタT10とトランジスタT13の接続点と、トランジスタT14との接続点である。ノードN5は、トランジスタT13とトランジスタT12の間であって、トランジスタT12のゲートとブートストラップ容量CB2の一端との接続点である。
(1)薄膜トランジスタ回路(13X、13XA、13XB、13XC、13XD)は、第1の出力信号(X、GX)が出力される第1のノード(B1)と、第1の低電圧(VL1)を受ける第2のノード(B2)と、第1の入力信号(Y−1)を受ける第3のノード(B3)と、第1のノード(B1)と第2のノード(B2)の間に接続される第1のトランジスタ(T1)と、第1のトランジスタ(T1)のゲートノード(N1)と第2のノード(B2)の間に接続される第2のトランジスタ(T2)と、を具備し、
第2のトランジスタ(T2)のゲートノードは第3のノード(B3)に接続され、第1の入力信号(Y−1)がハイレベル(VH2)からロウレベル(VL2)に変化するとき、第1のトランジスタ(T1)のゲートノードが第1の低電圧(VL1)よりも低くなるようにされる。
第3のトランジスタ(T3)のゲートノードに第1の制御パルス(CLK4)を印加するようにされ、
第1のトランジスタ(T1)のゲートノード(N1)および前記第2のトランジスタ(T2)と前記第3のトランジスタ(T3)の接続点(N2)がフローティング状態にされたときに、前記第1の入力信号(Y−1)がハイレベル(VH2)からロウレベル(VL2)に変化するようにされる。
第4のトランジスタ(T4)は第5のトランジスタ(T5)のゲートノード(N3)に接続され、
第1のブートストラップ容量(CB1)の一端は第5のトランジスタ(T5)のゲートノード(N3)に接続され、
第1のブートストラップ容量(CB1)の他端は、第5のトランジスタ(T5)の第5のノード(B5)が接続されるのとは反対の端子に接続され、
第1の駆動パルス(φ2)のハイレベルの電圧(VH)よりも高い電圧(VH2)が第6のノード(B6)から出力するようにされる。
第6のトランジスタ(T6)のゲートノードには、第2の制御パルス(CLK2)が印加するようにされ、
第1の制御パルス(CLK4)と第2の制御パルス(CLK2)の位相は異なり、
第2の低電圧(VL2)は第1の低電圧(VL1)よりも低い電圧とされる。
第1の駆動パルス(φ2)と第2の駆動パルス(φ1)の位相は異なる。
(6)上記(5)の薄膜トランジスタ回路において、
第1および第2の駆動パルス(φ2、φ1)の低レベルの電圧は前記第1の低電圧(VL1)であり、
第1および第2の制御パルス(CLK4、CLK2)の低レベルの電圧は第2の低電圧よりも低い第3の低電圧(VL3)である。
第5のトランジスタ(T5)のゲートノード(N3)と第8のトランジスタ(T8)のゲートノードが接続され、
第5のトランジスタ(T5)は第5のノード(B5)と第9のノード(B8)の間に接続される。
所定の高電圧(VHB)が印加される第10のノード(B10)と、
第5のトランジスタ(T5)のゲートノード(N3)に第1のブートストラップ容量(CB1)が接続される接続点(N3)と、第5のトランジスタ(T5)のゲートノード(N3)に第6のトランジスタ(T6)が接続される接続点(N4)との間に第9のトランジスタ(T9)と、を具備し、
第9のトランジスタ(T9)のゲートノードに前記第10のノード(B10)が接続される。
第13のトランジスタ(T13)は、第11のトランジスタ(T11)のゲートノードと第12のトランジスタ(T12)のゲートノードの接続点(N5)と、第10のトランジスタ(T10)の間に接続され、
第2のブートストラップ容量は、第12のトランジスタ(T12)と第5のトランジスタ(T5)の接続点(N7)と、第11のトランジスタ(T11)のゲートノードと第12のトランジスタ(T12)のゲートノードの接続点(N5)の間に接続され、
第14のトランジスタ(T14)は、第10のトランジスタ(T10)と第13のトランジスタ(T13)の接続点(N6)と、第7のノード(B7)の間に接続され、
第10のトランジスタ(T10)のゲートノードには第1の制御パルス(CLK4)が印加され、
第13のトランジスタ(T13)のゲートノードに所定の高電圧が印加され、
第14のトランジスタ(T14)のゲートノードには第2の制御パルス(CLK2)が印加される。
第15のトランジスタ(T15)は、第5のトランジスタ(T5)のゲートノード(N3)と第8のトランジスタ(T8)のゲートノードの間に接続され、
第16のトランジスタ(T16)は、第12のトランジスタ(T12)のゲートノード(N5)と第11のトランジスタ(T11)のゲートノードの間に接続され、
第15および第16のトランジスタ(T15、T16)のそれぞれのゲートノードに所定の高電圧が印加される。
(11)上記(9)または(10)の薄膜トランジスタ回路において、
第11のトランジスタ(T11)は第5のノード(B5)と第8のトランジスタ(T8)の間に接続される。
第23および第26のトランジスタ(T23、T26)のゲートノードは、第1のトランジスタ(T1)のゲートノード(N1)に接続され、
第17のトランジスタ(T17)は、第12のトランジスタ(T12)のゲートノード(N5)と第24のトランジスタ(T24)のゲートノードの間に接続され、
第18のトランジスタ(T18)は、第12のトランジスタ(T12)のゲートノード(N5)と第21のトランジスタ(T21)のゲートノードの間に接続され、
第19のトランジスタ(T19)は、第5のトランジスタ(T5)のゲートノード(N3)と第25のトランジスタ(T25)のゲートノードの間に接続され、
第20のトランジスタ(T20)は、第5のトランジスタ(T5)のゲートノード(N3)と第22のトランジスタ(T22)のゲートノードの間に接続され、
第17、第18、第19および第20のトランジスタ(T17、T18、T19、T20)のそれぞれのゲートノードに所定の高電圧が印加され、
第24のトランジスタ(T24)に第3の駆動パルス(φG1)が印加され、
第21のトランジスタ(T21)に第4の駆動パルス(φG2)が印加され、
第11のトランジスタ(T11)に第5の駆動パルス(φG3)が印加される。
(13)上記(12)の薄膜トランジスタ回路において、
第3、第4および第5の駆動パルス(φG1、φG2、φG3)は、第1および第2の駆動パルス(φ2、φ1)のそれぞれの1つのハイレベルの間に出力される。
前記走査回路(13)は、第1の出力信号(X、GX)が出力される第1のノード(B1)と、第1の低電圧(VL1)を受ける第2のノード(B2)と、第1の入力信号(Y−1)を受ける第3のノード(B3)と、第1のノード(B1)と第2のノード(B2)の間に接続される第1の薄膜トランジスタ(T1)と、第1の薄膜トランジスタ(T1)のゲートノード(N1)と第2のノード(B2)の間に接続される第2の薄膜トランジスタ(T2)と、を有し、
第2の薄膜トランジスタ(T2)のゲートノードは第3のノード(B3)に接続され、第1の入力信号(Y−1)がハイレベル(VH2)からロウレベル(VL2)に変化するとき、第1の薄膜トランジスタ(T1)のゲートノードが第1の低電圧(VL1)よりも低くなるようにされる。
(15)上記(14)の表示装置において、
第1および第2の薄膜トランジスタ(T1、T2)は酸化物半導体で形成される。
12・・・表示部
13・・・ゲート走査回路(走査回路)
13X、13X−1、13X+1、13X+2・・・薄膜トランジスタ回路
14・・・ドライバIC
15・・・薄膜トランジスタ
16・・・容量
B1、B2、B3、B4、B5、B6、B7、B8、B9・・・境界ノード
CB1・・・ブートストラップ容量
DL・・・ドレイン信号線
GL・・・ゲート信号線
N1、N2、N3・・・ノード
PE・・・画素
T1、T2、T3、T4、T5、T6、T7・・・トランジスタ
Claims (14)
- 薄膜トランジスタ回路は、
第1の出力信号が出力される第1のノードと、
第1の低電圧を受ける第2のノードと、
第1の入力信号を受ける第3のノードと、
前記第1のノードと前記第2のノードの間に接続される第1のトランジスタと、
前記第1のトランジスタのゲートノードと前記第2のノードの間に接続される第2のトランジスタと、
前記第2のトランジスタと前記第2のノードの間に接続される第3のトランジスタと、
を具備し、
前記第2のトランジスタのゲートノードは前記第3のノードに接続され、前記第1の入力信号がハイレベルからロウレベルに変化するとき、前記第1のトランジスタのゲートノードが前記第1の低電圧よりも低くなるように構成され、
前記第3のトランジスタのゲートノードに第1の制御パルスを印加するように構成され、
前記第1のトランジスタのゲートノードおよび前記第2のトランジスタと前記第3のトランジスタの接続点がフローティング状態にされたときに、前記第1の入力信号がハイレベルからロウレベルに変化するように構成された、薄膜トランジスタ回路。 - 請求項1の薄膜トランジスタ回路は、さらに、
第2の入力信号を受ける第4のノードと、
第1の駆動パルスを受ける第5のノードと、
第2の出力信号が出力される第6のノードと、
前記第4のノードに接続される第4のトランジスタと、
前記第5のノードに接続される第5のトランジスタと、
第1のブートストラップ容量と、
を具備し、
前記第4のトランジスタは前記第5のトランジスタのゲートノードに接続され、
前記第1のブートストラップ容量の一端は前記第5のトランジスタのゲートノードに接続され、
前記第1のブートストラップ容量の他端は、前記第5のトランジスタの前記第5のノードが接続されるのとは反対の端子に接続され、
前記第1の駆動パルスのハイレベルの電圧よりも高い電圧が前記第6のノードから出力するように構成された、薄膜トランジスタ回路。 - 請求項2の薄膜トランジスタ回路は、さらに、
第2の低電圧を受ける第7のノードと、
前記第5のトランジスタのゲートノードと前記第7のノードの間に接続される第6のトランジスタと、
を具備し、
前記第6のトランジスタのゲートノードには、第2の制御パルスが印加するように構成され、
前記第1の制御パルスと前記第2の制御パルスの位相が異なるように構成され、
前記第2の低電圧は前記第1の低電圧よりも低い電圧となるように構成された、薄膜トランジスタ回路。 - 請求項3の薄膜トランジスタ回路は、さらに、
第2の駆動パルスを受ける第8のノードと、
前記第1のトランジスタのゲートノードと前記第8のノードの間に接続される第7のトランジスタと、
を具備し、
前記第1の駆動パルスと前記第2の駆動パルスの位相が異なるように構成された、薄膜トランジスタ回路。 - 請求項4の薄膜トランジスタ回路において、
前記第1および第2の駆動パルスの低レベルの電圧は前記第1の低電圧であり、
前記第1および第2の制御パルスの低レベルの電圧は前記第2の低電圧よりも低い第3の低電圧である、薄膜トランジスタ回路。 - 請求項5の薄膜トランジスタ回路は、さらに、
第3の出力信号を出力する第9のノードと、
前記第1のノードと前記第5のノードの間に接続される第8のトランジスタと、
を具備し、
前記第5のトランジスタのゲートノードと前記第8のトランジスタのゲートノードが接続され、
前記第5のトランジスタは前記第5のノードと前記第9のノードの間に接続された、薄膜トランジスタ回路。 - 請求項6の薄膜トランジスタ回路は、さらに、
所定の高電圧が印加される第10のノードと、
前記第5のトランジスタのゲートノードに前記第1のブートストラップ容量が接続される接続点と、前記第5のトランジスタのゲートノードに前記第6のトランジスタが接続される接続点との間に第9のトランジスタと、
を具備し、
前記第9のトランジスタのゲートノードに前記第10のノードが接続された、薄膜トランジスタ回路。 - 請求項7の薄膜トランジスタ回路は、さらに、
前記第4のノードに接続される第10のトランジスタと、
前記第8のトランジスタに接続される第11のトランジスタと、
前記第5のノードと前記第5のトランジスタの間に接続される第12のトランジスタと、
第13のトランジスタと、
第14のトランジスタと、
第2のブートストラップ容量と、
を具備し、
前記第13のトランジスタは、前記第11のトランジスタのゲートノードと前記第12のトランジスタのゲートノードの接続点と、前記第10のトランジスタの間に接続され、
前記第2のブートストラップ容量は、前記第12のトランジスタと前記第5のトランジスタの接続点と、前記第11のトランジスタのゲートノードと前記第12のトランジスタのゲートノードの接続点の間に接続され、
前記第14のトランジスタは、前記第10のトランジスタと前記第13のトランジスタの接続点と、前記第7のノードの間に接続され、
前記第10のトランジスタのゲートノードには前記第1の制御パルスが印加されるように構成され、
前記第13のトランジスタのゲートノードに前記所定の高電圧が印加されるように構成され、
前記第14のトランジスタのゲートノードには前記第2の制御パルスが印加されるように構成された、薄膜トランジスタ回路。 - 請求項8の薄膜トランジスタ回路は、さらに、
第15のトランジスタと、
第16のトランジスタと、
を具備し、
前記第15のトランジスタは、前記第5のトランジスタのゲートノードと前記第8のトランジスタのゲートノードの間に接続され、
前記第16のトランジスタは、前記第12のトランジスタのゲートノードと前記第11のトランジスタのゲートノードの間に接続され、
前記第15および第16のトランジスタのそれぞれのゲートノードに前記所定の高電圧が印加されるように構成された、薄膜トランジスタ回路。 - 請求項8または9の薄膜トランジスタ回路において、
第11のトランジスタは前記第5のノードと前記第8のトランジスタの間に接続された、薄膜トランジスタ回路。 - 請求項9の薄膜トランジスタ回路は、さらに、
第4の出力信号が出力される第11のノードと、
第5の出力信号が出力される第12のノードと、
第17のトランジスタと、
第18のトランジスタと、
第19のトランジスタと、
第20のトランジスタと、
第21のトランジスタと、
前記第11のノードと前記第21のトランジスタの間に接続される第22のトランジスタと、
前記第11のノードと前記第2のノードの間に接続される第23のトランジスタと、
第24のトランジスタと、
前記第12のノードと前記第24のトランジスタの間に接続される第25のトランジスタと、
前記第12のノードと前記第2のノードの間に接続される第26のトランジスタと、
を具備し、
前記第23および第26のトランジスタのゲートノードは、前記第1のトランジスタのゲートノードに接続され、
前記第17のトランジスタは、前記第12のトランジスタのゲートノードと前記第24のトランジスタのゲートノードの間に接続され、
前記第18のトランジスタは、前記第12のトランジスタのゲートノードと前記第21のトランジスタのゲートノードの間に接続され、
前記第19のトランジスタは、前記第5のトランジスタのゲートノードと前記第25のトランジスタのゲートノードの間に接続され、
前記第20のトランジスタは、前記第5のトランジスタのゲートノードと前記第22のトランジスタのゲートノードの間に接続され、
前記第17、第18、第19および第20のトランジスタのそれぞれのゲートノードに前記所定の高電圧が印加されるように構成され、
前記第24のトランジスタに第3の駆動パルスが印加されるように構成され、
前記第21のトランジスタに第4の駆動パルスが印加されるように構成され、
前記第11のトランジスタに第5の駆動パルスが印加されるように構成された、薄膜トランジスタ回路。 - 請求項1乃至11のいずれか1項に記載の薄膜トランジスタ回路において、
前記第1乃至第3の薄膜トランジスタのそれぞれは、酸化物半導体を半導体層として用いた、薄膜トランジスタ回路。 - 表示装置は、
表示部と、
走査回路と、
ドライバICと、
を具備し、
前記走査回路は、
第1の出力信号が出力される第1のノードと、
第1の低電圧を受ける第2のノードと、
第1の入力信号を受ける第3のノードと、
前記第1のノードと前記第2のノードの間に接続される第1のトランジスタと、
前記第1のトランジスタのゲートノードと前記第2のノードの間に接続される第2のトランジスタと、
前記第2のトランジスタと前記第2のノードの間に接続される第3のトランジスタと、
を有し、
前記第2のトランジスタのゲートノードは前記第3のノードに接続され、前記第1の入力信号がハイレベルからロウレベルに変化するとき、前記第1のトランジスタのゲートノードが前記第1の低電圧よりも低くなるように構成され、
前記第3のトランジスタのゲートノードに第1の制御パルスを印加するように構成され、
前記第1のトランジスタのゲートノードおよび前記第2のトランジスタと前記第3のトランジスタの接続点がフローティング状態にされたときに、前記第1の入力信号がハイレベルからロウレベルに変化するように構成された、表示装置。 - 請求項13の表示装置において、
前記第1乃至第3のトランジスタのそれぞれは、酸化物半導体を半導体層として用いた、表示装置。
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