JP6097653B2 - 薄膜トランジスタ回路およびそれを用いた表示装置 - Google Patents

薄膜トランジスタ回路およびそれを用いた表示装置 Download PDF

Info

Publication number
JP6097653B2
JP6097653B2 JP2013162038A JP2013162038A JP6097653B2 JP 6097653 B2 JP6097653 B2 JP 6097653B2 JP 2013162038 A JP2013162038 A JP 2013162038A JP 2013162038 A JP2013162038 A JP 2013162038A JP 6097653 B2 JP6097653 B2 JP 6097653B2
Authority
JP
Japan
Prior art keywords
transistor
node
thin film
gate
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013162038A
Other languages
English (en)
Other versions
JP2015033026A (ja
Inventor
宮沢 敏夫
敏夫 宮沢
卓英 倉永
卓英 倉永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Display Inc
Original Assignee
Japan Display Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Display Inc filed Critical Japan Display Inc
Priority to JP2013162038A priority Critical patent/JP6097653B2/ja
Priority to US14/451,461 priority patent/US9419021B2/en
Publication of JP2015033026A publication Critical patent/JP2015033026A/ja
Application granted granted Critical
Publication of JP6097653B2 publication Critical patent/JP6097653B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611Control of matrices with row and column drivers
    • G09G3/3674Details of drivers for scan electrodes
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611Control of matrices with row and column drivers
    • G09G3/3674Details of drivers for scan electrodes
    • G09G3/3677Details of drivers for scan electrodes suitable for active matrices only
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00Command of the display device
    • G09G2310/02Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264Details of driving circuits
    • G09G2310/0286Details of a shift registers arranged for use in a driving circuit
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00Command of the display device
    • G09G2310/02Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264Details of driving circuits
    • G09G2310/0289Details of voltage level shifters arranged for use in a driving circuit
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02Details of power systems and of start or stop of display operation
    • G09G2330/021Power management, e.g. power saving
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10OLED displays
    • H10K59/12Active-matrix OLED [AMOLED] displays
    • H10K59/123Connection of the pixel electrodes to the thin film transistors [TFT]
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10OLED displays
    • H10K59/12Active-matrix OLED [AMOLED] displays
    • H10K59/131Interconnections, e.g. wiring lines or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Shift Register Type Memory (AREA)
  • Thin Film Transistor (AREA)
  • Electronic Switches (AREA)

Description

本開示は、薄膜トランジスタ回路に関し、例えば酸化物半導体を有する薄膜トランジスタを用いた表示装置に適用可能である。
現在、アクティブマトリクス(Active matrix)型の液晶表示素子や有機エレクトロルミネッセンス(Electro Luminescence:EL)素子等の表示装置における駆動回路として、アモルファスシリコン(amorphous silicon:α−Si)や低温ポリシリコン(Low Temperature Poly Silicon:LTPS)を半導体層として用いた薄膜トランジスタ(Thin Film Transistor:TFT)を用いた回路が広く使用されている。
しかし、これらのTFTの作製には高温プロセスが不可欠であり、プラスチック基板やフィルム基板など耐熱性が低いとされるフレキシブルな基板の使用は困難である。
そこで、低温で成膜が可能な酸化物半導体をチャネル層(半導体層)に用いたTFTの開発が行われている(特許文献1)。
特開2011−91110号公報
表示パネルに内蔵されるゲート走査回路等の薄膜トランジスタ回路は、単チャンネルと呼ばれる、n型またはp型のどちらかの極性のLTPSなどのTFTを用いて構成される。
これらの薄膜トランジスタ回路はいずれも、閾値(Vth)が、0V以上のエンハンスメントなTFTを前提として設計されている。すなわち、n型を例にとると、ゲート電圧が、使用電圧の最低レベルになったときTFTは電流が流れないオフ(OFF)状態になることを前提に設計されている。
不純物注入(イオンインプラ)などの方法で、Vthを制御できる、LTPSなどのTFTの場合は、問題になることは少ないが、酸化物半導体のTFTなどのように、Vth制御が極端に難しいTFTでは、Vthがディプリートした状態(Vthが0V未満(マイナス)になる状態)で薄膜トランジスタ回路を構築する必要がある場合がある。
しかし、TFTのVthがディプリートすると、リークによる電圧降下が起こり、所望の電圧出力が得られない、または、程度によっては、動作しないという不具合が発生する。
その他の課題と新規な特徴は、本開示の記述および添付図面から明らかになるであろう。
本開示のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、薄膜トランジスタ回路は、低電圧に接続された第1のトランジスタと、第1のトランジスタのゲートに接続された第2のトランジスタを有する。第2のトランジスタのゲート電圧をハイレベルからロウレベルに変化させることによって、第1のトランジスタのゲート電圧が低電圧よりも低い電圧になるようにする。
上記薄膜トランジスタ回路によれば、Vthがディプリートしてもリークを低減することができる。
実施例1に係る薄膜トランジスタ回路の回路図である。 実施例1に係る薄膜トランジスタ回路の回路図である。 実施例1に係る薄膜トランジスタ回路の回路図である。 実施例1に係る薄膜トランジスタ回路の回路図である。 実施例1に係る薄膜トランジスタ回路を用いた走査回路のタイミングチャートである。 実施例2に係る薄膜トランジスタ回路の回路図である。 実施例3に係る薄膜トランジスタ回路の回路図である。 実施例3に係る薄膜トランジスタ回路を用いた走査回路のタイミングチャートである。 実施例4に係る薄膜トランジスタ回路の回路図である。 実施例5に係る薄膜トランジスタ回路の回路図である。 実施例5に係る薄膜トランジスタ回路を用いた走査回路用の駆動パルスのタイミングチャートである。 比較例に係る薄膜トランジスタ回路の回路図である。 比較例に係る薄膜トランジスタ回路を用いた走査回路のタイミングチャートである。 実施例1に係る表示装置を示す図である。
TFTのVthがエンハンスの場合に動作する薄膜トランジスタ回路(比較例に係る薄膜トランジスタ回路)で、TFTのVthがディプリートした場合の、不具合例を図9、図10を用いて簡単に説明する。図9は比較例に係る薄膜トランジスタ回路の回路図である。図10は、比較例に係る薄膜トランジスタ回路を用いた走査回路のタイミングチャートである。
図9の薄膜トランジスタ回路が複数段接続されて走査回路が構成される。複数段の薄膜トランジスタ回路のそれぞれの回路構成は同じであるが入力信号が異なる。前段薄膜トランジスタ回路の境界ノードB36からの出力信号であるゲート駆動信号(GX−1)は、境界ノードB31からトランジスタT31、T37に入力される。次段薄膜トランジスタ回路の境界ノードB36からの出力信号であるゲート駆動信号(GX+1)は、境界ノードB35からトランジスタT31A、T37Aに入力される。低電圧(VL)は、境界ノードB32を介してトランジスタT32、T34、T36、T37、T37A、T38に接続される。制御パルス(CLKN)は、境界ノードB34からトランジスタT35に入力される。制御パルス(CLKN+2)は、境界ノードB33からトランジスタT33、T38に入力される。
図9の薄膜トランジスタ回路において、X=2、N=2とすると、制御パルス(CLK2)が境界ノードB34に、制御パルス(CLK4)が境界ノードB33に入力される。また、ゲート駆動信号(G2)が境界ノードB36から出力される。X=2、N=2の薄膜トランジスタ回路を基準として、X=1、N=1の薄膜トランジスタ回路を前段回路、X=3、N=3の薄膜トランジスタ回路を次段回路という。前段薄膜トランジスタ回路では、制御パルス(CLK1)が境界ノードB34に、制御パルス(CLK3)が境界ノードB33に入力される。また、ゲート駆動信号(G1)が境界ノードB36から出力される。次段薄膜トランジスタ回路では、制御パルス(CLK3)が境界ノードB34に、制御パルス(CLK1)が境界ノードB33に入力される。また、ゲート駆動信号(G3)が境界ノードB36から出力される。
以下、図10を参照して比較例に係る薄膜トランジスタを用いた走査回路の動作の概略について説明する。
(a)時刻t3〜t5
時刻t3で、制御パルス(CLK4)がロウレベル(VL1)になると、薄膜トランジスタT38がオフ(OFF)状態になる。また、前段薄膜トランジスタ回路のゲート駆動信号(G1)がハイレベル(VH)になり、薄膜トランジスタ回路のトランジスタT37がオン(ON)状態になり、ノードN32が低電圧(VL)にされ、トランジスタT36がオフ状態になる。また、ゲート駆動信号(G1)のハイレベルによって、薄膜トランジスタ回路T31を介してノード31がハイレベル(VH)になる。
(b)時刻t5〜t7
時刻t5で、制御パルス(CLK2)がロウレベル(VL1)からハイレベル(VH)に変化するので、ゲート駆動信号(G2)の電圧が上昇し、ブートストラップ容量C1を介して、ノードN31の電圧が上昇し、トランジスタT35のゲート電圧が上昇する。
(c)時刻t7〜t9
時刻t7で、制御パルス(CLK2)がロウレベル(VL1)になり、ゲート駆動信号(G2)がロウレベル(VL)になる。また、次段薄膜トランジスタ回路のゲート駆動信号(G3)がハイレベル(VH)になり、薄膜トランジスタT31Aを介してノードN31がハイレベル(VH)になる。
(d)時刻t9〜t11
時刻t9で、制御パルス(CLK4)がハイレベル(VH)になり、薄膜トランジスタT33を介してN32がハイレベル(VH)になり、薄膜トランジスタT36がオン状態になる。
TFTのVthがエンハンスの場合は、図10の実線で示したような、設計意図に基づく動作をする。TFTのVthがディプリートすると、トランジスタT32やトランジスタT36などが完全なオフ状態になることができず、図10に破線で示したような、リークによる電圧降下が起こり、所望の電圧出力が得られない、または、程度によっては、動作しないという不具合が発生する。
そこで、実施の形態に係る薄膜トランジスタ回路は、低電圧に接続された第1のトランジスタと、第1のトランジスタのゲートに接続された第2のトランジスタを有し、第2のトランジスタのゲート電圧をハイレベルからロウレベルに変化させることによって、第1のトランジスタのゲート電圧が低電圧よりも低い電圧となるようにされる。これにより、第1のトランジスタがディプリートしたとしても、第1のトランジスタをオフ状態にすることができる。
以下、実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。なお、実施例ではn型のTFTを例にとって説明するが、それに限定されるものではなく、p型のTFTであってもよい。また、TFTを構成する半導体層は、酸化物半導体の他にポリシリコンやアモルファスシリコンでもよい。ゲート走査回路を例にとって説明するが、それに限定されるものではなく、TFTを用いた回路に適用できることはいうまでもない。
図11は実施例1に係る表示装置を示す図である。表示装置11はアクティブマトリクス型の表示装置である。表示装置11は、表示部12とゲート走査回路部13とドライバIC14とを備える。以下、ゲート走査回路は、単に走査回路という。表示部12は、画素PEがアレイ状に配置される。画素PEは薄膜トランジスタ15、ソース電極とコモン電極で構成される容量16を有する。走査回路13は、薄膜トランジスタ15のゲート電極に接続される信号線GLを駆動する。ドライバIC14は、薄膜トランジスタ15のドレイン電極に接続される信号線DLを駆動する回路および走査回路13に制御パルスや駆動パルス、電圧を供給する回路を有する。走査回路13は、表示装置11のTFT基板に薄膜トランジスタで形成される。ドライバIC14は、例えばシリコン基板上にCMOS(Complementary Metal Oxide Semiconductor)プロセスにより製造される半導体チップで、表示装置11のTFT基板にCOG(Chip On Glass)実装される。
図1A、図1B、図1C、図1Dは実施例1に係る薄膜トランジスタ回路の回路図である。図2は実施例1に係る薄膜トランジスタ回路を用いた走査回路のタイミングチャートである。走査回路13は、薄膜トランジスタ回路13X−1、薄膜トランジスタ回路13X、薄膜トランジスタ回路13X+1、薄膜トランジスタ回路13X+2の組が複数接続されて構成される。例えば、薄膜トランジスタ回路13Xに前段薄膜トランジスタ回路13X−1の出力信号(X−1)および出力信号(Y−1)がそれぞれ境界ノードB4および境界ノードB3から入力される。薄膜トランジスタ回路13Xの出力信号(X)および出力信号(Y)がそれぞれ境界ノードB9および境界ノードB6を経由して、次段薄膜トランジスタ回路13X+1の境界ノードB4および境界ノードB3に入力される。境界ノードB8から駆動パルス(φ1)または駆動パルス(φ2)が、境界ノードB5から駆動パルス(φ2)または駆動パルス(φ1)が、境界ノードB2から第1の低電圧(VL1)が、境界ノードB7から第2の低電圧(VL2)が、薄膜トランジスタ回路13X−1、薄膜トランジスタ回路13X、薄膜トランジスタ回路13X+1、薄膜トランジスタ回路13X+2等に入力される。制御パルス(CLK1〜CLK4)が薄膜トランジスタ回路13X−1、薄膜トランジスタ回路13X、薄膜トランジスタ回路13X+1、薄膜トランジスタ回路13X+2等に入力される。薄膜トランジスタ回路13X−1、薄膜トランジスタ回路13X、薄膜トランジスタ回路13X+1、薄膜トランジスタ回路13X+2等のそれぞれの境界ノードB1からゲート信号線GLを駆動する出力信号(X−1、X、X+1、X+2等)が出力される。なお、境界ノードB9と境界ノードB1は同じものであってもよい。走査回路13を構成する、薄膜トランジスタ回路13X−1、薄膜トランジスタ回路13X、薄膜トランジスタ回路13X+1、薄膜トランジスタ回路13X+2等の回路構成は同じであるが入力される駆動パルスや制御パルスが異なる。
薄膜トランジスタ回路13X−1、薄膜トランジスタ回路13X、薄膜トランジスタ回路13X+1、薄膜トランジスタ回路13X+2のそれぞれは、トランジスタT1、T2、T3、T4、T5、T6、T7およびブートストラップ容量CB1を有する。トランジスタT1、T2、T3、T4、T5、T6、T7は、n型の薄膜トランジスタ(TFT)である。
φ1とφ2はお互いに相補的なパルスで、φ1がハイ(High)レベルのときφ2はロウ(Low)レベル、φ1がロウレベルのときφ2はハイレベルになる。CLK1〜CLK4は、CLK1、CLK2、CLK3、CLK4、CLK1、・・・の順にハイレベルになる。φ1、φ2のハイレベルはVH、ロウレベルはVL1である。CLK1〜CLK4のハイレベルはVH、ロウレベルは第3の低電圧(VL3)である。ここで、電圧関係は、下記の式(1)のように設定される。
VL1>VL2>VL3 ・・・・・・(1)
ディプリートしたTFTの閾値をn型で−Vthとすると、各低電圧は、下記の式(2)(3)を満たしているものとする。
VL1−VL2≧Vth ・・・・・・(2)
VL2−VL3≧Vth ・・・・・・(3)
例えば、Vth=1V、VL1=−12Vとすると、VL2=−14V、VL3=−16Vであれば、上記の式(1)(2)(3)を満足する。
以下、図2を参照して走査回路13の動作について説明する。
(a)時刻t1〜t3
時刻t1で、前段薄膜トランジスタ回路13X−1のノード(トランジスタT5のゲートノード)N3すなわち、出力信号(Y−1)がハイレベル(VH)になると、薄膜トランジスタ回路13XのトランジスタT2がオン状態になり、ノード(トランジスタT1のゲートノード)N1とノードN2が接続される。しかし、トランジスタT3がオフ状態であるので、ノードN1の電圧変動はわずかで、トランジスタT1はオン状態を維持している。ここで、ノードN1は、トランジスタT7とトランジスタT1の間であって、トランジスタT1のゲートとトランジスタT2との接続点である。ノードN2は、トランジスタT2とトランジスタT3との接続点である。
(b)時刻t3〜t5
時刻t3で、CLK4がハイレベルになると、前段薄膜トランジスタ回路13X−1の出力信号(X−1)がハイレベル(VH)になり、前段薄膜トランジスタ回路13X−1の出力信号(Y−1)はブートストラップ効果により昇圧され、VHより高い電圧であるVH2になる。前段薄膜トランジスタ回路13X−1の出力信号(X−1)はハイレベル(VH)になり、CLK4がハイレベルになることで薄膜トランジスタ回路13XのトランジスタT4がオン状態になり、ノードN3はハイレベル(VH)になる。CLK4がハイレベルになることでトランジスタT3がオン状態となるため、ノードN1およびノードN2はロウレベル(VL1)になる。ここで、ノードN3は、トランジスタT4とトランジスタT5の間であって、トランジスタT5のゲートとブートストラップ容量CB1の一端との接続点である。
(c)時刻t5〜t7
時刻t5で、CLK4がロウレベル、φ1がロウレベルとなるとともに、φ2がロウレベルからハイレベルに変わる。この時、トランジスタT3がオフ状態になるとともに、前段薄膜トランジスタ回路13X−1の出力信号(Y−1)がVH2からVL2の電圧に変化することにより、薄膜トランジスタ回路13XのトランジスタT2のゲート電圧が負方向に大きく変化する。トランジスタT2のゲート電圧の変化は、容量結合により、トランジスタT3のオフ状態でフローティングとなったノードN1およびノードN2の電圧を押し下げ、VL1より低い電圧(VL1−α)にする。ここで、下記の式(4)となるようにトランジスタT2のサイズを設定しておくと、トランジスタT1はオフ状態になる。
VL1−α≦VL2 ・・・・・・(4)
例えば、VL1=−12V、VL2=−14Vとすると、α=3Vであると上記式(4)を満足する。φ2がロウレベルからハイレベルに変化するので、出力信号(X)の電圧が上昇し、ブートストラップ容量CB1を介して、ノードN3の電圧が上昇し、トランジスタT5のゲート電圧が上昇する。出力信号(X)の電圧がφ2のハイレベルとなるようにブートストラップ容量CB1を設定することは容易である。この時、トランジスタT1のゲート電圧は前述のようにVL2よりも低いので、トランジスタT1はオフ状態を維持し、トランジスタT1を介してのリーク電流は発生せず、出力信号(X)は所望のハイレベルの電圧(VH)となる。また、トランジスタT6のゲート電圧はVL3でVL2よりも低いので、トランジスタT6はオフ状態を維持し、トランジスタT6を介してのリーク電流は発生しない。
(d)時刻t7〜t9
時刻t7において、φ2がロウレベルになり、φ1がロウレベルからハイレベルへ、CLK2がハイレベルとなる。CLK2がハイレベルになることで、トランジスタT6とトランジスタT7がオン状態になる。トランジスタT6がオン状態になることで、ノードN3はロウレベルとなる。トランジスタT5のゲート電圧であるノードN3がロウレベル(VL2)とり、トランジスタT5がオフ状態となるので、以降トランジスタT5を介してφ2の電流が出力信号(X)にリークすることはない。トランジスタT7がオン状態になり、φ1がハイレベルになるので、ノードN1はハイレベル(VH)となりトランジスタT1がオン状態になる。これにより、出力信号(X)はロウレベル(VL1)となる。
以上、本実施例により、Vth制御が困難な酸化物半導体で形成されたTFTやVth制御していないLTPSのTFT等のディプリートのTFTを用いても、リーク電流がない回路、ひいてはリーク電流による貫通電流のない回路を実現することができる。また、LTPSのTFTにおいて、Vth制御のイオン注入が不要になり、製造プロセスを簡略化することができる。
図3は実施例2に係る薄膜トランジスタ回路の回路図である。走査回路13は、実施例1と同様に薄膜トランジスタ回路13AXが複数接続されて構成される。実施例1では、出力信号(X)は、次段薄膜トランジスタ回路への転送と、ゲート信号線GLへの電圧出力を兼ねる形の回路であった。一般的にゲート走査回路を内蔵する表示パネルの垂直ゲート信号線は、容量が大きいため、立ち上がり(電圧上昇)に時間がかかる。このため、次段薄膜トランジスタ回路への転送の遅延時間が長くなり、高画素化に伴う、ゲート走査回路速度の増加には不利になる。実施例2に係るゲート走査回路は、この点にかんがみ、転送用の出力信号(X)を出力するトランジスタとゲート信号線GLへ出力信号(GX)を出力するトランジスタを分けることで、転送の遅延時間増加の改善を図ったものである。
本実施例の薄膜トランジスタ回路13AXは、実施例1の薄膜トランジスタ回路13Xに対して、回路要素上は、トランジスタT8を追加し、トランジスタT1の接続をトランジスタT5からトランジスタT8に変えたものである。すなわち、トランジスタT8は境界ノードB5と境界ノードB1の間に接続され、トランジスタT8のゲートはノードN3と接続される。薄膜トランジスタ回路13AXの動作は、実施例1と同様であるので、説明は省略する。トランジスタT8は、n型のTFTである。
なお、ノードN3と境界ノードB1の間にブートストラップ容量を明記していない。これは、トランジスタT8はゲート幅(W)の大きなTFTを用いるため、それぞれのTFTのチャネル−ゲート間容量がブートストラップ容量と同様な機能を有するとしたためである。ノードN3と境界ノードB1の間にブートストラップ容量を追加してもよい。
図4は実施例3に係る薄膜トランジスタ回路の回路図である。図5は実施例3に係る薄膜トランジスタ回路を用いた走査回路のタイミングチャートである。走査回路13は、実施例1と同様に薄膜トランジスタ回路13BXが複数接続されて構成される。本実施例の薄膜トランジスタ回路13BXは、実施例2の薄膜トランジスタ回路13AXに対して、下記の回路が追加になっている。なお、追加になったトランジスタは、n型のTFTである。
(a)ゲート電圧が一定バイアス(VHB)されたトランジスタT9、T13の組
(b)トランジスタT10、T11、T12の組とブートストラップ容量CB2
上記(a)のトランジスタT9、T13の組の役割は、ブートストラップ効果による昇圧時、不必要な寄生容量を低減し、ブートストラップ効率を上げるためのものである。前段薄膜トランジスタ回路からの出力信号(X−1)の電圧転送によるノードN4のハイレベルがVHであるとするとき、下記の式(5)を満たすように設定すると、ノードN3およびノードN5の図5の時刻t3〜t5における電圧はVHになる。例えば、VHBは15Vである。
VHB=VH+Vth ・・・・・・(5)
なお、ディプリートしたトランジスタを対象としているので、式(5)は、下記の式(6)となる。
VHB=VH−(Vthの絶対値) ・・・・・・(6)
図5の時刻t5〜t7でφ2がハイレベルになるとき、ブートストラップ効果でノードN3およびノード(トランジスタT12のゲートノード)N5の電圧はVH2(>VH)に上昇するが、トランジスタT9およびトランジスタT13はターンオフしているため、ノードN4およびノードN6の電圧は変化しない。すなわちノードN4およびノードN6に帰属する寄生容量はブートストラップ効果時の寄生容量とはならないため、ブートストラップ効率が高くなる。ここで、ノードN4は、トランジスタT4とトランジスタT9の接続点と、トランジスタT6との接続点である。ノードN6は、トランジスタT10とトランジスタT13の接続点と、トランジスタT14との接続点である。ノードN5は、トランジスタT13とトランジスタT12の間であって、トランジスタT12のゲートとブートストラップ容量CB2の一端との接続点である。
上記(b)のトランジスタT10、T11、T12の組およびブートストラップ容量CB2の役割は、非選択時(トランジスタT5、T8がオフのとき)にφ2がハイレベルになったときの、クロストーク等により、出力信号(X)の電圧が上昇し、誤動作することを防止するためのものである。非選択時にφ2がハイレベルになると、図5の時刻t9〜t11に示すように、ノードN5およびノードN6の電圧がΔV上昇する。これは、薄膜トランジスタT11、T12が比較的ゲート幅(W)が長くソース−ゲート間容量が大きいため、容量カップリングによる昇圧効果が高いこと、および、本回路構成では、この時間においてノードN5およびノードN6がフローティングになっているためである。しかし、トランジスタT5、T8およびブートストラップ容量CB1があるため、出力信号(X)は上昇することがない。すなわち、上記(b)のトランジスタT10、T11、T12の組およびブートストラップ容量CB2がなければ、境界ノードB1、B9がノードN5、N6と同様に電圧がΔV上昇する。これは、トランジスタT11、12と同様に、トランジスタT5、T8が比較的ゲート幅(W)が長くソース−ゲート間容量が大きいため、容量カップリングによる昇圧効果が高いこと、および、この時間においてノードN2およびノードN4がフローティングになっているためである。上記(b)のトランジスタT10、T11、T12の組およびブートストラップ容量CB2が、緩衝となり、ノードN7およびノードN8のφ2のハイレベルによる上昇が低減するため、出力信号(X)の上昇による、誤動作を抑圧することができる。ここで、ノードN7は、トランジスタT12とトランジスタT5との接続点と、ブートストラップ容量CB2の他端との接続点である。ノードN8は、トランジスタT11とトランジスタT8との接続点である。
図4では、ノードN3と境界ノードB1の間およびノードN5とノードN8の間にブートストラップ容量を明記していない。これは、トランジスタT11、T8はゲート幅(W)の大きなTFTを用いるため、それぞれのTFTのチャネル−ゲート間容量がブートストラップ容量と同様な機能を有するとしたためである。ノードN3と境界ノードB1の間およびノードN5とノードN8の間にそれぞれブートストラップ容量を追加してもよい。
図6は実施例4に係る薄膜トランジスタ回路の回路図である。走査回路13は、実施例1と同様に薄膜トランジスタ回路13CXが複数接続されて構成される。本実施例の薄膜トランジスタ回路13CXは、実施例3の薄膜トランジスタ回路13BXにトランジスタT15、T16を加えたものである。トランジスタT15、T16の役割は実施例3で述べた(a)の役割と同じであるので、説明は省略する。トランジスタT15は、トランジスタT8のゲート(ノードN9)とノードN3との間にある。トランジスタT16は、トランジスタT11のゲート(ノードN10)とノードN5との間にある。トランジスタT15、T16のゲートには所定の電圧(VHB)が印加される。トランジスタT15、T16は、n型のTFTである。
図6では、ノードN9と境界ノードB1の間およびノードN10とノードN8の間にブートストラップ容量を明記していない。これは、トランジスタT11、T8はゲート幅(W)の大きなTFTを用いるため、それぞれのTFTのチャネル−ゲート間容量がブートストラップ容量と同様な機能を有するとしたためである。ノードN9と境界ノードB1の間およびノードN10とノードN8の間にそれぞれブートストラップ容量を追加してもよい。
図7は実施例5に係る薄膜トランジスタ回路の回路図である。図8は実施例5に係る薄膜トランジスタ回路を用いた走査回路用の駆動パルスのタイミングチャートである。走査回路13は、実施例1と同様に薄膜トランジスタ回路13DXが複数接続されて構成される。本実施例の薄膜トランジスタ回路13DXは、実施例4の薄膜トランジスタ回路13CXにトランジスタT17、T18、T19、T20、T21、T22、T23、T24、T25、T26を加えたものである。トランジスタT17は、トランジスタT24のゲート(ノードN14)とノードN5との間にある。トランジスタT18は、トランジスタT21のゲート(ノードN12)とノードN5との間にある。トランジスタT19は、トランジスタT25のゲート(ノードN13)とノードN1との間にある。トランジスタT20は、トランジスタT22のゲート(ノードN9)とノードN1との間にある。トランジスタT17、T18、T19、T20の役割は実施例3で述べた(a)の役割と同じであるので、説明は省略する。
トランジスタT21とトランジスタT22は接続され、トランジスタT22は境界ノードB11に接続され、トランジスタT21には駆動パルス(φG2)が入力するようにされる。トランジスタT24とトランジスタT25は接続され、トランジスタT25は境界ノードB12に接続され、トランジスタT24には駆動パルス(φG1)が入力するようにされる。トランジスタT11には駆動パルス(φG3)が入力するようにされる。トランジスタT11、T21、T24の役割は実施例3で述べた(b)の役割と同じであるので、説明は省略する。
トランジスタT23は、境界ノードB11と境界ノードB2の間に接続される。トランジスタT23のゲートはノードN1に接続される。トランジスタT26は、境界ノードB12と境界ノードB2の間に接続される。トランジスタT26のゲートはノードN1に接続される。境界ノードB1から出力信号(G3X+2)がゲート信号線に出力され、境界ノードB11から出力信号(G3X+1)がゲート信号線に出力され、境界ノードB12から出力信号(G3X)がゲート信号線に出力される。
図7では、ノードN3と境界ノードB1の間、ノードN11と境界ノードB11の間およびノードN13と境界ノードB12の間にブートストラップ容量を明記していない。また、ノードN5と、トランジスタT11とトランジスタT8の接続点との間、ノードN12と、トランジスタT21とトランジスタT22の接続点との間、ノードN14と、トランジスタT24とトランジスタT25の接続点との間にブートストラップ容量を明記していない。これは、トランジスタT11、T8、T21、T22、T24、T25はゲート幅(W)の大きなTFTを用いるため、それぞれのTFTのチャネル−ゲート間容量がブートストラップ容量と同様な機能を有するとしたためである。それぞれのノード間にブートストラップ容量を追加してもよい。
薄膜トランジスタ回路13DXは、シフトレジスタ1段の転送に対して、3本のゲート信号線の走査を行う回路構成である。これは、転送クロック(CLK1、CLK2、CLK3、CLK4)の周波数の低減が可能となり、画素数が増加した場合等に有効である。φ1およびφ2と、φG1、φG2およびφG3との関係の一例を図8に示す。φ1またはφ2がハイレベルの間に、φG1、φG2およびφG3がハイレベルになる。これによって、出力信号(X)または出力信号(Y)が次段薄膜トランジスタ回路に転送される間に、3本のゲート信号線へ出力信号(G3X、G3X+1、G3X+2)が出力される。その他の動作は、実施例4の薄膜トランジスタ回路13CXと同じである。
以上、本発明者によってなされた発明を実施の形態および実施例に基づき具体的に説明したが、本発明は、上記実施の形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
その他、実施の形態に記載された内容の一部を以下に記載する。
(1)薄膜トランジスタ回路(13X、13XA、13XB、13XC、13XD)は、第1の出力信号(X、GX)が出力される第1のノード(B1)と、第1の低電圧(VL1)を受ける第2のノード(B2)と、第1の入力信号(Y−1)を受ける第3のノード(B3)と、第1のノード(B1)と第2のノード(B2)の間に接続される第1のトランジスタ(T1)と、第1のトランジスタ(T1)のゲートノード(N1)と第2のノード(B2)の間に接続される第2のトランジスタ(T2)と、を具備し、
第2のトランジスタ(T2)のゲートノードは第3のノード(B3)に接続され、第1の入力信号(Y−1)がハイレベル(VH2)からロウレベル(VL2)に変化するとき、第1のトランジスタ(T1)のゲートノードが第1の低電圧(VL1)よりも低くなるようにされる。
(2)上記(1)の薄膜トランジスタ回路は、さらに、第2のトランジスタ(T2)と第2のノード(B2)の間に接続される第3のトランジスタ(T3)を具備し、
第3のトランジスタ(T3)のゲートノードに第1の制御パルス(CLK4)を印加するようにされ、
第1のトランジスタ(T1)のゲートノード(N1)および前記第2のトランジスタ(T2)と前記第3のトランジスタ(T3)の接続点(N2)がフローティング状態にされたときに、前記第1の入力信号(Y−1)がハイレベル(VH2)からロウレベル(VL2)に変化するようにされる。
(3)上記(2)の薄膜トランジスタ回路は、さらに、第2の入力信号(X−1)を受ける第4のノード(B4)と、第1の駆動パルス(φ2)を受ける第5のノード(B5)と、第2の出力信号(Y)が出力される第6のノード(B6)と、第4のノード(B4)に接続される第4のトランジスタ(T4)と、第5のノード(B5)に接続される第5のトランジスタ(T5)と、第1のブートストラップ容量(CB1)と、を具備し、
第4のトランジスタ(T4)は第5のトランジスタ(T5)のゲートノード(N3)に接続され、
第1のブートストラップ容量(CB1)の一端は第5のトランジスタ(T5)のゲートノード(N3)に接続され、
第1のブートストラップ容量(CB1)の他端は、第5のトランジスタ(T5)の第5のノード(B5)が接続されるのとは反対の端子に接続され、
第1の駆動パルス(φ2)のハイレベルの電圧(VH)よりも高い電圧(VH2)が第6のノード(B6)から出力するようにされる。
(4)上記(3)の薄膜トランジスタ回路は、さらに、第2の低電圧(VL2)を受ける第7のノード(B7)と、第5のトランジスタ(T5)のゲートノード(N3)と第7のノード(B7)の間に接続される第6のトランジスタ(T6)と、を具備し、
第6のトランジスタ(T6)のゲートノードには、第2の制御パルス(CLK2)が印加するようにされ、
第1の制御パルス(CLK4)と第2の制御パルス(CLK2)の位相は異なり、
第2の低電圧(VL2)は第1の低電圧(VL1)よりも低い電圧とされる。
(5)上記(4)の薄膜トランジスタ回路は、さらに、第2の駆動パルス(φ1)を受ける第8のノード(B8)と、第1のトランジスタ(T1)のゲートノード(N1)と第8のノード(B8)の間に接続される第7のトランジスタ(T7)と、を具備し、
第1の駆動パルス(φ2)と第2の駆動パルス(φ1)の位相は異なる。
(6)上記(5)の薄膜トランジスタ回路において、
第1および第2の駆動パルス(φ2、φ1)の低レベルの電圧は前記第1の低電圧(VL1)であり、
第1および第2の制御パルス(CLK4、CLK2)の低レベルの電圧は第2の低電圧よりも低い第3の低電圧(VL3)である。
(7)上記(6)の薄膜トランジスタ回路は、さらに、第3の出力信号を出力する第9のノード(B9)と、第1のノード(B9)と第5のノード(B5)の間に接続される第8のトランジスタ(T8)と、を具備し、
第5のトランジスタ(T5)のゲートノード(N3)と第8のトランジスタ(T8)のゲートノードが接続され、
第5のトランジスタ(T5)は第5のノード(B5)と第9のノード(B8)の間に接続される。
(8)上記(7)の薄膜トランジスタ回路は、さらに、
所定の高電圧(VHB)が印加される第10のノード(B10)と、
第5のトランジスタ(T5)のゲートノード(N3)に第1のブートストラップ容量(CB1)が接続される接続点(N3)と、第5のトランジスタ(T5)のゲートノード(N3)に第6のトランジスタ(T6)が接続される接続点(N4)との間に第9のトランジスタ(T9)と、を具備し、
第9のトランジスタ(T9)のゲートノードに前記第10のノード(B10)が接続される。
(9)上記(8)の薄膜トランジスタ回路は、さらに、第4のノード(B4)に接続される第10のトランジスタ(T10)と、第8のトランジスタ(T8)に接続される第11のトランジスタ(T11)と、第5のノード(B5)と第5のトランジスタ(T5)の間に接続される第12のトランジスタ(T12)と、第13のトランジスタ(T13)と、第14のトランジスタ(T14)と、第2のブートストラップ容量(CB2)と、を具備し、
第13のトランジスタ(T13)は、第11のトランジスタ(T11)のゲートノードと第12のトランジスタ(T12)のゲートノードの接続点(N5)と、第10のトランジスタ(T10)の間に接続され、
第2のブートストラップ容量は、第12のトランジスタ(T12)と第5のトランジスタ(T5)の接続点(N7)と、第11のトランジスタ(T11)のゲートノードと第12のトランジスタ(T12)のゲートノードの接続点(N5)の間に接続され、
第14のトランジスタ(T14)は、第10のトランジスタ(T10)と第13のトランジスタ(T13)の接続点(N6)と、第7のノード(B7)の間に接続され、
第10のトランジスタ(T10)のゲートノードには第1の制御パルス(CLK4)が印加され、
第13のトランジスタ(T13)のゲートノードに所定の高電圧が印加され、
第14のトランジスタ(T14)のゲートノードには第2の制御パルス(CLK2)が印加される。
(10)上記(9)の薄膜トランジスタ回路は、さらに、第15のトランジスタ(T15)と、第16のトランジスタ(T16)と、を具備し、
第15のトランジスタ(T15)は、第5のトランジスタ(T5)のゲートノード(N3)と第8のトランジスタ(T8)のゲートノードの間に接続され、
第16のトランジスタ(T16)は、第12のトランジスタ(T12)のゲートノード(N5)と第11のトランジスタ(T11)のゲートノードの間に接続され、
第15および第16のトランジスタ(T15、T16)のそれぞれのゲートノードに所定の高電圧が印加される。
(11)上記(9)または(10)の薄膜トランジスタ回路において、
第11のトランジスタ(T11)は第5のノード(B5)と第8のトランジスタ(T8)の間に接続される。
(12)上記(10)の薄膜トランジスタ回路は、さらに、第4の出力信号(G3X+1)が出力される第11のノード(B11)と、第5の出力信号(G3X)が出力される第12のノード(B12)と、第17のトランジスタ(T17)と、第18のトランジスタ(T18)と、第19のトランジスタ(T19)と、第20のトランジスタ(T20)と、第21のトランジスタ(T21)と、第11のノード(B11)と第21のトランジスタ(T21)の間に接続される第22のトランジスタ(T22)と、第11のノード(B11)と第2のノード(B2)の間に接続される第23のトランジスタ(T23)と、第24のトランジスタ(T24)と、第12のノード(B12)と第24のトランジスタ(T24)の間に接続される第25のトランジスタ(T25)と、第12のノード(B12)と第2のノード(B2)の間に接続される第26のトランジスタ(T26)と、を具備し、
第23および第26のトランジスタ(T23、T26)のゲートノードは、第1のトランジスタ(T1)のゲートノード(N1)に接続され、
第17のトランジスタ(T17)は、第12のトランジスタ(T12)のゲートノード(N5)と第24のトランジスタ(T24)のゲートノードの間に接続され、
第18のトランジスタ(T18)は、第12のトランジスタ(T12)のゲートノード(N5)と第21のトランジスタ(T21)のゲートノードの間に接続され、
第19のトランジスタ(T19)は、第5のトランジスタ(T5)のゲートノード(N3)と第25のトランジスタ(T25)のゲートノードの間に接続され、
第20のトランジスタ(T20)は、第5のトランジスタ(T5)のゲートノード(N3)と第22のトランジスタ(T22)のゲートノードの間に接続され、
第17、第18、第19および第20のトランジスタ(T17、T18、T19、T20)のそれぞれのゲートノードに所定の高電圧が印加され、
第24のトランジスタ(T24)に第3の駆動パルス(φG1)が印加され、
第21のトランジスタ(T21)に第4の駆動パルス(φG2)が印加され、
第11のトランジスタ(T11)に第5の駆動パルス(φG3)が印加される。
(13)上記(12)の薄膜トランジスタ回路において、
第3、第4および第5の駆動パルス(φG1、φG2、φG3)は、第1および第2の駆動パルス(φ2、φ1)のそれぞれの1つのハイレベルの間に出力される。
(14)表示装置(11)は、表示部(12)と、走査回路(13)と、ドライバIC(14)と、を具備し、
前記走査回路(13)は、第1の出力信号(X、GX)が出力される第1のノード(B1)と、第1の低電圧(VL1)を受ける第2のノード(B2)と、第1の入力信号(Y−1)を受ける第3のノード(B3)と、第1のノード(B1)と第2のノード(B2)の間に接続される第1の薄膜トランジスタ(T1)と、第1の薄膜トランジスタ(T1)のゲートノード(N1)と第2のノード(B2)の間に接続される第2の薄膜トランジスタ(T2)と、を有し、
第2の薄膜トランジスタ(T2)のゲートノードは第3のノード(B3)に接続され、第1の入力信号(Y−1)がハイレベル(VH2)からロウレベル(VL2)に変化するとき、第1の薄膜トランジスタ(T1)のゲートノードが第1の低電圧(VL1)よりも低くなるようにされる。
(15)上記(14)の表示装置において、
第1および第2の薄膜トランジスタ(T1、T2)は酸化物半導体で形成される。
11・・・表示装置(表示パネル)
12・・・表示部
13・・・ゲート走査回路(走査回路)
13X、13X−1、13X+1、13X+2・・・薄膜トランジスタ回路
14・・・ドライバIC
15・・・薄膜トランジスタ
16・・・容量
B1、B2、B3、B4、B5、B6、B7、B8、B9・・・境界ノード
CB1・・・ブートストラップ容量
DL・・・ドレイン信号線
GL・・・ゲート信号線
N1、N2、N3・・・ノード
PE・・・画素
T1、T2、T3、T4、T5、T6、T7・・・トランジスタ

Claims (14)

  1. 薄膜トランジスタ回路は、
    第1の出力信号が出力される第1のノードと、
    第1の低電圧を受ける第2のノードと、
    第1の入力信号を受ける第3のノードと、
    前記第1のノードと前記第2のノードの間に接続される第1のトランジスタと、
    前記第1のトランジスタのゲートノードと前記第2のノードの間に接続される第2のトランジスタと、
    前記第2のトランジスタと前記第2のノードの間に接続される第3のトランジスタと、
    を具備し、
    前記第2のトランジスタのゲートノードは前記第3のノードに接続され、前記第1の入力信号がハイレベルからロウレベルに変化するとき、前記第1のトランジスタのゲートノードが前記第1の低電圧よりも低くなるように構成され、
    前記第3のトランジスタのゲートノードに第1の制御パルスを印加するように構成され、
    前記第1のトランジスタのゲートノードおよび前記第2のトランジスタと前記第3のトランジスタの接続点がフローティング状態にされたときに、前記第1の入力信号がハイレベルからロウレベルに変化するように構成された、薄膜トランジスタ回路
  2. 請求項1の薄膜トランジスタ回路は、さらに、
    第2の入力信号を受ける第4のノードと、
    第1の駆動パルスを受ける第5のノードと、
    第2の出力信号が出力される第6のノードと、
    前記第4のノードに接続される第4のトランジスタと、
    前記第5のノードに接続される第5のトランジスタと、
    第1のブートストラップ容量と、
    を具備し、
    前記第4のトランジスタは前記第5のトランジスタのゲートノードに接続され、
    前記第1のブートストラップ容量の一端は前記第5のトランジスタのゲートノードに接続され、
    前記第1のブートストラップ容量の他端は、前記第5のトランジスタの前記第5のノードが接続されるのとは反対の端子に接続され、
    前記第1の駆動パルスのハイレベルの電圧よりも高い電圧が前記第6のノードから出力するように構成された、薄膜トランジスタ回路
  3. 請求項2の薄膜トランジスタ回路は、さらに、
    第2の低電圧を受ける第7のノードと、
    前記第5のトランジスタのゲートノードと前記第7のノードの間に接続される第6のトランジスタと、
    を具備し、
    前記第6のトランジスタのゲートノードには、第2の制御パルスが印加するように構成され、
    前記第1の制御パルスと前記第2の制御パルスの位相異なるように構成され
    前記第2の低電圧は前記第1の低電圧よりも低い電圧となるように構成された、薄膜トランジスタ回路
  4. 請求項3の薄膜トランジスタ回路は、さらに、
    第2の駆動パルスを受ける第8のノードと、
    前記第1のトランジスタのゲートノードと前記第8のノードの間に接続される第7のトランジスタと、
    を具備し、
    前記第1の駆動パルスと前記第2の駆動パルスの位相異なるように構成された、薄膜トランジスタ回路
  5. 請求項4の薄膜トランジスタ回路において、
    前記第1および第2の駆動パルスの低レベルの電圧は前記第1の低電圧であり、
    前記第1および第2の制御パルスの低レベルの電圧は前記第2の低電圧よりも低い第3の低電圧である、薄膜トランジスタ回路
  6. 請求項5の薄膜トランジスタ回路は、さらに、
    第3の出力信号を出力する第9のノードと、
    前記第1のノードと前記第5のノードの間に接続される第8のトランジスタと、
    を具備し、
    前記第5のトランジスタのゲートノードと前記第8のトランジスタのゲートノードが接続され、
    前記第5のトランジスタは前記第5のノードと前記第9のノードの間に接続された、薄膜トランジスタ回路
  7. 請求項6の薄膜トランジスタ回路は、さらに、
    所定の高電圧が印加される第10のノードと、
    前記第5のトランジスタのゲートノードに前記第1のブートストラップ容量が接続される接続点と、前記第5のトランジスタのゲートノードに前記第6のトランジスタが接続される接続点との間に第9のトランジスタと、
    を具備し、
    前記第9のトランジスタのゲートノードに前記第10のノードが接続された、薄膜トランジスタ回路
  8. 請求項7の薄膜トランジスタ回路は、さらに、
    前記第4のノードに接続される第10のトランジスタと、
    前記第8のトランジスタに接続される第11のトランジスタと、
    前記第5のノードと前記第5のトランジスタの間に接続される第12のトランジスタと、
    第13のトランジスタと、
    第14のトランジスタと、
    第2のブートストラップ容量と、
    を具備し、
    前記第13のトランジスタは、前記第11のトランジスタのゲートノードと前記第12のトランジスタのゲートノードの接続点と、前記第10のトランジスタの間に接続され、
    前記第2のブートストラップ容量は、前記第12のトランジスタと前記第5のトランジスタの接続点と、前記第11のトランジスタのゲートノードと前記第12のトランジスタのゲートノードの接続点の間に接続され、
    前記第14のトランジスタは、前記第10のトランジスタと前記第13のトランジスタの接続点と、前記第7のノードの間に接続され、
    前記第10のトランジスタのゲートノードには前記第1の制御パルスが印加されるように構成され
    前記第13のトランジスタのゲートノードに前記所定の高電圧が印加されるように構成され
    前記第14のトランジスタのゲートノードには前記第2の制御パルスが印加されるように構成された、薄膜トランジスタ回路
  9. 請求項8の薄膜トランジスタ回路は、さらに、
    第15のトランジスタと、
    第16のトランジスタと、
    を具備し、
    前記第15のトランジスタは、前記第5のトランジスタのゲートノードと前記第8のトランジスタのゲートノードの間に接続され、
    前記第16のトランジスタは、前記第12のトランジスタのゲートノードと前記第11のトランジスタのゲートノードの間に接続され、
    前記第15および第16のトランジスタのそれぞれのゲートノードに前記所定の高電圧が印加されるように構成された、薄膜トランジスタ回路
  10. 請求項8または9の薄膜トランジスタ回路において、
    第11のトランジスタは前記第5のノードと前記第8のトランジスタの間に接続された、薄膜トランジスタ回路
  11. 請求項9の薄膜トランジスタ回路は、さらに、
    第4の出力信号が出力される第11のノードと、
    第5の出力信号が出力される第12のノードと、
    第17のトランジスタと、
    第18のトランジスタと、
    第19のトランジスタと、
    第20のトランジスタと、
    第21のトランジスタと、
    前記第11のノードと前記第21のトランジスタの間に接続される第22のトランジスタと、
    前記第11のノードと前記第2のノードの間に接続される第23のトランジスタと、
    第24のトランジスタと、
    前記第12のノードと前記第24のトランジスタの間に接続される第25のトランジスタと、
    前記第12のノードと前記第2のノードの間に接続される第26のトランジスタと、
    を具備し、
    前記第23および第26のトランジスタのゲートノードは、前記第1のトランジスタのゲートノードに接続され、
    前記第17のトランジスタは、前記第12のトランジスタのゲートノードと前記第24のトランジスタのゲートノードの間に接続され、
    前記第18のトランジスタは、前記第12のトランジスタのゲートノードと前記第21のトランジスタのゲートノードの間に接続され、
    前記第19のトランジスタは、前記第5のトランジスタのゲートノードと前記第25のトランジスタのゲートノードの間に接続され、
    前記第20のトランジスタは、前記第5のトランジスタのゲートノードと前記第22のトランジスタのゲートノードの間に接続され、
    前記第17、第18、第19および第20のトランジスタのそれぞれのゲートノードに前記所定の高電圧が印加されるように構成され
    前記第24のトランジスタに第3の駆動パルスが印加されるように構成され
    前記第21のトランジスタに第4の駆動パルスが印加されるように構成され
    前記第11のトランジスタに第5の駆動パルスが印加されるように構成された、薄膜トランジスタ回路
  12. 請求項1乃至11のいずれか1項に記載の薄膜トランジスタ回路において、
    前記第1乃至第3の薄膜トランジスタのそれぞれは、酸化物半導体を半導体層として用いた、薄膜トランジスタ回路
  13. 表示装置は、
    表示部と、
    走査回路と、
    ドライバICと、
    を具備し、
    前記走査回路は、
    第1の出力信号が出力される第1のノードと、
    第1の低電圧を受ける第2のノードと、
    第1の入力信号を受ける第3のノードと、
    前記第1のノードと前記第2のノードの間に接続される第1のトランジスタと、
    前記第1のトランジスタのゲートノードと前記第2のノードの間に接続される第2のトランジスタと、
    前記第2のトランジスタと前記第2のノードの間に接続される第3のトランジスタと、
    を有し、
    前記第2のトランジスタのゲートノードは前記第3のノードに接続され、前記第1の入力信号がハイレベルからロウレベルに変化するとき、前記第1のトランジスタのゲートノードが前記第1の低電圧よりも低くなるように構成され、
    前記第3のトランジスタのゲートノードに第1の制御パルスを印加するように構成され、
    前記第1のトランジスタのゲートノードおよび前記第2のトランジスタと前記第3のトランジスタの接続点がフローティング状態にされたときに、前記第1の入力信号がハイレベルからロウレベルに変化するように構成された、表示装置
  14. 請求項13の表示装置において、
    前記第1乃至第3のトランジスタのそれぞれは、酸化物半導体を半導体層として用いた、表示装置
JP2013162038A 2013-08-05 2013-08-05 薄膜トランジスタ回路およびそれを用いた表示装置 Active JP6097653B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2013162038A JP6097653B2 (ja) 2013-08-05 2013-08-05 薄膜トランジスタ回路およびそれを用いた表示装置
US14/451,461 US9419021B2 (en) 2013-08-05 2014-08-05 Thin film transistor circuit and display device using it

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013162038A JP6097653B2 (ja) 2013-08-05 2013-08-05 薄膜トランジスタ回路およびそれを用いた表示装置

Publications (2)

Publication Number Publication Date
JP2015033026A JP2015033026A (ja) 2015-02-16
JP6097653B2 true JP6097653B2 (ja) 2017-03-15

Family

ID=52426835

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013162038A Active JP6097653B2 (ja) 2013-08-05 2013-08-05 薄膜トランジスタ回路およびそれを用いた表示装置

Country Status (2)

Country Link
US (1) US9419021B2 (ja)
JP (1) JP6097653B2 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105321491B (zh) * 2015-11-18 2017-11-17 武汉华星光电技术有限公司 栅极驱动电路和使用栅极驱动电路的液晶显示器
WO2018163985A1 (ja) * 2017-03-10 2018-09-13 シャープ株式会社 走査線駆動回路およびこれを備えた表示装置
CN108987482B (zh) 2017-05-31 2022-05-17 乐金显示有限公司 薄膜晶体管、包括其的栅极驱动器、以及包括该栅极驱动器的显示装置
KR102449467B1 (ko) * 2017-12-11 2022-09-29 엘지디스플레이 주식회사 박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치
KR102344003B1 (ko) * 2017-05-31 2021-12-28 엘지디스플레이 주식회사 이중층 산화물 반도체 물질을 구비한 박막 트랜지스터 기판
CN109148592B (zh) 2017-06-27 2022-03-11 乐金显示有限公司 包括氧化物半导体层的薄膜晶体管,其制造方法和包括其的显示设备
CN111243541B (zh) * 2020-02-26 2021-09-03 深圳市华星光电半导体显示技术有限公司 一种goa电路及tft基板
US11387244B2 (en) 2020-04-15 2022-07-12 Sandisk Technologies Llc Three-dimensional memory device including discrete charge storage elements and methods of forming the same
US11469241B2 (en) 2020-04-15 2022-10-11 Sandisk Technologies Llc Three-dimensional memory device including discrete charge storage elements and methods of forming the same
US11659711B2 (en) 2020-04-15 2023-05-23 Sandisk Technologies Llc Three-dimensional memory device including discrete charge storage elements and methods of forming the same
CN114930543A (zh) 2020-10-27 2022-08-19 京东方科技集团股份有限公司 阵列基板、显示装置
CN113299241A (zh) * 2021-05-21 2021-08-24 京东方科技集团股份有限公司 Goa电路、goa电路驱动方法及显示面板
WO2024131713A1 (zh) * 2022-12-19 2024-06-27 京东方科技集团股份有限公司 驱动电路、驱动方法、驱动模组和显示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4284345B2 (ja) * 2006-08-30 2009-06-24 株式会社 日立ディスプレイズ 電圧変換回路およびその電圧変換回路を備えた表示装置
JP5057828B2 (ja) * 2007-04-16 2012-10-24 株式会社ジャパンディスプレイイースト 表示装置
JP5190281B2 (ja) * 2008-03-04 2013-04-24 株式会社ジャパンディスプレイイースト 表示装置
JP5478165B2 (ja) * 2009-06-30 2014-04-23 株式会社半導体エネルギー研究所 半導体装置
CN102024410B (zh) * 2009-09-16 2014-10-22 株式会社半导体能源研究所 半导体装置及电子设备
JP2011091110A (ja) 2009-10-20 2011-05-06 Canon Inc 酸化物半導体素子を用いた回路及びその製造方法、並びに表示装置
WO2011108345A1 (en) * 2010-03-02 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Pulse signal output circuit and shift register
KR101839533B1 (ko) * 2010-12-28 2018-03-19 삼성디스플레이 주식회사 유기 발광 표시 장치, 이의 구동 방법 및 그 제조 방법
TWI562156B (en) * 2011-05-13 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device
JP2013088510A (ja) * 2011-10-14 2013-05-13 Japan Display East Co Ltd 表示装置およびその駆動方法

Also Published As

Publication number Publication date
JP2015033026A (ja) 2015-02-16
US20150034950A1 (en) 2015-02-05
US9419021B2 (en) 2016-08-16

Similar Documents

Publication Publication Date Title
JP6097653B2 (ja) 薄膜トランジスタ回路およびそれを用いた表示装置
US11011089B2 (en) Shift register unit and method for driving the same, gate driving circuit, array substrate and display apparatus
US10593416B2 (en) Shift register, driving method, gate driving circuit and display device
KR101944641B1 (ko) Igzo 프로세스 기반인 게이트 전극 구동회로
KR101944640B1 (ko) Igzo 프로세스 기반인 게이트 전극 구동회로
KR102019578B1 (ko) Goa 회로 및 액정 디스플레이
US20160125955A1 (en) Shift Register, Driving Method Thereof and Gate Driving Circuit
US11270623B2 (en) Shift register unit and driving method thereof, gate drive circuit and display device
US9905312B2 (en) Shift register circuit, gate driver and display apparatus
KR101933326B1 (ko) 저온 폴리 실리콘 박막 트랜지스터 goa회로
WO2014166251A1 (zh) 移位寄存器单元及栅极驱动电路
KR20170102283A (ko) 액정 디스플레이 장치에 적용되는 게이트 구동 회로
KR101989721B1 (ko) 액정 디스플레이 장치 및 그 게이트 드라이버
US9299452B2 (en) Shift registers, display panels, display devices, and electronic devices
CN106504721B (zh) 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
JP6601667B2 (ja) シフトレジスタ回路及びゲートドライバ並びに表示装置
WO2014172965A1 (zh) 移位寄存器单元、栅极驱动电路及阵列基板
CN112397008B (zh) Goa电路及显示面板
US20160126956A1 (en) Negative-level shifting circuit and a source driver and a display device using the circuit
CN110189677B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN108154860B (zh) 一种栅极驱动电路及显示装置
US9454945B2 (en) Scanning circuit and display device
US9407267B2 (en) Level conversion circuit and liquid crystal display device using the same
CN113421518B (zh) 移位寄存器单元、驱动方法、驱动电路和显示装置
JP2006010784A (ja) 表示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151224

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160809

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160823

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161020

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170124

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170220

R150 Certificate of patent or registration of utility model

Ref document number: 6097653

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250