KR102449467B1 - 박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치 - Google Patents

박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치 Download PDF

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Abstract

본 명세서는 고해상도로 인한 고속 구동이 필요한 평판표시장치에 적용할 수 있는 산화물 반도체층을 갖는 박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치에 관한 것이다. 본 명세서의 일 실시예에 따른 박막 트랜지스터는 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)로 이루어진 제1 산화물 반도체층, 및 인듐-갈륨-아연-주석 산화물로 이루어지는 제2 산화물 반도체층을 구비한다. 제2 산화물 반도체층의 주석 대비 갈륨의 함량(Ga/Sn)은 제1 산화물 반도체층의 주석 대비 갈륨의 함량(Ga/Sn)보다 높고, 제2 산화물 반도체층의 주석 대비 아연의 함량(Zn/Sn)은 제1 산화물 반도체층의 주석 대비 아연의 함량(Zn/Sn)보다 높다.

Description

박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치{THIN FILM TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME, AND DISPLAY DEVICE INCLUDING THE SAME}
본 명세서는 박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 발광 표시장치(LED: Light Emitting Display)와 같은 여러가지 표시장치가 활용되고 있다. 발광 표시장치는 발광소자(light emitting element)로서 유기 발광 다이오드를 이용하는 유기발광 표시장치와 발광소자로서 마이크로 발광 다이오드(micro light emitting diode)를 이용하는 발광 다이오드 표시장치를 포함한다.
평판표시장치는 표시패널, 게이트 구동회로, 데이터 구동회로, 및 타이밍 콘트롤러를 구비한다. 표시패널은 데이터 라인들, 게이트 라인들, 데이터 라인들과 게이트 라인들의 교차부에 형성되는 화소들을 포함한다. 화소들 각각은 스위칭 소자로서 박막 트랜지스터를 이용하여 게이트 라인에 게이트 신호가 공급될 때 데이터 라인으로부터 데이터 전압을 공급받는다. 화소들 각각은 데이터 전압들에 따라 소정의 밝기로 발광한다.
최근에는 UHD(Ultra High Definition)의 고해상도로 화상을 표시할 수 있는 평판표시장치가 출시되고 있으며, 8K UHD(8K Ultra High Definition)의 고해상도로 화상을 표시할 수 있는 평판표시장치가 개발되고 있다. UHD는 3840×2160 해상도를 나타내며, 8K UHD는 7680×4320 해상도를 나타낸다.
UHD와 8K UHD와 같이 고해상도의 평판표시장치는 고속 구동이 필요하며, 이로 인해 하나의 게이트 라인에 게이트신호가 공급되는 시간인 1 라인 스캐닝 시간이 짧아진다. 1 라인 스캐닝 시간은 화소의 데이터 전압 공급 기간에 해당한다. 따라서, 1 라인 스캐닝 시간이 짧아지는 경우, 화소에 원하는 데이터 전압이 충전되지 않을 수 있으며, 이로 인해 화질 저하가 발생할 수 있다. 이러한 문제를 방지하기 위해, 높은 전자 이동도를 갖는 박막 트랜지스터를 스위칭 소자로 이용할 필요가 있다.
산화물 기반의 반도체층을 갖는 박막 트랜지스터를 스위칭 소자로 이용하는 경우, 폴리 실리콘 기반의 반도체층을 갖는 박막 트랜지스터를 스위칭 소자로 이용하는 경우보다 제조 비용을 줄일 수 있는 장점이 있으나, 전자 이동도가 낮다는 단점이 있다. 따라서, 고속 구동이 필요한 고해상도의 평판표시장치에 적용할 수 있는 산화물 반도체층을 갖는 박막 트랜지스터가 요구되고 있다.
하지만, 고속 구동이 필요한 고해상도의 평판표시장치에 적용할 수 있는 박막 트랜지스터의 산화물 반도체층은 높은 전자 이동도뿐만 아니라, 높은 PPI(pixels per inch)로 인하여 쇼트 채널(short channel)로 구현될 수 있어야 한다. 다만, 종래에는 인듐-갈륨-아연 산화물(Indium-Galium-Zinc Oxide; IGZO)로 이루어진 반도체층 기반의 박막 트랜지스터를 이용하였기 때문에, 높은 전자 이동도를 확보하는 데 어려움이 있었다. 또한, IGZO로 이루어진 반도체층을 단일층으로 이용하는 경우, 채널의 길이(channel length) 변화에 따라 문턱 전압(threshold voltage)이 급격히 시프트되는 문제가 발생할 수 있다. 따라서, 요구되는 문턱 전압값을 유지하면서 쇼트 채널을 구현하는 데에는 어려움이 있다.
도 1은 IGZO 기반의 반도체층을 포함한 박막 트랜지스터에서 채널 길이 변동시 게이트 소스간 전압에 따른 드레인-소스간 전류를 보여주는 그래프이다.
도 1에는 단일층의 IGZO 기반의 반도체층을 포함한 박막 트랜지스터의 채널 길이를 4㎛ 내지 10㎛로 변동시키면서 게이트 소스간 전압에 따른 드레인-소스간 전류를 측정한 실험 결과가 나타나 있다. 도 1에 도시된 바와 같이, 채널 길이가 4㎛ 이하로 짧아지는 경우 채널 길이가 5㎛ 내지 10㎛일 때보다 문턱전압이 대략 -5V 네거티브(negative) 쉬프트됨을 알 수 있다. 따라서, 채널 길이가 4㎛ 이하로 짧아지는 경우 원하는 구동 특성을 확보하기 어렵다.
한편, 단일층의 IGZO 기반의 반도체층을 증착시 제조 장비의 파워, 압력, 온도 등을 소정의 범위 내로 설정하는 경우, 도 1과 같이 쇼트 채널에서 문턱전압이 네거티브 쉬프트되는 문제를 해소할 수 있다. 하지만, 이 경우 장비의 파워, 압력, 온도 등의 조건으로 인해 성막 균일도 등 다른 요인을 고려할 수 있는 자유도가 크게 저하될 수 있다.
따라서, 제조 장비의 자유도에 구애받지 않고, 고속 구동이 필요한 고해상도의 평판표시장치에 적용할 수 있는 산화물 반도체층을 포함하는 박막 트랜지스터가 요구되고 있다.
본 명세서는 고속 구동이 필요한 고해상도의 평판표시장치에 적용할 수 있는 산화물 반도체층을 갖는 박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치를 제공하기 위한 것이다.
본 명세서의 일 실시예에 따른 박막 트랜지스터는 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)로 이루어진 제1 산화물 반도체층, 및 인듐-갈륨-아연-주석 산화물로 이루어지는 제2 산화물 반도체층을 구비한다. 제2 산화물 반도체층의 주석 대비 갈륨의 함량(Ga/Sn)은 제1 산화물 반도체층의 주석 대비 갈륨의 함량(Ga/Sn)보다 높고, 제2 산화물 반도체층의 주석 대비 아연의 함량(Zn/Sn)은 제1 산화물 반도체층의 주석 대비 아연의 함량(Zn/Sn)보다 높다.
본 명세서의 일 실시예에 따른 박막 트랜지스터의 제조방법은 기판 상에 게이트 전극을 형성하는 단계; 게이트 전극 상에 게이트 절연막을 형성하는 단계; 게이트 절연막 상에 제1 반도체 물질층을 형성하고, 제1 반도체 물질층 상에 제2 반도체 물질층을 형성하며, 제2 반도체 물질층 상에 포토 레지스트 패턴을 형성하는 단계; 기판의 온도를 200℃ 이상으로 설정한 후, 제1 반도체 물질층과 제2 반도체 물질층을 동시에 식각하여 제1 산화물 반도체층과 제2 산화물 반도체층을 형성하고, 포토 레지스트 패턴을 제거하는 단계; 및 제2 산화물 반도체층의 일측에 접속된 소스 전극과 제2 산화물 반도체층의 타측에 접속된 드레인 전극을 형성하는 단계를 포함한다.
본 명세서의 일 실시예에 따른 표시장치는 데이터 라인들, 게이트 라인들, 상기 데이터 라인들과 상기 게이트 라인들의 교차 영역들에 배치된 화소들을 포함하는 표시패널, 및 데이터 라인들에 데이터 전압들을 공급하는 데이터 구동부를 구비한다. 화소들 각각은 본 명세서의 일 실시예에 따른 박막 트랜지스터를 포함한다.
본 명세서의 일 실시예는 주된 채널에 해당하는 제1 산화물 반도체층을 인듐-갈륨-아연-주석 산화물로 형성하고, 제1 산화물 반도체층과 인듐-갈륨-아연-주석 산화물의 조성비가 상이한 제2 산화물 반도체층을 포함한다. 그 결과, 본 명세서의 일 실시예는 전자 이동도를 높임과 동시에 채널 길이에 따라 문턱 전압이 변동(shift)되는 것을 방지할 수 있다. 따라서, 본 명세서의 일 실시예는 고해상도로 인한 고속 구동이 필요한 평판표시장치에 적용할 수 있다.
또한, 본 명세서의 일 실시예는 제1 산화물 반도체층의 측면의 기울기를 예각으로 형성하고, 제2 산화물 반도체층의 측면의 기울기를 직각 또는 예각으로 형성한다. 소스 전극과 드레인 전극이 제1 산화물 반도체층의 측면과 제2 산화물 반도체층의 측면을 덮는 경우, 제1 산화물 반도체층과 제2 산화물 반도체층의 경계에서 공극이 형성되지 않는다. 이로 인해, 본 명세서의 일 실시예는 제1 산화물 반도체층과 제2 산화물 반도체층이 공극에 침투되는 식각액에 의해 추가로 식각되는 것을 방지할 수 있다. 따라서, 본 명세서의 일 실시예는 제1 산화물 반도체층과 제2 산화물 반도체층의 채널 길이 또는 채널 폭 등이 원하던 바와 상이하게 형성되는 것을 방지할 수 있다.
또한, 본 명세서의 일 실시예는 박막 트랜지스터의 PBTS(postive bias temperature stress) 특성과 NBTIS(negative bias temperature illumination stress) 특성이 악화되는 것을 방지하기 위해, 제2 산화물 반도체층의 인듐(In) 대비 아연(Zn)의 함량(Zn/In)이 5 보다 작도록 제2 산화물 반도체층을 형성한다.
나아가, 본 명세서의 일 실시예는 박막 트랜지스터의 문턱전압의 포지티브 쉬프트와 네거티브 쉬프트를 고려하여, 제2 산화물 반도체층의 두께를 제1 산화물 반도체층의 두께의 1/3보다 두껍고, 제1 산화물 반도체층의 두께의 5/3보다 얇게 형성한다.
도 1은 IGZO 기반의 반도체층을 포함한 박막 트랜지스터에서 채널 길이 변동시 게이트 소스간 전압에 따른 드레인-소스간 전류를 보여주는 그래프이다.
도 2는 본 명세서의 일 실시예에 따른 표시장치를 보여주는 사시도이다.
도 3은 도 1의 제1 기판, 게이트 구동부, 소스 드라이브 IC, 연성필름, 회로보드, 및 타이밍 제어부를 보여주는 평면도이다.
도 4는 도 3의 화소를 보여주는 회로도이다.
도 5는 도 3의 게이트 구동부의 일부를 보여주는 회로도이다.
도 6은 본 명세서의 일 실시예에 따른 박막 트랜지스터를 보여주는 평면도이다.
도 7은 도 6의 Ⅰ-Ⅰ'의 일 예를 보여주는 단면도이다.
도 8은 본 명세서의 일 실시예에 따른 박막 트랜지스터의 산화물 반도체층을 설명하기 위한 예시도면이다.
도 9는 본 명세서의 일 실시예에 따른 박막 트랜지스터에서 채널 길이 변동시 게이트 소스간 전압에 따른 드레인-소스간 전류를 보여주는 그래프이다.
도 10은 제2 산화물 반도체층의 갈륨 함량과 아연 함량 변화에 따른 식각률 변화를 보여주는 그래프이다.
도 11a 및 도 11b는 도 9의 A 영역의 실시예들을 보여주는 확대 단면도들이다.
도 12는 제1 기판의 온도에 따른 제1 산화물 반도체층과 제2 산화물 반도체층의 식각률을 보여주는 그래프이다.
도 13은 제1 기판의 온도에 따른 제1 산화물 반도체층과 제2 산화물 반도체층의 단면을 보여주는 이미지들이다.
도 14a 내지 도 14c는 아연(Zn) 함량 변화에 따른 제2 산화물 반도체층의 물성 분석 이미지들이다.
도 15는 제1 산화물 반도체층의 두께가 300Å일 때, 제2 산화물 반도체층의 두께 변화에 따른 박막 트랜지스터의 PBTS 문턱전압 변동 값, 및 NBTIS 문턱전압 변동 값을 보여주는 그래프이다.
도 16은 본 명세서의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 보여주는 흐름도이다.
도 17a 내지 도 17e는 본 명세서의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 18은 본 명세서의 또 다른 실시예에 따른 박막 트랜지스터를 보여주는 평면도이다.
도 19는 도 18의 Ⅱ-Ⅱ'의 일 예를 보여주는 단면도이다.
도 20은 본 명세서의 또 다른 실시예에 따른 박막 트랜지스터를 보여주는 평면도이다.
도 21은 도 20의 Ⅲ-Ⅲ'의 일 예를 보여주는 단면도이다.
도 22는 도 20의 Ⅲ-Ⅲ'의 다른 예를 보여주는 단면도이다.
명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다.
본 명세서의 일 실시예에 따른 표시장치는 발광 표시장치인 것을 중심으로 설명하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 즉, 본 명세서의 일 실시예에 따른 표시장치는 액정표시장치(Liquid Crystal Display), 발광 표시장치(Light Emitting Display), 전계 방출 표시장치(Field Emission Display), 전기영동 표시장치(Electrophoresis display) 중에 어느 하나로 구현될 수도 있다. 발광 표시장치는 발광소자(light emitting element)로서 유기 발광 다이오드를 이용하는 유기발광 표시장치와 발광소자로서 마이크로 발광 다이오드(micro light emitting diode)를 이용하는 발광 다이오드 표시장치를 포함한다.
도 2는 본 명세서의 일 실시예에 따른 표시장치를 보여주는 사시도이다. 도 3은 도 2의 제1 기판, 게이트 구동부, 소스 드라이브 IC, 연성필름, 회로보드, 및 타이밍 제어부를 보여주는 평면도이다.
도 2 및 도 3을 참조하면, 본 명세서의 일 실시예에 따른 유기발광 표시장치(1000)는 표시패널(1100), 게이트 구동부(1200), 데이터 구동부, 연성필름(1400), 회로보드(1500), 및 타이밍 제어부(1600)를 포함한다.
표시패널(1100)은 제1 기판(1110)과 제2 기판(1120)을 포함한다. 제1 기판(1110)과 제2 기판(1120)은 유리(glass) 또는 플라스틱(plastic)일 수 있다. 예를 들어, 제1 기판(1110)이 플라스틱인 경우, 폴리이미드(polyimide), PET(polyethylene terephthalate), PEN(polyethylene naphthalate) 또는 PC(polycarbonate)로 형성될 수 있다. 제2 기판(1120)은 유리, 플라스틱 필름, 봉지 필름 중 어느 하나일 수 있다.
제1 기판(1110)은 박막 트랜지스터(thin film transistor)들이 형성되는 박막 트랜지스터 기판이다. 제2 기판(1120)과 마주보는 제1 기판(1110)의 일면 상에는 게이트 라인들, 데이터 라인들, 및 화소(P)들이 형성된다. 화소(P)들은 게이트 라인들과 데이터 라인들의 교차 구조에 의해 정의되는 영역에 마련된다. 표시패널(1100)은 도 3과 같이 화소(P)들이 형성되어 화상을 표시하는 표시영역(DA)과 화상을 표시하지 않는 비표시영역(NDA)으로 구분될 수 있다. 표시영역(DA)에는 게이트 라인들, 데이터 라인들, 및 화소(P)들이 형성될 수 있다. 비표시영역(NDA)에는 게이트 구동부(1200), 패드들, 데이터 라인들과 패드들을 연결하는 링크 라인들이 형성될 수 있다.
화소(P)는 게이트 라인의 게이트 신호에 의해 턴-온되어 데이터 라인의 데이터 전압을 공급받기 위해 스위칭 소자로서 적어도 하나의 트랜지스터를 포함할 수 있으며, 트랜지스터는 박막 트랜지스터일 수 있다.
예를 들어, 화소(P)들 각각은 도 4와 같이 유기발광 다이오드(OLED), 구동 트랜지스터(DT), 복수의 스위칭 트랜지스터들(ST1, ST2), 및 커패시터(Cst)를 포함할 수 있다. 스위칭 트랜지스터들은 제1 및 제2 스위칭 트랜지스터들(ST1, ST2)을 포함할 수 있다. 도 4에서는 설명의 편의를 위해 제j(j는 2 이상의 정수) 데이터라인(Dj), 제q(q는 q는 2 이상의 정수) 기준전압 라인(Rq), 제k(k는 2 이상의 정수) 게이트라인(Gk), 제k 초기화라인(SEk)에 접속된 화소(P)만을 도시하였다.
유기발광 다이오드(OLED)는 구동 트랜지스터(DT)를 통해 공급되는 전류에 따라 발광한다. 유기발광 다이오드(OLED)의 애노드 전극은 구동 트랜지스터(DT)의 소스 전극에 접속되고, 캐소드 전극은 제1 전원전압이 공급되는 제1 전원전압라인(VSSL)에 접속될 수 있다. 제1 전원전압라인(VSSL)은 저전위 전원전압이 공급되는 저전위 전압라인일 수 있다.
유기발광 다이오드(OLED)는 애노드 전극(anode electrode), 정공 수송층(hole transporting layer), 유기발광층(organic light emitting layer), 전자 수송층(electron transporting layer), 및 캐소드 전극(cathode electrode)을 포함할 수 있다. 유기발광 다이오드(OLED)는 애노드 전극과 캐소드 전극에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기발광층으로 이동되며, 유기발광층에서 서로 결합하여 발광하게 된다.
구동 트랜지스터(DT)는 제2 전원전압이 공급되는 제2 전원전압라인(VDDL)과 유기발광소자(OLED) 사이에 배치된다. 구동 트랜지스터(DT)는 게이트 전극과 소스 전극의 전압 차에 따라 제2 전원전압라인(VDDL)으로부터 유기발광 다이오드(OLED)로 흐르는 전류를 조정한다. 구동 트랜지스터(DT)의 게이트 전극은 제1 스위칭 트랜지스터(ST1)의 제1 전극에 접속되고, 소스 전극은 제2 전원전압라인(VDDL)에 접속되며, 드레인 전극은 유기발광 다이오드(OLED)의 애노드 전극에 접속될 수 있다. 제2 전원전압라인(VDDL)은 고전위 전원전압이 공급되는 고전위 전압라인일 수 있다.
제1 스위칭 트랜지스터(ST1)는 제k 게이트라인(Gk)의 제k 게이트신호에 의해 턴-온되어 제j 데이터라인(Dj)의 전압을 구동 트랜지스터(DT)의 게이트 전극에 공급한다. 제1 스위칭 트랜지스터(ST1)의 게이트 전극은 제k 게이트라인(Gk)에 접속되고, 소스 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속되며, 드레인 전극은 제j 데이터라인(Dj)에 접속될 수 있다.
제2 스위칭 트랜지스터(ST2)는 제k 초기화라인(SEk)의 제k 초기화신호에 의해 턴-온되어 제q 기준전압 라인(Rq)을 구동 트랜지스터(DT)의 드레인 전극에 접속시킨다. 제2 스위칭 트랜지스터(ST2)의 게이트 전극은 제k 초기화라인(SEk)에 접속되고, 제1 전극은 제q 기준전압 라인(Rq)에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 드레인 전극에 접속될 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트전압과 소스전압 간의 차전압을 저장한다.
커패시터(Cst)의 일 측 전극은 구동 트랜지스터(DT)의 게이트 전극, 및 제1 스위칭 트랜지스터(ST1)의 소스 전극에 접속되고, 타 측 전극은 구동 트랜지스터(DT)의 소스 전극, 제2 스위칭 트랜지스터(ST2)의 드레인 전극, 및 유기발광소자(OLED)의 애노드 전극에 접속될 수 있다.
도 4에서 화소(P)들 각각의 구동 트랜지스터(DT), 제1 스위칭 트랜지스터(ST1), 및 제2 스위칭 트랜지스터(ST2)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 4에서는 화소(P)들 각각의 구동 트랜지스터(DT), 제1 스위칭 트랜지스터(ST1), 및 제2 스위칭 트랜지스터(ST2)가 N형 반도체 특성이 있는 N형 반도체 트랜지스터로 형성된 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 즉, 화소(P)들 각각의 구동 트랜지스터(DT), 제1 스위칭 트랜지스터(ST1), 및 제2 스위칭 트랜지스터(ST2)는 P형 반도체 특성이 있는 P형 반도체 트랜지스터로 형성될 수 있다.
게이트 구동부(1200)는 타이밍 제어부(1600)로부터 입력되는 게이트 제어신호에 따라 게이트 라인들에 게이트 신호들을 출력한다. 게이트 구동부(1200)는 표시패널(1100)의 표시영역(DA)의 일측 또는 양측 바깥쪽의 비표시영역(DA)에 GIP(gate driver in panel) 방식으로 형성될 수 있다. 이 경우, 게이트 구동부(1200)는 게이트 제어신호에 따라 게이트 라인들에 게이트 신호들을 출력하기 위해 복수의 트랜지스터들을 포함할 수 있으며, 복수의 트랜지스터들 각각은 박막 트랜지스터일 수 있다.
예를 들어, 게이트 구동부(1200)는 도 5와 같이 종속적으로 접속된 스테이지(STT1)들을 포함할 수 있으며, 스테이지(STT1)들은 게이트 라인들에 게이트 신호들을 순차적으로 출력할 수 있다.
스테이지(STT1)들 각각은 도 5와 같이 풀-업 노드(NQ), 풀-다운 노드(NQB), 풀-업 노드(NQ)가 게이트 하이 전압으로 충전되는 경우 턴-온되는 풀-업 트랜지스터(TU), 풀-다운 노드(NQB)가 게이트 하이 전압으로 충전되는 경우 턴-온되는 풀-다운 트랜지스터(TD), 및 풀-업 노드(NQ)와 풀-다운 노드(NQB)의 충방전을 제어하기 위한 노드 제어부(NC)를 포함한다.
노드 제어부(NC)는 스타트 신호 또는 전단 스테이지의 캐리신호가 입력되는 스타트 신호 라인, 게이트 클럭 신호들 중 어느 하나가 입력되는 클럭 라인에 접속될 수 있다. 노드 제어부(NC)는 스타트 신호 라인으로 입력되는 스타트 신호 또는 전단 스테이지의 캐리신호와 클럭 라인으로 입력되는 게이트 클럭 신호에 따라 풀-업 노드(NQ)와 풀-다운 노드(NQB)의 충방전을 제어한다. 노드 제어부는 스테이지(STT1)의 출력을 안정적으로 제어하기 위해 풀-업 노드(NQ)가 게이트 하이 전압으로 충전되는 경우 풀-다운 노드(NQB)를 게이트 로우 전압으로 방전시키고, 풀-다운 노드(NQB)가 게이트 하이 전압으로 충전되는 경우 풀-업 노드(NQ)를 게이트 로우 전압으로 방전시킨다. 이를 위해, 노드 제어부(NC)는 복수의 트랜지스터들을 포함할 수 있다.
풀-업 트랜지스터(TU)는 스테이지(STT1)가 풀-업되는 경우, 즉 풀-업 노드(NQ)가 게이트 하이 전압으로 충전되는 경우 턴-온되어 클럭 라인(CL)의 게이트 클럭 신호를 출력 단자(OT)로 출력한다. 풀-다운 트랜지스터(TD)는 스테이지(STT1)가 풀-다운되는 경우, 예를 들어 풀-다운 노드(NQB)가 게이트 하이 전압으로 충전되는 경우 턴-온되어 출력 단자(OT)를 게이트 로우 전압 단자(VGLT)의 게이트 로우 전압으로 방전시킨다.
도 5에서 게이트 구동부(1200)의 스테이지(STT1)들 각각의 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 노드 제어부(NC)의 복수의 트랜지스터들은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 5에서는 게이트 구동부(1200)의 스테이지(STT1)들 각각의 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 노드 제어부(NC)의 복수의 트랜지스터들이 N형 반도체 특성이 있는 N형 반도체 트랜지스터로 형성된 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 즉, 게이트 구동부(1200)의 스테이지(STT1)들 각각의 풀-업 트랜지스터(TU), 풀-다운 트랜지스터(TD), 및 노드 제어부(NC)의 복수의 트랜지스터들은 P형 반도체 특성이 있는 P형 반도체 트랜지스터로 형성될 수 있다.
한편, 게이트 구동부(1200)는 집적회로(integrated circuit)와 같이 구동 칩으로 형성될 수 있으며, 이 경우 COF(chip on film) 방식으로 게이트 연성필름 상에 실장되고 게이트 연성필름은 표시패널(1100)의 제1 기판(1110)에 부착될 수 있다.
데이터 구동부는 적어도 하나의 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)(1300)를 포함한다. 소스 드라이브 IC(1300)는 타이밍 제어부(1600)로부터 디지털 비디오 데이터와 소스 제어신호를 입력받는다. 소스 드라이브 IC(1300)는 소스 제어신호에 따라 디지털 비디오 데이터를 아날로그 데이터전압들로 변환하여 데이터 라인들에 공급한다.
소스 드라이브 IC(1300)가 집적회로와 같이 구동 칩으로 형성되는 경우, 도 2 및 도 3과 같이 COF 방식(chip on film)으로 연성필름(1400) 상에 실장될 수 있다. 연성필름(1400)에는 패드들과 소스 드라이브 IC(1300)를 연결하는 배선들, 패드들과 회로보드(1500)의 배선들을 연결하는 배선들이 형성된다. 연성필름(1400)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 표시패널(1100)의 비표시영역(NDA)에 형성된 데이터 패드들과 같은 패드들 상에 부착되며, 이로 인해 패드들과 연성필름(1400)의 배선들이 연결될 수 있다. 또는, 소스 드라이브 IC(1300)는 COG(chip on glass) 방식 또는 COP(chip on plastic) 방식으로 표시패널(1100)의 제1 기판(1110)의 패드들 상에 직접 부착될 수 있다.
회로보드(1500)는 연성필름(1400)들에 부착될 수 있다. 회로보드(1500)는 구동 칩들로 구현된 다수의 회로들이 실장될 수 있다. 예를 들어, 회로보드(1500)에는 타이밍 제어부(1600)가 실장될 수 있다. 회로보드(1500)는 인쇄회로보드(printed circuit board) 또는 연성 인쇄회로보드(flexible printed circuit board)일 수 있다.
타이밍 제어부(1600)는 회로보드(1500)의 케이블을 통해 외부의 시스템 보드로부터 디지털 비디오 데이터와 타이밍 신호를 입력받는다. 타이밍 제어부(1600)는 타이밍 신호에 기초하여 게이트 구동부(1200)의 동작 타이밍을 제어하기 위한 게이트 제어신호와 소스 드라이브 IC(1300)들을 제어하기 위한 소스 제어신호를 발생한다. 타이밍 제어부(1600)는 게이트 제어신호를 게이트 구동부(1200)에 공급하고, 소스 제어신호를 소스 드라이브 IC(1300)들에 공급한다.
이상에서 살펴본 바와 같이, 본 명세서의 일 실시예에 따른 표시장치는 화소(P)들 각각이 스위칭 소자로 적어도 하나의 박막 트랜지스터를 포함하며, 게이트 구동부(1200)가 GIP 방식으로 형성되는 경우 게이트 라인들에 게이트 신호들을 순차적으로 출력하기 위해 복수의 트랜지스터들을 포함한다. 이하에서는, 본 명세서의 일 실시예에 따라서, 고해상도로 인한 고속 구동이 필요한 표시장치에 적용할 수 있는 산화물 반도체층을 갖는 박막 트랜지스터를 구체적으로 설명한다.
도 6은 본 명세서의 일 실시예에 따른 박막 트랜지스터를 보여주는 평면도이다. 도 7은 도 6의 Ⅰ-Ⅰ'의 일 예를 보여주는 단면도이다.
도 6 및 도 7에서는 본 명세서의 일 실시예에 따른 박막 트랜지스터가 BCE(back channel etched) 공정을 이용한 역 스태거드(inverted staggered) 구조로 형성된 것을 예시하였다. 역 스태거드 구조는 게이트 전극이 액티브층의 하부에 형성된 하부 게이트(bottom gate) 구조를 갖는다.
도 6 및 도 7을 참조하면, 본 명세서의 일 실시예에 따른 박막 트랜지스터(100)는 게이트 전극(110), 산화물 반도체층(130), 소스 전극(140), 및 드레인 전극(150)을 포함한다.
박막 트랜지스터(100)는 제1 기판(1110) 상에 형성된다. 제1 기판(1110)은 플라스틱(plastic) 또는 유리(glass)로 이루어질 수 있다.
제1 기판(1110)을 통해 침투하는 수분으로부터 박막 트랜지스터(100)를 보호하기 위해 버퍼막(300)이 제1 기판(1100) 상에 형성될 수 있다. 버퍼막(300)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(300)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(300)은 생략될 수 있다.
버퍼막(300) 상에는 게이트 전극(110)이 형성된다. 게이트 전극(110)은 제1 기판(1110)으로부터 산화물 반도체층(130)으로 입사되는 광을 차단할 수 있도록 산화물 반도체층(130)보다 넓은 면적으로 형성되며, 이로 인해 산화물 반도체층(130)을 가릴 수 있다. 이에 따라, 산화물 반도체층(130)은 제1 기판(1110)으로부터 입사되는 광으로부터 보호될 수 있다. 게이트 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트 전극(110) 상에는 게이트 절연막(120)이 형성된다. 게이트 절연막(120)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
게이트 절연막(120) 상에는 산화물 반도체층(130)이 형성된다. 산화물 반도체층(130)은 게이트 절연막(120)을 사이에 두고 게이트 전극(110)과 중첩되게 배치된다.
산화물 반도체층(130)은 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)을 포함한다. 제1 산화물 반도체층(131)은 전자가 이동하는 주된 채널층이므로, 게이트 전극(110)과 근접하게 배치된다. 따라서, 제1 산화물 반도체층(131)은 제2 산화물 반도체층(132) 보다 게이트 전극(110)에 근접하게 배치된 층으로 정의될 수 있고, 제2 산화물 반도체층(132)은 제1 산화물 반도체층(131) 보다 게이트 전극(110)으로부터 멀리 떨어져 배치된 층으로 정의될 수 있다. 예를 들어, 박막 트랜지스터(100)가 도 6 및 도 7과 같이 역 스태거드 구조로 형성되는 경우, 게이트 전극(110)이 산화물 반도체층(130) 아래에 배치되므로, 제1 산화물 반도체층(131)은 게이트 절연막(120) 상에 배치되고, 제2 산화물 반도체층(132)은 제1 산화물 반도체층(131) 상에 배치될 수 있다.
소스 전극(140)은 주된 채널층인 제1 산화물 반도체층(131)의 일측과 제2 산화물 반도체층(132)의 일측에 직접 접촉될 수 있다. 구체적으로, 소스 전극(140)은 제1 산화물 반도체층(131)의 일측면과 제2 산화물 반도체층(132)의 일측면 및 상면 일부에 직접 접촉될 수 있다. 또한, 드레인 전극(150)은 제1 산화물 반도체층(131)의 타측과 제2 산화물 반도체층(132)의 타측에 직접 접촉될 수 있다. 구체적으로, 소스 전극(140)은 제1 산화물 반도체층(131)의 타측면과 제2 산화물 반도체층(132)의 타측면 및 상면 일부에 직접 접촉될 수 있다. 소스 전극(140)과 드레인 전극(150)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
산화물 반도체층(130), 소스 전극(140), 및 드레인 전극(150) 상에는 보호막(160)이 형성된다. 보호막(160)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
제1 산화물 반도체층(131)은 전자 이동도(mobility)를 높이기 위해 인듐-갈륨-아연 산화물(Indium-Galium-Zinc Oxide; IGZO)보다 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)로 이루어지는 것이 바람직하다. 좀 더 구체적으로, 제1 산화물 반도체층(131)의 전자 이동도를 15cm2/V·s 이상으로 높이고, PBTS(postive bias temperature stress) 특성과 NBTIS(negative bias temperature illumination stress) 특성을 만족하기 위해, 인듐-갈륨-아연-주석의 함량은 다음과 같은 조건을 만족하는 것이 바람직하다. 제1 산화물 반도체층(131)에서 주석(Sn) 대비 인듐(In)의 함량은 2.5≤In/Sn≤5이고, 주석(Sn) 대비 갈륨(Ga)의 함량은 1≤Ga/Sn≤2이며, 주석(Sn) 대비 아연(Zn)의 함량은 2.5≤Zn/Sn≤5일 수 있다. PBTS 특성과 NBTIS 특성을 만족하는 것은 문턱전압 변동 값이 -5V 내지 2V인 경우를 가리킨다. 여기서, 각 원소의 함량은 원자 퍼센트(atomic percent)를 가리킨다.
다만, 발명의 배경이 되는 기술에서 살펴본 바와 같이, 산화물 반도체층(130)을 IGZTO 기반의 단일층으로 형성하는 경우, 채널의 길이(channel length) 변화에 따라 문턱전압(threshold voltage)이 시프트 될 수 있으므로, 요구되는 문턱 전압값을 유지하면서 쇼트 채널(short channel)을 구현하는 데에는 어려움이 있을 수 있다. 즉, 산화물 반도체층(130)을 IGZTO 기반의 단일층으로 형성하는 경우, CLV(Channel Length Variation) 영향성으로 인해, 쇼트 채널을 구현함과 동시에 원하는 구동 특성을 확보하기는 어려울 수 있다. CLV는 채널 길이 변화에 대응하여 문턱전압이 시프트되는 정도를 나타낸다.
이에 따라, 산화물 반도체층(130)이 쇼트 채널로 형성되는 경우 문턱전압이 쉬프트되는 것을 방지하기 위해, 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)으로 이루어진 제2 산화물 반도체층(132)을 더 포함한다. 제2 산화물 반도체층(132)의 인듐-갈륨-아연-주석의 조성비는 제1 산화물 반도체층(131)의 인듐-갈륨-아연-주석의 조성비와 상이할 수 있다.
산화물 반도체층(130)이 조성비가 서로 상이한 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)을 포함하는 경우, 도 8과 같이 헤테로 접합(Hetero-junction) 구조를 갖는다. 여기서, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)의 접합 부분에는, 박막 간 페르미 에너지 준위 차이로 인해 내부 확산 전위(builtin potential)에 의한 공핍 영역(depletion region)이 형성되며, 내부 확산 전위는 접합 부분에서 밴드 벤딩(band bending)을 유발한다. 산화물 반도체층(130)은 공핍 영역을 갖기 때문에 총 전하 밀도를 제어할 수 있어, 채널 길이에 따라 문턱 전압이 쉬프트되는 것을 방지할 수 있다. 즉, 본 명세서의 일 실시예는 제2 산화물 반도체층(132)을 형성함으로써 고이동도 박막으로 형성되는 산화물 반도체층(130)에서 전하 밀도가 높아지는 것을 효과적으로 억제할 수 있으므로, 산화물 반도체층(130)의 채널의 길이 변화에 따라 문턱 전압이 시프트 되는 것을 방지할 수 있다. 그 결과, 본 명세서의 일 실시예는 전자 이동도를 높임과 동시에 바람직한 박막 트랜지스터의 소자 특성을 확보할 수 있다.
도 9는 본 명세서의 일 실시예에 따른 박막 트랜지스터에서 채널 길이 변동시 게이트 소스간 전압에 따른 드레인-소스간 전류를 보여주는 그래프이다. 도 9에서 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)을 포함하는 박막 트랜지스터에서 채널 길이를 4㎛ 내지 10㎛로 변동시키면서 게이트 소스간 전압에 따른 드레인-소스간 전류를 측정한 실험 결과가 나타나 있다. 또한, 도 9에서는 일 예로서 드레인-소스간 전압(Vds)을 10V로, 제1 산화물 반도체층(131)의 인듐-갈륨-아연-주석의 조성비를 4:1:4:1로, 제2 산화물 반도체층(132)의 인듐-갈륨-아연-주석의 조성비를 4:12:16:1로 설정하여 실험을 진행하였다.
도 9를 참조하면, 본 명세서의 일 실시예에 따른 박막 트랜지스터의 경우, 채널 길이 변동에 따라 문턱 전압이 거의 변화되지 않음을 알 수 있다. 즉, 본 명세서의 일 실시예에 따른 박막 트랜지스터는 쇼트 채널을 구현하면서도 요구하는 문턱 전압을 유지할 수 있어 원하는 박막 트랜지스터의 소자 특성을 확보 가능하다.
또한, 도 9와 같이, 산화물 반도체층(130)의 채널이 4㎛의 폭을 갖고 4㎛의 길이를 갖는 경우, 전자 이동도는 대략 23 cm2/V×s일 수 있다. 이는, 도 1과 같이 IGZO 기반의 반도체층을 갖는 박막 트랜지스터의 전자 이동도가 동일한 채널 폭과 채널 길이에서 대략 10 cm2/V×s인 것과 비교할 때, 높은 수치에 해당한다. 이와 같이, 본 명세서의 일 실시예에 따른 박막 트랜지스터는 쇼트 채널로 구현하더라도 문턱전압이 변동되지 않으며, 전자 이동도를 현저히 향상시킬 수 있다.
또한, 제2 산화물 반도체층(132)은 채널이기보다 제1 산화물 반도체층(131)이 채널로서 안정적으로 역할을 수행할 수 있도록 캡핑하여 보호하는 역할을 수행한다. 이를 위해, 제2 산화물 반도체층(132)의 주석(Sn) 대비 갈륨(Ga)의 함량(Ga/Sn)은 제1 산화물 반도체층(131)의 주석(Sn) 대비 갈륨(Ga)의 함량(Ga/Sn)보다 높을 수 있다. 이 경우, 제2 산화물 반도체층(132)은 제1 산화물 반도체층(131) 대비 전도성이 낮으며, 밴드 갭(band gap)이 크다.
도 10은 제2 산화물 반도체층의 갈륨 함량과 아연 함량 변화에 따른 식각률 변화를 보여주는 그래프이다.
도 10에는 제2 산화물 반도체층(132)의 인듐-갈륨-아연-주석의 조성비를 4:1:4:1, 4:4:4:1, 4:8:4:1, 4:12:4:1, 4:8:8:1, 4:8:12:1, 및 4:12:16:1로 변화시키면서 동일한 조건에서 식각률(etch rate)을 측정한 결과가 나타나 있다. 도 10과 같이 제2 산화물 반도체층(132)에서 갈륨(Ga)의 함량만을 높이는 경우, 제2 산화물 반도체층(132)의 식각률이 낮아질 수 있다. 이로 인해, 제2 산화물 반도체층(132)을 식각하는데 걸리는 시간이 길어질 수 있다.
도 10과 같이 제2 산화물 반도체층(132)에서 아연(Zn)의 함량을 높이는 경우 제2 산화물 반도체층(132)의 식각률은 높아진다. 그러므로, 제2 산화물 반도체층(132)의 식각 시간이 증가하는 것을 방지하기 위해, 갈륨(Ga)의 함량과 더불어 아연(Zn)의 함량을 함께 높이는 것이 바람직하다. 따라서, 제2 산화물 반도체층(132)의 주석(Sn) 대비 아연(Zn)의 함량(Zn/Sn)은 제1 산화물 반도체층(131)의 아연(Zn) 대비 갈륨(Ga)의 함량(Zn/Sn)보다 높을 수 있다.
제2 산화물 반도체층(132)의 갈륨과 아연의 함량 변화에 따른 소자 특성을 확인하기 위해, 표 1과 같이 제1 산화물 반도체층(131)의 인듐-갈륨-아연-주석 조성비를 4:1:4:1로 설정하고, 제2 산화물 반도체층(132)의 갈륨과 아연의 함량을 변화시키면서 CLV 및 전자 이동도를 측정하였다. 표 1에서, CLV는 채널 길이가 4㎛일 때 문턱전압과 채널 길이가 12㎛일 때 문턱전압 간의 차이를 가리킨다. CLV가 작다는 것은 채널 길이 변동에 따른 문턱전압 변동이 적다는 것을 가리킨다.
제1 산화물 반도체층 (In:Ga:Zn:Sn) 4:1:4:1
제2 산화물 반도체층 (In:Ga:Zn:Sn) 4:4:4:1 4:8:4:1 4:12:4:1 4:8:8:1 4:8:12:1 4:12:16:1
CLV(L=12-4㎛) 1.34 0.54 0.34 0.37 0.38 0.21
Mobility(L=4㎛) 33.3 21.9 23.6 20.5 25.2 20.7
표 1을 참조하면, 제2 산화물 반도체층(132)의 갈륨(Ga)의 함량을 높이는 경우, CLV 값이 낮아진다. 또한, 식각률을 조정하기 위해 갈륨(Ga)의 함량과 함께 아연(Zn)의 함량을 높이는 경우에도, CLV 값이 낮아지면서 20cm2/V×s 이상의 전자 이동도를 확보할 수 있다.
하지만, 제2 산화물 반도체층(132)에서 아연(Zn)의 함량을 계속해서 높이는 경우 박막 트랜지스터(100)의 PBTS 특성과 NBTIS 특성이 악화될 수 있으므로, 아연(Zn)의 함량은 이를 고려하여 설계하는 것이 바람직하다. 이에 대한 자세한 설명은 도 14a 내지 도 14c를 결부하여 후술한다.
이상에서 살펴본 바와 같이, 산화물 반도체층(130)을 쇼트 채널로 형성하더라도 문턱전압이 변동되는 것을 방지하고, 제1 산화물 반도체층(131)이 채널로서 안정적으로 역할을 수행할 수 있도록 캡핑하여 보호하는 역할을 수행함과 동시에 식각률을 높일 수 있는 제2 산화물 반도체층(132)의 인듐-갈륨-아연-주석의 조성비는 다음과 같은 조건을 만족하는 것이 바람직하다. 제2 산화물 반도체층(132)에서 주석(Sn) 대비 인듐(In)의 함량은 2.5≤In/Sn≤6이고, 주석(Sn) 대비 갈륨(Ga)의 함량은 10≤Ga/Sn≤16이며, 주석(Sn) 대비 아연(Zn)의 함량은 10≤Zn/Sn≤30일 수 있다. PBTS 특성과 NBTIS 특성을 만족하는 것은 문턱전압 변동 값이 -5V 내지 2V인 경우를 가리킨다. 여기서, 각 원소의 함량은 원자 퍼센트(atomic percent)를 가리킨다.
또한, 제2 산화물 반도체층(132)의 주석(Sn) 대비 인듐(In)의 함량은 제1 산화물 반도체층(131)의 주석(Sn) 대비 인듐(In)의 함량과 실질적으로 동일하거나 높을 수 있다. 또한, 제2 산화물 반도체층(132)의 주석(Sn) 대비 갈륨(Ga)의 함량은 제1 산화물 반도체층(131)의 주석(Sn) 대비 갈륨(Ga)의 함량보다 높을 수 있다. 또한, 제2 산화물 반도체층(132)의 주석(Sn) 대비 아연(Zn)의 함량은 제1 산화물 반도체층(131)의 주석(Sn) 대비 아연(Zn)의 함량의 함량보다 높을 수 있다.
나아가, 제2 산화물 반도체층(132)에서 인듐(In)의 함량비는 제1 산화물 반도체층(131)에서 인듐(In)의 함량비보다 낮을 수 있다. 또한, 제2 산화물 반도체층(132)에서 갈륨(Ga)의 함량비는 제1 산화물 반도체층(131)의 갈륨(Ga)에서 함량비보다 높을 수 있다. 또한, 제2 산화물 반도체층(132)에서 아연(Zn)의 함량비는 제1 산화물 반도체층(131)에서 아연(Zn)의 함량비보다 높을 수 있다. 또한, 제2 산화물 반도체층(132)에서 주석(Sn)의 함량비는 제1 산화물 반도체층(131)에서 주석(Sn)의 함량비보다 낮을 수 있다.
도 11a 및 도 11b는 도 7의 A 영역의 실시예들을 보여주는 확대 단면도들이다.
도 11a 및 도 11b를 참조하면, 제1 산화물 반도체층(131)의 측면들 각각의 기울기는 예각을 갖는 제1 각도(θ1)로 형성될 수 있다. 제2 산화물 반도체층(132)의 측면들 각각의 기울기는 도 11a와 같이 직각을 갖는 제2 각도(θ2)로 형성되거나 도 11b와 같이 예각을 갖는 제3 각도(θ3)로 형성될 수 있다.
구체적으로, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)은 서로 다른 조성비를 가지므로, 제1 기판의 온도에 따른 제1 산화물 반도체층(131)의 식각률과 제2 산화물 반도체층(132)의 식각률은 도 12와 같이 변화된다. 도 12에는 제1 산화물 반도체층(131)의 인듐-갈륨-아연-주석의 조성비가 4:1:4:1이고, 제2 산화물 반도체층(132)의 인듐-갈륨-아연-주석의 조성비는 4:12:16:1인 경우, 제1 기판의 온도에 따른 제1 산화물 반도체층(131)의 식각률과 제2 산화물 반도체층(132)의 식각률이 나타나 있다.
도 12와 같이 제1 기판(1110)의 온도가 200℃보다 낮은 경우 제1 산화물 반도체층(131)의 식각률(etching rate(Å/sec))은 제2 산화물 반도체층(132)의 식각률보다 높다. 도 7과 같이 제1 산화물 반도체층(131)이 제2 산화물 반도체층(132) 아래에 배치되는 경우, 제1 산화물 반도체층(131)의 식각률이 제2 산화물 반도체층(132)의 식각률보다 높다면, 도 13의 상온, 100℃, 및 150℃와 같이 제2 산화물 반도체층(132)의 측면들 각각의 기울기가 둔각으로 형성될 수 있다. 즉, 제2 산화물 반도체층(132)의 측면들 각각이 역테이퍼 구조로 형성될 수 있다. 이 경우, 소스 전극(140)과 드레인 전극(150)이 제1 산화물 반도체층(131)의 측면과 제2 산화물 반도체층(132)의 측면을 덮도록 형성되더라도, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)의 경계에서 공극이 형성될 수 있다. 이로 인해, 소스 전극(140)과 드레인 전극(150)을 식각하기 위한 식각액이 공극에 침투할 수 있으며, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)은 공극에 침투되는 식각액에 의해 추가로 식각될 수 있다. 그 결과, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)의 채널 길이 또는 채널 폭 등이 원하던 바와 상이하게 형성되는 문제가 발생할 수 있다.
하지만, 도 12와 같이 제1 기판(1110)의 온도가 200℃ 이상인 경우 제1 산화물 반도체층(131)의 식각률(etching rate(Å/sec))은 제2 산화물 반도체층(132)의 식각률보다 낮거나 실질적으로 동일할 수 있다. 이 경우, 도 13의 200℃ 및 250℃와 같이 제2 산화물 반도체층(132)의 측면들 각각의 기울기가 예각 또는 직각으로 형성될 수 있다. 즉, 제2 산화물 반도체층(132)의 측면들 각각이 정테이퍼 구조로 형성될 수 있다. 이 경우, 소스 전극(140)과 드레인 전극(150)이 제1 산화물 반도체층(131)의 측면과 제2 산화물 반도체층(132)의 측면을 덮도록 형성된다면, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)의 경계에서 공극이 형성되지 않는다. 이로 인해, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)은 공극에 침투되는 식각액에 의해 추가로 식각되는 것을 방지할 수 있다. 따라서, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)의 채널 길이 또는 채널 폭 등이 원하던 바와 상이하게 형성되는 문제가 발생하는 것을 방지할 수 있다.
도 14a 내지 도 14c는 아연(Zn) 함량 변화에 따른 제2 산화물 반도체층의 물성 분석 이미지들이다.
도 14a에는 제2 산화물 반도체층(132)의 인듐-갈륨-아연-주석의 조성비가 4:12:12:1인 경우 제2 산화물 반도체층의 물성 분석 이미지가 나타나 있다. 도 14b에는 제2 산화물 반도체층(132)의 인듐-갈륨-아연-주석의 조성비가 4:12:16:1인 경우 제2 산화물 반도체층의 물성 분석 이미지가 나타나 있다. 도 14c에는 제2 산화물 반도체층(132)의 인듐-갈륨-아연-주석의 조성비가 4:12:20:1인 경우 제2 산화물 반도체층의 물성 분석 이미지가 나타나 있다. 도 14a 내지 도 14c에 도시된 물성 분석 이미지는 TEM(transmission electron microscopy) FFT(fast Fourier transrom) 패턴을 나타낸다.
도 14a와 같이 제2 산화물 반도체층(132)의 인듐-갈륨-아연-주석의 조성비가 4:12:12:1인 경우, 제2 산화물 반도체층(132)의 물성 분석 측정 지점에서는 한 방향의 결정 축(점선)만이 보여진다. 또한, 도 14b와 같이 제2 산화물 반도체층(132)에서는 인듐-갈륨-아연-주석의 조성비가 4:12:16:1인 경우에도, 제2 산화물 반도체층(132)의 물성 분석 측정 지점에서는 한 방향의 결정 축(점선)만이 보여진다. 하지만, 도 14c와 같이 제2 산화물 반도체층(132)의 인듐-갈륨-아연-주석의 조성비가 4:12:20:1인 경우, 제2 산화물 반도체층(132)의 물성 분석 측정 지점에서는 세 방향의 결정 축(점선)들이 보여진다.
제2 산화물 반도체층(132)에서 도 14c와 같이 세 방향의 결정 축(점선)들이 보여지는 경우, 제2 산화물 반도체층(132)의 물성 분석 측정 지점에서 구조상 상 분리(structual phase segregation)가 발생한 것을 가리킨다. 즉, 제2 산화물 반도체층(132)에서 화학량론(stoichimetry)에 변형이 발생한 것을 가리키며, 이 경우 박막 트랜지스터(100)의 PBTS(postive bias temperature stress) 특성과 NBTIS(negative bias temperature illumination stress) 특성이 악화될 수 있다. 따라서, 제2 산화물 반도체층(132)의 인듐(In) 대비 아연(Zn)의 함량(Zn/In)은 5 보다 작은 것이 바람직하다.
도 15는 제1 산화물 반도체층의 두께가 300Å일 때, 제2 산화물 반도체층의 두께 변화에 따른 박막 트랜지스터의 PBTS 문턱전압 변동 값, 및 NBTIS 문턱전압 변동 값을 보여주는 그래프이다.
도 15에는 제1 산화물 반도체층(131)의 두께를 300Å로 고정하고, 제2 산화물 반도체층(132)의 두께를 100Å, 200Å, 300Å, 400Å, 500Å로 변화시켰을 때, 박막 트랜지스터(100)의 PBTS 문턱전압 변동 값(PBTSΔVth)과 및 NBTIS 문턱전압 변동 값(NBTISΔVth)이 나타나 있다.
제1 산화물 반도체층(131)은 박막 증착 균일도와 전자 이동도 특성을 고려할 때 100Å 이상으로 형성되는 것이 바람직하며, 공정 시간을 고려할 때 1000Å 이하로 형성되는 것이 바람직하다. 따라서, 제1 산화물 반도체층(131)의 두께는 문턱전압 쉬프트, 제1 산화물 반도체층(131)과 접하는 상부 또는 하부 절연막의 산소 또는 수소 농도 등을 고려하여 100Å 내지 1000Å으로 미리 설정될 수 있으며, 도 15에서는 제1 산화물 반도체층(131)의 두께가 300Å인 것을 일 예로 하여 실험을 진행하였다.
도 15를 참조하면, 표시장치에 형성된 박막 트랜지스터(100)의 문턱전압의 포지티브 쉬프트를 고려할 때 문턱전압 변동 값(BTSΔVth)은 -5V 내지 2V인 것이 바람직하다. 문턱전압 변동 값(BTSΔVth)은 PBTS 문턱전압 변동 값(PBTSΔVth)과 및 NBTIS 문턱전압 변동 값(NBTISΔVth)을 포함한다.
도 15와 같이 제2 산화물 반도체층(132)의 두께가 100Å일 때, 박막 트랜지스터(100)의 BTS 문턱전압 변동 값(BTSΔVth)은 -5V 내지 2V를 벗어난다. 또한, 제2 산화물 반도체층(132)의 두께가 500Å일 때, 박막 트랜지스터(100)의 BTS 문턱전압 변동 값(BTSΔVth)은 -5V 내지 2V를 벗어난다. 제2 산화물 반도체층(132)의 두께가 200Å, 300Å, 400Å일 때, 박막 트랜지스터(100)의 문턱전압 변동 값(BTSΔVth)은 -5V 내지 2V 내에 있다.
따라서, 박막 트랜지스터(100)의 문턱전압 변동 값(BTSΔVth)을 고려하였을 때, 제1 산화물 반도체층(131)의 두께가 300Å일 때, 제2 산화물 반도체층(132)의 두께는 200Å, 300Å, 400Å인 것이 바람직하다. 즉, 제2 산화물 반도체층(132)의 두께는 제1 산화물 반도체층(131)의 두께의 1/3보다 두껍고, 제1 산화물 반도체층(131)의 두께의 5/3보다 얇은 것이 바람직하다.
도 16은 본 명세서의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 보여주는 흐름도이다. 도 17a 내지 도 17e는 본 명세서의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
이하에서는, 도 16 및 도 17a 내지 도 17e를 결부하여 본 명세서의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 상세히 설명한다.
첫 번째로, 도 17a와 같이 제1 기판(1110) 상에 게이트 전극(110)을 형성하고, 게이트 전극(110) 상에 게이트 절연막(120)을 형성한다. (도 17의 S101)
구체적으로, 스퍼터링법(sputtering)에 의해 제1 기판(1110) 상에 제1 금속층을 형성한다. 그리고 나서, 제1 금속층 상에 포토 레지스트 패턴을 형성한 후 제1 금속층을 식각하는 마스크 공정을 이용하여 제1 금속층을 패터닝함으로써 게이트 전극(110)을 형성한다. 게이트 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
또는, 제1 기판(1100)을 통해 침투하는 수분으로부터 박막 트랜지스터(100)를 보호하기 위해, 제1 기판(1110) 상에 버퍼막(300)이 형성되고, 버퍼막(300) 상에 게이트 전극(110)이 형성될 수도 있다. 이 경우, 버퍼막(300)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(300)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(300)은 PECVD법(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 형성될 수 있다.
그리고 나서, 게이트 전극(110) 상에 게이트 절연막(120)을 형성한다. 게이트 절연막(120)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 게이트 절연막(120)은 PECVD법을 이용하여 형성될 수 있다.
두 번째로, 도 17b와 같이 게이트 절연막(120) 상에 제1 반도체 물질층(131')과 제2 반도체 물질층(132')을 형성하고, 제2 반도체 물질층(132') 상에 포토 레지스트 패턴(133)을 형성한다. (도 16의 S102)
구체적으로, 게이트 절연막(120) 상에 제1 반도체 물질층(131')을 형성한다. 제1 반도체 물질층(131')은 전자 이동도(mobility)를 높이기 위해 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)로 이루어질 수 있다.
그리고 나서, 제1 반도체 물질층(131') 상에 제2 반도체 물질층(132')을 형성한다. 제2 반도체 물질층(132')은 채널의 길이 변화에 따라 문턱 전압이 급격히 시프트 되는 것을 방지하기 위해 제1 반도체 물질층(131')과 상이한 인듐-갈륨-아연-주석의 조성비를 갖는다. 제1 반도체 물질층(131')과 제2 반도체 물질층(132')은 동일한 장비에서 연속하여 증착되는 것이 바람직하다.
그리고 나서, 제2 반도체 물질층(132') 상에 포토 레지스트 패턴(133)을 형성한다.
세 번째로, 도 17c와 같이 제1 기판(1110)의 온도를 200℃ 이상으로 유지하면서, 제1 반도체 물질층(131')과 제2 반도체 물질층(132')을 동시 식각하여 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)을 형성하고, 포토 레지스트 패턴(133)을 제거한다. (도 16의 S103)
구체적으로, 도 12 및 도 13을 결부하여 설명한 바와 같이 제1 기판의 온도가 200℃보다 낮을 때 제1 반도체 물질층(131')과 제2 반도체 물질층(132')을 식각하는 경우, 제1 반도체 물질층(131')의 식각률이 제2 반도체 물질층(132')의 식각률보다 높으므로, 제2 산화물 반도체층(132)의 측면의 기울기가 둔각으로 형성될 수 있다. 이 경우, 소스 전극(140)과 드레인 전극(150)이 제1 산화물 반도체층(131)의 측면과 제2 산화물 반도체층(132)의 측면을 덮도록 형성되더라도, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)의 경계에 공극이 형성될 수 있다. 이로 인해, 소스 전극(140)과 드레인 전극(150)을 식각하기 위한 식각액이 공극에 침투할 수 있으며, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)은 공극에 침투되는 식각액에 의해 추가로 식각될 수 있다. 그 결과, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)의 채널 길이 또는 채널 폭 등이 원하던 바와 상이하게 형성되는 문제가 발생할 수 있다.
하지만, 도 12와 같이 제1 기판(1110)의 온도를 200℃ 이상으로 유지하면서 제1 반도체 물질층(131')과 제2 반도체 물질층(132')을 식각하는 경우, 제2 반도체 물질층(132')의 식각률이 제2 반도체 물질층(131')의 식각률보다 높으므로, 제2 산화물 반도체층(132)의 측면의 기울기가 예각으로 형성될 수 있다. 이 경우, 소스 전극(140)과 드레인 전극(150)이 제1 산화물 반도체층(131)의 측면과 제2 산화물 반도체층(132)의 측면을 덮도록 형성된다면, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)의 경계에서 공극이 형성되지 않는다. 이로 인해, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)이 공극에 침투되는 식각액에 의해 추가로 식각되는 것을 방지할 수 있다. 따라서, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)의 채널 길이 또는 채널 폭 등이 원하던 바와 상이하게 형성되는 문제가 발생하는 것을 방지할 수 있다.
제1 기판(1110)의 온도를 200℃ 이상으로 유지하면서 옥살산(oxalic acid)과 같이 제1 반도체 물질층(131')과 제2 반도체 물질층(132')을 동시 식각할 수 있는 식각액을 이용하여 제1 반도체 물질층(131')과 제2 반도체 물질층(132')을 동시 식각하여 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)을 형성한다. 그리고 나서, 스트립(strip) 공정으로 포토 레지스트 패턴(133)을 제거한다.
네 번째로, 도 17d와 같이 소스 전극(140)과 드레인 전극(150)을 형성한다. (도 16의 S104)
소스 전극(140)은 주된 채널층인 제1 산화물 반도체층(131)의 일측과 제2 산화물 반도체층(132)의 일측에 직접 접촉될 수 있다. 구체적으로, 소스 전극(140)은 제1 산화물 반도체층(131)의 일측면과 제2 산화물 반도체층(132)의 일측면 및 상면 일부에 직접 접촉될 수 있다. 또한, 드레인 전극(150)은 제1 산화물 반도체층(131)의 타측과 제2 산화물 반도체층(132)의 타측에 직접 접촉될 수 있다. 구체적으로, 소스 전극(140)은 제1 산화물 반도체층(131)의 타측면과 제2 산화물 반도체층(132)의 타측면 및 상면 일부에 직접 접촉될 수 있다. 소스 전극(140)과 드레인 전극(150)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
다섯 번째로, 도 17e와 같이 산화물 반도체층(130), 소스 전극(140), 및 드레인 전극(150) 상에는 보호막(160)이 형성된다. (도 16의 S105)
보호막(160)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
도 18은 본 명세서의 또 다른 실시예에 따른 박막 트랜지스터를 보여주는 평면도이다. 도 19는 도 18의 Ⅱ-Ⅱ'의 일 예를 보여주는 단면도이다.
도 18 및 도 19에서 제1 산화물 반도체층(131)의 제1 방향(X축 방향)의 길이가 제2 산화물 반도체층(132)의 제1 방향(X축 방향)의 길이보다 길게 형성되는 것을 제외하고는 도 6 및 도 7을 결부하여 설명한 바와 실질적으로 동일하므로, 중복된 설명은 생략한다.
도 18 및 도 19에서는 제1 산화물 반도체층(131)이 제2 산화물 반도체층(132)보다 넓은 면적을 가지므로, 소스 및 드레인 전극들(140, 150)과 주된 채널층인 제1 산화물 반도체층(131) 사이에 접촉 면적을 넓힐 수 있다. 이에 따라, 도 18 및 도 19에 도시된 본 명세서의 또 다른 실시예는 컨택(contact) 저항을 줄일 수 있는 장점이 있다.
도 20은 본 명세서의 또 다른 실시예에 따른 박막 트랜지스터를 보여주는 평면도이다. 도 21은 도 20의 Ⅲ-Ⅲ'의 일 예를 보여주는 단면도이다.
도 20 및 도 21에서는 본 명세서의 다른 실시예에 따른 박막 트랜지스터가 코플라나(coplanar) 구조로 형성된 것을 예시하였다. 코플라나 구조는 게이트 전극이 액티브층의 상부에 형성된 상부 게이트(top gate) 구조를 가진다.
도 20 및 도 21을 참조하면, 본 명세서의 또 다른 실시예에 따른 박막 트랜지스터(100)는 게이트 전극(110), 산화물 반도체층(130), 소스 전극(140), 및 드레인 전극(150)을 포함한다.
박막 트랜지스터(100)는 제1 기판(1110) 상에 형성된다. 제1 기판(1110)은 플라스틱(plastic) 또는 유리(glass)로 이루어질 수 있다.
제1 기판(1110)을 통해 침투하는 수분으로부터 박막 트랜지스터(100)를 보호하기 위해 버퍼막(300)이 제1 기판(1100) 상에 형성될 수 있다. 버퍼막(300)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(300)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(300)은 생략될 수 있다.
버퍼막(300) 상에는 산화물 반도체층(130)이 형성된다. 산화물 반도체층(130)은 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)을 포함한다. 제1 산화물 반도체층(131)은 전자가 이동하는 주된 채널층이므로, 게이트 전극(110)과 근접하게 배치된다. 따라서, 제1 산화물 반도체층(131)은 제2 산화물 반도체층(132) 보다 게이트 전극(110)에 근접하게 배치된 층으로 정의될 수 있고, 제2 산화물 반도체층(132)은 제1 산화물 반도체층(131) 보다 게이트 전극(110)으로부터 멀리 떨어져 배치된 층으로 정의될 수 있다. 예를 들어, 박막 트랜지스터(100)가 도 20 및 도 21과 같이 코플라나 구조로 형성되는 경우, 게이트 전극(110)이 산화물 반도체층(130) 위에 배치되므로, 제2 산화물 반도체층(132)은 제1 기판(1110) 또는 제1 기판(1110)의 버퍼막(300) 상에 배치되고, 제1 산화물 반도체층(131)은 제2 산화물 반도체층(132) 상에 배치될 수 있다.
또한, 제1 기판(1110)으로부터 산화물 반도체층(130)으로 입사되는 광을 차단하기 위해 산화물 반도체층(130) 아래에는 광 차단층이 형성될 수 있다.
산화물 반도체층(130) 상에는 게이트 절연막(120)이 형성된다. 게이트 절연막(120)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
게이트 절연막(120) 상에는 게이트 전극(110)이 형성된다. 게이트 전극(110)은 게이트 절연막(120)을 사이에 두고 산화물 반도체층(130)과 중첩되게 배치된다. 게이트 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
한편, 도 21에서는 게이트 절연막(120)이 게이트 전극(110)과 산화물 반도체층(130) 사이에만 배치된 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 즉, 게이트 절연막(120)은 산화물 반도체층(130)을 덮도록 넓게 형성될 수 있다.
게이트 전극(110) 상에는 게이트 절연막(120)이 형성된다. 게이트 절연막(120)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
게이트 전극(110)과 산화물 반도체층(130) 상에는 층간 절연막(170)이 형성된다. 층간 절연막(170)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
층간 절연막(170)에는 층간 절연막(170)을 관통하여 제1 산화물 반도체층(131)의 일측을 노출시키는 제1 콘택홀(CT1)과 층간 절연막(170)을 관통하여 제1 산화물 반도체층(131)의 타측을 노출시키는 제2 콘택홀(CT2)이 형성된다.
층간 절연막(170) 상에는 소스 전극(140)과 드레인 전극(150)이 형성된다. 소스 전극(140)은 제1 콘택홀(CT1)을 통해 제1 산화물 반도체층(131)의 일측에 접촉된다. 드레인 전극(150)은 제2 콘택홀(CT2)을 통해 제1 산화물 반도체층(131)의 타측에 접촉된다.
소스 전극(140)과 드레인 전극(150) 상에는 보호막(160)이 형성된다. 보호막(160)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
제1 산화물 반도체층(131)은 전자 이동도(mobility)를 높이기 위해 인듐-갈륨-아연 산화물(Indium-Galium-Zinc Oxide; IGZO)보다 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)로 이루어지는 것이 바람직하다.
또한, 제2 산화물 반도체층(132) 역시 인듐-갈륨-아연-주석 산화물로 이루어질 수 있다. 구체적으로, 쇼트 채널로 형성하더라도 문턱전압이 변동되는 것을 방지하고, 제1 산화물 반도체층(131)이 채널로서 안정적으로 역할을 수행할 수 있도록 캡핑하여 보호하는 역할을 수행함과 동시에 식각률을 높일 수 있는 역할을 수행하기 위해서, 제2 산화물 반도체층(132)의 인듐-갈륨-아연-주석의 조성비는 제1 산화물 반도체층(131)의 인듐-갈륨-아연-주석의 조성비와 상이한 것이 바람직하다.
제1 산화물 반도체층(131)의 인듐-갈륨-아연-주석의 조성비와 제2 산화물 반도체층(132)의 인듐-갈륨-아연-주석의 조성비는 도 6 내지 도 13을 결부하여 설명한 바와 실질적으로 동일하므로, 중복된 설명은 생략한다.
도 22는 도 20의 Ⅲ-Ⅲ'의 다른 예를 보여주는 단면도이다.
도 22에서 소스 전극(140)과 드레인 전극(150) 각각이 제1 산화물 반도체층(131)뿐만 아니라 제2 산화물 반도체층(132)과 접속되는 것을 제외하고는 도 20 및 도 21을 결부하여 설명한 바와 실질적으로 동일하므로, 중복된 설명은 생략한다.
도 22를 참조하면, 제1 및 제2 콘택홀들(CH1, CH2) 각각은 층간 절연막(170)뿐만 아니라 제1 산화물 반도체층(131)을 관통하여 제2 산화물 반도체층(132)을 노출한다. 따라서, 소스 전극(140)은 제1 콘택홀(CH1)을 통해 제1 산화물 반도체층(131)뿐만 아니라 제2 산화물 반도체층(132)에도 접속될 수 있으며, 드레인 전극(150)은 제2 콘택홀(CH2)을 통해 제1 산화물 반도체층(131)뿐만 아니라 제2 산화물 반도체층(132)에도 접속될 수 있다.
이상에서 살펴본 바와 같이, 본 명세서의 실시예들은 주된 채널에 해당하는 제1 산화물 반도체층을 인듐-갈륨-아연-주석 산화물로 형성하고, 제1 산화물 반도체층과 인듐-갈륨-아연-주석 산화물의 조성비가 상이한 제2 산화물 반도체층을 포함한다. 그 결과, 본 명세서의 일 실시예는 전자 이동도를 높임과 동시에 채널 길이에 따라 문턱 전압이 변동(shift)되는 것을 방지할 수 있다. 따라서, 본 명세서의 일 실시예는 고속 구동이 필요한 고해상도의 평판표시장치에 적용할 수 있다.
또한, 본 명세서의 실시예들은 제1 산화물 반도체층의 측면의 기울기를 예각으로 형성하고, 제2 산화물 반도체층의 측면의 기울기를 직각 또는 예각으로 형성한다. 소스 전극과 드레인 전극이 제1 산화물 반도체층의 측면과 제2 산화물 반도체층의 측면을 덮는 경우, 제1 산화물 반도체층과 제2 산화물 반도체층의 경계에서 공극이 형성되지 않는다. 이로 인해, 본 명세서의 일 실시예는 제1 산화물 반도체층과 제2 산화물 반도체층이 공극에 침투되는 식각액에 의해 추가로 식각되는 것을 방지할 수 있다. 따라서, 본 명세서의 일 실시예는 제1 산화물 반도체층과 제2 산화물 반도체층의 채널 길이 또는 채널 폭 등이 원하던 바와 상이하게 형성되는 것을 방지할 수 있다.
또한, 본 명세서의 실시예들은 박막 트랜지스터의 PBTS(postive bias temperature stress) 특성과 NBTIS(negative bias temperature illumination stress) 특성이 악화되는 것을 방지하기 위해, 제2 산화물 반도체층의 인듐(In) 대비 아연(Zn)의 함량(Zn/In)이 5 보다 작도록 제2 산화물 반도체층을 형성한다.
나아가, 본 명세서의 실시예들은 박막 트랜지스터의 문턱전압의 포지티브 쉬프트와 네거티브 쉬프트를 고려하여, 제2 산화물 반도체층의 두께를 제1 산화물 반도체층의 두께의 1/3보다 두껍고, 제1 산화물 반도체층의 두께의 5/3보다 얇게 형성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 박막 트랜지스터 110: 게이트 전극
120: 게이트 절연막 130: 산화물 반도체층
131: 제1 산화물 반도체층 132: 제2 산화물 반도체층
140: 소스 전극 150: 드레인 전극
160: 보호막 170: 층간 절연막
CT1: 제1 콘택홀 CT2: 제2 콘택홀
1000: 표시장치 1100: 표시패널
1200: 게이트 구동부 1300: 소스 드라이브 집적회로
1400: 연성필름 1500: 회로보드
1600: 타이밍 제어부

Claims (18)

  1. 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)로 이루어진 제1 산화물 반도체층; 및
    상기 인듐-갈륨-아연-주석 산화물로 이루어지는 제2 산화물 반도체층을 구비하고,
    상기 제2 산화물 반도체층의 주석 대비 갈륨의 함량(Ga/Sn)은 상기 제1 산화물 반도체층의 주석 대비 갈륨의 함량(Ga/Sn)보다 높고,
    상기 제2 산화물 반도체층의 주석 대비 아연의 함량(Zn/Sn)은 상기 제1 산화물 반도체층의 주석 대비 아연의 함량(Zn/Sn)보다 높고,
    상기 제1 산화물 반도체층의 주석(Sn) 대비 인듐(In)의 함량은 2.5≤In/Sn≤5, 주석(Sn) 대비 갈륨(Ga)의 함량은 1≤Ga/Sn≤2, 주석(Sn) 대비 아연(Zn)의 함량은 2.5≤Zn/Sn≤5를 만족하는 것을 특징으로 하는 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제1 산화물 반도체층의 일 측면의 기울어진 각도는 예각이고,
    상기 제2 산화물 반도체층의 일 측면은 기울어진 각도는 90도 또는 예각인 것을 특징으로 하는 박막 트랜지스터.
  3. 제 1 항에 있어서,
    상기 제2 산화물 반도체층의 인듐 대비 아연의 함량(Zn/In)은 5 보다 작은 것을 특징으로 하는 박막 트랜지스터.
  4. 제 1 항에 있어서,
    상기 제2 산화물 반도체층의 두께는 상기 제1 산화물 반도체층의 두께의 1/3보다 두껍고 상기 제1 산화물 반도체층의 두께의 5/3보다 얇은 것을 특징으로 하는 박막 트랜지스터.
  5. 제 1 항에 있어서,
    상기 제2 산화물 반도체층보다 상기 제1 산화물 반도체층에 근접하게 배치되는 게이트 전극을 더 구비하는 박막 트랜지스터.
  6. 제 5 항에 있어서,
    상기 제1 산화물 반도체층은 게이트 절연막을 사이에 두고 상기 게이트 전극과 중첩되는 것을 특징으로 하는 박막 트랜지스터.
  7. 제 5 항에 있어서,
    상기 게이트 전극은 상기 제1 산화물 반도체층 아래에 배치되고,
    상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층 상에 배치되는 것을 특징으로 하는 박막 트랜지스터.
  8. 제 7 항에 있어서,
    상기 제1 산화물 반도체층의 일측과 상기 제2 산화물 반도체층의 일측에 접촉된 소스 전극; 및
    상기 제1 산화물 반도체층의 타측과 상기 제2 산화물 반도체층의 타측에 접촉된 드레인 전극을 더 구비하는 박막 트랜지스터.
  9. 제 5 항에 있어서,
    상기 게이트 전극은 상기 제1 산화물 반도체층 상에 배치되고,
    상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층 아래에 배치되는 것을 특징으로 하는 박막 트랜지스터.
  10. 제 9 항에 있어서,
    층간 절연막을 관통하는 제1 콘택홀을 통해 상기 제1 산화물 반도체층의 일측에 접촉된 소스 전극; 및
    상기 층간 절연막을 관통하는 제2 콘택홀을 통해 상기 제1 산화물 반도체층의 타측에 접촉된 드레인 전극을 더 구비하는 박막 트랜지스터.
  11. 제 10 항에 있어서,
    상기 소스 전극은 상기 제1 산화물 반도체층을 관통하는 상기 제1 콘택홀을 통해 상기 제2 산화물 반도체층의 일 측에 접촉되고,
    상기 드레인 전극은 상기 제1 산화물 반도체층을 관통하는 상기 제2 콘택홀을 통해 상기 제2 산화물 반도체층의 타 측에 접촉되는 것을 특징으로 하는 박막 트랜지스터.
  12. 제 1 항에 있어서,
    상기 제2 산화물 반도체층의 주석 대비 인듐의 함량(In/Sn)은 상기 제1 산화물 반도체층의 주석 대비 인듐의 함량(In/Sn)보다 높거나 동일한 것을 특징으로 하는 박막 트랜지스터.
  13. 제 1 항에 있어서,
    상기 제2 산화물 반도체층에서 갈륨(Ga)의 함량비는 상기 제1 산화물 반도체층에서 갈륨(Ga)의 함량비보다 높고, 상기 제2 산화물 반도체층에서 아연(Zn)의 함량비는 상기 제1 산화물 반도체층에서 아연(Zn)의 함량비보다 높은 것을 특징으로 하는 박막 트랜지스터.
  14. 제 1 항에 있어서,
    상기 제2 산화물 반도체층에서 인듐(In)의 함량비는 상기 제1 산화물 반도체층에서 인듐(In)의 함량비보다 낮으며, 상기 제2 산화물 반도체층에서 주석(Sn)의 함량비는 제1 산화물 반도체층(131)에서 주석(Sn)의 함량비보다 낮은 것을 특징으로 하는 박막 트랜지스터.
  15. 삭제
  16. 제 1 항에 있어서,
    상기 제2 산화물 반도체층의 주석(Sn) 대비 인듐(In)의 함량은 2.5≤In/Sn≤6, 주석(Sn) 대비 갈륨(Ga)의 함량은 10≤Ga/Sn≤16, 주석(Sn) 대비 아연(Zn)의 함량은 10≤Zn/Sn≤30을 만족하는 것을 특징으로 하는 박막 트랜지스터.
  17. 데이터 라인들, 게이트 라인들, 상기 데이터 라인들과 상기 게이트 라인들의 교차 영역들에 배치된 화소들을 포함하는 표시패널; 및
    상기 데이터 라인들에 데이터 전압들을 공급하는 데이터 구동부를 구비하고,
    상기 화소들 각각은 제 1 항 내지 제14항 및 제 16 항 중 어느 한 항에 기재된 박막 트랜지스터를 포함하는 것을 특징으로 하는 표시장치.
  18. 데이터 라인들, 게이트 라인들, 상기 데이터 라인들과 상기 게이트 라인들의 교차 영역들에 배치된 화소들을 포함하는 표시패널; 및
    상기 데이터 라인들에 데이터 전압들을 공급하는 데이터 구동부를 구비하고,
    상기 표시패널은 상기 게이트 라인들에 게이트 신호들을 출력하는 게이트 구동부를 더 포함하고,
    상기 게이트 구동부는 제 1 항 내지 제14항 및 제 16 항 중 어느 한 항에 기재된 박막 트랜지스터를 포함하는 것을 특징으로 하는 표시장치.
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