KR20220053755A - 표시 장치 - Google Patents

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KR20220053755A
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임상형
김규민
양희원
이동하
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삼성디스플레이 주식회사
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Abstract

일 실시예에 따른 표시 장치는 기판 상에 위치하는 제1 도전층, 상기 기판 상에 위치하는 트랜지스터, 그리고 상기 트랜지스터와 전기적으로 연결된 발광 소자를 포함하고, 상기 트랜지스터는, 상기 제1 도전층과 적어도 일부 중첩하며, 상기 제1 도전층 상에 위치하는 반도체층, 그리고 상기 반도체층 위에 위치하는 게이트 전극을 포함하고, 상기 반도체층은, 상기 제1 도전층과 이격된 제1 영역, 상기 제1 도전층의 가장자리와 중첩하는 제2 영역, 그리고 상기 제1 도전층과 중첩하는 제3 영역을 포함하고, 상기 반도체층의 상기 제1 영역에서 서로 마주하는 2개의 가장자리 사이의 제1 너비는 상기 제2 영역에서 상기 제1 도전층과 중첩하는 상기 반도체층의 제2 너비 보다 작다.

Description

표시 장치{DISPLAY DEVICE}
본 개시는 표시 장치에 관한 것이다.
최근 자발광 표시 장치로서 발광 표시 장치(light emitting diode display)가 주목 받고 있다. 발광 표시 장치는 자체 발광 특성을 가지며, 액정 표시 장치(liquid crystal display device)와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
일반적으로 발광 표시 장치는 복수의 화소를 포함하고, 각 화소는 복수의 트랜지스터 및 발광 소자를 포함한다. 복수의 트랜지스터는 스캔선, 데이터선 등에 연결되어 있으며 발광 소자에 구동 전류를 전달할 수 있다.
실시예들은 안정적인 형태로 형성되는 트랜지스터 및 이를 포함하는 표시 장치를 제공하기 위한 것이다.
일 실시예에 따른 표시 장치는 기판 상에 위치하는 제1 도전층, 상기 기판 상에 위치하는 트랜지스터, 그리고 상기 트랜지스터와 전기적으로 연결된 발광 소자를 포함하고, 상기 트랜지스터는, 상기 제1 도전층과 적어도 일부 중첩하며, 상기 제1 도전층 상에 위치하는 반도체층, 그리고 상기 반도체층 위에 위치하는 게이트 전극을 포함하고, 상기 반도체층은, 상기 제1 도전층과 이격된 제1 영역, 상기 제1 도전층의 가장자리와 중첩하는 제2 영역, 그리고 상기 제1 도전층과 중첩하는 제3 영역을 포함하고, 상기 반도체층의 상기 제1 영역에서 서로 마주하는 2개의 가장자리 사이의 제1 너비는 상기 제2 영역에서 상기 제1 도전층과 중첩하는 상기 반도체층의 제2 너비 보다 작다.
상기 제2 영역은 상기 제1 영역 및 상기 제3 영역의 가장자리로부터 돌출된 형태를 가질 수 있다.
상기 제2 영역은 삼각형, 사각형, 또는 반원형과 같은 평면 형태를 가지면서 돌출될 수 있다.
상기 제2 영역은 돌출된 정도가 가장 큰 끝단을 포함하고, 상기 제2 영역의 끝단은 상기 제3 영역과 중첩할 수 있다.
상기 반도체층의 상기 제3 영역에서 서로 마주하는 2개의 가장자리 사이의 거리는 제3 너비이고, 상기 제1 너비 및 상기 제3 너비는 일정할 수 있다.
상기 제1 너비는 상기 제3 너비는 실질적으로 동일할 수 있다.
상기 제1 너비는 상기 제3 너비 보다 작을 수 있다.
상기 제2 영역의 가장자리는 직선 형태일 수 있다.
상기 제2 영역의 가장자리는 곡선 형태일 수 있다.
일 실시예에 따른 표시 장치는 기판 상에 위치하는 제1 도전층, 상기 기판 상에 위치하는 트랜지스터, 그리고 상기 트랜지스터와 전기적으로 연결된 발광 소자를 포함하고, 상기 트랜지스터는, 상기 제1 도전층과 일부 중첩하며, 상기 제1 도전층 상에 위치하는 반도체층, 그리고 상기 반도체층의 채널과 중첩하며, 상기 반도체층 위에 위치하는 게이트 전극을 포함하고, 상기 반도체층은, 상기 제1 도전층과 이격된 제1 영역, 상기 제1 도전층을 가로지르는 가장자리를 포함하는 제2 영역, 그리고 상기 제1 도전층과 중첩하는 제3 영역을 포함하고, 상기 제2 영역은 상기 제1 영역 및 상기 제3 영역으로부터 돌출된다.
상기 반도체층의 상기 제1 영역에서 서로 마주하는 2개의 가장자리 사이의 제1 너비는 상기 제2 영역에서 상기 제1 도전층의 가장자리와 중첩하는 상기 반도체층의 제2 너비 보다 작을 수 있다.
상기 제2 영역은 상기 제1 도전층에 대해 기울어진 일 가장자리를 포함하고, 상기 일 가장자리의 끝단은 상기 제1 도전층과 중첩할 수 있다.
상기 제2 영역은 상기 제1 도전층을 향해 넓어지는 형태를 포함할 수 있다.
상기 제2 영역은 상기 제3 영역을 향해 좁아지는 형태를 포함할 수 있다.
상기 제2 영역은 다각 형태 또는 반원 형태를 가질 수 있다.
일 실시예에 따른 표시 장치는 기판 상에 위치하는 제1 도전층, 상기 기판 상에 위치하는 트랜지스터, 그리고 상기 트랜지스터와 전기적으로 연결된 발광 소자를 포함하고, 상기 트랜지스터는, 상기 제1 도전층과 일부 중첩하며, 상기 제1 도전층 상에 위치하는 반도체층, 그리고 상기 반도체층의 채널과 중첩하며, 상기 반도체층 위에 위치하는 게이트 전극을 포함하고, 상기 반도체층은, 상기 제1 도전층과 이격된 제1 영역, 상기 제1 도전층의 가장자리와 중첩하는 제2 영역, 그리고 상기 제1 도전층과 중첩하는 제3 영역을 포함하고, 상기 제1 영역의 너비는 상기 제3 영역의 너비보다 작다.
상기 제2 영역은 상기 제1 영역 및 상기 제3 영역 사이에 위치하며, 상기 제1 영역의 제1 가장자리와, 상기 제3 영역의 제3 가장자리를 연결하는 제2 가장자리를 포함할 수 있다.
상기 제2 가장자리는 곡선 형태이거나 직선 형태일 수 있다.
상기 제2 영역은 제3 영역을 향해 넓어지는 형태를 포함할 수 있다.
상기 제2 영역의 너비는 상기 제1 영역의 너비보다 클 수 있다.
실시예들에 따르면 도전층 상에 위치하는 반도체층이 안정적이 형태로 형성됨에 따라 일정한 특성을 가지는 트랜지스터 및 이를 포함하는 표시 장치의 제공이 가능할 수 있다.
도 1은 일 실시예에 따른 일 화소의 회로도이다.
도 2a는 일 트랜지스터의 개략적인 평면도이다.
도 2b는 도 2a의 A-A'을 따라 자른 단면도이다.
도 3a, 도 3b, 도 3c는 일 트랜지스터의 일부 구성요소를 도시한 평면도이다.
도 4a, 및 도 4b는 일 트랜지스터의 일부 구성요소를 도시한 평면도이다.
도 5는 일 실시예에 따른 화소의 배치도이다.
도 6은 일 실시예에 따른 일부 영역의 단면도이다.
도 7, 도 8, 도 9 및 도 10 각각은 일부 구성요소를 나타낸 화소의 배치도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
도 1은 일 실시예에 따른 표시 장치의 일 화소의 회로도이다.
일 실시예에 의한 표시 장치는 복수의 화소(PX1, PX2, PX3)를 포함한다. 복수의 화소(PX1, PX2, PX3) 각각은 도 1에 도시된 바와 같이 복수의 트랜지스터(T1, T2, T3), 커패시터(Cst), 그리고 발광 소자인 적어도 하나의 발광 다이오드(light emitting diode)(ED)를 포함할 수 있다. 본 실시예에서는 한 화소(PX1, PX2, PX3)가 하나의 발광 다이오드(ED)를 포함하는 예를 주로 하여 설명한다.
복수의 트랜지스터(T1, T2, T3)는 구동 트랜지스터(T1), 스위칭 트랜지스터(T2) 및 초기화 트랜지스터(T3)를 포함한다. 아래에서 설명할 제1 전극 영역 영역과 제2 전극 영역은 각 트랜지스터(T1, T2, T3)의 채널의 양쪽에 위치하는 두 전극 영역을 구분하기 위한 것으로서, 소스 전극 영역 또는 드레인 전극 영역일 수 있다.
구동 트랜지스터(T1)의 게이트 전극은 커패시터(Cst)의 일단과 연결되어 있다. 제1 구동 트랜지스터(T1)의 제1 전극 영역은 구동 전압(ELVDD)을 전달하는 구동 전압선과 연결되어 있다. 구동 트랜지스터(T1)의 제2 전극 영역은 발광 다이오드(ED)의 애노드 및 커패시터(Cst)의 타단과 연결되어 있다. 구동 트랜지스터(T1)는 스위칭 트랜지스터(T2)의 스위칭 동작에 따라 데이터선으로부터 데이터 전압(DAT1, DAT2, DAT3)을 전달받아 커패시터(Cst)에 저장된 전압에 따라 발광 다이오드(ED)에 구동 전류를 공급할 수 있다.
스위칭 트랜지스터(T2)의 게이트 전극은 제1 스캔 신호(SC)를 전달하는 제1 스캔선과 연결되어 있다. 스위칭 트랜지스터(T2)의 제1 전극 영역은 데이터 전압(DAT1, DAT2, DAT3) 또는 기준 전압을 전달할 수 있는 데이터선과 연결되어 있다. 스위칭 트랜지스터(T2)의 제2 전극 영역은 커패시터(Cst)의 일단 및 구동 트랜지스터(T1)의 게이트 전극과 연결되어 있다. 스위칭 트랜지스터(T2)는 제1 스캔 신호(SC)에 따라 턴온되어 기준 전압 또는 데이터 전압(DAT1, DAT2, DAT3)을 구동 트랜지스터(T1)의 게이트 전극 및 커패시터(Cst)의 일단으로 전달할 수 있다.
초기화 트랜지스터(T3)의 게이트 전극은 제2 스캔 신호(SS)를 전달하는 제2 스캔선과 연결되어 있다. 초기화 트랜지스터(T3)의 제1 전극 영역은 커패시터(Cst)의 타단, 구동 트랜지스터(T1)의 제2 전극 영역 및 발광 다이오드(ED)의 애노드와 연결되어 있다. 초기화 트랜지스터(T3)의 제2 전극 영역은 초기화 전압(INIT)을 전달하는 초기화 전압선과 연결되어 있다. 초기화 트랜지스터(T3)는 제2 스캔 신호(SS)에 따라 턴온되어 초기화 전압(INIT)을 발광 다이오드(ED)의 애노드 및 커패시터(Cst)의 타단에 전달하여 발광 다이오드(ED)의 애노드의 전압을 초기화시킬 수 있다.
커패시터(Cst)의 일단은 구동 트랜지스터(T1)의 게이트 전극과 연결되어 있다. 커패시터(Cst)의 타단은 초기화 트랜지스터(T3)의 제1 전극 영역 및 발광 다이오드(ED)의 애노드와 연결되어 있다. 발광 다이오드(ED)의 캐소드는 공통 전압(ELVSS)을 전달하는 공통 전압선과 연결되어 있다.
발광 다이오드(ED)는 구동 트랜지스터(T1)에 의해 생성된 구동 전류에 따른 휘도의 빛을 발광할 수 있다.
도 1에 도시한 회로의 동작의 한 예, 특히 한 프레임 동안의 동작의 한 예에 대하여 설명한다. 여기서는 트랜지스터들(T1, T2, T3)이 N형 채널 트랜지스터인 경우를 예로 들어 설명하나, 이에 한정되는 것은 아니다.
한 프레임이 시작되면, 초기화 구간에서 하이 레벨의 제1 스캔 신호(SC) 및 하이 레벨의 제2 스캔 신호(SS)가 공급되어 스위칭 트랜지스터(T2) 및 초기화 트랜지스터(T3)가 턴온된다. 턴온된 스위칭 트랜지스터(T2)를 통해 데이터선으로부터의 기준 전압이 구동 트랜지스터(T1)의 게이트 전극 및 커패시터(Cst)의 일단에 공급되고, 턴온된 초기화 트랜지스터(T3)를 통해 초기화 전압(INIT)이 구동 트랜지스터(T1)의 제2 전극 영역 및 발광 다이오드(ED)의 애노드에 공급된다. 이에 따라, 초기화 구간 동안 구동 트랜지스터(T1)의 제2 전극 영역 및 발광 다이오드(ED)의 애노드는 초기화 전압(INIT)으로 초기화된다. 이때, 커패시터(Cst)에는 기준 전압과 초기화 전압(INIT)의 차전압이 저장된다.
다음, 센싱 구간에서 하이 레벨의 제1 스캔 신호(SC)가 유지된 상태에서 제2 스캔 신호(SS)가 로우 레벨이 되면, 스위칭 트랜지스터(T2)는 턴온 상태를 유지하고 초기화 트랜지스터(T3)는 턴오프된다. 턴온된 스위칭 트랜지스터(T2)를 통해 구동 트랜지스터(T1)의 게이트 전극 및 커패시터(Cst)의 일단은 기준 전압을 유지하고, 턴오프된 초기화 트랜지스터(T3)를 통해 구동 트랜지스터(T1)의 제2 전극 영역 및 발광 다이오드(ED)의 애노드는 초기화 전압(INIT)으로부터 끊어진다. 이에 따라, 구동 트랜지스터(T1)는 제1 전극 영역으로부터 제2 전극 영역으로 전류가 흐르다가 제2 전극 영역의 전압이 "기준 전압-Vth"이 되면 턴오프된다. Vth는 구동 트랜지스터(T1)의 문턱 전압을 나타낸다. 이때, 구동 트랜지스터(T1)의 게이트 전극과 제2 전극 영역의 전압 차는 커패시터(Cst)에 저장되며, 구동 트랜지스터(T1)의 문턱 전압(Vth)의 센싱이 완료된다. 센싱 구간 동안 센싱한 특성 정보를 반영하여 보상된 데이터 신호를 생성함으로써, 화소마다 다를 수 있는 구동 트랜지스터(T1)의 특성 편차를 외부적으로 보상할 수 있다.
다음, 데이터 입력 구간에서 하이 레벨의 제1 스캔 신호(SC)가 공급되고 로우 레벨의 제2 스캔 신호(SS)가 공급되면, 스위칭 트랜지스터(T2)는 턴온되고 초기화 트랜지스터(T3)는 턴오프된다. 턴온된 스위칭 트랜지스터(T2)를 통해 데이터선으로부터의 데이터 전압(DAT1, DAT2, DAT3)이 구동 트랜지스터(T1)의 게이트 전극 및 커패시터(Cst)의 일단에 공급된다. 이 때, 구동 트랜지스터(T1)의 제2 전극 영역 및 발광 다이오드(ED)의 애노드는 턴오프 상태인 구동 트랜지스터(T1)에 의해 센싱 구간에서의 전위를 거의 그대로 유지할 수 있다.
다음, 발광 구간에서 게이트 전극에 전달된 데이터 전압(DAT1, DAT2, DAT3)에 의해 턴온된 구동 트랜지스터(T1)는 데이터 전압(DAT1, DAT2, DAT3)에 따른 구동 전류를 발생시키고, 그 구동 전류에 의해 발광 다이오드(ED)가 발광할 수 있다.
다음으로, 도 2a 내지 도 4b를 참조하여 일 실시예에 따른 트랜지스터의 형태에 대해 살펴본다. 트랜지스터는 전술한 제1 내지 제3 트랜지스터 중 어떠한 트랜지스터에도 적용될 수 있으나, 이하 제1 트랜지스터에 적용된 실시예에 대해 설명한다. 도 2a는 일 트랜지스터의 개략적인 평면도이고 도 2b는 도 2a의 A-A'을 따라 자른 단면도이고, 도 3a, 도 3b, 도 3c는 일 트랜지스터의 일부 구성요소를 도시한 평면도이고, 도 4a, 및 도 4b는 일 트랜지스터의 일부 구성요소를 도시한 평면도이다.
우선 도 2a 및 도 2b를 참조하면, 일 실시예에 따르면 기판(SUB) 상에 위치하는 제1 도전층을 포함한다. 제1 도전층은 제1 금속층(BL1) 및 구동 전압(ELVDD)을 전달하는 구동 전압선(DVL)을 포함할 수 있다.
제1 도전층(BL1, DVL)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 은(Ag), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조를 포함할 수 있다. 일 예로 제1 도전층(BL1, DVL)은 티타늄을 포함하는 층과 구리를 포함하는 층으로 이루어진 이층 구조를 포함할 수 있다.
제1 금속층(BL1) 및 구동 전압선(DVL) 위에 버퍼층(BF)이 위치할 수 있다. 버퍼층(BF)은 실리콘산화물(SiOx), 실리콘질화물(SiNx) 또는 실리콘질산화물(SiOxNy)을 포함할 수 있다. 버퍼층(BF)은 기판(SUB) 전면과 중첩할 수 있다.
버퍼층(BF) 상에는 반도체층(ACT1)이 위치할 수 있다. 반도체층(ACT1)은 구동 전압선(DVL)과 전기적으로 연결되는 제1 영역(S1), 후술할 발광 소자의 애노드와 전기적으로 연결되는 제2 영역(D1) 및 제1 영역(S1)과 제2 영역(D1) 사이에 위치하는 채널(C1)을 포함할 수 있다.
반도체층(ACT1), 특히 채널(C1) 위에는 게이트 전극(GE1)이 위치할 수 있다. 게이트 전극(GE1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 은(Ag), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조를 포함할 수 있다.
게이트 전극(GE1)과 채널(C1) 사이에는 제1 절연층(IL1)이 위치할 수 있다. 제1 절연층(IL1)은 실리콘산화물(SiOx), 실리콘질화물(SiNx) 또는 실리콘질산화물(SiOxNy)을 포함할 수 있다. 제1 절연층(IL1)은 게이트 전극(GE1)과 실질적으로 동일한 가장자리를 가지도록 형성될 수 있으며, 이에 제한되지 않고 기판(SUB) 전면과 중첩하도록 형성될 수 있다.
일 실시예에 따른 반도체층(ACT1)은 제1 도전층(BL1, DVL)을 가로지르는 가장자리를 포함한다. 제1 도전층(BL1, DVL)의 가장자리를 가로지르는 반도체층(ACT1)은 돌출된 영역을 포함할 수 있다. 이하 도 3a 내지 도 4b를 참조하여 반도체층과 제1 도전층의 형태에 대해 구체적으로 살펴본다.
우선 도 3a를 참조하면, 반도체층(ACT1)은 제1 도전층(BL1, DVL)과 이격된 제1 영역(R1), 제1 도전층(BL1, DVL)과 중첩하는 제3 영역(R3), 그리고 제1 영역(R1)과 제3 영역(R3) 사이에 위치하는 제2 영역(R2)을 포함할 수 있다. 제2 영역(R2)은 제1 도전층(BL1, DVL)이 가지는 가장자리(BL1-E, DVL-E)와 중첩할 수 있다.
제1 영역(R1)은 서로 마주하는 2 개의 가장자리(R1-E1, R1-E2)를 포함할 수 있다. 상기 가장자리(R1-E1, R1-E2) 사이의 거리는 제1 너비(W1)이고, 제1 너비(W1)는 일정할 수 있다. 제1 영역(R1)은 사각 형상일 수 있다.
제2 영역(R2)은 제1 영역(R1)의 가장자리(R1-E1, R1-E2)와 연결되는 가장자리(R2-E1, R2-E2)를 포함할 수 있다. 제2 영역(R2)의 가장자리(R2-E1, R2-E2)는 제1 도전층(BL1, DVL)에 대해 기울어질 수 있다. 특히 제2 영역(R2)의 가장자리(R2-E1, R2-E2)는 제1 도전층(BL1, DVL)이 가지는 가장자리(BL1-E, DVL-E)에 대해 기울어진 형태를 가질 수 있다.
제2 영역(R2)은 제1 도전층(BL1, DVL)의 가장자리(BL1-E, DVL-E)와 중첩할 수 있다. 제1 도전층(BL1, DVL)의 가장자리(BL1-E, DVL-E)와 중첩하는 제2 영역(R2)의 너비는 제2 너비(W2)일 수 있다. 제2 너비(W2)는 제1 너비(W1)보다 클 수 있다. 제2 영역(R2)은 제1 영역(R1)으로부터 제3 영역(R3)을 향해 넓어져가는 형태, 및/또는 제3 영역(R3)을 향해 좁아져 가는 형태를 포함할 수 있다.
제2 영역(R2)은 제1 영역(R1) 및 제3 영역(R3) 대비 돌출된 형태의 돌출부(RP)를 가질 수 있다. 돌출부(RP)는 돌출 정도가 가장 큰 끝단(RP-P)을 포함할 수 있다. 돌출부(RP)의 끝단(RP-P)은 제1 도전층(BL1, DVL)과 중첩할 수 있다. 돌출부(RP)의 끝단(RP-P)은 제1 도전층(BL1, DVL) 상에 위치할 수 있다. 돌출부(RP)는 평면상 삼각 형태를 가질 수 있으며, 이에 제한되지 않고 도 3b와 같은 반원 형태를 가지거나 도 3c와 같은 직각 삼각 형태를 가질 수 있으며, 이 외에도 돌출 형태를 가지는 어떠한 형태도 적용될 수 있다.
제2 영역(R2)의 일 가장자리(R2-E1, R2-E2)와 제1 도전층(BL1, DVL)의 일 가장자리(BL1-E, DVL-E) 사이의 관계에 대해 보다 구체적으로 살펴본다.
도 3a에서 제2 영역(R2)의 일 가장자리(R2-E1, R2-E2)와 제1 도전층(BL1, DVL)의 일 가장자리(BL1-E, DVL-E)는 서로 기울어진 형태를 가질 수 있다.
제2 영역(R2)의 일 가장자리(R2-E1, R2-E2)와 제1 도전층(BL1, DVL)의 일 가장자리(BL1-E, DVL-E) 사이는 반도체층(ACT1)이 위치하는 영역을 기준으로 예각(Q1)을 이룰 수 있다. 상기 예각(Q1)을 이루는 제2 영역(R2)의 일부는 에치 스타퍼(ES)와 같은 역할을 할 수 있다. 반도체층을 형성하는 공정에서 반도체층과 제1 도전층 사이의 경계가 과도하게 침식되는 것을 방지할 수 있다.
제3 영역(R3)은 제1 도전층(BL1, DVL)과 중첩하는 부분이다. 제3 영역(R3)은 서로 마주하는 2 개의 가장자리(R3-E1, R3-E2)를 포함한다. 2 개의 가장자리(R3-E1, R3-E2) 사이의 거리는 제3 너비(W3)다. 제3 너비(W3)는 실질적으로 일정할 수 있다. 제3 영역(R3)은 사각 형태를 가질 수 있다.
일 실시예에 따른 제1 너비(W1)와 제3 너비(W3)는 실질적으로 동일할 수 있다. 제조 공정에서, 제1 영역(R1)을 형성하기 위한 제1 감광막 패턴은 제1 감광막 너비를 가지도록 설계될 수 있다. 제3 영역(R3)을 형성하기 위한 제3 감광막 패턴은 제3 감광막 너비를 가지도록 설계될 수 있다. 제1 감광막 너비 및 제3 감광막 너비는 서로 다르게 설계 될 수 있다. 일 예로 제3 감광막 너비가 제1 감광막 너비 보다 크게 설계될 수 있다. 다만 감광막 패턴을 형성하기 위해 제1 도전층(BL1, DVL)과 중첩하는 제3 영역에 조사되는 광은 제1 도전층(BL1, DVL)에 의해 반사될 수 있다. 이에 따르면 제3 감광막 패턴은 최초 설계된 제3 감광막 너비 대비 작은 너비를 가질 수 있다. 실질적으로 제1 감광막 패턴과 제3 감광막 패턴이 동일한 너비를 가지게 될 수 있다. 즉, 제조 공정의 설계 단계에서는 제3 감광막 너비가 더 크도록 설계할 수 있으나, 실질적으로 제1 및 제3 감광성 패턴은 동일한 너비를 가지도록 제조될 수 있으며, 이에 따라 제조된 반도체층(ACT1)은 동일한 제1 너비(W1) 및 제3 너비(W3)를 가질 수 있다.
다음 도 4a를 참조하면, 일 실시예에 따른 반도체층(ACT1)은 제1 도전층(BL1, DVL)과 이격된 제1 영역(R1), 제1 도전층(BL1, DVL)과 중첩하는 제3 영역(R3), 그리고 제1 영역(R1)과 제3 영역(R3) 사이에 위치하는 제2 영역(R2)을 포함할 수 있다. 제2 영역(R2)은 제1 도전층(BL1, DVL)이 가지는 가장자리(BL1-E, DVL-E)와 중첩할 수 있다.
제1 영역(R1)은 서로 마주하는 2 개의 가장자리(R1-E1, R1-E2)를 포함할 수 있다. 제1 영역(R1)의 가장자리(R1-E1, R1-E2) 사이의 거리는 제1 너비(W1)이고, 제1 너비(W1)는 일정할 수 있다. 제1 영역(R1)은 사각 형상일 수 있다.
제2 영역(R2)은 제1 영역(R1)의 가장자리(R1-E1, R1-E2)와 연결되는 가장자리(R2-E1, R2-E2)를 포함할 수 있다. 제2 영역(R2)의 가장자리(R2-E1, R2-E2)는 제1 도전층(BL1, DVL)의 가장자리(BL1-E, DVL-E)에 대해 기울어질 수 있다.
제2 영역(R2)은 제1 도전층(BL1, DVL)의 가장자리(BL1-E, DVL-E)와 중첩할 수 있다. 제1 도전층(BL1, DVL)의 가장자리(BL1-E, DVL-E)와 중첩하는 제2 영역(R2)의 너비는 제2 너비(W2)일 수 있다. 제2 너비(W2)는 제1 너비(W1)보다 클 수 있다. 제2 영역(R2)은 제1 영역(R1)으로부터 제3 영역(R3)을 향해 넓어져가는 형태를 포함할 수 있다.
제3 영역(R3)은 제1 도전층(BL1, DVL)과 중첩하는 부분이다. 제3 영역(R3)은 서로 마주하는 2 개의 가장자리(R3-E1, R3-E2)를 포함한다. 상기 2 개의 가장자리(R3-E1, R3-E2) 사이의 거리는 제3 너비(W3)다. 제3 너비(W3)는 실질적으로 일정할 수 있다. 제3 영역(R3)은 사각 형태를 가질 수 있다. 제3 너비(W3)는 제1 너비(W1)보다 클 수 있다. 제1 도전층과 중첩하는 제3 영역(R3)의 너비를 자유롭게 설계 가능한 경우, 제3 너비(W3)는 제1 너비(W1) 보다 크게 형성될 수 있다.
일 실시예에 따른 제2 영역(R2)의 가장자리(R2-E1, R2-E2)는 제1 영역(R1)의 가장자리(R1-E1, R1-E2)와 제3 영역(R3)의 가장자리(R3-E1, R3-E2)를 연결할 수 있다. 제2 영역(R2)의 가장자리(R2-E1, R2-E2)는 도 4a와 같이 직선 형태일 수 있으며, 이에 제한되지 않고 제2 영역(R2)의 가장자리(R2-E1, R2-E2)는 도 4b와 같이 곡선 형태일 수 있다.
이하에서는 도 1과 함께 도 5 내지 도 10을 참조하여 일 실시예에 의한 표시 장치의 구체적인 구조에 대해 설명한다. 도 5는 일 실시예에 따른 화소의 배치도이고, 도 6은 일 실시예에 따른 일부 영역의 단면도이고, 도 7, 도 8, 도 9 및 도 10 각각은 일부 구성요소를 나타낸 화소의 배치도이다. 전술한 트랜지스터는 하기에서 설명하는 제1 트랜지스터이며, 제2 트랜지스터 및 제3 트랜지스터에도 적용될 수 있음은 물론이다. 전술한 실시예들의 조합도 가능할 수 있다. 여기서, 복수의 화소(PX1, PX2, PX3) 각각은 앞에서 설명한 한 화소(PX)가 포함하는 구성 요소 즉, 복수의 트랜지스터(T1, T2, T3), 커패시터(Cst) 및 발광 소자가 형성된 부분 또는 영역을 의미할 수 있다.
도 5 및 도 6을 먼저 참고하면, 일 실시예에 의한 표시 장치는 기판(SUB)을 포함할 수 있다. 기판(SUB)은 유리, 플라스틱 등의 절연 물질을 포함할 수 있고, 유연성(flexibility)을 가질 수 있다.
기판(SUB) 위에는 제1 데이터선(DL1), 제2 데이터선(DL2) 및 제3 데이터선(DL3)을 포함하는 제1 도전층이 위치할 수 있다. 도 7은 제1 도전층을 도시하고 있다.
제1 데이터선(DL1), 제2 데이터선(DL2) 및 제3 데이터선(DL3)은 제1 방향(DR1)으로 연장되어 있다. 제1 데이터선(DL1), 제2 데이터선(DL2) 및 제3 데이터선(DL3)은 소정의 폭을 가지고, 제1 방향(DR1)을 따라 길게 연장되어 있는 막대 형상으로 이루어질 수 있다. 제1 데이터선(DL1), 제2 데이터선(DL2) 및 제3 데이터선(DL3)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 인접하도록 위치할 수 있다. 제1 데이터선(DL1), 제2 데이터선(DL2) 및 제3 데이터선(DL3)은 소정의 간격을 가지고 이격하도록 위치할 수 있다. 제1 데이터선(DL1), 제2 데이터선(DL2) 및 제3 데이터선(DL3)에는 서로 다른 데이터 전압(DAT1, DAT2, DAT3)이 인가되며, 이들 간의 쇼트가 발생하지 않도록 이격 배치될 수 있다. 제1 방향(DR1)은 열 방향일 수 있고, 제2 방향(DR2)은 행 방향일 수 있다. 제1 방향(DR1)과 제2 방향(DR2)은 서로 수직할 수 있다. 제1 데이터선(DL1)의 우측에 제2 데이터선(DL2)이 인접하여 위치할 수 있고, 제2 데이터선(DL2)의 우측에 제3 데이터선(DL3)이 인접하여 위치할 수 있다. 이때, 데이터선(DL1, DL2, DL3)들이 인접하여 위치한다는 표현은 데이터선(DL1, DL2, DL3)들 사이에 데이터선(DL1, DL2, DL3)과 나란한 방향으로 연장되는 다른 배선이 위치하지 않음을 의미한다. 즉, 서로 인접하는 제1 데이터선(DL1)과 제2 데이터선(DL2) 사이에 이들과 나란한 방향으로 연장되는 다른 배선이 위치하지 않는다. 또한, 서로 인접하는 제2 데이터선(DL2)과 제3 데이터선(DL3) 사이에 다른 배선이 위치하지 않는다.
제1 도전층은 공통 전압선(CL), 초기화 전압선(IL), 구동 전압선(DVL) 및 제1 금속층(BL1)을 더 포함할 수 있다.
공통 전압선(CL), 초기화 전압선(IL) 및 구동 전압선(DVL)은 제1 방향(DR1)으로 연장되어 있다. 공통 전압선(CL), 초기화 전압선(IL) 및 구동 전압선(DVL)은 제1 내지 제3 데이터선(DL1, DL2, DL3)과 나란한 방향으로 연장될 수 있다. 공통 전압선(CL), 초기화 전압선(IL) 및 구동 전압선(DVL)은 제2 방향(DR2)을 따라 인접하도록 위치할 수 있다. 공통 전압선(CL), 초기화 전압선(IL) 및 구동 전압선(DVL)은 소정 간격 이격하도록 위치할 수 있다. 공통 전압선(CL)에는 공통 전압(ELVSS)이 인가되고, 초기화 전압선(IL)에는 초기화 전압(INIT)이 인가되며, 구동 전압선(DVL)에는 구동 전압(ELVDD)이 인가될 수 있다. 서로 다른 전압이 인가되는 공통 전압선(CL), 초기화 전압선(IL) 및 구동 전압선(DVL) 간에 쇼트가 발생하지 않도록 이격 배치될 수 있다. 공통 전압선(CL)과 구동 전압선(DVL) 사이에 초기화 전압선(IL)이 위치할 수 있다. 다만, 이들의 위치가 이에 한정되는 것은 아니며 변경될 수도 있다.
제1 금속층(BL1)은 평면 상에서 구동 전압선(DVL)과 제1 데이터선(DL1) 사이에 위치할 수 있다. 제1 내지 제3 화소(PX1, PX2, PX3) 각각은 제1 금속층(BL1)을 포함하고 있으며, 복수의 제1 금속층(BL1)은 제1 방향(DR1)을 따라 인접하도록 위치할 수 있다. 평면 상에서 제1 화소(PX1)의 제1 금속층(BL1)의 하측에 제2 화소(PX2)의 제1 금속층(BL1)이 위치할 수 있고, 제2 화소(PX2)의 제1 금속층(BL1)의 하측에 제3 화소(PX3)의 제1 금속층(BL1)이 위치할 수 있다.
제1 금속층(BL1)의 평면 형상은 다각형으로 이루어질 수 있다. 복수의 화소(PX1, PX2, PX3)의 제1 금속층(BL1)의 평면 형상은 동일할 수도 있고, 상이할 수도 있다. 예를 들면, 제1 화소(PX1)와 제2 화소(PX2)의 제1 금속층(BL1)의 평면 형상은 서로 대칭을 이룰 수 있고, 제2 화소(PX2)와 제3 화소(PX3)의 제1 금속층(BL1)의 평면 형상은 동일할 수 있다.
제1 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 은(Ag), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조를 포함할 수 있다. 일 예로 제1 도전층은 티타늄을 포함하는 층과 구리를 포함하는 층으로 이루어진 이층 구조를 포함할 수 있다.
제1 데이터선(DL1), 제2 데이터선(DL2), 제3 데이터선(DL3), 공통 전압선(CL), 초기화 전압선(IL), 구동 전압선(DVL) 및 제1 금속층(BL1)을 포함하는 제1 도전층 위에는 절연층인 버퍼층(BF)이 위치할 수 있다.
버퍼층(BF) 위에는 제1 내지 제3 화소(PX1, PX2, PX3)의 제1 트랜지스터(T1)의 채널(C1), 제1 영역(S1) 및 제2 영역(D2)을 포함하는 제1 반도체층(ACT1), 제2 트랜지스터(T2)의 채널(C2), 제1 영역(S2) 및 제2 영역(D2)을 포함하는 제2 반도체층(ACT2), 그리고 제3 트랜지스터(T3)의 채널(C3), 제1 영역(S3) 및 제2 영역(D3)을 포함하는 제3 반도체층(ACT3)이 위치할 수 있다. 도 8은 제1 도전층 및 반도체층을 도시하고 있다. 반도체층은 비정질 규소, 다결정 규소, 또는 산화물 반도체 등의 반도체 물질을 포함할 수 있다.
구동 트랜지스터(T1)의 채널(C1), 제1 영역(S1) 및 제2 영역(D1)은 제2 방향(DR2)으로 연장되어 있는 막대 형상으로 이루어질 수 있다. 구동 트랜지스터(T1)의 채널(C1)은 제1 영역(S1)과 제2 영역(D1) 사이에 위치할 수 있다. 구동 트랜지스터(T1)의 제1 영역(S1)은 구동 전압선(DVL)과 중첩할 수 있다. 구동 트랜지스터(T1)의 제1 영역(S1)은 구동 전압선(DVL)과 연결될 수 있으며, 구동 전압선(DVL)으로부터 구동 전압(ELVDD)을 전달 받을 수 있다. 다만, 구동 트랜지스터(T1)의 제1 영역(S1)은 구동 전압선(DVL)과 직접적으로 연결되지 않을 수 있다. 구동 트랜지스터(T1)의 제1 반도체층(ACT1)은 제1 도전층과 중첩할 수 있다. 특히 제1 영역(S1)은 구동 전압선(DVL)과 중첩하고 채널(C1) 및 제2 영역(D1)은 제1 금속층(BL1)과 중첩할 수 있다.
제1 내지 제3 화소(PX1, PX2, PX3)의 구동 트랜지스터(T1)는 제1 방향(DR1)을 따라 순차적으로 위치할 수 있다. 즉, 평면 상에서 제1 화소(PX1)의 구동 트랜지스터(T1)의 하측에 제2 화소(PX2)의 구동 트랜지스터(T1)가 위치할 수 있고, 제2 화소(PX2)의 구동 트랜지스터(T1)의 하측에 제3 화소(PX3)의 구동 트랜지스터(T1)가 위치할 수 있다.
스위칭 트랜지스터(T2)의 채널(C2), 제1 영역(S2) 및 제2 영역(D2)은 제2 방향(DR2)으로 연장되어 있는 막대 형상으로 이루어질 수 있다. 스위칭 트랜지스터(T2)의 채널(C2)은 제1 영역(S2)과 제2 영역(D2) 사이에 위치할 수 있다. 스위칭 트랜지스터(T2)의 제1 영역(S2)은 데이터선(DL1, DL2, DL3)과 중첩할 수 있고, 데이터선(DL1, DL2, DL3)과 연결될 수 있다. 제1 화소(PX1)의 스위칭 트랜지스터(T2)의 제1 영역(S2)은 제1 데이터선(DL1)과 연결될 수 있다. 제2 화소(PX2)의 스위칭 트랜지스터(T2)의 제1 영역(S2)은 제2 데이터선(DL2)과 연결될 수 있다. 제3 화소(PX3)의 스위칭 트랜지스터(T2)의 제1 영역(S2)은 제3 데이터선(DL3)과 연결될 수 있다. 제1 내지 제3 화소(PX1, PX2, PX3)의 스위칭 트랜지스터(T2)의 제1 영역(S2)은 각 데이터선(DL1, DL2, DL3)과 직접적으로 연결되지 않을 수 있다.
제1 내지 제3 화소(PX1, PX2, PX3)의 스위칭 트랜지스터(T2)는 제1 방향(DR1)을 따라 순차적으로 위치할 수 있다. 즉, 평면 상에서 제1 화소(PX1)의 스위칭 트랜지스터(T2)의 하측에 제2 화소(PX2)의 스위칭 트랜지스터(T2)가 위치할 수 있고, 제2 화소(PX2)의 스위칭 트랜지스터(T2)의 하측에 제3 화소(PX3)의 스위칭 트랜지스터(T2)가 위치할 수 있다. 제1 내지 제3 화소(PX1, PX2, PX3)의 스위칭 트랜지스터(T2)는 서로 다른 데이터선(DL1, DL2, DL3)에 연결되어 있다.
초기화 트랜지스터(T3)의 채널(C3), 제1 영역(S3) 및 제2 영역(D3)은 제2 방향(DR2)으로 연장되어 있는 막대 형상으로 이루어질 수 있다. 초기화 트랜지스터(T3)의 채널(C3)은 제1 영역(S3)과 제2 영역(D3) 사이에 위치할 수 있다. 초기화 트랜지스터(T3)의 제2 영역(D3)은 초기화 전압선(IL)과 중첩할 수 있다. 초기화 트랜지스터(T3)의 제2 영역(D3)은 초기화 전압선(IL)과 연결될 수 있으며, 초기화 전압(INIT)을 전달 받을 수 있다. 다만, 초기화 트랜지스터(T3)의 제2 영역(D3)은 초기화 전압선(IL)과 직접적으로 연결되지 않을 수 있다.
제1 내지 제3 화소(PX1, PX2, PX3)의 초기화 트랜지스터(T3)는 제1 방향(DR1)을 따라 순차적으로 위치할 수 있다. 즉, 평면 상에서 제1 화소(PX1)의 초기화 트랜지스터(T3)의 하측에 제2 화소(PX2)의 초기화 트랜지스터(T3)가 위치할 수 있고, 제2 화소(PX2)의 초기화 트랜지스터(T3)의 하측에 제3 화소(PX3)의 초기화 트랜지스터(T3)가 위치할 수 있다.
구동 트랜지스터(T1)의 채널(C1), 제1 영역(S1) 및 제2 영역(D1), 스위칭 트랜지스터(T2)의 채널(C2), 제1 영역(S2) 및 제2 영역(D2), 초기화 트랜지스터(T3)의 채널(C3), 제1 영역(S3) 및 제2 영역(D3)을 포함하는 반도체층(ACT1, ACT2, ACT3) 위에는 제1 절연층(IL1)이 위치할 수 있다.
제1 절연층(IL1) 위에는 제1 내지 제3 화소(PX1, PX2, PX3)의 구동 트랜지스터(T1)의 게이트 전극(GE1), 스위칭 트랜지스터(T2)의 게이트 전극(GE2), 초기화 트랜지스터(T3)의 게이트 전극(GE3), 하부 유지 전극(LE)을 포함하는 제2 도전층이 위치할 수 있다. 도 9는 제1 도전층, 반도체층 및 제2 도전층을 도시하고 있다.
구동 트랜지스터(T1)의 게이트 전극(GE1)은 구동 트랜지스터(T1)의 채널(C1)과 중첩할 수 있다. 구동 트랜지스터(T1)의 게이트 전극(GE1)은 하부 유지 전극(LE)과 연결될 수 있고, 일체로 이루어질 수 있다. 하부 유지 전극(LE)은 스위칭 트랜지스터(T2)의 제2 영역(D2)과 중첩할 수 있다. 하부 유지 전극(LE)은 스위칭 트랜지스터(T2)의 제2 영역(D2)과 연결될 수 있다. 다만, 하부 유지 전극(LE)은 스위칭 트랜지스터(T2)의 제2 영역(D2)과 직접적으로 연결되지 않을 수 있다.
하부 유지 전극(LE)의 평면 형상은 다각형으로 이루어질 수 있다. 제1 내지 제3 화소(PX1, PX2, PX3)의 하부 유지 전극(LE)의 평면 형상은 동일할 수도 있고, 상이할 수 있다. 예를 들면, 제1 화소(PX1)와 제2 화소(PX2)의 하부 유지 전극(LE)의 평면 형상은 서로 대칭을 이룰 수 있고, 제2 화소(PX2)와 제3 화소(PX3)의 하부 유지 전극(LE)의 평면 형상은 동일할 수 있다.
스위칭 트랜지스터(T2)의 게이트 전극(GE2)은 스위칭 트랜지스터(T2)의 채널(C2)과 중첩할 수 있다. 제1 내지 제3 화소(PX1, PX2, PX3)의 스위칭 트랜지스터(T2)의 게이트 전극(GE2)은 서로 연결될 수 있고, 일체로 이루어질 수 있다. 따라서, 제1 내지 제3 화소(PX1, PX2, PX3)의 스위칭 트랜지스터(T2)의 게이트 전극(GE2)에는 동일한 제1 스캔 신호(SC)가 인가될 수 있다. 이때, 서로 연결되어 있는 스위칭 트랜지스터(T2)의 게이트 전극(GE2)은 제1 방향(DR1)으로 연장되어 있는 막대 형상으로 이루어질 수 있다.
초기화 트랜지스터(T3)의 게이트 전극(GE3)은 초기화 트랜지스터(T3)의 채널(C3)과 중첩할 수 있다. 제1 내지 제3 화소(PX1, PX2, PX3)의 초기화 트랜지스터(T3)의 게이트 전극(GE3)은 서로 연결될 수 있고, 일체로 이루어질 수 있다. 따라서, 제1 내지 제3 화소(PX1, PX2, PX3)의 초기화 트랜지스터(T3)의 게이트 전극(GE3)에는 동일한 제2 스캔 신호(SS)가 인가될 수 있다. 이때, 서로 연결되어 있는 초기화 트랜지스터(T3)의 게이트 전극(GE3)은 제1 방향(DR1)으로 연장되어 있는 막대 형상으로 이루어질 수 있다.
제2 도전층을 형성한 후 도핑 공정을 수행할 수 있다. 제2 도전층에 의해 가려진 반도체층은 거의 도핑되지 않고, 제2 도전층에 의해 덮여 있지 않은 반도체층의 부분은 도핑되어 도전체와 동일한 특성을 가질 수 있다. 즉, 제2 도전층에 의해 가려진 구동 트랜지스터(T1)의 채널(C1), 스위칭 트랜지스터(T2)의 채널(C2), 초기화 트랜지스터(T3)의 채널(C3)은 도핑되지 않거나 거의 도핑되지 않는다. 제2 도전층에 의해 덮여 있지 않은 구동 트랜지스터(T1)의 제1 영역(S1) 및 제2 영역(D1), 스위칭 트랜지스터(T2)의 제1 영역(S2) 및 제2 영역(D2), 초기화 트랜지스터(T3)의 제1 영역(S3) 및 제2 영역(D3)은 도핑되어 도전체와 동일한 특성을 가지게 된다.
제2 도전층 상에는 제2 절연층(IL2)이 위치할 수 있다.
제2 절연층(IL2) 상에는 도 10에 도시된 바와 같이 제3 도전층이 위치할 수 있다. 제3 도전층은 제1 스캔선(SCL), 제2 스캔선(SSL), 상부 유지 전극(UE), 제1 연결 패턴(CP1), 제2 연결 패턴(CP2), 제3 연결 패턴(CLb), 제4 연결 패턴(ILb) 및 제5 연결 패턴(DVLb), 보조 구동 전압선(DVLc)을 포함할 수 있다.
제1 스캔선(SCL)은 제2 방향(DR2)으로 연장되어 있다. 제1 스캔선(SCL)은 데이터선(DL1, DL2, DL3)과 교차할 수 있으며, 이들의 교차부에서 제1 스캔선(SCL)과 데이터선(DL1, DL2, DL3)은 중첩할 수 있다. 제1 스캔선(SCL)은 제2 도전층에 위치하는 제1 보조 스캔 패턴(SCa)과 중첩할 수 있다.
제1 스캔선(SCL)은 제1 보조 스캔 패턴(SCa)과 접촉 구멍(C25, C26)을 통해 연결될 수 있다. 제1 보조 스캔 패턴(SCa)은 제1 스캔선(SCL)의 저항을 낮추는 역할을 할 수 있다. 제1 보조 스캔 패턴(SCa)은 데이터선(DL1, DL2, DL3)과 중첩하지 않을 수 있다. 제1 스캔선(SCL)은 기판(SUB)의 일측 단부로부터 타측 단부까지 연장되어 있는 형상을 가질 수 있다. 제1 보조 스캔 패턴(SCa)은 구동 전압선(DVL)과 제1 데이터선(DL1) 사이 영역에 대응하는 길이를 가질 수 있다. 제1 스캔선(SCL)에는 제1 스캔 신호(SC)가 인가될 수 있다. 제1 스캔선(SCL)은 제1 보조 스캔 패턴(SCa)을 통해 스위칭 트랜지스터(T2)의 게이트 전극(GE2)과 연결될 수 있다. 따라서, 스위칭 트랜지스터(T2)의 게이트 전극(GE2)은 제1 스캔선(SCL)으로부터 제1 스캔 신호(SC)를 전달 받을 수 있다.
제2 스캔선(SSL)은 제2 방향(DR2)으로 연장되어 있다. 제2 스캔선(SSL)은 데이터선(DL1, DL2, DL3)과 교차할 수 있으며, 이들의 교차부에서 제2 스캔선(SSL)과 데이터선(DL1, DL2, DL3)은 중첩할 수 있다. 제2 스캔선(SSL)은 제2 도전층에 위치하는 제2 보조 스캔 패턴(SSa)과 중첩할 수 있다. 제2 스캔선(SSL)은 접촉 구멍(C27, C28)을 통해 제2 보조 스캔 패턴(SSa)과 연결될 수 있다. 제2 보조 스캔 패턴(SSa)은 제2 스캔선(SSL)의 저항을 낮추는 역할을 할 수 있다. 제2 보조 스캔 패턴(SSa)은 데이터선(DL1, DL2, DL3)과 중첩하지 않을 수 있다. 제2 스캔선(SSL)은 기판(SUB)의 일측 단부로부터 타측 단부까지 연장되어 있는 형상을 가질 수 있다. 제2 보조 스캔 패턴(SSa)은 구동 전압선(DVL)과 제1 데이터선(DL1) 사이 영역에 대응하는 길이를 가질 수 있다. 제2 스캔선(SSL)에는 제2 스캔 신호(SS)가 인가될 수 있다. 제2 스캔선(SSL)은 접촉 구멍(C29)을 통해 초기화 트랜지스터(T3)의 게이트 전극(GE3)과 연결될 수 있다. 따라서, 초기화 트랜지스터(T3)의 게이트 전극(GE3)은 제2 스캔선(SSL)으로부터 제2 스캔 신호(SS)를 전달 받을 수 있다.
상부 유지 전극(UE)은 하부 유지 전극(LE)과 중첩할 수 있다. 하부 유지 전극(LE)과 상부 유지 전극(UE)은 제2 절연층(IL2)을 사이에 두고 서로 중첩하여 커패시터(Cst)를 형성할 수 있다. 하부 유지 전극(LE)은 제1 절연층(IL1)을 사이에 두고 제1 금속층(BL1)과도 중첩할 수 있으므로 이중으로 커패시터(Cst)를 형성할 수 있다.
상부 유지 전극(UE)은 구동 트랜지스터(T1)의 제2 영역(D1)과 중첩할 수 있다. 제2 절연층(IL2)은 상부 유지 전극(UE) 및 구동 트랜지스터(T1)의 제2 영역(D1)과 중첩하는 접촉 구멍(C12)을 포함할 수 있다. 상부 유지 전극(UE)은 접촉 구멍(C12)을 통해 구동 트랜지스터(T1)의 제2 영역(D1)과 연결될 수 있다.
상부 유지 전극(UE)은 초기화 트랜지스터(T3)의 제1 영역(S3)과 중첩할 수 있다. 상부 유지 전극(UE) 및 초기화 트랜지스터(T3)의 제1 영역(S3)과 중첩하는 접촉 구멍(C32)을 통해 상부 유지 전극(UE)과 초기화 트랜지스터(T3)의 제1 영역(S3)이 전기적으로 연결될 수 있다.
제1 내지 제3 화소(PX1, PX2, PX3) 각각은 상부 유지 전극(UE), 하부 유지 전극(LE), 제1 금속층(BL1)을 포함하고 있다. 제1 내지 제3 화소(PX1, PX2, PX3)의 상부 유지 전극(UE), 하부 유지 전극(LE), 제1 금속층(BL1)은 평면 상에서 제1 스캔선(SCL)과 제2 스캔선(SSL) 사이에 위치할 수 있다. 또한, 제1 내지 제3 화소(PX1, PX2, PX3)의 상부 유지 전극(UE), 하부 유지 전극(LE), 제1 금속층(BL1)은 평면 상에서 구동 전압선(DVL)과 제1 데이터선(DL1) 사이에 위치할 수 있다. 즉, 제1 내지 제3 화소(PX1, PX2, PX3)의 상부 유지 전극(UE), 하부 유지 전극(LE), 제1 금속층(BL1)은 평면 상에서 제1 스캔선(SCL), 제2 스캔선(SSL), 구동 전압선(DVL) 및 제1 데이터선(DL1)에 의해 둘러싸여 있다. 제1 내지 제3 화소(PX1, PX2, PX3)의 상부 유지 전극(UE)은 제1 방향(DR1)을 따라 인접하도록 위치할 수 있다. 평면 상에서 제1 화소(PX1)의 상부 유지 전극(UE)의 하측에 제2 화소(PX2)의 상부 유지 전극(UE)이 위치할 수 있고, 제2 화소(PX2)의 상부 유지 전극(UE)의 하측에 제3 화소(PX3)의 상부 유지 전극(UE)이 위치할 수 있다. 제1 내지 제3 화소(PX1, PX2, PX3)의 하부 유지 전극(LE)은 제1 방향(DR1)을 따라 인접하도록 위치할 수 있다. 평면 상에서 제1 화소(PX1)의 하부 유지 전극(LE)의 하측에 제2 화소(PX2)의 하부 유지 전극(LE)이 위치할 수 있고, 제2 화소(PX2)의 하부 유지 전극(LE)의 하측에 제3 화소(PX3)의 하부 유지 전극(LE)이 위치할 수 있다.
상부 유지 전극(UE)의 평면 형상은 다각형으로 이루어질 수 있다. 제1 내지 제3 화소(PX1, PX2, PX3)의 상부 유지 전극(UE)의 평면 형상은 동일할 수도 있고, 상이할 수 있다. 예를 들면, 제1 화소(PX1)와 제2 화소(PX2)의 상부 유지 전극(UE)의 평면 형상은 서로 대칭을 이룰 수 있고, 제2 화소(PX2)와 제3 화소(PX3)의 상부 유지 전극(UE)의 평면 형상은 동일할 수 있다.
각 화소(PX1, PX2, PX3)마다 제1 연결 패턴(CP1)을 포함할 수 있다. 각 화소(PX1, PX2, PX3)의 제1 연결 패턴(CP1)은 각 데이터선(DL1, DL2, DL3)과 중첩할 수 있다. 제2 절연층(IL2)은 제1 연결 패턴(CP1) 및 각 데이터선(DL1, DL2, DL3)과 중첩하는 접촉 구멍(C21, C22)을 포함할 수 있다. 제1 연결 패턴(CP1)은 접촉 구멍(C21)을 통해 데이터선(DL1, DL2, DL3)과 연결되고, 접촉 구멍(C22)을 통해 스위칭 트랜지스터(T2)의 제1 영역(S2)과 연결될 수 있다. 제1 연결 패턴(CP1)은 각 데이터선(DL1, DL2, DL3)과 스위칭 트랜지스터(T2)의 제1 영역(S2) 사이를 연결할 수 있다. 제1 화소(PX1)에서 제1 연결 패턴(CP1)이 제1 데이터선(DL1) 및 스위칭 트랜지스터(T2)의 제1 영역(S2) 사이를 연결할 수 있다. 제2 화소(PX2)에서 제1 연결 패턴(CP1)이 제2 데이터선(DL2) 및 스위칭 트랜지스터(T2)의 제1 영역(S2) 사이를 연결할 수 있다. 제3 화소(PX3)에서 제1 연결 패턴(CP1)이 제3 데이터선(DL3) 및 스위칭 트랜지스터(T2)의 제1 영역(S2) 사이를 연결할 수 있다.
각 화소(PX1, PX2, PX3)마다 제2 연결 패턴(CP2)을 포함할 수 있다. 각 화소(PX1, PX2, PX3)의 제2 연결 패턴(CP2)은 스위칭 트랜지스터(T2)의 제2 영역(D2)과 중첩할 수 있다. 제2 연결 패턴(CP2)은 접촉 구멍(C24)을 통해 스위칭 트랜지스터(T2)의 제2 영역(D2)과 연결될 수 있다. 각 화소(PX1, PX2, PX3)의 제2 연결 패턴(CP2)은 하부 유지 전극(LE)과 중첩할 수 있다. 제2 연결 패턴(CP2)은 접촉 구멍(C23)을 통해 하부 유지 전극(LE)과 연결될 수 있다. 따라서, 각 화소(PX1, PX2, PX3)에서 제2 연결 패턴(CP2)은 스위칭 트랜지스터(T2)의 제2 영역(D2)과 하부 유지 전극(LE) 사이를 연결할 수 있다.
제3 연결 패턴(CLb)은 공통 전압선(CL)과 중첩할 수 있다. 제3 연결 패턴(CLb)은 제1 방향(DR1)으로 연장되어 있는 막대 형상으로 이루어질 수 있다. 공통 전압선(CL)은 평면 상에서 기판(SUB)의 일측 단부로부터 타측 단부까지 연장되어 있는 형상을 가질 수 있다. 제3 연결 패턴(CLb)은 접촉 구멍(C41, C42)을 통해 공통 전압선(CL) 및 공통 전압 보조 패턴(CLa)과 연결될 수 있으며, 공통 전압선(CL)의 저항을 낮추는 역할을 할 수 있다.
제4 연결 패턴(ILb)은 초기화 전압선(IL)과 중첩할 수 있다. 제4 연결 패턴(ILb)은 접촉 구멍(C34)을 통해 초기화 전압선(IL)과 연결될 수 있다. 제4 연결 패턴(ILb)은 초기화 전압선(IL)의 저항을 낮추는 역할을 할 수 있다. 제4 연결 패턴(ILb)은 제1 방향(DR1)으로 연장되어 있는 막대 형상으로 이루어질 수 있다. 제4 연결 패턴(ILb)은 제3 트랜지스터(T3)의 제1 영역(S3)과 중첩할 수 있다. 제4 연결 패턴(ILb)은 접촉 구멍(C31)을 통해 제3 트랜지스터(T3)의 제1 영역(S3)과 연결될 수 있다. 제4 연결 패턴(ILb)은 초기화 전압선(IL) 및 제3 트랜지스터(T3)의 제1 영역(S3)을 전기적으로 연결할 수 있다. 제3 트랜지스터(T3)의 제1 영역(S3)은 초기화 전압(INIT)을 전달받을 수 있다.
제5 연결 패턴(DVLb)은 구동 전압선(DVL)과 중첩할 수 있다. 제5 연결 패턴(DVLb)은 접촉 구멍(C13)을 통해 구동 전압선(DVL)과 연결될 수 있다. 제5 연결 패턴(DVLb)은 구동 전압선(DVL)의 저항을 낮추는 역할을 할 수 있다. 제5 연결 패턴(DVLb)은 제1 방향(DR1)으로 연장되어 있는 막대 형상으로 이루어질 수 있다. 제5 연결 패턴(DVLb)은 3개의 화소(PX1, PX2, PX3)마다 끊어진 형상을 반복될 수 있다. 또한 제5 연결 패턴(DVLb)은 접촉 구멍(C11)을 통해 제1 트랜지스터(T1)의 제1 영역(S1)과 전기적으로 연결될 수 있다. 제5 연결 패턴(DVLb)은 구동 전압선(DVL)과 제1 트랜지스터(T1)의 제1 영역(S1)을 연결할 수 있다.
보조 구동 전압선(DVLc)은 제2 방향(DR2)으로 연장될 수 있다. 보조 구동 전압선(DVLc)은 구동 전압선(DVL)과 교차할 수 있으며, 이들의 교차부에서 보조 구동 전압선(DVLc)과 구동 전압선(DVL)은 중첩할 수 있다. 보조 구동 전압선(DVLc)은 접촉 구멍(C41)을 통해 구동 전압선(DVL)과 연결될 수 있다. 보조 구동 전압선(DVLc)에는 구동 전압(ELVDD)이 인가될 수 있다. 보조 구동 전압선(DVLc)은 구동 전압선(DVL)의 저항을 낮추는 역할을 할 수 있다.
제3 도전층 위에는 제3 절연층(IL3)이 위치할 수 있다.
제1 도전층, 제2 도전층 및 제3 도전층 중 적어도 하나는 구리(Cu), 알루미늄(Al), 마그네슘(Mg), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta), 이들의 합금 등 금속 중 적어도 하나를 포함할 수 있다. 제1 도전층, 제2 도전층 및 제3 도전층 각각은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 티타늄을 포함하는 하부층과 구리를 포함하는 상부층을 포함하는 다중층 구조를 가질 수 있다.
버퍼층(BF), 제1 절연층(IL1), 제2 절연층(IL2) 및 제3 절연층(IL3) 중 적어도 하나는 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiON) 등의 무기 절연 물질 및/또는 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다.
제3 절연층(IL3) 위에는 도 5에 도시된 바와 같이 제1 전극(E1)을 포함하는 제4 도전층이 위치할 수 있다.
각 화소(PX1, PX2, PX3)의 제1 전극(E1)은 상부 유지 전극(UE)과 중첩할 수 있다. 제3 절연층(IL3)은 제1 전극(E1) 및 상부 유지 전극(UE)과 중첩하는 접촉 구멍(CC1)을 포함할 수 있다. 제1 전극(E1)은 접촉 구멍(CC1)을 통해 상부 유지 전극(UE)과 연결될 수 있다.
제1 화소(PX)의 제1 전극(E1)은 제1 화소(PX1)의 트랜지스터(T1, T2, T3) 중 일부와 중첩할 수 있다. 제1 전극(E1)은 제1 화소(PX1) 외의 다른 화소의 트랜지스터(T1, T2, T3) 중 일부와 중첩할 수도 있다. 예를 들면, 제1 전극(E1)이 제2 화소(PX2)의 스위칭 트랜지스터(T2)와 중첩할 수 있다. 제2 화소(PX)의 제1 전극(E1)은 제2 화소(PX2)의 트랜지스터(T1, T2, T3) 중 일부와 중첩할 수 있다. 제1 전극(E1)은 제2 화소(PX2) 외의 다른 화소의 트랜지스터(T1, T2, T3) 중 일부와 중첩할 수도 있다. 예를 들면, 제2 화소(PX)의 제1 전극(E1)은 제3 화소(PX3)의 구동 트랜지스터(T1) 및 초기화 트랜지스터(T3)와 중첩할 수 있다. 제3 화소(PX3)의 제1 전극(E1)은 제3 화소(PX3)의 트랜지스터(T1, T2, T3) 중 일부와 중첩할 수 있다. 제1 전극(E1)은 제3 화소(PX3) 외의 다른 화소의 트랜지스터(T1, T2, T3) 중 일부와 중첩할 수도 있다. 제1 전극(E1)은 제1 내지 제3 데이터선(DL1, DL2, DL3) 중 적어도 일부와 중첩할 수 있다. 예를 들면, 제3 화소(PX)의 제1 전극(E1)이 제1 내지 제3 데이터선(DL1, DL2, DL3)과 중첩할 수 있다.
본 실시예에서 각 화소(PX1, PX2, PX3)의 트랜지스터(T1, T2, T3)는 제1 전극(E1)과 중첩할 수도 있고, 중첩하지 않을 수도 있다. 즉, 각각의 제1 전극(E1)은 다른 화소와 중첩할 수 있다.
제4 도전층 위에는 제4 절연층(IL4)이 위치할 수 있다. 제4 절연층(IL4)은 폴리아크릴계 수지, 폴리이미드계 수지 등의 유기 절연 물질을 포함할 수 있다. 제4 절연층(IL4)은 각 제1 전극(E1)과 중첩하는 개구부를 포함할 수 있다.
제4 절연층(IL4) 및 제1 전극(E1) 위에는 발광층(EL)이 위치할 수 있다. 발광층(EL)은 제4 절연층(IL4)의 개구부 내에 위치할 수 있다. 발광층(EL)은 유기 발광 물질 또는 무기 발광 물질을 포함할 수 있다. 발광층(EL)이 기판(SUB) 위에 일부 형성되어 있는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 발광층(EL)이 기판(SUB)의 전면과 중첩하는 형태로 위치할 수 도 있다.
발광층(EL) 위에는 제2 전극(E2)이 위치할 수 있다. 제2 전극(E2)은 기판(SUB) 위에 전체적으로 형성될 수 있다. 즉, 복수의 화소(PX1, PX2, PX3)에 걸쳐 하나의 제2 전극(E2)이 위치할 수 있다. 제2 전극(E2)은 접촉 구멍(미도시)을 통해 전기적으로 공통 전압선(CL)과 연결될 수 있다. 제2 전극(E2)에는 공통 전압(ELVSS)이 인가될 수 있다.
제4 도전층 및 제2 전극(E2) 중 적어도 어느 하나는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등과 같은 투명한 금속 산화물로 이루어질 수 있다.
각 화소(PX1, PX2, PX3)의 제1 전극(E1), 발광층(EL) 및 제2 전극(E2)은 함께 발광 다이오드(ED)를 이룰 수 있다. 이때, 제1 전극(E1)이 애노드가 될 수 있고, 제2 전극(E2)이 캐소드가 될 수 있다.
한편 본 명세서는 도 5의 배치도에서 제1 트랜지스터(T1)가 도 3a의 실시예를 포함하도록 도시하였으나 이에 제한되지 않고 도 3b 내지 도 4b의 실시예를 적용하는 것도 가능하다. 또한 제1 트랜지스터 이외에 제2 트랜지스터 및 제3 트랜지스터에 적용되는 것도 가능하다. 또한 도 3a 내지 도 4b의 실시예들의 조합도 가능함은 물론이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
SUB: 기판 ED: 발광 소자
ACT1, ACT2, ACT3: 반도체층 GE1,GE2,GE3: 게이트 전극
R1: 제1 영역 R2: 제2 영역
R3: 제3 영역 W1: 제1 너비
W2: 제2 너비 W3: 제3 너비
RP: 돌출부 RP-P: 돌출부의 끝단

Claims (20)

  1. 기판 상에 위치하는 제1 도전층,
    상기 기판 상에 위치하는 트랜지스터, 그리고
    상기 트랜지스터와 전기적으로 연결된 발광 소자를 포함하고,
    상기 트랜지스터는,
    상기 제1 도전층과 적어도 일부 중첩하며, 상기 제1 도전층 상에 위치하는 반도체층, 그리고
    상기 반도체층 위에 위치하는 게이트 전극을 포함하고,
    상기 반도체층은,
    상기 제1 도전층과 이격된 제1 영역,
    상기 제1 도전층의 가장자리와 중첩하는 제2 영역, 그리고
    상기 제1 도전층과 중첩하는 제3 영역을 포함하고,
    상기 반도체층의 상기 제1 영역에서 서로 마주하는 2개의 가장자리 사이의 제1 너비는 상기 제2 영역에서 상기 제1 도전층과 중첩하는 상기 반도체층의 제2 너비 보다 작은 표시 장치.
  2. 제1항에서,
    상기 제2 영역은 상기 제1 영역 및 상기 제3 영역의 가장자리로부터 돌출된 형태를 가지는 표시 장치.
  3. 제2항에서,
    상기 제2 영역은 삼각형 또는 반원 형태와 같은 평면 형태를 가지면서 돌출되는 표시 장치.
  4. 제2항에서,
    상기 제2 영역은 돌출된 정도가 가장 큰 끝단을 포함하고, 상기 제2 영역의 끝단은 상기 제1 도전층과 중첩하는 표시 장치.
  5. 제1항에서,
    상기 반도체층의 상기 제3 영역에서 서로 마주하는 2개의 가장자리 사이의 거리는 제3 너비이고,
    상기 제1 너비 및 상기 제3 너비는 일정한 표시 장치.
  6. 제5항에서,
    상기 제1 너비는 상기 제3 너비는 실질적으로 동일한 표시 장치.
  7. 제5항에서,
    상기 제1 너비는 상기 제3 너비 보다 작은 표시 장치.
  8. 제1항에서,
    상기 제2 영역의 가장자리는 직선 형태인 표시 장치.
  9. 제1항에서,
    상기 제2 영역의 가장자리는 곡선 형태인 표시 장치.
  10. 기판 상에 위치하는 제1 도전층,
    상기 기판 상에 위치하는 트랜지스터, 그리고
    상기 트랜지스터와 전기적으로 연결된 발광 소자를 포함하고,
    상기 트랜지스터는,
    상기 제1 도전층과 일부 중첩하며, 상기 제1 도전층 상에 위치하는 반도체층, 그리고
    상기 반도체층의 채널과 중첩하며, 상기 반도체층 위에 위치하는 게이트 전극을 포함하고,
    상기 반도체층은,
    상기 제1 도전층과 이격된 제1 영역,
    상기 제1 도전층을 가로지르는 가장자리를 포함하는 제2 영역, 그리고
    상기 제1 도전층과 중첩하는 제3 영역을 포함하고,
    상기 제2 영역은 상기 제1 영역 및 상기 제3 영역으로부터 돌출된 표시 장치.
  11. 제10항에서,
    상기 반도체층의 상기 제1 영역에서 서로 마주하는 2개의 가장자리 사이의 제1 너비는 상기 제2 영역에서 상기 제1 도전층의 가장자리와 중첩하는 상기 반도체층의 제2 너비 보다 작은 표시 장치.
  12. 제10항에서,
    상기 제2 영역은 상기 제1 도전층에 대해 기울어진 일 가장자리를 포함하고,
    상기 일 가장자리의 끝단은 상기 제1 도전층과 중첩하는 표시 장치.
  13. 제12항에서,
    상기 제2 영역은 상기 제1 도전층을 향해 넓어지는 형태를 포함하는 표시 장치.
  14. 제13항에서,
    상기 제2 영역은 상기 제3 영역을 향해 좁아지는 형태를 포함하는 표시 장치.
  15. 제14항에서,
    상기 제2 영역은 다각 형태 또는 반원 형태를 가지는 표시 장치.
  16. 기판 상에 위치하는 제1 도전층,
    상기 기판 상에 위치하는 트랜지스터, 그리고
    상기 트랜지스터와 전기적으로 연결된 발광 소자를 포함하고,
    상기 트랜지스터는,
    상기 제1 도전층과 일부 중첩하며, 상기 제1 도전층 상에 위치하는 반도체층, 그리고
    상기 반도체층의 채널과 중첩하며, 상기 반도체층 위에 위치하는 게이트 전극을 포함하고,
    상기 반도체층은,
    상기 제1 도전층과 이격된 제1 영역,
    상기 제1 도전층의 가장자리와 중첩하는 제2 영역, 그리고
    상기 제1 도전층과 중첩하는 제3 영역을 포함하고,
    상기 제1 영역의 너비는 상기 제3 영역의 너비보다 작은 표시 장치.
  17. 제16항에서,
    상기 제2 영역은 상기 제1 영역 및 상기 제3 영역 사이에 위치하며,
    상기 제1 영역의 제1 가장자리와, 상기 제3 영역의 제3 가장자리를 연결하는 제2 가장자리를 포함하는 표시 장치.
  18. 제17항에서,
    상기 제2 가장자리는 곡선 형태이거나 직선 형태인 표시 장치.
  19. 제17항에서,
    상기 제2 영역은 제3 영역을 향해 넓어지는 형태를 포함하는 표시 장치.
  20. 제16항에서,
    상기 제2 영역의 너비는 상기 제1 영역의 너비보다 큰 표시 장치.
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