KR20040037327A - 비대칭적인 소오스 및 드레인 영역을 갖는 비휘발성메모리 장치 및 그 제조방법 - Google Patents
비대칭적인 소오스 및 드레인 영역을 갖는 비휘발성메모리 장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR20040037327A KR20040037327A KR1020020065782A KR20020065782A KR20040037327A KR 20040037327 A KR20040037327 A KR 20040037327A KR 1020020065782 A KR1020020065782 A KR 1020020065782A KR 20020065782 A KR20020065782 A KR 20020065782A KR 20040037327 A KR20040037327 A KR 20040037327A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- gate
- channel region
- charge storage
- storage layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 14
- 239000010410 layer Substances 0.000 claims abstract description 58
- 238000003860 storage Methods 0.000 claims abstract description 29
- 239000011229 interlayer Substances 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 2
- 238000002347 injection Methods 0.000 abstract description 8
- 239000007924 injection Substances 0.000 abstract description 8
- 230000015654 memory Effects 0.000 abstract description 8
- 230000008569 process Effects 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000002784 hot electron Substances 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
비대칭적인 소오스 및 드레인 영역을 갖는 비휘발성 메모리 장치 및 그 제조방법이 개시된다. 기판에 제1 채널 영역 및 제2 채널 영역만큼 이격되어 형성된 제1 도전성 영역 및 제2 도전성 영역이 배치된다. 상기 제1 채널 영역 및 상기 제2 채널 영역 상에는 콘트롤 게이트가 가로지른다. 상기 콘트롤 게이트과 상기 제1 채널 영역 사이에는 터널 절연막, 전하저장층 및 게이트 층간절연막이 개재되어 있으며, 상기 콘트롤 게이트와 상기 제2 채널 영역 사이에는 게이트 층간절연막이 개재되어 있다. 상기 제1 채널 영역 및 상기 제1 도전성 영역의 폭이 상기 제2 채널 영역 및 상기 제2 도전성 영역의 폭보다 더 넓게 형성되어 있는데, 이는 소거 동작에서 소거 동작 속도를 빠르게 한다.
Description
본 발명은 비휘발성 메모리 장치 및 그 제조방법에 관한 것으로, 특히 비대칭적인 소오스 및 드레인 영역을 갖는 비휘발성 메모리 장치 및 그 제조방법에 관한 것이다.
최근에 FRAM(Ferro-electric Random Access Memory), EPROM(Erasable and Programmable Read Only Memory), EEPROM(Electrically Erasable and Programmable Read Only Memory)과 같은 비휘발성 메모리가 주목받고 있다. EPROM 및 EEPROM은 플로팅 게이트에 전하를 축적하여 전하의 유무에 의한 문턱전압의 변화에 의하여 데이타를 기억한다. EEPROM에는 메모리 셀 어레이 전체에 데이타의 소거를 하거나 또는 메모리 셀 어레이를 블럭 단위로 분할하여 각각의 블록 단위로 소거를 할 수 있는데, 후자를 플래시 메모리라 한다.
플래시 메모리 셀에는 부유 게이트(floating gate)형 소자와 부유 트랩(floating trap)형 소자의 두 가지 형(type)이 있다. 부유 트랩형 소자로는 소노스(SONOS, polysilicon-oxide-nitride-oxide-silicon) 구조가 널리 알려져 있다.
부유 게이트형 소자는 부유 게이트에 전하를 축적하는 메카니즘을 가진다면, 소노스 소자는 전하를 축적하는 메카니즘이 실리콘 질화막에 존재하는 트랩에 있다. 부유 게이트형 소자는 셀 사이즈를 줄이는데 한계를 가지며 프로그램 및 소거를 위해 고전압을 사용해야 하는 한계를 가지고 있다. 반면에 소노스 소자는 저전력 및 저전압의 요구에 부응하며 고집적을 실현할 수 있다.
도 1 및 도 2는 종래기술에 의한 스플리트 게이트(split gate) 형의소노스(SONOS) 소자의 평면도 및 단면도이다. 도 2는 도 1의 I-I'에 따라 취해진 단면도이다.
도 1 및 도 2를 참조하면, 기판(2)에 활성 영역(3)을 정의하는 필드영역(4)이 배치된다. 상기 활성영역(3)에는 제1 채널 영역(L1) 및 제2 채널 영역(L2)으로 이격되어 배치된 소오스 및 드레인 영역(16s, 16d)들이 배치된다. 상기 제1 채널 영역(L1) 상에는 터널 절연막(6), 전하저장층(8)이 배치된다. 상기 제1 채널 영역(L1) 및 상기 제2 채널 영역(L2)을 가로지르는 콘트롤 게이트(12)가 배치된다. 상기 콘트롤 게이트(12)와 상기 전하저장층(8) 사이 및 상기 콘트롤 게이트(12)와 상기 제2 채널 영역(L2) 사이에는 게이트 층간 절연막(10)이 개재되어 있다. 미설명 도면부호 '20d'는 드레인 콘택을 나타내며, 도면부호 '20s'는 소오스 콘택을 나타낸다.
스플리트 게이트형의 소노스 소자에 프로그램을 하기 위해서는 채널-핫 전자 인입(channel-hot electron injection, CHEI) 또는 파울러-노더하임(Fowler-Nordheim, FN) 터널링에 의하여 전자가 상기 터널 절연막(6)을 통과하며 상기 전하저장층(8)에 트랩(trap)된다. 도 2의 도면부호 '30'의 화살표는 채널-핫 전자 인입(channel-hot electron injection, CHEI)에 의하여 전자가 상기 전하저장층(8)에 인입되는 것을 나타낸다. 상기 트랩된 전자의 양에 의하여 소노스 소자의 문턱전압이 변하게 되어 온(on) 또는 오프(off)의 두 가지 레벨이 정해진다.
소거(erase) 동작에서는 핫-홀 인입(hot hole injection)에 의하여 트랩된 전자를 디트랩(detrap) 한다. 도 2의 도면부호 '40'의 화살표는 홀이 상기 전하저장층(8)에 인입되는 것을 나타낸다.
상술한 구조에서는 소거 동작에서 상기 전하저장층(8)에 인입되는 핫 홀(hot hole)의 양이 적으므로 소거 속도가 느려지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 소거 동작에서 핫-홀 인입(hot hole injection)이 효과적으로 이루어져 소거 속도(erase speed)가 빠른 스플리트 게이트형 소노스 소자 및 그 제조방법을 제공하는데 목적이 있다.
도 1 및 도 2는 종래기술에 의한 스플리트 게이트(split gate) 형의 소노스(SONOS) 소자의 평면도 및 단면도,
도 3 및 도 4는 본 발명의 일실시예에 의한 스플리트 게이트형 소노스 소자를 나타내는 평면도 및 단면도,
도 5 내지 도 7은 본발명의 일실시예에 의한 스플리트 게이트형 소노스 소자의 제조방법을 나타내는 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명
2, 102 : 기판 3, 103: 활성영역
4, 104: 필드영역 6, 106 : 터널 절연막
8, 108 : 전하저장층 10, 110 : 게이트 층간절연막
16d, 16s, 116d, 116s : 드레인 및 소오스 영역
L1 : 제1 채널영역 L2 : 제2 채널영역
상기 목적을 달성하기 위하여, 본 발명의 스플리트형 소노스 소자는 소거 동작에서 전하저장층에 트랩된 전하를 효과적으로 소거하기 위하여 핫-홀 인입(hot hole injection)이 되는 활성영역의 면적이 넓게 형성되어 있다.
상세하게는, 본 발명의 스플리트 게이트형 소노스 소자는 기판에 제1 채널 영역 및 제2 채널 영역만큼 이격되어 형성된 제1 도전성 영역 및 제2 도전성 영역이 배치된다. 상기 제1 채널 영역 및 상기 제2 채널 영역 상에는 콘트롤 게이트가 가로지른다. 상기 콘트롤 게이트과 상기 제1 채널 영역 사이에는 터널 절연막, 전하저장층 및 게이트 층간절연막이 개재되어 있으며, 상기 콘트롤 게이트와 상기 제2 채널 영역 사이에는 게이트 층간절연막이 개재되어 있다. 상기 제1 채널 영역 및 상기 제1 도전성 영역의 폭이 상기 제2 채널 영역 및 상기 제2 도전성 영역의 폭보다 더 넓게 형성되어 있는데, 이는 소거 동작에서 소거 속도를 빠르게 한다.
상기 목적을 달성하기 위하여, 본 발명의 스플리트 게이트형 소노스 소자의 제조방법은 기판에 상대적으로 폭이 넓은 활성영역 및 상대적으로 폭이 좁은 활성영역을 정의하는 필드영역을 형성한다. 상기 상대적으로 폭이 넓은 활성영역의 소정영역에 터널 절연막을 개재한 전하저장층 패턴을 형성한다. 상기 전하저장층 패턴 및 상기 상대적으로 폭이 좁은 활성영역의 소정영역을 가로지르는 플로팅 게이트를 형성한다. 상기 플로팅 게이트와 상기 전하저장층 패턴 사이와 상기 플로팅 게이트와 상기 폭이 좁은 활성영역 사이에는 게이트 층간절연막을 형성할 수 있다.상기 플로팅 게이트의 양 측면의 활성영역에는 불순물을 이온주입하여 제1 도전성 영역 및 제2 도전성 영역을 형성한다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 3 및 도 4는 본 발명의 일실시예에 의한 스플리트 게이트형 소노스 소자를 나타내는 평면도 및 단면도이다. 도 4는 도 3의 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 3 및 도 4를 참조하면, 기판(102)에 활성영역(103)을 정의하는 필드영역(104)이 배치된다. 상기 활성영역(103)에는 제1 채널 영역(L1) 및 제2 채널 영역(L2)으로 이격되어 배치된 소오스 및 드레인 영역(116s, 116d)들이 배치된다. 상기 제1 채널 영역(L1) 상에는 터널 절연막(106) 및 전하저장층(108)이 배치된다. 상기 제1 채널 영역(L1) 및 상기 제2 채널 영역(L2) 상을 가로지르는 콘트롤게이트(112)가 배치된다. 상기 콘트롤 게이트(112)와 상기 전하저장층(108) 사이 및 상기 콘트롤 게이트(112) 및 상기 제2 채널 영역(L2) 사이에는 게이트 층간 절연막(110)이 개재되어 있다. 미설명 도면부호 '120d'는 드레인 콘택을 나타내며, 도면부호 '120s'는 소오스 콘택을 나타낸다.
도 3을 참조하면, 상기 드레인 영역(116d) 및 제1 채널 영역(L1)의 폭(W2)은 상기 소오스 영역(116s) 및 제2 채널 영역(W1)의 폭보다 상대적으로 크게 형성되어 있다. 따라서, 스플리트 게이트형 소노스 소자의 소거 동작에서 핫-홀 인입(hot hole injection)이 보다 효과적으로 이루어게 되어 빠른 소거 속도를 가질 수 있다.
도 5 내지 도 7은 본발명의 일실시예에 따른 스플리트 게이트형 소노스 소자의 제조방법을 나타내는 단면도들이다.
도 5를 참조하면, 기판(102)에 활성영역을 정의하는 필드영역(104)을 형성한다. 상기 활성영역을 평면적으로 보면 비대칭적인 형상을 가진다. 즉, 상대적으로 폭이 넓은 활성영역 및 상대적으로 폭이 좁은 활성영역이 정의된다. 상대적으로 폭이 넓은 활성영역에는 소노스 소자의 예정된 드레인 영역(predetermined drain region) 및 예정된 제1 채널 영역에 해당하며, 상대적으로 폭이 좁은 활성영역은 예정된 소오스 영역(predetermined source region) 및 예정된 제2 채널 영역에 해당한다.
상기 활성영역이 정의된 기판 상에 터널 절연막(106) 및 전하저장층(108)을차례대로 적층하고 패터닝하여 상기 상대적으로 폭이 넓은 활성영역 상에는 상기 터널 절연막 및 전하저장층을 잔류시키되, 상기 상대적으로 폭이 좁은 활성영역 상에는 상기 터널 절연막 및 전하저장층을 제거한다. 상기 터절 절연막은 실리콘 산화막으로 형성할 수 있으며, 상기 전하저장층은 실리콘 질화막으로 형성할 수 있다.
도 6을 참조하면, 상기 패터닝된 터널 절연막(106) 및 전하저장층(108)을 포함하는 기판 전면에 게이트 층간절연막(110) 및 콘트롤 게이트막(112)을 차례대로 적층한다. 상기 게이트 층간 절연막(110)은 실리콘 산화막으로 형성할 수 있으며, 상기 콘트롤 게이트막(112)은 도핑된 폴리실리콘막으로 형성할 수 있다.
도 7을 참조하면, 통상의 사진식각 공정을 사용하여 일측에서는 상기 콘트롤 게이트막(112), 상기 게이트 층간절연막(110), 전하저장층(108) 및 터널 절연막(106)을 패터닝하여 상기 기판(102)에서 상기 예정된 드레인 영역을 노출시키며 제1 채널 영역을 정의한다. 타측에서는 상기 콘트롤 게이트막(112) 및 상기 게이트 층간절연막(110)을 패터닝하여 상기 예정된 소오스 영역을 노출시키며 제2 채널 영역을 정의한다. 상기 터널 절연막, 상기 전하저장층 및 상기 게이트 층간절연막의 측단부는 동시에 식각하므로 상기 콘트롤 게이트와 정렬되어 있다.
다시 도 4를 참조하면, 상기 필드영역(104) 및 상기 패터닝된 상기 콘트롤 게이트(112)를 이온주입 마스크로 이용하여 상기 예정된 드레인 영역 및 상기 예정된 소오스 영역에 드레인 및 소오스 영역(120d, 120s)을 형성한다,
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어진 본 발명은 소노스 소자의 소거 동작에서 핫-홀 인입(hot hole injection)이 발생하는 활성영역의 면적을 넓힘으로써 소거 속도를 빠르게 할 수 있다.
Claims (13)
- 기판;상기 기판에 제1 채널 영역 및 제2 채널 영역만큼 이격되어 배치된 제1 도전성 영역 및 제2 도전성 영역;상기 제1 채널 영역 및 상기 제2 채널 영역을 가로지르는 콘트롤 게이트;상기 콘트롤 게이트과 상기 제1 채널 영역 사이에 개재된 터널 절연막, 전하저장층 및 게이트 층간절연막; 및상기 콘트롤 게이트와 상기 제2 채널 영역 사이에 개재된 게이트 층간절연막을 포함하며, 상기 제1 채널 영역 및 상기 제1 도전성 영역의 폭이 상기 제2 채널 영역 및 상기 제2 도전성 영역의 폭보다 더 넓은 것을 특징으로 하는 스플리트 게이트형 소노스 소자.
- 제 1 항에 있어서,상기 제1 도전성 영역은 드레인 영역을 나타내며, 상기 제2 도전성 영역은 소오스 영역을 나타내는 것을 특징으로 하는 스플리트 게이트형 소노스 소자.
- 제 1 항에 있어서,상기 터널 절연막, 상기 전하저장층 및 상기 게이트 층간절연막의 측단부는 상기 콘트롤 게이트와 정렬되어 있는 것을 특징으로 하는 스플리트 게이트형 소노스 소자.
- 제 1 항에 있어서,상기 콘트롤 게이트는 폴리실리콘인 것을 특징으로 하는 스플리트 게이트형 소노스 소자.
- 제 1 항에 있어서,상기 전하저장층은 실리콘 질화막인 것을 특징으로 하는 스플리트 게이트형 소노스 소자.
- 제 1 항에 있어서,상기 터널 절연막은 실리콘 산화막인 것을 특징으로 하는 스플리트 게이트형 소노스 소자.
- 제 1 항에 있어서,상기 게이트 층간절연막은 실리콘 산화막인 것을 특징으로 하는 스플리트 게이트형 소노스 소자.
- 기판에 상대적으로 폭이 넓은 활성영역 및 상대적으로 폭이 좁은 활성영역을 정의하는 필드영역을 형성하는 단계;상기 상대적으로 폭이 넓은 활성영역의 소정영역에 터널 절연막을 개재한 전하저장층 패턴을 형성하는 단계;상기 전하저장층 패턴 및 상기 상대적으로 폭이 좁은 활성영역의 소정영역을 가로지르는 플로팅 게이트를 형성하는 단계; 및상기 플로팅 게이트의 양 측면의 활성영역에 불순물을 이온주입하여 제1 도전성 영역 및 제2 도전성 영역을 형성하는 단계를 포함하는 스플리트 게이트형 소노스 소자의 제조방법.
- 제 8 항에 있어서,상기 플로팅 게이트와 상기 전하저장층 패턴 사이와 상기 플로팅 게이트와 상기 폭이 좁은 활성영역 사이에는 게이트 층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스플리트 게이트형 소노스 소자의 제조방법.
- 제 8 항에 있어서,상기 콘트롤 게이트는 폴리실리콘으로 형성하는 것을 특징으로 하는 스플리트 게이트형 소노스 소자 제조방법.
- 제 8 항에 있어서,상기 전하저장층은 실리콘 질화막으로 형성하는 것을 특징으로 하는 스플리트 게이트형 소노스 소자 제조방법.
- 제 8 항에 있어서,상기 터널 절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 스플리트 게이트형 소노스 소자 제조방법.
- 제 9 항에 있어서,상기 게이트 층간절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 스플리트 게이트형 소노스 소자 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020065782A KR20040037327A (ko) | 2002-10-28 | 2002-10-28 | 비대칭적인 소오스 및 드레인 영역을 갖는 비휘발성메모리 장치 및 그 제조방법 |
| JP2003315363A JP2004153247A (ja) | 2002-10-28 | 2003-09-08 | 非対称的なソース及びドレイン領域を有するｓｏｎｏｓ素子及びその製造方法 |
| US10/682,128 US20040080012A1 (en) | 2002-10-28 | 2003-10-07 | Nonvolatile memory device having asymmetric source/drain region and fabricating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020065782A KR20040037327A (ko) | 2002-10-28 | 2002-10-28 | 비대칭적인 소오스 및 드레인 영역을 갖는 비휘발성메모리 장치 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040037327A true KR20040037327A (ko) | 2004-05-07 |
Family
ID=32105653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020065782A KR20040037327A (ko) | 2002-10-28 | 2002-10-28 | 비대칭적인 소오스 및 드레인 영역을 갖는 비휘발성메모리 장치 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20040080012A1 (ko) |
| JP (1) | JP2004153247A (ko) |
| KR (1) | KR20040037327A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100671614B1 (ko) * | 2004-05-15 | 2007-01-18 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 고전압 트랜지스터 |
| KR100784868B1 (ko) * | 2005-06-24 | 2007-12-14 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR100849993B1 (ko) * | 2007-03-15 | 2008-08-01 | 한양대학교 산학협력단 | 비대칭 쇼트키 장벽을 이용한 ｎｏｒ형 플래시 기억 소자및 그 제조 방법 |
| US7687860B2 (en) | 2005-06-24 | 2010-03-30 | Samsung Electronics Co., Ltd. | Semiconductor device including impurity regions having different cross-sectional shapes |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7586137B2 (en) | 2004-08-09 | 2009-09-08 | Samsung Electronics Co., Ltd. | Non-volatile memory device and method of fabricating the same |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| US7692972B1 (en) | 2008-07-22 | 2010-04-06 | Actel Corporation | Split gate memory cell for programmable circuit device |
| US10269822B2 (en) * | 2015-12-29 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method to fabricate uniform tunneling dielectric of embedded flash memory cell |
| KR20220053755A (ko) * | 2020-10-22 | 2022-05-02 | 삼성디스플레이 주식회사 | 표시 장치 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5630769A (en) * | 1979-08-21 | 1981-03-27 | Sharp Corp | Semiconductor device |
| KR20000045877A (ko) * | 1998-12-30 | 2000-07-25 | 김영환 | Nor형 플래시 메모리의 단위 셀 구조 |
| JP2000216269A (ja) * | 1999-01-20 | 2000-08-04 | Sony Corp | 不揮発性半導体記憶装置およびその製造方法 |
| KR20010091532A (ko) * | 2000-03-16 | 2001-10-23 | 윤종용 | 스플릿 게이트형 플래쉬 메모리 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5168465A (en) * | 1988-06-08 | 1992-12-01 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| US6835619B2 (en) * | 2002-08-08 | 2004-12-28 | Micron Technology, Inc. | Method of forming a memory transistor comprising a Schottky contact |
| US6828618B2 (en) * | 2002-10-30 | 2004-12-07 | Freescale Semiconductor, Inc. | Split-gate thin-film storage NVM cell |
-
2002
- 2002-10-28 KR KR1020020065782A patent/KR20040037327A/ko not_active Application Discontinuation
-
2003
- 2003-09-08 JP JP2003315363A patent/JP2004153247A/ja not_active Withdrawn
- 2003-10-07 US US10/682,128 patent/US20040080012A1/en not_active Abandoned
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5630769A (en) * | 1979-08-21 | 1981-03-27 | Sharp Corp | Semiconductor device |
| KR20000045877A (ko) * | 1998-12-30 | 2000-07-25 | 김영환 | Nor형 플래시 메모리의 단위 셀 구조 |
| JP2000216269A (ja) * | 1999-01-20 | 2000-08-04 | Sony Corp | 不揮発性半導体記憶装置およびその製造方法 |
| KR20010091532A (ko) * | 2000-03-16 | 2001-10-23 | 윤종용 | 스플릿 게이트형 플래쉬 메모리 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100671614B1 (ko) * | 2004-05-15 | 2007-01-18 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 고전압 트랜지스터 |
| KR100784868B1 (ko) * | 2005-06-24 | 2007-12-14 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US7687860B2 (en) | 2005-06-24 | 2010-03-30 | Samsung Electronics Co., Ltd. | Semiconductor device including impurity regions having different cross-sectional shapes |
| KR100849993B1 (ko) * | 2007-03-15 | 2008-08-01 | 한양대학교 산학협력단 | 비대칭 쇼트키 장벽을 이용한 ｎｏｒ형 플래시 기억 소자및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040080012A1 (en) | 2004-04-29 |
| JP2004153247A (ja) | 2004-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5773343A (en) | Semiconductor device having a recessed channel structure and method for fabricating the same | |
| US5891774A (en) | Method of fabricating EEPROM using oblique implantation | |
| KR100437470B1 (ko) | 플래쉬 메모리 셀을 갖는 반도체 장치 및 그 제조 방법 | |
| KR100468745B1 (ko) | 실리콘-옥사이드-나이트라이드-옥사이드-실리콘 게이트구조를 갖는 불휘발성 메모리 셀 및 그 제조 방법 | |
| US5459091A (en) | Method for fabricating a non-volatile memory device | |
| US5614747A (en) | Method for manufacturing a flash EEPROM cell | |
| KR100674958B1 (ko) | 자기 정렬된 콘트롤 게이트를 갖는 스플릿 타입 플래쉬 메모리 소자 및 그 제조방법 | |
| US20060068529A1 (en) | Self-aligned split-gate NAND flash memory and fabrication process | |
| JP2004056095A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| WO2001017030A1 (en) | Non-volatile memory structure for twin-bit storage and methods of making same | |
| KR20030088826A (ko) | 스플리트 게이트 메모리 장치 및 그 제조방법 | |
| KR20040037327A (ko) | 비대칭적인 소오스 및 드레인 영역을 갖는 비휘발성메모리 장치 및 그 제조방법 | |
| KR100270577B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| KR100585097B1 (ko) | 이이피롬 소자 및 그 제조방법 | |
| US5793080A (en) | Nonvolatile memory device | |
| US6680507B2 (en) | Dual bit isolation scheme for flash memory devices having polysilicon floating gates | |
| US6355514B1 (en) | Dual bit isolation scheme for flash devices | |
| WO2001017031A1 (en) | Easy shrinkable novel non-volatile semiconductor memory cell utilizing split dielectric floating gate and method for making same | |
| JP2004111892A (ja) | フラッシュメモリ装置及びその製造方法ならびにフラッシュメモリ装置用トランジスタ | |
| KR0161391B1 (ko) | 불휘발성 메모리장치 및 그 제조방법 | |
| KR100215888B1 (ko) | 플래쉬 메모리 제조방법 | |
| KR19980045174A (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| US6927128B2 (en) | Method for manufacturing low voltage flash memory | |
| KR0176167B1 (ko) | 불휘발성 메모리장치의 제조방법 | |
| KR960014471B1 (ko) | 비휘발성 반도체 메모리장치 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |