JP2004111892A - フラッシュメモリ装置及びその製造方法ならびにフラッシュメモリ装置用トランジスタ - Google Patents
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Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 239000004065 semiconductor Substances 0.000 claims abstract description 40
- 238000005530 etching Methods 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 15
- 239000011810 insulating material Substances 0.000 claims description 9
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 238000009751 slip forming Methods 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 30
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 239000002019 doping agent Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- MVHDZXNUTMWQRW-UHFFFAOYSA-N 4-(ethylamino)-1,5-dimethyl-2-phenylpyrazol-3-one Chemical compound O=C1C(NCC)=C(C)N(C)N1C1=CC=CC=C1 MVHDZXNUTMWQRW-UHFFFAOYSA-N 0.000 description 1
- 238000010924 continuous production Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
Abstract
【課題】本発明は、消去効率が向上されたフラッシュメモリ装置及びその製造方法を提供する。
【解決手段】半導体基板と、ドレイン領域と、フローティングゲートと、ゲート間絶縁膜と、コントロールゲートとを含むフラッシュメモリ装置用セルトランジスタであって、前記フローティングゲートは、前記ソース領域にはみ出されているチップを備えることを特徴とするセルトランジスタを提供する。
【選択図】 図３
【解決手段】半導体基板と、ドレイン領域と、フローティングゲートと、ゲート間絶縁膜と、コントロールゲートとを含むフラッシュメモリ装置用セルトランジスタであって、前記フローティングゲートは、前記ソース領域にはみ出されているチップを備えることを特徴とするセルトランジスタを提供する。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明はフラッシュメモリ装置及びその製造方法、ならびにフラッシュメモリ装置用トランジスタに関し、更に詳しくは、消去効率が向上されたフラッシュメモリ装置及びその製造方法、ならびに、そのフラッシュメモリに用いられるトランジスタに関する。
【０００２】
【従来の技術】
不揮発性のメモリ装置は、電給が中断されてもメモリセルに格納された情報を失わない。このような特性のため、不揮発性のメモリ装置は、例えば、コンピュータ、デジタルカメラ及び携帯用電話に広く用いられている。フラッシュメモリ装置は、典型的な不揮発性のメモリ装置の一つである。
【０００３】
フラッシュメモリ装置は、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）の変形であり、ＥＥＰＲＯＭのメモリはセクタ単位であるバイアスによって消去される。メモリセルの状態またはデータは、セルのゲート構造体に格納された電子の数によって決定される。セルのデータは、ゲート構造体とソース（または、ドレイン）との間に強い電場を印加して電荷を移動させることにより、変更させる。ゲート構造体から電子を除去するプロセスを消去作用と称し、ゲート構造体内に電荷を集めるプロセスをプログラム作用と称する。
【０００４】
フラッシュメモリ装置は、スタックゲート構造、或いはスプリットゲート構造に分類される。スタックゲート方式のフラッシュメモリは、フラッシュメモリのうち最も一般に用いられるセルで、駆動電圧を支えるためのコントロールゲートと、電子を格納するためのフローティングゲートとを含む。前記コントロールゲートは、前記フローティング上に単純に積層される。スプリットゲート方式のフラッシュメモリは、選択ゲートとフローティングゲートとを含む。前記選択ゲートの一部が前記フローティングゲートと重なり、選択ゲートの他部が基板の表面に形成される。
【０００５】
図１では、典型的なスタックゲート方式のフラッシュメモリ装置のセルアレイを示す。前記構造は、多数の水平ワードライン（ＷＬ１−ＷＬｍ）と、多数の垂直ビットライン（ＢＬ１−ＢＬｉ）とを含み（ｍ、ｉは整数）、前記ワードライン及びビットラインの交差領域の各々には、一つのメモリセル領域が定義される。各々のメモリセル領域に設けられるのは、ソースＳ、ドレインＤ及びゲートＧを備えるセルトランジスタＴである。各々のセルトランジスタＴのソースＳは、共通ソースライン「ＳＬ」に、ドレインＤは該ビットラインに、ゲートＧは該ワードラインに電気的に接続される。
【０００６】
図２は、従来の技術による図１のセルトランジスタＴの断面図を示す。各々のソースＳ及びドレインＤとして作用するソース領域７ａ及びドレイン領域７ｂが半導体基板２上に位置される。前記半導体基板２上には、ゲートまたはトンネルオキサイド３、フローティングゲート４、ゲート間絶縁膜５及びコントロールゲート６が連続的に位置される。介在されたチャンネル領域により、前記ドレイン領域７ｂは、前記ソース領域７ａから離隔される。前記フローティングゲート４は、ソース領域７ａ及びドレイン領域７ｂの互いに対向する端部と重なり得る。
【０００７】
前記セルトランジスタＴ（図１）の典型的なプログラム作用において、第１プログラム電圧（例えば、１０Ｖ）が該ワードラインを介してコントロールゲート６に印加され、第２プログラム電圧（例えば、６Ｖ）が該ビットラインを介してドレイン領域７ｂに印加される。このとき、前記ソース領域７ａと半導体基板２は接地される。第１及び第２プログラムの電圧は、ドレイン領域７ｂに隣接するチャンネル領域の電子がゲートオキサイド３を介してフローティングゲート４に注入されて格納されるように誘導する。消去作用において、第１消去電圧（例えば、６Ｖ）がソースラインＳＬを介してソース領域７ａに印加され、第２消去電圧（例えば、−９Ｖ）が該ゲートラインに印加されることにより、フローティングゲート４に格納された電子がトンネルオキサイド３を介してソース領域７ａに消去される。
消去電圧を高めたり、又はトンネルオキサイドの厚さを減少させると、上述したスタックゲートセールトランジスタの消去効率を向上させることができる。しかしながら、高消去電圧、或いは、薄厚のトンネルオキサイドは、フラッシュメモリ装置の寿命を低下させる。
【０００８】
【発明が解決しようとする課題】
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、寿命を低下せずに向上された消去効率を有するフラッシュメモリ及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の一実施の形態は、溝を備える半導体基板と、前記半導体基板に位置し、前記溝が前記ソース領域の一端部に引込むソース領域と、前記ソース領域の一端部に対向し、前記半導体基板に位置するドレイン領域と、前記基板上に位置するゲート絶縁膜と、前記ゲート絶縁膜上に連続的に形成されるフローティングゲート、ゲート間絶縁膜及びコントロールゲートとを含み、前記フローティングゲートは、前記ソース領域及びドレイン領域に対向する端部と重なり、前記フローティングゲートの一部が前記ソース領域内の前記溝を充填するようにはみ出していることを特徴とするフラッシュメモリ装置用セルトランジスタを提供する。
【００１０】
本発明の他の実施の形態は、半導体基板に溝を形成する段階と、前記溝と重なるソース領域を前記半導体基板に形成する段階と、ゲート絶縁膜、前記半導体基板の溝を充填するフローティングゲート、ゲート間絶縁膜及びコントロールゲートを前記半導体基板上に連続的に形成する段階と、前記半導体基板にドレイン領域を形成する段階とを含むことを特徴とするセルトランジスタ製造方法を提供する。
【００１１】
【発明の実施の形態】
以下、図３ないし図４を参照して本発明の好適な実施の形態によるスタックゲート方式のフラッシュメモリ装置及びその製造方法を詳細に説明する。図面において、同機能を有する構成要素については、同一符号を付する。
【００１２】
図３では、本発明の好適な実施の形態によるスタックゲート方式のフラッシュメモリ装置のセルトランジスタ１０は、溝１０８を備える半導体基板１００を含む。チャンネル領域に介在するソース領域１１２とドレイン領域１２２が基板に形成されており、ゲート絶縁膜１１４、チップ１１６ｂを備えるフローティングゲート１１６ａ、ゲート間絶縁膜１１８ａ及びコントロールゲート１２０ａが基板上に連続的に形成されている。ゲート絶縁膜１１４は、フローティングゲート１１６ａの下にのみ位置される。このとき、ソース領域１１２とドレイン領域１２２は、別途の絶縁膜によって覆われる。
【００１３】
ソース領域１１２とドレイン領域１２２は、端部において互いに対向するように位置され、両者間にはチャネル領域が介在される。溝１０８は、ソース領域１１２の端部に提供されるため、ソース領域１１２は前記端部でより厚い。フローティングゲート１１６ａは、ソース領域１１２とドレイン領域１２２の前記端部と重なる。
【００１４】
溝１０８は、望ましくは、Ｖ状、Ｕ状または長方形であり、フローティングゲート１１６ａのチップ１１６ｂは、溝１０８と同状である。セルトランジスタ１０のチャンネルの長さが略０．６μｍ以上に設定される場合、溝１０８は、望ましくは、深さが略０．１μｍ〜０．２μｍ（ソース領域１１２の上面から下方に測定）、幅が略０．１μｍ〜０．２μｍ（ソース領域１１２の上面上で測定）であるように形成される。フローティングゲート１１６ａは、望ましくは、ソース領域１１２と幅が略０．４μｍ〜０．６μｍの範囲で重なるように位置される。
【００１５】
消去電圧がソース領域１１２とコントロールゲート１２０ａに印加されると、フローティングゲート１１６ａのチップ１１６ｂに強い電場が誘導される。よって、セルトランジスタ１０の消去効率が向上され得る。
【００１６】
図４ａないし図４ｊを参照して、図３に示されたセルトランジスタを製造するための連続的な工程を説明する。
【００１７】
図４ａで、バッファ層１０２とエッチングマスク層１０４が半導体基板１００上に連続的に形成される。バッファ層１０２とエッチングマスク層１０４は、別の食刻選択比を有することが望ましい。例えば、バッファ層１０２が酸化ケイ素として形成される場合、エッチングマスク層１０４は、シリコン窒化物として形成され得る。図４ｂで、エッチングマスク層１０４は、写真食刻工程でパターニングされることにより、開口部１０４ａが貫通して形成される。開口部１０４ａを介してバッファ層１０２の該部分が露出される。
【００１８】
図４ｃで、ブランケット蒸着及び絶縁物質エッチングにより、スペーサ１０６が開口部１０４ａの側壁に形成される。スペーサ１０６とエッチングマスク層１０４の絶縁物質は、同一または別の食刻選択比を有することができる。例えば、シリコン窒化物がスペーサ１０６とエッチングマスク層１０４の絶縁物質として選択され得る。この段階で、スペーサ１０６によってバッファ層１０２の露出部の幅が減少される。バッファ層１０２の露出部の幅が図３に示された溝１０８の幅を決定するため、この段階での露出部の幅の縮小によって、セルの大きさを減らすことができる。
【００１９】
図４ｄで、バッファ層１０２の露出部が除去され、乾式食刻または湿式食刻によって半導体基板１００に溝１０８が形成される。溝１０８は、Ｖ状、Ｕ状または長方形であり得る。好適な実施の形態によるセルトランジスタが略０．６μｍ以上のチャンネル長さを有する場合、溝１０８は、望ましくは、深さが略０．１μｍ〜０．２μｍ、幅が略０．１μｍ〜０．２μｍであるように形成される。図４ｅで、エッチングマスク層１０４とスペーサ１０６は除去される。
【００２０】
図４ｆで、バッファ層１０２の一部を覆うように第１フォトレジストパターン１１０が形成された後、バッファ層１０２の覆われていない部分を通ってソースドープ剤を注入することにより、ソース領域１１２が形成される。ソース領域１１２の形成の際、高密度のＮ−タイプ注入が用いられることができる。このとき、好適な実施の形態によるセルトランジスタはＮ−チャンネル方式になる。Ｎ−タイプのドープ剤、例えば、リンＰ又は砒素ＡｓがＮ−タイプ注入に使用される。
【００２１】
図４ｇで、第１フォトレジストリパターン１１０とバッファ層１０２が除去された後、図３のフローティングゲート１１６ａの下でトンネルオキサイドとして作用するゲート絶縁膜１１４が熱酸化によって半導体基板１００の上部表面を覆うように形成される。その後、第１伝導層１１６、他の絶縁膜１１８及び第２伝導層１２０が連続的にゲート絶縁膜１１４上に形成される。第１伝導層１１６は、半導体基板１００の溝１０８を充填するチップ１１６ｂを備える。
【００２２】
第１及び第２伝導層１１６、１２０の各々は、ドーピングされたポリシリコン又は金属で形成される単層又は多層構造であり得る。絶縁膜１１８は、酸化ケイ素、シリコン窒化物、又はＴＡ２Ｏ５のような高誘電性の材質で形成される単層又は多層構造であり得る。
【００２３】
図４ｈで、セルトランジスタのゲート領域を決定するための第２フォトレジストパターン１２４が第２伝導層１２０上に形成され、このとき、第２フォトレジストパターン１２４は、溝１０８の上方に位置される。その後、第２フォトレジストパターン１２４をマスクとして使用して第１伝導層１１６、絶縁膜１１８及び第２伝導層１２０をパターニングすることにより、第４ｉに示すように、フローティングゲート１１６ａ、ゲート間絶縁膜１１８ａ及びコントロールゲート１２０ａが各々形成される。第２フォトレジストパターン１２４が溝１０８の上方に位置するため、第２フォトレジストパターン１２４を用いて形成されたコントロールゲート１２０ａとフローティングゲート１１６ａもソース領域１１２の端部の上方に位置される。
【００２４】
図４ｊで、ソース領域１１２を覆うための第３フォトレジストパターン（図示せず）が形成された後、ゲート絶縁膜１１４を通ってドレインドープ剤が半導体基板１００に注入されることにより、ドレイン領域１２２が基板に形成される。ドレイン領域１２２の形成にも高密度Ｎ−タイプ注入が用いられる。このとき、Ｎ−タイプのドープ剤、例えば、リンＰ又は砒素Ａｓが使用される。第３フォトレジストパターンは、ドレイン領域１２２の形成後に除去される。
【００２５】
上記において、本発明の好適な実施の形態について説明したが、本発明の請求範囲を逸脱することなく、当業者は種々の改変をなし得るであろう。
【００２６】
【発明の効果】
本発明によれば、ソース領域にはみ出されたチップを備えるフローティングゲートによってフラッシュメモリ装置の消去効率が向上されるという効果を奏する。
【図面の簡単な説明】
【図１】スタックゲート方式のフラッシュメモリ装置のアレイを示す概略図である。
【図２】従来のスタックゲート方式のセルトランジスタの断面図である。
【図３】本発明の好適な実施の形態によるスタックゲート方式のフラッシュメモリ装置のセルトランジスタの断面図である。
【図４】図４ａ〜図４ｊは図３のセルトランジスタの製造方法を連続的に示す断面図である。
【符号の説明】
１０ セルトランジスタ
１００ 基板
１１２ ソース領域
１１４ ゲート絶縁膜
１１６ａ フローティングゲート
１１８ａ ゲート間絶縁膜
１２０ａ コントロールゲート
【発明の属する技術分野】
本発明はフラッシュメモリ装置及びその製造方法、ならびにフラッシュメモリ装置用トランジスタに関し、更に詳しくは、消去効率が向上されたフラッシュメモリ装置及びその製造方法、ならびに、そのフラッシュメモリに用いられるトランジスタに関する。
【０００２】
【従来の技術】
不揮発性のメモリ装置は、電給が中断されてもメモリセルに格納された情報を失わない。このような特性のため、不揮発性のメモリ装置は、例えば、コンピュータ、デジタルカメラ及び携帯用電話に広く用いられている。フラッシュメモリ装置は、典型的な不揮発性のメモリ装置の一つである。
【０００３】
フラッシュメモリ装置は、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）の変形であり、ＥＥＰＲＯＭのメモリはセクタ単位であるバイアスによって消去される。メモリセルの状態またはデータは、セルのゲート構造体に格納された電子の数によって決定される。セルのデータは、ゲート構造体とソース（または、ドレイン）との間に強い電場を印加して電荷を移動させることにより、変更させる。ゲート構造体から電子を除去するプロセスを消去作用と称し、ゲート構造体内に電荷を集めるプロセスをプログラム作用と称する。
【０００４】
フラッシュメモリ装置は、スタックゲート構造、或いはスプリットゲート構造に分類される。スタックゲート方式のフラッシュメモリは、フラッシュメモリのうち最も一般に用いられるセルで、駆動電圧を支えるためのコントロールゲートと、電子を格納するためのフローティングゲートとを含む。前記コントロールゲートは、前記フローティング上に単純に積層される。スプリットゲート方式のフラッシュメモリは、選択ゲートとフローティングゲートとを含む。前記選択ゲートの一部が前記フローティングゲートと重なり、選択ゲートの他部が基板の表面に形成される。
【０００５】
図１では、典型的なスタックゲート方式のフラッシュメモリ装置のセルアレイを示す。前記構造は、多数の水平ワードライン（ＷＬ１−ＷＬｍ）と、多数の垂直ビットライン（ＢＬ１−ＢＬｉ）とを含み（ｍ、ｉは整数）、前記ワードライン及びビットラインの交差領域の各々には、一つのメモリセル領域が定義される。各々のメモリセル領域に設けられるのは、ソースＳ、ドレインＤ及びゲートＧを備えるセルトランジスタＴである。各々のセルトランジスタＴのソースＳは、共通ソースライン「ＳＬ」に、ドレインＤは該ビットラインに、ゲートＧは該ワードラインに電気的に接続される。
【０００６】
図２は、従来の技術による図１のセルトランジスタＴの断面図を示す。各々のソースＳ及びドレインＤとして作用するソース領域７ａ及びドレイン領域７ｂが半導体基板２上に位置される。前記半導体基板２上には、ゲートまたはトンネルオキサイド３、フローティングゲート４、ゲート間絶縁膜５及びコントロールゲート６が連続的に位置される。介在されたチャンネル領域により、前記ドレイン領域７ｂは、前記ソース領域７ａから離隔される。前記フローティングゲート４は、ソース領域７ａ及びドレイン領域７ｂの互いに対向する端部と重なり得る。
【０００７】
前記セルトランジスタＴ（図１）の典型的なプログラム作用において、第１プログラム電圧（例えば、１０Ｖ）が該ワードラインを介してコントロールゲート６に印加され、第２プログラム電圧（例えば、６Ｖ）が該ビットラインを介してドレイン領域７ｂに印加される。このとき、前記ソース領域７ａと半導体基板２は接地される。第１及び第２プログラムの電圧は、ドレイン領域７ｂに隣接するチャンネル領域の電子がゲートオキサイド３を介してフローティングゲート４に注入されて格納されるように誘導する。消去作用において、第１消去電圧（例えば、６Ｖ）がソースラインＳＬを介してソース領域７ａに印加され、第２消去電圧（例えば、−９Ｖ）が該ゲートラインに印加されることにより、フローティングゲート４に格納された電子がトンネルオキサイド３を介してソース領域７ａに消去される。
消去電圧を高めたり、又はトンネルオキサイドの厚さを減少させると、上述したスタックゲートセールトランジスタの消去効率を向上させることができる。しかしながら、高消去電圧、或いは、薄厚のトンネルオキサイドは、フラッシュメモリ装置の寿命を低下させる。
【０００８】
【発明が解決しようとする課題】
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、寿命を低下せずに向上された消去効率を有するフラッシュメモリ及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の一実施の形態は、溝を備える半導体基板と、前記半導体基板に位置し、前記溝が前記ソース領域の一端部に引込むソース領域と、前記ソース領域の一端部に対向し、前記半導体基板に位置するドレイン領域と、前記基板上に位置するゲート絶縁膜と、前記ゲート絶縁膜上に連続的に形成されるフローティングゲート、ゲート間絶縁膜及びコントロールゲートとを含み、前記フローティングゲートは、前記ソース領域及びドレイン領域に対向する端部と重なり、前記フローティングゲートの一部が前記ソース領域内の前記溝を充填するようにはみ出していることを特徴とするフラッシュメモリ装置用セルトランジスタを提供する。
【００１０】
本発明の他の実施の形態は、半導体基板に溝を形成する段階と、前記溝と重なるソース領域を前記半導体基板に形成する段階と、ゲート絶縁膜、前記半導体基板の溝を充填するフローティングゲート、ゲート間絶縁膜及びコントロールゲートを前記半導体基板上に連続的に形成する段階と、前記半導体基板にドレイン領域を形成する段階とを含むことを特徴とするセルトランジスタ製造方法を提供する。
【００１１】
【発明の実施の形態】
以下、図３ないし図４を参照して本発明の好適な実施の形態によるスタックゲート方式のフラッシュメモリ装置及びその製造方法を詳細に説明する。図面において、同機能を有する構成要素については、同一符号を付する。
【００１２】
図３では、本発明の好適な実施の形態によるスタックゲート方式のフラッシュメモリ装置のセルトランジスタ１０は、溝１０８を備える半導体基板１００を含む。チャンネル領域に介在するソース領域１１２とドレイン領域１２２が基板に形成されており、ゲート絶縁膜１１４、チップ１１６ｂを備えるフローティングゲート１１６ａ、ゲート間絶縁膜１１８ａ及びコントロールゲート１２０ａが基板上に連続的に形成されている。ゲート絶縁膜１１４は、フローティングゲート１１６ａの下にのみ位置される。このとき、ソース領域１１２とドレイン領域１２２は、別途の絶縁膜によって覆われる。
【００１３】
ソース領域１１２とドレイン領域１２２は、端部において互いに対向するように位置され、両者間にはチャネル領域が介在される。溝１０８は、ソース領域１１２の端部に提供されるため、ソース領域１１２は前記端部でより厚い。フローティングゲート１１６ａは、ソース領域１１２とドレイン領域１２２の前記端部と重なる。
【００１４】
溝１０８は、望ましくは、Ｖ状、Ｕ状または長方形であり、フローティングゲート１１６ａのチップ１１６ｂは、溝１０８と同状である。セルトランジスタ１０のチャンネルの長さが略０．６μｍ以上に設定される場合、溝１０８は、望ましくは、深さが略０．１μｍ〜０．２μｍ（ソース領域１１２の上面から下方に測定）、幅が略０．１μｍ〜０．２μｍ（ソース領域１１２の上面上で測定）であるように形成される。フローティングゲート１１６ａは、望ましくは、ソース領域１１２と幅が略０．４μｍ〜０．６μｍの範囲で重なるように位置される。
【００１５】
消去電圧がソース領域１１２とコントロールゲート１２０ａに印加されると、フローティングゲート１１６ａのチップ１１６ｂに強い電場が誘導される。よって、セルトランジスタ１０の消去効率が向上され得る。
【００１６】
図４ａないし図４ｊを参照して、図３に示されたセルトランジスタを製造するための連続的な工程を説明する。
【００１７】
図４ａで、バッファ層１０２とエッチングマスク層１０４が半導体基板１００上に連続的に形成される。バッファ層１０２とエッチングマスク層１０４は、別の食刻選択比を有することが望ましい。例えば、バッファ層１０２が酸化ケイ素として形成される場合、エッチングマスク層１０４は、シリコン窒化物として形成され得る。図４ｂで、エッチングマスク層１０４は、写真食刻工程でパターニングされることにより、開口部１０４ａが貫通して形成される。開口部１０４ａを介してバッファ層１０２の該部分が露出される。
【００１８】
図４ｃで、ブランケット蒸着及び絶縁物質エッチングにより、スペーサ１０６が開口部１０４ａの側壁に形成される。スペーサ１０６とエッチングマスク層１０４の絶縁物質は、同一または別の食刻選択比を有することができる。例えば、シリコン窒化物がスペーサ１０６とエッチングマスク層１０４の絶縁物質として選択され得る。この段階で、スペーサ１０６によってバッファ層１０２の露出部の幅が減少される。バッファ層１０２の露出部の幅が図３に示された溝１０８の幅を決定するため、この段階での露出部の幅の縮小によって、セルの大きさを減らすことができる。
【００１９】
図４ｄで、バッファ層１０２の露出部が除去され、乾式食刻または湿式食刻によって半導体基板１００に溝１０８が形成される。溝１０８は、Ｖ状、Ｕ状または長方形であり得る。好適な実施の形態によるセルトランジスタが略０．６μｍ以上のチャンネル長さを有する場合、溝１０８は、望ましくは、深さが略０．１μｍ〜０．２μｍ、幅が略０．１μｍ〜０．２μｍであるように形成される。図４ｅで、エッチングマスク層１０４とスペーサ１０６は除去される。
【００２０】
図４ｆで、バッファ層１０２の一部を覆うように第１フォトレジストパターン１１０が形成された後、バッファ層１０２の覆われていない部分を通ってソースドープ剤を注入することにより、ソース領域１１２が形成される。ソース領域１１２の形成の際、高密度のＮ−タイプ注入が用いられることができる。このとき、好適な実施の形態によるセルトランジスタはＮ−チャンネル方式になる。Ｎ−タイプのドープ剤、例えば、リンＰ又は砒素ＡｓがＮ−タイプ注入に使用される。
【００２１】
図４ｇで、第１フォトレジストリパターン１１０とバッファ層１０２が除去された後、図３のフローティングゲート１１６ａの下でトンネルオキサイドとして作用するゲート絶縁膜１１４が熱酸化によって半導体基板１００の上部表面を覆うように形成される。その後、第１伝導層１１６、他の絶縁膜１１８及び第２伝導層１２０が連続的にゲート絶縁膜１１４上に形成される。第１伝導層１１６は、半導体基板１００の溝１０８を充填するチップ１１６ｂを備える。
【００２２】
第１及び第２伝導層１１６、１２０の各々は、ドーピングされたポリシリコン又は金属で形成される単層又は多層構造であり得る。絶縁膜１１８は、酸化ケイ素、シリコン窒化物、又はＴＡ２Ｏ５のような高誘電性の材質で形成される単層又は多層構造であり得る。
【００２３】
図４ｈで、セルトランジスタのゲート領域を決定するための第２フォトレジストパターン１２４が第２伝導層１２０上に形成され、このとき、第２フォトレジストパターン１２４は、溝１０８の上方に位置される。その後、第２フォトレジストパターン１２４をマスクとして使用して第１伝導層１１６、絶縁膜１１８及び第２伝導層１２０をパターニングすることにより、第４ｉに示すように、フローティングゲート１１６ａ、ゲート間絶縁膜１１８ａ及びコントロールゲート１２０ａが各々形成される。第２フォトレジストパターン１２４が溝１０８の上方に位置するため、第２フォトレジストパターン１２４を用いて形成されたコントロールゲート１２０ａとフローティングゲート１１６ａもソース領域１１２の端部の上方に位置される。
【００２４】
図４ｊで、ソース領域１１２を覆うための第３フォトレジストパターン（図示せず）が形成された後、ゲート絶縁膜１１４を通ってドレインドープ剤が半導体基板１００に注入されることにより、ドレイン領域１２２が基板に形成される。ドレイン領域１２２の形成にも高密度Ｎ−タイプ注入が用いられる。このとき、Ｎ−タイプのドープ剤、例えば、リンＰ又は砒素Ａｓが使用される。第３フォトレジストパターンは、ドレイン領域１２２の形成後に除去される。
【００２５】
上記において、本発明の好適な実施の形態について説明したが、本発明の請求範囲を逸脱することなく、当業者は種々の改変をなし得るであろう。
【００２６】
【発明の効果】
本発明によれば、ソース領域にはみ出されたチップを備えるフローティングゲートによってフラッシュメモリ装置の消去効率が向上されるという効果を奏する。
【図面の簡単な説明】
【図１】スタックゲート方式のフラッシュメモリ装置のアレイを示す概略図である。
【図２】従来のスタックゲート方式のセルトランジスタの断面図である。
【図３】本発明の好適な実施の形態によるスタックゲート方式のフラッシュメモリ装置のセルトランジスタの断面図である。
【図４】図４ａ〜図４ｊは図３のセルトランジスタの製造方法を連続的に示す断面図である。
【符号の説明】
１０ セルトランジスタ
１００ 基板
１１２ ソース領域
１１４ ゲート絶縁膜
１１６ａ フローティングゲート
１１８ａ ゲート間絶縁膜
１２０ａ コントロールゲート
Claims (17)
- 溝を備える半導体基板と、
前記半導体基板に位置し、前記溝が前記ソース領域の一端部に引込むソース領域と、
前記ソース領域の一端部に対向し、前記半導体基板に位置するドレイン領域と、
前記基板上に位置するゲート絶縁膜と、
前記ゲート絶縁膜上に連続的に形成されるフローティングゲート、ゲート間絶縁膜及びコントロールゲートとを含み、
前記フローティングゲートは、前記ソース領域及びドレイン領域に対向する端部と重なり、前記フローティングゲートの一部が前記ソース領域内の前記溝を充填するようにはみ出していることを特徴とするフラッシュメモリ装置用セルトランジスタ。 - 前記溝はＶ状、Ｕ状又は長方形であることを特徴とする請求項１に記載のフラッシュメモリ装置用セルトランジスタ。
- 前記溝の深さは略０．１μｍ〜０．２μｍであることを特徴とする請求項１に記載のフラッシュメモリ装置用セルトランジスタ。
- 前記溝の幅は略０．１μｍ〜０．２μｍであることを特徴とする請求項１に記載のフラッシュメモリ装置用セルトランジスタ。
- 前記フローティングゲートは、前記ソース領域と幅が略０．４μｍ〜０．６μｍの範囲で重なることを特徴とする請求項１に記載のフラッシュメモリ装置用セルトランジスタ。
- 半導体基板に溝を形成する段階と、
前記溝と重なるソース領域を前記半導体基板に形成する段階と、
ゲート絶縁膜、前記半導体基板の溝を充填するフローティングゲート、ゲート間絶縁膜及びコントロールゲートを前記半導体基板上に連続的に形成する段階と、
前記半導体基板にドレイン領域を形成する段階とを含むことを特徴とするセルトランジスタ製造方法。 - 前記溝を形成する段階は、
前記半導体基板上にバッファ層とエッチングマスク層を連続的に形成する段階と、
バッファ層の一部が露出されるように前記エッチングマスク層をパターニングする段階と、
前記バッファ層の露出部を部分的に覆うために前記バッファ層の露出部にスペーサを形成する段階と、
前記バッファ層と前記半導体基板をエッチングして前記半導体基板に溝を形成する段階と、
前記エッチングマスク層を除去する段階とを含むことを特徴とする請求項６に記載のセルトランジスタ製造方法。 - 前記ゲート絶縁膜、前記フローティングゲート、前記ゲート間絶縁膜及び前記コントロールゲートを連続的に形成する段階の前に、前記バッファ層を除去する段階を更に含むことを特徴とする請求項７に記載のセルトランジスタ製造方法。
- 前記バッファ層及び前記エッチングマスク層は、それぞれ、第１及び第２絶縁物質として形成され、前記第１及び第２絶縁物質は別の食刻選択比を有することを特徴とする請求項７に記載のセルトランジスタ製造方法。
- 前記バッファ層及び前記スペーサは、それぞれ、第１及び第２絶縁物質として形成され、前記第１及び第２絶縁物質は別の食刻選択比を有することを特徴とする請求項７に記載のセルトランジスタ製造方法。
- 前記バッファ層及び前記スペーサは、それぞれ、第１及び第２絶縁物質として形成され、前記第１及び第２絶縁物質は等しい食刻選択比を有することを特徴とする請求項７に記載のセルトランジスタ製造方法。
- 前記ソース領域はイオン注入によって形成されることを特徴とする請求項６に記載のセルトランジスタ製造方法。
- 前記溝は乾式食刻によって形成されることを特徴とする請求項６に記載のセルトランジスタ製造方法。
- 前記溝は湿式食刻によって形成されることを特徴とする請求項６に記載のセルトランジスタ製造方法。
- 第６項の方法によって形成されるフラッシュメモリ装置であって、
前記溝を備える前記半導体基板と、
前記半導体基板に位置し、前記溝が前記ソース領域の一端部に入り込まれる前記ソース領域と、
前記ソース領域の一端部に対向し前記半導体基板に位置する前記ドレイン領域と、
前記基板上に位置する前記ゲート絶縁膜と、
前記ゲート絶縁膜上に連続的に形成される前記フローティングゲート、前記ゲート間絶縁膜及び前記コントロールゲートとを含み、
前記フローティングゲートは前記ソース領域及び前記ドレイン領域の対向する端部と重なり、前記フローティングゲートの一部が前記ソース領域内の前記溝を充填するようにはみ出されていることを特徴とするフラッシュメモリ装置。 - 第１項のフラッシュメモリ装置用セルトランジスタを製造するための方法であって、
前記半導体基板に前記溝を形成する段階と、
前記溝と重なる前記ソース領域を前記半導体基板に形成する段階と、
前記ゲート絶縁膜、前記半導体基板の溝を充填する前記フローティングゲート、前記ゲート間絶縁膜及び前記コントロールゲートを前記半導体基板上に連続的に形成する段階と、
前記半導体基板に前記ドレイン領域を形成する段階とを含むことを特徴とするセルトランジスタ製造方法。 - 半導体基板と、
前記半導体基板で互いに対向するソース領域及びドレイン領域と、
前記ソース領域の端部にはみ出されたチップを備え、前記ソース領域及び前記ドレイン領域の対向する端部と重なるように前記ソース領域及び前記ドレインの上方に位置するフローティングゲートと、
前記フローティングゲートと前記半導体基板との間に介在されるゲート絶縁膜と、
前記フローティングゲート上に連続的に積層されるゲート間絶縁膜及びコントロールゲートとを含むことを特徴とするフラッシュメモリ装置用トランジスタ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0057111A KR100485485B1 (ko) | 2002-09-19 | 2002-09-19 | 플래시 메모리 장치의 셀 트랜지스터 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004111892A true JP2004111892A (ja) | 2004-04-08 |
Family
ID=31987480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002369899A Pending JP2004111892A (ja) | 2002-09-19 | 2002-12-20 | フラッシュメモリ装置及びその製造方法ならびにフラッシュメモリ装置用トランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US20040056300A1 (ja) |
| JP (1) | JP2004111892A (ja) |
| KR (1) | KR100485485B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009021305A (ja) * | 2007-07-10 | 2009-01-29 | Denso Corp | 不揮発性メモリトランジスタ |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100456702B1 (ko) * | 2002-12-05 | 2004-11-10 | 삼성전자주식회사 | 플로팅 게이트를 갖는 비휘발성 기억 셀들 및 그 형성방법 |
| US7307309B2 (en) | 2004-03-04 | 2007-12-11 | Texas Instruments Incorporated | EEPROM with etched tunneling window |
| KR100771539B1 (ko) | 2005-12-29 | 2007-10-31 | 주식회사 하이닉스반도체 | 리세스 게이트를 갖는 반도체 소자 및 그 제조방법 |
| KR100723437B1 (ko) | 2006-05-30 | 2007-05-30 | 삼성전자주식회사 | 반도체 플래시 메모리 소자 및 그 제조 방법 |
| KR100857741B1 (ko) | 2006-10-02 | 2008-09-10 | 삼성전자주식회사 | 불휘발성 메모리 소자 및 제조방법 |
| US9431107B2 (en) | 2012-12-14 | 2016-08-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory devices and methods of manufacture thereof |
| KR101420695B1 (ko) * | 2013-01-16 | 2014-07-17 | 계명대학교 산학협력단 | 지역전계강화 더블 폴리 이이피롬 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5289026A (en) * | 1991-08-14 | 1994-02-22 | Intel Corporation | Asymmetric floating gate overlap for improved device characteristics in buried bit-line devices |
| US5376572A (en) * | 1994-05-06 | 1994-12-27 | United Microelectronics Corporation | Method of making an electrically erasable programmable memory device with improved erase and write operation |
| US5854501A (en) * | 1995-11-20 | 1998-12-29 | Micron Technology, Inc. | Floating gate semiconductor device having a portion formed with a recess |
| US5780341A (en) * | 1996-12-06 | 1998-07-14 | Halo Lsi Design & Device Technology, Inc. | Low voltage EEPROM/NVRAM transistors and making method |
| US6342715B1 (en) * | 1997-06-27 | 2002-01-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US6051465A (en) * | 1997-07-30 | 2000-04-18 | Matsushita Electronics Corporation | Method for fabricating nonvolatile semiconductor memory device |
| US6232633B1 (en) * | 1998-06-08 | 2001-05-15 | International Business Machines Corporation | NVRAM cell using sharp tip for tunnel erase |
| US6236082B1 (en) * | 1998-08-13 | 2001-05-22 | National Semiconductor Corporation | Floating gate semiconductor device with reduced erase voltage |
| JP2001189439A (ja) * | 2000-01-05 | 2001-07-10 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置 |
| TW448576B (en) * | 2000-03-21 | 2001-08-01 | United Microelectronics Corp | V-shape flash memory and its manufacturing |
| US6445029B1 (en) * | 2000-10-24 | 2002-09-03 | International Business Machines Corporation | NVRAM array device with enhanced write and erase |
| KR100688489B1 (ko) * | 2001-02-23 | 2007-03-09 | 삼성전자주식회사 | 비휘발성 메모리 및 그 제조방법 |
| TWI234275B (en) * | 2001-05-25 | 2005-06-11 | Amic Technology Taiwan Inc | Method of fabricating a flash memory cell |
-
2002
- 2002-09-19 KR KR10-2002-0057111A patent/KR100485485B1/ko not_active IP Right Cessation
- 2002-12-12 US US10/316,908 patent/US20040056300A1/en not_active Abandoned
- 2002-12-20 JP JP2002369899A patent/JP2004111892A/ja active Pending
-
2003
- 2003-10-07 US US10/679,483 patent/US6844232B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009021305A (ja) * | 2007-07-10 | 2009-01-29 | Denso Corp | 不揮発性メモリトランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040025242A (ko) | 2004-03-24 |
| US20040071025A1 (en) | 2004-04-15 |
| KR100485485B1 (ko) | 2005-04-27 |
| US6844232B2 (en) | 2005-01-18 |
| US20040056300A1 (en) | 2004-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050705 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060418 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060714 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060720 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060808 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071120 |