KR19980053139A - 플래쉬 메모리 제조방법 - Google Patents
플래쉬 메모리 제조방법 Download PDFInfo
- Publication number
- KR19980053139A KR19980053139A KR1019960072195A KR19960072195A KR19980053139A KR 19980053139 A KR19980053139 A KR 19980053139A KR 1019960072195 A KR1019960072195 A KR 1019960072195A KR 19960072195 A KR19960072195 A KR 19960072195A KR 19980053139 A KR19980053139 A KR 19980053139A
- Authority
- KR
- South Korea
- Prior art keywords
- sidewall
- insulating layer
- forming
- polysilicon layer
- gate
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 49
- 229920005591 polysilicon Polymers 0.000 claims abstract description 49
- 239000012535 impurity Substances 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 9
- 238000000059 patterning Methods 0.000 claims abstract description 5
- 238000010030 laminating Methods 0.000 claims abstract 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 claims description 3
- 238000000206 photolithography Methods 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims 2
- 230000001590 oxidative effect Effects 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 1
- 239000002784 hot electron Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 각각의 셀에 대하여 동일한 동작특성을 갖는 플래쉬 메모리 제조 방법을 제공하기 위한 것이다. 이를 위한 본 발명의 플래쉬 메모리 제조방법은 반도체기판의 필드영역에는 제 1 절연층을 형성하고 액티브영역에는 플로팅게이트용 제 1 폴리실리콘층을 형성하는 제 1 공정과, 상기 제 1 절연층 및 제 1 폴리실리콘층상에 게이트절연층, 제 2 폴리실리콘층, 제 2 절연층을 차례로 형성한 후 식각하여 캡절연층을 갖는 복수개의 선택게이트를 형성하고 상기 선택게이트의 양측면에 제 1 측벽을 형성하는 제 2 공정과, 제 1 측벽을 마스크로한 식각을 통해 액티브영역에 플로팅게이트를 패터닝하고 상기 적층된 플로팅게이트, 제 1 측벽의 양측면에 제 2 측벽을 형성한 후 이중 일측의 측벽만을 제거하여 기판을 노출시키는 제 3 공정과, 노출된 기판에 비트라인 불순물을 주입하고 확산공정으로 비트라인 불순물영역과 비트라인산화막을 형성한 후 제 2 측벽중 제거된 부분에 제 3 측벽을 형성하고 제거되지 않는 제 2 측벽을 제거한 후 액티브영역에만 컨트롤게이트용 제 4 폴리실리콘층과 제 3 절연층을 적층하는 제 4 공정, 필드영역의 제 3 측벽의 측면과 제 2 측벽이 제거된 부분에 제 4 측벽을 형성하고 상기 필드영역의 비트라인산화막 식각한 후 식각된 비트라인용 불순물영역을 포함한 전면에 제 5 폴리실리콘층을 형성한 후 패터닝하는 제 5 공정을 포함하여 이루어진다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로 특히, 칩(Chip) 전체 각 셀에 대한 안정된 특성을 확보하기 위해 셀프-얼라인(Self-align)을 통해 비트라인용 불순물영역(BN+)을 형성하는데 적당하도록 한 플래쉬 매모리의 제조방법에 관한 것이다.
현재 플래쉬 이이피롬(EEPROM)에 많이 사용되고 있는 셀(Cell)은 ETOXTM와 분리형 게이트(이하, 스플릿-게이트(Split-gate))플래쉬 EEPROM이 있다.
이하, 종래 플래쉬 메모리 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1a 내지 1b는 종래 ETOXTM 플래쉬 EEPROM의 제조방법을 나타낸 공정도이다.
도 1a에 도시한 바와 같이 반도체기판(11)상에 절연막을 사이에 두고 플로팅 게이트(12)를 형성하고 상기 플로팅게이트(12)와 절연막을 사이에 두고 컨트롤게이트(13)를 형성한다.
이어, 상기 컨트롤게이트(13)을 마스크로 이용하여 불순물 이온주입을 통해 상기 플로팅게이트(12)양측의 반도체기판(11)에 비트라인용 불순물영역(BN+)(14)을 형성한다.
이와 같은 ETOXTM와 플래쉬 EEPROM은 게이트들 즉, 플로팅게이트(12) 및 컨트롤게이트(13)를 먼저 형성하고 비트라인용 불순물영역(BN+)(14)을 형성하므로 상기 게이트들과 비트라인용 불순물영역(14)과의 미스얼라인(Misalign)의 우려가 없으며 그 결과 동일한 특성의 셀을 제조할 수 있다.
하지만 비트라인용 불순물영역(14)에 대한 버티컬 그라운드(Vertical Ground)가 불가능하며 과잉소거후 오동작의 문제가 발생되기 때문에 각 셀을 분리하고 또한 각 셀마다 콘택을 형성하여 셀을 구동시키게 되므로 전체적으로 사이즈가 증가하게 되는 문제가 야기된다.
이에 반해 분리형 게이트 플래쉬 EEPROM은 버티컬 그라운드가 가능하며 과잉 소거후 오동작의 우려가 없는 반면에 비트라인용 불순물영역을 먼저 형성한 후 게이트를 형성하기 때문에 게이트와 비트라인용 불순물영역과의 미스얼라인 문제가 야기된다.
도 2a 내지 2d는 종래 분리형 게이트 플래쉬 메모리 제조방법을 나타낸 공정도이다.
도 2a에 도시한 바와 같이 반도체기판(21)에 서로 일정간격을 두고 복수개의 비트라인용 불순물영역(22)을 형성한다.
이어, 도 2b에 도시한 바와 같이 상기 비트라인용 불순물영역(22)이 형성된 반도체기판(21)상에 폴리실리콘층을 형성한 후 선택적으로 제거하여 상기 일 비트라인용 불순물영역(22)과 오버랩되는 플로팅게이트(23)을 형성한다.
그리고 도 2c에 도시한 바와 같이 상기 플로팅게이트(23)를 포함한 전면에 다시 폴리실리콘층을 형성한 후 선택적으로 제거하여 상기 플로팅게이트(23)와 오버랩되지 않은 다른 비트라인용 불순물영역(22)과 오버랩되고 상기 플로팅게이트(23) 상측까지 형성된 컨트롤게이트(24)를 형성한다.(타입 1)
여기서, 도 2d는 선택게이트를 이용한 것으로서 상기 플로팅게이트(23)상측에 절연막을 사이에 두고 선택게이트(25)를 형성한 후 상기 플로팅게이트(23)와 오버랩되지 않은 다른 비트라인용 불순물영역과 오버랩되고 상기 플로팅게이트(23)상측까지 형성된 컨트롤게이트(24)를 형성한다.(타입 2)
이와 같은 분리형 게이트 플래쉬 메모리의 동작설명은 다음과 같다.
도 3a는 종래 분리형 게이트 플래쉬 메모리의 타입 1에 따른 쓰기동작을 설명하기 위한 단면도이고 도 3b는 종래 분리형 게이트 플래쉬 메모리의 타입 2에 따른 쓰기동작을 설명하기 위한 단면도이다.
먼저, 도 3a에 도시한 바와 같이 타입 1의 분리형 게이트 플래쉬 메모리의 쓰기동작은 다음과 같다.
먼저, 채널길이는 상기 컨트롤게이트(24)와 플로팅게이트(23)가 만나는 지점을 중심으로 컨트롤게이트(24)부분의 채널길이를 L1, 상기 플로팅게이트(23)부분의 채널길이를 L2로 설정하여 전체적인 채널길이 L=L1+L2로 정의한다.
이와 같은 종래 타입 1의 쓰기동작은 먼저, 드레인에 8V, 소오스에는 0V, 그리고 컨트롤게이트(24)에 12V를 인가하면 상기 소오스에서 드레인으로 높은 전계가 형성되어, 드레인영역 부근에서 높은 에너지를 갖고, 소위 핫 일렉트론이 되어, 산화막의 에너지 장벽을 넘어 핫 일렉트론이 플로팅게이트(23)로 주입된다.
이 결과 셀의 문턱전압이 높아지게 된다.
이어, 도 3b는 종래 분리형 게이트 플래쉬 메모리의 타입 2에 따른 쓰기동작을 설명하기 위한 단면도로서 타입 1과 마찬가지로 드레인에 8V, 소오스에 0V, 컨트롤게이트(24)에 3V 그리고 선택게이트(25)에 12V의 전압을 인가하여 상기 드레인 영역 부근에 핫 일렉트론을 형성하고 이 핫 일렉트론이 플로팅게이트(23)로 주입되어 프로그램이 가능하게 된다.
한편 도 4a는 종래 타입 1에 따른 분리형 플래쉬 메모리의 읽기동작을 설명하기 위한 단면도이고, 도 4b는 종래 타입 2에 따른 분리형 플래쉬 메모리의 읽기동작을 설명하기 위한 단면도이다.
도 4a에 도시한 바와 같이 소오스를 접지단에 연결하고 드레인과 컨트롤게이트(24)에 각각 1V의 전압을 인가할 경우 프로그램되어 있으면 즉, 상기 플로팅게이트(23)에 전하가 축적되어 있으면 상기 소오스에서 드레인으로 채널이 형성되지 않는다.
그리고 만약 프로그램이 되어 있지 않으면 상기 소오스에서 드레인으로 채널이 형성된다.
결과적으로 채널이 형성되거나 혹은 형성되지 않느냐에 따라서 데이타의 1과 0을 읽는다.
도 4b는 종래 타입 2에 따른 읽기동작을 설명하기 위한 단면도로서 이는 타입 1과 동일한 과정을 거쳐 읽기동작을 수행한다.
그러나 이와 같은 종래 플래쉬 메모리는 다음과 같은 문제점이 있었다.
분리형 게이트 플래쉬 메모리는 비트라인용 불순물영역을 형성한 후 그 위에 게이트를 형성하기 때문에 포토공정시 미스얼라인에 의한 채널길이의 변화에 의해 셀의 동작특성의 변화를 초래한다.
둘째, 비트라인이 길러짐에 따라 전압강하가 발생하여 셀 프로그램 특성이 변하게 되고 이를 보완하기 위해 비트라인 중간 중간에 메탈콘택을 형성하여 전압강하를 완화시켜 주어야 하므로 칩의 사이즈를 증가시킨다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서 채널길이의 변화를 방지하여 광범위한 동작특성을 갖는 메모리 셀을 확보하는데 적당한 플래쉬 메모리 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1b는 종래 ETOXTM 플래쉬 메모리의 제조방법을 나타낸 공정도
도 2a 내지 2d는 종래 분리형 게이트 플래쉬 메모리의 제조방법을 나타낸 공정도
도 3a는 종래 제 1 실시예에 따른 분리형 게이트 플래쉬 메모리의 쓰기동작을 설명하기 위한 단면도
도 3b는 종래 제 2 실시예에 따른 분리형 게이트 플래쉬 메모리의 쓰기동작을 설명하기 위한 단면도
도 4a는 종래 제 1 실시예에 따른 분리형 게이트 플래쉬 메모리의 읽기동작을 설명하기 위한 단면도
도 4b는 종래 제 2 실시예에 따른 분리형 게이트 플래쉬 메모리의 읽기동작을 설명하기 위한 단면도
도 5a 내지 5k는 본 발명의 플래쉬 메모리 제조방법에 따른 필드영역에서의 제조공정 단면도
도 5a' 내지 5k'는 본 발명의 플래쉬 메모리 제조방법에 따른 액티브영역에서의 제조공정 단면도
도 6a 내지 6a'는 본 발명의 플래쉬 메모리 제조방법에 따른 쓰기동작을 설명하기 위한 단면도
도 6b 내지 6b'는 본 발명의 플래쉬 메모리 제조방법에 따른 소거동작을 설명하기 위한 단면도
도 6c 내지 6c'는 본 발명의 플래쉬 메모리 제조방법에 따른 읽기동작을 설명하기 위한 단면도
* 도면의 주요부분에 대한 부호의 설명 *
51 : 반도체기판52 : 제 1 절연층(HLD)
53a : 플로팅게이트54 : 게이트절연막
55a : 선택게이트57 : 제 1 측벽
58 : 제 2 측벽59 : 포토레지스트
60 : 비트라인 불순물영역61 : 비트라인산화막
62 : 제 3 측벽63 : 컨트롤게이트용 폴리실리콘층
65 : 제 4 측벽
상기의 목적을 달성하기 위한 본 발명의 플래쉬 메모리 제조방법은 반도체기판의 필드영역에는 제 1 절연층을 형성하고 액티브영역에는 플로팅게이트용 제 1 폴리실리콘층을 형성하는 제 1 공정과, 상기 제 1 절연층 및 제 1 폴리실리콘층상에 게이트절연층, 제 2 폴리실리콘층, 제 2 절연층을 차례로 형성한 후 식각하여 캡절연층을 갖는 복수개의 선택게이트를 형성하고 상기 선택게이트의 양측면에 제 1 측벽을 형성하는 제 2 공정과, 제 1 측벽을 마스크로한 식각을 통해 액티브영역에 플로팅게이트를 패터닝하고 상기 적층된 플로팅게이트, 제 1 측벽의 양측면에 제 2 측벽을 형성한 후 이중 일측의 측벽만을 제거하여 기판을 노출시키는 제 3 공정과, 노출된 기판에 비트라인 불순물을 주입하고 확산공정으로 비트라인 불순물영역과 비트라인산화막을 형성한 후 제 2 측벽중 제거된 부분에 제 3 측벽을 형성하고 제거되지 않는 제 2 측벽을 제거한 후 액티브영역에만 컨트롤게이트용 제 4 폴리실리콘층과 제 3 절연층을 적층하는 제 4 공정, 필드영역의 제 3 측벽의 측면과 제 2 측벽이 제거된 부분에 제 4 측벽을 형성하고 상기 필드영역의 비트라인산화막 식각한 후 식각된 비트라인용 불순물영역을 포함한 전면에 제 5 폴리실리콘층을 형성한 후 패터닝하는 제 5 공정을 포함하여 이루어진다.
이하, 본 발명의 플래쉬 메모리 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 5a 내지 5k는 본 발명의 플래쉬 메모리 제조방법에 따른 공정단면도로서 필드영역을 나타내었고 5a' 내지 5k'는 본 발명의 플래쉬 메모리 제조방법에 따른 공정단면도로서 액티브영역을 나타낸 것이다.
이와 같은 본 발명의 플래쉬 메모리 제조방법을 필드영역과 액티브영역을 동시에 설명하기로 한다.
먼저, 도 5a 및 5a'에 도시한 바와 같이 반도체기판(51)의 표면을 산화시킨 후 필드영역을 포함한 전면에 제 1 절연층(52)을 형성한다. 이때 상기 제 1 절연층(52)은 HLD(High temperature Low pressure Dielectric)이다.
이어, 도 5b 및 도 5b'에 도시한 바와 같이 마스크(도면에 도시하지 않음)를 사용하여 필드영역에는 그대로 남기고 액티브영역의 제 1 절연층(52)만을 선택적으로 제거한다.
도 5c 및 도 5c'에 도시한 바와 같이 상기 액티브영역과 필드영역의 제 1 절연층(52)을 포함한 전면에 제 1 폴리실리콘층(53)을 형성한 후 상기 필드영역의 제 1 절연층(52)상에 형성된 제 1 폴리실리콘층(53)만을 제거한다.
그리고 액티브영역의 제 1 폴리실리콘층(53)의 표면을 산화하여 게이트절연막(54)을 형성한다.
이때 상기 제 1 폴리실리콘층(53)이 제거된 필드영역의 제 1 절연층(52)상에도 게이트절연막(54)과 동일하게 산화된다.
이어, 도 5d 및 도 5d'에 도시한 바와 같이 필드영역 및 액티브영역 전면에 선택게이트용 제 2 폴리실리콘층(55)을 형성하고 상기 제 2 폴리실리콘층(55)상에 제 2 절연층(56)을 적층형성한다.
그리고 도 5e 및 도 5e'에 도시한 바와 같이 포토리소그래피 공정을 통해 상기 제 2 절연층(56), 선택게이트용 제 2 폴리실리콘층(55)을 선택적으로 제거하여 선택게이트(55a)를 형성한 후 전면에 제 3 절연막을 증착한 후 에치백하여 선택게이트용 선택게이트(55a) 및 제 2 절연층(56)의 양측면에 제 1 측벽(57)을 형성한다.
이어, 도 5f 및 도 5f'에 도시한 바와 같이 상기 제 1 측벽(57)을 마스크로 이용하여 필드영역의 경우 게이트절연막(54)과 제 1 절연층(52)을 선택적으로 제거하여 복수개의 선택게이트(55a)를 형성하고 액티브영역의 경우 게이트 절연막(54)과 제 1 폴리실리콘층(53)을 선택적으로 제거하여 상기 선택게이트(55a)와 상기 게이트절연막(54)을 사이에 두고 플로팅게이트(53a)를 형성한다.
그리고 도 5g 및 도 5g'에 도시한 바와 같이 산화공정을 통해 상기 액티브영역의 플로팅게이트(53a)의 표면을 산화시킨다.
그리고 필드영역 및 액티브영역을 포함한 전면에 제 3 폴리실리콘층을 형성한 후 이를 에치백하여 플로팅게이트(53a), 선택게이트(55a) 및 제 2 절연층(56)의 양측면에 제 2 측벽(58)을 형성한다.
이때 상기 제 2 측벽(58)의 경사가 완만하도록 에치백한다.
이어서, 도 5h 및 도 5h'에 도시한 바와 같이 전면에 포토레지스트(59)를 도포한 후 노광 및 현상공정으로 패터닝한다.
그리고 상기 패터닝된 포토레지스트(59)를 마스크로 이용하여 상기 제 2 측벽(58)중 일측의 측벽을 습식식각한다.
이어, 도 5i 및 도 5i'에 도시한 바와 같이 상기 포토레지스트(59)를 제거하고 상기 남아있는 제 2 측벽(58) 및 플로팅게이트(53a)를 마스크로 이용한 불순물 이온주입 및 산화공정을 통해 비트라인용 불순물영역(BN+)(60)(즉, 소오스 및 드레인)과, BN+산화막(61)을 형성한다.
이어, 상기 비트라인용 불순물영역(60)을 포함한 전면에 제 4 절연막을 증착한 후 에치백하여 상기 제 2 측벽(58)이 제거된 부분에 제 4 절연막으로 이루어진 제 3 측벽(62)을 형성한다.
이때 제거되지 않은 다른 일측의 제 2 측벽(58)에는 제 4 절연막으로 이루어진 제 3 측벽(62)이 형성되지 않는데 이는 상기 제 2 측벽(58)의 경사가 매우 완만하기 때문에 제 3 측벽(62)형성을 위해 제 4 절연막을 에치백할 때 모두 제거되기 때문이다.
그리고 상기 제 4 절연막의 물질은 실리콘질화막이다.
이어서, 도 5j 및 도 5j'에 도시한 바와 같이 상기 제거되지 않은 제 2 측벽(58)만을 선택적으로 제거한 후 필드영역 및 액티브영역을 포함한 전면에 컨트롤게이트용 제 4 폴리실리콘층(63)을 형성하고 상기 제 4 폴리실리콘층(63)상에 제 5 절연층(64)을 적층형성한다.
이때 상기 제 5 절연층(64)의 물질은 HLD이다.
이어서, 도 5j에 도시한 바와 같이 필드영역의 제 4 폴리실리콘층(63)과 제 5 절연층(64)만을 선택적으로 제거한다.
그리고 도 5k 및 도 5k'에 도시한 바와같이 상기 필드영역을 포함한 전면에 제 6 절연층을 증착하고 액티브영역의 제 6 절연층은 제거한 다음 상기 제 6 절연층를 에치백하여 필드영역의 상기 제 2 측벽(58)이 제거된 부분 및 제 3 측벽(62)의 측면에 제 4 측벽(65)을 형성한다.
이때 상기 제 6 절연층(65)의 물질은 실리콘질화막이다.
이어, 필드영역의 비트라인(BN+)산화막(61)을 선택적으로 식각하여 BN+콘택을 형성한 후 상기 콘택을 포함한 전면에 제 5 폴리실리콘층(66)을 형성한다.
그리고 포토리소그래피 공정으로 상기 제 5 폴리실리콘층(66)을 패터닝하면 본 발명에 따른 플래쉬 메모리 제조공정이 완료된다.
이와 같은 본 발명의 플래쉬 메모리 제조방법에 따른 쓰기, 소거 및 읽기동작을 설명하면 아래와 같다.
도 6a 및 6a'는 본 발명에 따른 쓰기동작을 설명하기 위한 단면도이다.
본 발명에 따른 셀의 동작은 먼저, 프로그램은 열전자(Hot electron)주입방식이고 소거시에는 파울러 노드하임(FN) 터널링방식을 이용한다.
즉, 도 6a 및 6a'에 도시한 바와 같이 소오스를 접지단에 연결하고 드레인에 7∼9V를 인가하고 선택게이트에는 12V 그리고 컨트롤게이트에는 3V를 인가하면 채널이 형성되어 전하들이 플로팅게이트로 주입된다.
그리고 소거시에는 도 6b 및 도 6b'에 도시한 바와 같이 소오스 및 드레인에는 접지전압을 인가하고 컨트롤게이트에는 12V, 그리고 선택게이트에는 -6∼-8V의 전압을 인가하면 선택게이트-플로팅게이트-컨트롤게이트로 이어지는 경로를 통한 전위차에 의해 플로팅게이트에 주입되어 있던 전하들이 컨트롤게이트로 파울러 노드하임 터널링을 통해 빠져나간다.
그리고 읽기동작시에는 도 6c 및 도 6c'에 도시한 바와 같이 소오스는 접지전압을 인가하고 드레인에는 1V, 선택게이트와 컨트롤게이트에는 각각 5V의 전압을 인가한다.
이때 셀이 프로그램 되어있다면 즉, 플로팅게이트(53a)에 전하가 주입되어 있다면 플로팅게이트(53a)가 음(-)의 전하를 띄고 있으므로 컨트롤게이트(63)의 하부에 형성되는 채널은 온(on)되어 있다하더라도 상기 플로팅게이트(53a) 하부의 채널은 오프(off)되어 있으므로 전류가 흐르지 않게된다.
이와 반대로 셀이 프로그램 되어있지 않으면 플로팅게이트(53a)는 양(+)전하를 띄고 있으므로 컨트롤게이트(63)와 플로팅게이트(53a) 하부의 채널이 모두 온(on)상태가 되므로 전류가 흐르게 된다.
여기서 컨트롤게이트(63)가 0V로 설정되어 있는 셀들 즉, 프로그램 및 읽기의 대상이 아닌 셀들은 비록 소거가 되어 있을지라도 컨트롤게이트(63) 하부의 채널이 오프되어 있기 때문에 전류가 흐르지 않는다.
따라서 주변의 다른 셀에 영향을 주지 않는다.
이상 상술한 바와 같이 본 발명의 플래쉬 메모리 제조방법은 다음과 같은 효과가 있다.
첫째, 게이트를 먼저 형성하고 비트라인용 불순물영역은 게이트에 셀프얼라인시켜 형성하기 때문에 비트라인용 불순물영역과 게이트와의 미스얼라인의 생기지 않는다.
따라서 채널길이의 변화가 없으므로 동일한 동작특성을 갖는 셀을 확보할 수 있다.
둘째, 각 셀의 비트라인 불순물영역에 셀프얼라인을 통한 콘택을 형성하여 비트라인의 전압강하를 방지하므로 비트라인 불순물영역의 전압강하에 의한 셀 프로그램 특성의 변화를 방지하므로 동일한 동작특성을 갖는 셀을 확보할 수 있다.
셋째, 비트라인용 불순물영역 형성 이전에 주요 열처리가 끝난 상태이므로 비트라인용 불순물영역의 측면확산이 감소하게 되어 비트라인의 전압특성이 향상된다.
Claims (9)
- 반도체기판의 필드영역에는 제 1 절연층을 형성하고 액티브영역에는 플로팅게이트용 제 1 폴리실리콘층을 형성하는 제 1 공정과,상기 제 1 절연층 및 제 1 폴리실리콘층상에 게이트절연층, 제 2 폴리실리콘층, 제 2 절연층을 차례로 형성한 후 식각하여 캡절연층을 갖는 복수개의 선택게이트를 형성하고 상기 선택게이트의 양측면에 제 1 측벽을 형성하는 제 2 공정과,제 1 측벽을 마스크로한 식각을 통해 액티브영역에 플로팅게이트를 패터닝하고 상기 적층된 플로팅게이트, 제 1 측벽의 양측면에 제 2 측벽을 형성한 후 이중일측의 측벽만을 제거하여 기판을 노출시키는 제 3 공정과,노출된 기판에 비트라인 불순물을 주입하고 확산공정으로 비트라인 불순물영역과 비트라인산화막을 형성한 후 제 2 측벽중 제거된 부분에 제 3 측벽을 형성하고 제거되지 않는 제 2 측벽을 제거한 후 액티브영역에만 컨트롤게이트용 제 4 폴리실리콘층과 제 3 절연층을 적층하는 제 4 공정,필드영역의 제 3 측벽의 측면과 제 2 측벽이 제거된 부분에 제 4 측벽을 형성하고 상기 필드영역의 비트라인산화막 식각한 후 식각된 비트라인용 불순물영역을 포함한 전면에 제 5 폴리실리콘층을 형성한 후 패터닝하는 제 5 공정을 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 제조방법.
- 제 1 항에 있어서, 제 1 공정은 반도체기판 전면에 제 1 절연층을 형성한 후 포토에칭공정으로 액티브영역의 제 1 절연층을 제거하는 공정과,상기 제 1 절연층을 포함한 전면에 플로팅게이트용 제 1 폴리실리콘층을 형성한 후 포토에칭공정으로 필드영역의 제 1 폴리실리콘층을 제거하는 공정을 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 제조방법.
- 제 1 항에 있어서, 상기 제 2 공정은 필드영역의 제 1 절연층과 액티브영역의 제 1 폴리실리콘층상에 게이트절연층을 형성하는 공정과,상기 게이트절연층상에 제 2 폴리실리콘층을 형성하고 상기 제 2 폴리실리콘층상에 제 2 절연층을 형성하는 공정과,상기 제 2 절연층과 제 2 폴리실리콘층을 선택적으로 제거하여 캡절연층을 갖는 복수개의 선택게이트를 형성하는 공정과,상기 복수개의 선택게이트를 포함한 전면에 절연층을 형성하고 에치백하여 그 양측면에 제 1 측벽을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 제조방법.
- 제 1 항에 있어서, 제 3 공정은 제 1 측벽을 마스크로 이용하여 필드영역의 제 1 절연층을 선택적으로 제거하는 공정과,액티브영역의 제 1 폴리실리콘층을 선택적으로 제거하여 상기 액티브영역상에 플로팅게이트를 패터닝하는 공정과,상기 제 1 폴리실리콘층과 제 2 폴리실리콘층 사이의 절연층을 산화시키는 공정과,상기 플로팅게이트를 포함한 필드영역상에 제 3 폴리실리콘층을 형성한 후 에치백하여 그 양측 제 2 측벽을 형성하는 공정과,포토리소그래피공정으로 상기 제 2 측벽중 일측의 측벽을 제거하여 기판을 노출시키는 공정을 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 제조방법.
- 제 1 항에 있어서, 제 4 공정은 노출된 기판에 비트라인용 불순물을 이온주입하는 공정과,확산공정을 통해 비트라인 불순물영역과 비트라인 산화막을 형성하는 공정과,상기 제 2 측벽중 제거된 부분에 절연층을 형성하여 제 3 측벽을 형성하고 제거되지 않은 제 2 측벽을 제거한 후 필드영역을 포함한 전면에 폴리실리콘층과 절연층을 적층하는 공정과,상기 필드영역의 폴리실리콘층과 절연층을 제거하는 공정을 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 제조방법.
- 제 1 항에 있어서, 상기 제 5 공정은 전면에 절연층을 형성한 후 에치백하여 상기 제 3 측벽의 측면과 제 2 측벽이 제거된 부분에만 제 4 측벽을 형성하는 공정과,상기 필드영역의 비트라인산화막을 셀프얼라인 식각하고 전면에 폴리실리콘층을 형성하는 공정과,상기 폴리실리콘층상에 포토레지스트를 도포한 후 노광 및 현상공정으로 패터닝하는 공정과,상기 패터닝된 포토레지스트를 마스크로 이용하여 그 하부의 폴리실리콘층을 선택적으로 제거하는 공정을 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 제조방법.
- 제 1 항에 있어서, 상기 제 1 절연층은 고온저압 산화막인 것을 특징으로 하는 플래쉬 메모리 제조방법.
- 제 1 항에 있어서, 상기 제 2 측벽의 물질은 폴리실리콘으로 이루어지는 것을 특징으로 하는 플래쉬 메모리 제조방법.
- 제 1 항에 있어서, 상기 제 3 측벽의 물질은 실리콘질화막으로 이루어지는 것을 특징으로 하는 플래쉬 메모리 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960072195A KR100215888B1 (ko) | 1996-12-26 | 1996-12-26 | 플래쉬 메모리 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960072195A KR100215888B1 (ko) | 1996-12-26 | 1996-12-26 | 플래쉬 메모리 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980053139A true KR19980053139A (ko) | 1998-09-25 |
| KR100215888B1 KR100215888B1 (ko) | 1999-08-16 |
Family
ID=19490994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960072195A KR100215888B1 (ko) | 1996-12-26 | 1996-12-26 | 플래쉬 메모리 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100215888B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100301244B1 (ko) * | 1999-06-30 | 2001-11-01 | 박종섭 | 플래쉬 메모리 소자 제조 방법 |
| KR100507703B1 (ko) * | 2003-12-29 | 2005-08-09 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 제조방법 |
| KR100719983B1 (ko) * | 2003-08-06 | 2007-05-21 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체 기억 장치 및 그 제조 방법 |
-
1996
- 1996-12-26 KR KR1019960072195A patent/KR100215888B1/ko not_active IP Right Cessation
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100301244B1 (ko) * | 1999-06-30 | 2001-11-01 | 박종섭 | 플래쉬 메모리 소자 제조 방법 |
| KR100719983B1 (ko) * | 2003-08-06 | 2007-05-21 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체 기억 장치 및 그 제조 방법 |
| US7224018B2 (en) | 2003-08-06 | 2007-05-29 | Renesas Technology Corp. | Semiconductor memory device with bit line of small resistance and manufacturing method thereof |
| KR100726908B1 (ko) * | 2003-08-06 | 2007-06-11 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체 기억 장치 |
| US7704831B2 (en) | 2003-08-06 | 2010-04-27 | Renesas Technology Corp. | Semiconductor memory device with bit line of small resistance and manufacturing method thereof |
| US7985648B2 (en) | 2003-08-06 | 2011-07-26 | Renesas Electronics Corporation | Semiconductor memory device with bit line of small resistance and manufacturing method thereof |
| US8288227B2 (en) | 2003-08-06 | 2012-10-16 | Renesas Electronics Corporation | Semiconductor memory device with bit line of small resistance and manufacturing method thereof |
| KR100507703B1 (ko) * | 2003-12-29 | 2005-08-09 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100215888B1 (ko) | 1999-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5773343A (en) | Semiconductor device having a recessed channel structure and method for fabricating the same | |
| US5661054A (en) | Method of forming a non-volatile memory array | |
| KR0150048B1 (ko) | 플래쉬 이이피롬 셀 및 그 제조방법 | |
| US6124170A (en) | Method for making flash memory | |
| KR0144421B1 (ko) | 플레쉬 이.이.피.롬의 제조방법 | |
| KR100634162B1 (ko) | 스플리트 게이트 메모리 장치 및 그 제조방법 | |
| US6555869B2 (en) | Non-volatile memory device and method of manufacturing the same | |
| US6649967B2 (en) | Non-volatile memory device with a floating gate having a tapered protrusion | |
| KR100270577B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| KR100261996B1 (ko) | 플래쉬 메모리 셀 및 그의 제조방법 | |
| US7186615B2 (en) | Method of forming a floating gate for a split-gate flash memory device | |
| KR100361391B1 (ko) | 비휘발성 반도체 디바이스 및 그 제조 방법 | |
| KR100215888B1 (ko) | 플래쉬 메모리 제조방법 | |
| KR100199369B1 (ko) | 비휘발성 메모리 셀 제조 방법 | |
| KR100546382B1 (ko) | 커플링비를 향상시킬 수 있는 이이피롬 소자 및 그 제조방법 | |
| KR100376864B1 (ko) | 반도체장치의 비휘발성 메모리소자 및 그 제조방법 | |
| KR100685880B1 (ko) | 플래쉬 이이피롬 셀 및 그 제조방법 | |
| KR100565757B1 (ko) | 플래쉬 메모리 소자 및 그 제조방법 | |
| KR100261184B1 (ko) | 비휘발성 메모리 셀 및 그 제조방법 | |
| KR0172274B1 (ko) | 비휘발성 메모리 셀 및 그 제조방법 | |
| KR100688489B1 (ko) | 비휘발성 메모리 및 그 제조방법 | |
| KR20040054342A (ko) | 저전압 구동 플래쉬 메모리 및 그 제조 방법 | |
| KR100246193B1 (ko) | 이이피롬 셀 제조방법 | |
| KR0170680B1 (ko) | 불휘발성 반도체 메모리장치의 제조방법 | |
| KR100189965B1 (ko) | 비휘발성 반도체 메모리 장치 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070419 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |