KR100199369B1 - 비휘발성 메모리 셀 제조 방법 - Google Patents
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Abstract
본 발명은 플로팅 게이트가 형성될 부분만 액티브 영역으로 정의되도록 실리콘 기판 전면에 필드 산화막을 형성하고, 플로팅 게이트 마스크를 사용하여 제1폴리실리콘층을 1차 식각한 후에 마스크 공정 및 등방성 식각 공정으로 필드 산화막을 선택적으로 제거하여 제1폴리실리콘층 측부에 언더 컷을 형성하므로써, 언더 컷 부분만큼 플로팅 게이트와 컨트롤 게이트와의 커플링 비가 증가되어 프로그램이나 이레이즈시의 효율을 향상시키고, 칩 크기를 작게 할 수 있는 비휘발성 메모리 소자 제조 방법이 개시된다.
Description
제1도는 종래의 비휘발성 메모리 셀을 설명하기 위한 단면도.
제2a 내지 2e도는 본 발명의 제1실시예에 따른 비휘발성 메모리 셀 제조방법을 설명하기 위한 단면도.
제3a 내지 3d도는 본 발명의 제2실시예에 따른 비휘발성 메모리 셀 제조 방법을 설명하기 위한 단면도.
제4a 내지 4e 도는 제2a 내지 2e도 각각에 대응되는 레이아웃도.
제5a 내지 5d 도는 제3a 내지 3e도 각각에 대응되는 레이아웃도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드 산화막
3 : 소오스 영역 4 : 드레인 영역
5 : 터널 산화막 6A : 하부 산화막
6B : 질화막 6C : 상부 산화막
7 : ONO층 8A : 플로팅 게이트
8B : 컨트롤 게이트 9A : 제1폴리실리콘층(플로팅 게이트)
9B : 제2폴리실리콘층(컨트롤 게이트)
10 : 게이트 산화막 11 : 언더 컷
20 : 액티브 영역
본 발명은 비휘발성 메모리 셀 제조 방법에 관한 것으로, 특히 제한된 셀 크기에서 플로팅 게이트와 컨트롤 게이트의 커플링 비(coupling ratio)를 증가시킬 수 있도록 한 비휘발성 메모리 셀 제조 방법에 관한 것이다.
일반적으로,EPROM, EEPROM, FLASH EEPROM 등과 같은 비휘발성 메모리 셀은 프로그램(Program)과 소거(Erase) 기능을 갖는데, 저전압을 사용하면서 프로그램 및 소거 시간을 단축하기 위해서는 커플링 비를 증가시켜야 한다. 커플링 비를 증가시키기 위해서는 컨트롤 게이트와 플로팅 게이트 사이의 접촉 면적을 증대시켜야 한다.
제1도는 종래의 비휘발성 메모리 셀을 설명하기 위한 단면도로서, 소오스영역(3) 및 드레인 영역(4)이 형성된 실리콘 기판(1)상에 터널 산화막(5), 플로팅 게이트(8A), ONO층(7) 및 컨트롤 게이트(8B)가 순차적으로 적층된 구조로 이루어져 있다. 이러한 종래의 비휘발성 메모리 셀은 플로팅 게이트(8A)에 전자가 주입되거나 방출되어 프로그램 및 소거 동작을 하게 된다. 이때, 필요한 전압은 컨트롤 게이트(8B), 소오스 영역(3) 및 드레인 영역(4)에 인가된다. 컨트롤 게이트(8B), 소오스 영역(3) 및 드레인 영역(4)에 인가된 전압은 플로팅 게이트(8A)와 컨트롤 게이트(3B), 소오스 영역(3) 및 드레인 영역(4)간의 캐패시티브 커플링 비(Capacitive Coupling Ratio)에 의해 플로팅 게이트(8A)에 전달된다. 이러한 셀의 플로팅 게이트(8A) 와 소오스 영역(3) 및 드레인 영역(4)간의 커플링 비는 0에 가까울수록 좋고, 플로팅 게이트(8A)와 컨트롤 게이트( 8B)간의 커플링 비는 반대로 1에 가까울수록 좋다. 그러나, 현실적으로 컨트롤 게이트(8B)와 플로팅 게이트(8A)간의 커플링 비가 1이 될 수는 없다. 따라서, 가능하면 1에 가까운 값을 갖도록 셀 구조를 바꾸어 주거나, 제조 방법을 개선하기도 한다. 이러한 종래의 컨트롤 게이트(8B)와 플로팅 게이트(8A )간의 낮은 커플링 비에서는 원하는 전압이 플로팅게이트(8A)에 인가되기 위해 컨트롤 게이트(8B)에 더 높은 전압이 인가되어야 한다. 이를 위해서는 높은 전압을 형성시키는 챠지 펌프 회로의 면적이 커지게 되며, 이에 따라 전체 칩 크기도 커지게 된다. 또한, 스택 게이트 타입(Stacked Gate Type)의 셀은 영역이 작지만 오버 이레이즈(Over Erase)될 경우 다른 셀을 독출할 때, 에러(error)를 발생시킬 수 있다는 단점이 있다.
따라서, 본 발명은 상기한 단점을 해결하기 위해 플로팅 게이트와 컨트롤 게이트간의 커플링 비를 증가시킬 수 있도록 한 비휘발성 메모리 셀의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 제1실시예에 따른 비휘발성 메모리 셀 제조 방법은 실리콘 기판에 드레인 영역을 형성한 후, 상기 드레인 영역을 포함한 실리콘 기판상에 필드 산화막을 형성하여, 채널이 형성된 부분만 액티브 영역이 되도록 정의하는 단계 : 전체구조상에 터널 산화막, 제1폴리실리콘층, 하부산화막 및 질화막을 순차적으로 형성한 후 플로팅 게이트 마스크를 사용하여 패터닝하는 단계 : 소오스 영역이 형성될 부분에 존재하는 상기 필드 산화막과 상기 액티브 영역 부분의 상기 제`폴리실리콘층과 중첩된 상기 필드 산화막을 제거하고, 이로 인하여 소오스 영역이 형성될 상기 실리콘 기판 부분이 노출되고, 상기 제1폴리실리콘층 일측부 아래에 언더 컷이 형성되는 단계 : 상기 노출된 실리콘 기판에 소오스 영역을 형성하는 단계 : 및 전체 구조상에 상부 산화막 및 제2폴리실리콘층을 순차적으로 형성하고, 컨트롤 게이트 마스크를 사용한 패터닝 공정에 의해 상기 소오스 영역측에 언더 컷을 갖는 플로팅 게이트와, 상기 플로팅 게이트상에 중첩되면서 상기 드레인 영역과 소오스 영역에 교차되는 컨트롤 게이트가 형성되는 단계를 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명의 제2실시예에 따른 비휘발성 메모리 셀 제조 방법은 실리콘 기판에 소오스 영역 및 드레인 영역을 형성한 후, 상기 소오스 영역 및 드레인 영역을 포함한 실리콘 기판상에 필드 산화막을 형성하여, 채널이 형성될 부분만 액티브 영역이 되도록 정의하는 단계 : 전체구조상에 터널 산화막 및 제1폴리실리콘층을 순차적으로 형성한 후 플로팅 게이트 마스크를 사용하여 패터닝 하는 단계 : 상기 액티브 영역 부분의 상기 제1폴리실리콘층 양측에 중첩된 상기 필드 산화막을 제거하고, 이로 인하여 상기 액티브 영역 부분의 상기 제1폴리실리콘층 양측부 아래에 언더 컷이 형성되는 단계 : 및 전체 구조상에 ONO 층 및 제2폴리실리콘층을 순차적으로 형성하고, 컨트롤 게이트 마스크를 사용한 패터닝 공정에의해 상기 소오스 영역측 및 드레인 영역측에 언더 컷을 갖는 플로팅 게이트와, 상기 플로팅 게이트상에 중첩되면서 상기 드레인 영역과 소오스 영역에 교차되는 컨트롤 게이트가 형성되는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제2a내지 2e도는 본 발명의 제1 실시예에 따른 비휘발성 메모리 셀 제조 방법을 설명하기 위해 제4a 내지 4e도 각각의 X-X선을 따라 절취한 단면도이고, 제4a 내지 4e도는 상기 제2a 내지 2e도 각각에 대응되는 레이아웃도이다.
제2a 및 4a도를 참조하면, 실리콘 기판(1)의 선택된 영역에 드레인 이온 주입 마스크를 사용한 불순물 이온 주입 공정으로 드레인 영역(4)을 형성한다. 필드 산화공정으로 드레인 영역(4)을 포함한 실리콘 기판(1)의 일부분에 필드 산화막(2)을 형성하여 채널이 형성될 부분만 액티브 영역(20)이 되도록 정의(define)한다. 액티브 영역(20)은 드레인 영역(4)을 중심으로 대칭되며, 필드 산화막(2)애 의해 다수개 형성된다.
제2b 및 4b도를 참조하면, 액티브 영역(20)의 실리콘 기판(1) 상에 터널 산화막(5)을 성장시킨다. 터널 산화막(5)을 포함한 필드 산화막(2)상에 제1플리실리콘층(9A), 하부 산화막(6A) 및 질화막(6B)을 순차적으로 형성한 후에 플로팅 게이트 마스크를 사용한 비등방성 식각 공정으로 질화막(6B), 하부산화막 (6A) 및 제1폴리실시콘층(9A)을 패터닝한다.
상기에서, 패터닝된 제1폴리실리콘층(9A)은, 제4b도에 도시된 바와 같이, 드레인 영역(4)과 동일한 방향으로 액티브 영역(20) 부분을 충분히 덮으면서, 드레인 영역(4)의 일부와 충분히 중첩되며, 드레인 영역(4)에 대향하여 형성될 소오스 영역을 정의(define)하도록 형성된다.
제2c 및 4c도를 참조하면, 마스크 공정 및 등방성 식각 공정으로 소오스 영역이 형성될 부분에 존재하는 필드 산화막(2)과 액티브 영역(20) 부분의 제1폴리실리콘층(9A)과 중첩된 필드 산화막(2)을 실리콘 기판(1)이 제거되는 시점까지 제거하고, 이로 인하여 소오스 영역이 형성될 실리콘 기판(1)이 노출되고, 액티브 영역(20) 부분이 제1폴리실리콘층(9A) 일측부 아래에 언더 컷(under sut :11)이 형성된다.
제2d 및 4d를 참조하면, 제1폴리실리콘층(9A)을 이용한 자기정렬방식으로 불순물 이온 주입 공정을 실시하여 제1폴리실리콘층(9A) 의 측부를 따라 노출된 실리콘 기판(1)에 소오스 영역(3)을 형성한다.
제2e 및 4e도를 참조하면, 소오스 영역(3)을 형성한 후의 전체 구조상에 상부 산화막(6C) 및 제2폴리실리콘층(9B)을 순차적으로 형성한 후에 컨트롤 게이트 마스크를 사용한 비등방성 식각 공정으로 제2폴리실리콘층(9B) 및 상부 산화막(6C)을 패터닝하고, 자기정렬방식으로 질화막(6B), 하부 산화막(6A) 및 제1폴리실리콘층(9A)을 패터닝하여, 이로 인하여 언더 컷(11)을 갖는 플로팅 게이트(9A)가 액티브 영역(20)에 형성되고, 플로팅 게이트(9A)상에 중첩되면서 드레인 영역(4)과 소오스 영역(3)에 교차되는 컨트롤 게이트(9B)가 형성된다.
상기에서, 상부 산화막(6C) 형성 공정 시에 언더 컷(11) 부분의 실리콘 기판(1) 및 소오스 영역(3) 표면부에 산화되는데, 소오스 영역(3)과 터널 산화막(5) 사이의 실리콘 기판(1)에 산화된 산화막(10)은 컨트롤 게이트(9B)와 함꼐 선택 트랜지스터(A)의 역할을 한다. 즉, 산화막(10)은 선택 트랜지스터(A)의 게이트 산화막 역할을 한다.
한편, 필드 산화막(2)은 소오스 영역(3)과 터널 산화막(5) 사이의 언더 컷(11)에 형성된 선택 트랜지스터(A) 부분, 소오스 영역(3) 부분 및 액티브 영역(20)부분을 제외한 모든 부분에 남아 인접 소자간을 전기적으로 분리시키는 역할을 한다.
상기한 본 발명의 제1실시예에서 알 수 있듯이, 플로팅 게이트(9A) 일측에 형성된 언더 컷(11) 부분만큼 커플링 비가 증가될 뿐만 아니라, 소오스 영역(3)측에 플로팅 게이트(9A)로부터 영향을 받지 않는 선택 트랜지스터(A)가 형성되기 때문에, 오버 이레이즈(Over Erase)가 되어도 컨트롤 게이트(9B)가 선택되지 않으면 선택 트랜지스터(A) 가 턴-온 되지 않아 에러가 발생되지 않는다.
제3a 내지 3d도는 본 발명의 제2실시예에 따른 비휘발성 메모리 셀 제조 방법을 설명하기 위해 제5A 내지 5D도 각각의 X-X선을 따라 절취한 단면도이고, 제 5a 내지 5d도는 상기 제3a 내지 3d도 각각에 대응되는 레이아웃도이다.
제3A 및 5A도를 참조하면, 실리콘 기판(1)의 선택된 영역에 드레인/소오스 이온 주입 마스크를 사용한 불순물 이온 주입 공정으로 소오스 영역(3)과 드레인 영역(4)을 형성한다. 필드 산화공정으로 소오스 영역(3)과 드레인 영역(4)을 포함한 실리콘 기판(1)의 일부분에 필드 산화막(2)을 형성하여 채널이 형성될 부분만 액티브 영역(20)이 되도록 정의(define)한다. 액티브 영역(20)은 소오스 영역(3)과 드렝니 영역(4) 사이에서 필드 산화막(2)에 의해 고립되어 다수개 형성한다.
제3b 및 3b도를 참조하면, 액티브 영역(20)이 실리콘 기판(1) 상에 터널 산화막(5)을 성장시킨다. 터널 산화막(5)을 포함한 필드 산화막(2)상에 제1폴리실리콘층(9A)을 증착한 후에 플로팅 게이트 마스크를 사용한 비등방성 식각 공정으로 제1폴리실리콘층(9A)을 패터닝한다.
상기에서, 패터닝된 제1폴리실리콘층(9A)은, 제5b도에 도시된 바와 같이, 소오스 영역(3) 및 드레인 영역(4)과 동일한 방향으로 액티브 영역(20) 부분을 충분히 덮으면서, 소오스 영역(3) 및 드레인 영역(4) 각각의 일부와 충분히 중첩되도록 형성된다.
제3c 및 5c도를 참조하면, 마스크 공정 및 등방성 식각 공정으로 액티브 영역(20)을 중심으로액티브 영역(20) 부분의 제1폴리실리콘층(9A) 양측(소오스 영역측과 드레인 영역측)에 중첩된 필드 산화막(2)을 실리콘 기판(1)이 제거되는 시점까지 제거하고, 이로 인하여 소오스 영역(3)측의 액티브 영역(20) 부분의 제1폴리실리콘층(9A) 아래와 드레인 영역(4)측의 액티브 영역(20) 부분의 제1폴리실리콘층(9A) 아래에 각각 언더 컷(11)이 형성된다.
제3d 및 5d도를 참조하면, 언더 컷(11)을 형성한 후의 전체 구조 상부에 ONO층(7) 및 제2폴리실리콘층(9B)을 형성한 후, 컨트롤 게이트 마스크를 사용한 비등방성 식각 공정으로 제2폴리실리콘층(9B) 및 ONO층(7)을 패터닝하고, 자기정렬방식으로 제1폴리실리콘층(9A)을 패터닝하여, 이로 인하여 양쪽에 언더 컷(11)을 갖는 플로팅 게이트(9A)가 액티브 영역(20)에 형성되고, 플로팅 게이트(9A)상에 중첩되면서 드레인 영역(4)과 소오스 영역(3)에 교차되는 컨트롤 게이트(9B)가 형성된다.
한편, 필드 산화막(2)은 플로팅 게이트(9A)일측의 소오스 영역(3) 부분, 플로팅 게이트(9A)다른 측의 드레인 영역(4) 부분 및 액티브 영역(20) 부분을 제외한 모든 부분에 남아 인접 소자간을 전기적으로 분리시키는 역할을 한다.
상기한 본 발명의 제2실시예에서 알 수 있듯이 플로팅 게이트(9A) 양측에 형성된 언더 컷(11) 부분만틈 커플링 비가 증가된다.
상술한 바와 같이, 본 발명의 제1실시예 및 제2실시예에 의하면 플로팅 게이트와 컨트롤 게이트와의 커플링 비를 크게 하여 종래의 셀에 비하여 플로팅 게이트에 발생되는 전압이 더 커지므로써, 프로그램이나 이레이즈시의 효율이 훨씬 더 좋게 된다. 또한, 펌프 회로의 면적을 줄일 수 있게 되어 칩 크기를 줄일 수 있고, 프로그램 전압 및 이레이즈시 전압이 떨어지게 되므로 필드 산화막이나 주변회로 트랜지스터의 접합 기술(Junction Engineering)이 쉬어지게 된다. 그리고, 소오스 영역측에 플로팅 게이트로부터 영향을 받지 않는 선택 트랜지스터가 형성되므로서 오버 이레이즈(Over Erase)가 되어도 컨트롤 게이트가 선택되지 않으면 선택 트랜지스터가 턴-온 되지 않기 때문에 에러(Error)가 발생되지 않는 탁월한 효과가 있다.
Claims (3)
- 비휘발성 메모리 셀 제조 방법에 있어서, 실리콘 기관에 드레인 영역을 형성한 후, 상기 드레인 영역을 포함한 실리콘 기판상에 필드 산화막을 형성하여, 채널이 형성될 부분만 액티브 영역이 되도록 정의하는 단계 : 전체구조상에 터널 산화막, 제1폴리실리콘층, 하부 산화막 및 질화막을 순차적으로 형성한 후 플로팅 게이트 마스크를 사용하여 패터닝하는 단계 : 소오스 영역이 형성될 부분에 존재하는 상기 필드 산화막과 상기 액티브 영역 부분의 상기 제1폴리실리콘층과 중첩된 상기 필드 산화막을 제거하고, 이로 인하여 소오스 영역이 형성될 상기 실리콘 기관 부분이 노출되고, 상기 제1폴리실리콘층 일측부 아래에 언더 컷이 형성되는 단계 : 상기 노출된 실리콘 기판에 소오스 영역을 형성하는 단계 : 및 전체 구조상에 상부 산화막 및 제2폴리실리콘층을 순차적으로 형성하고, 컨트롤 게이트 마스크를 사용한 패터닝 공정에 의해 상기 소오스 영역측에 언더 컷을 갖는 플로팅 게이트와, 상기 플로팅 게이트상에 중첩되면서 상기 드레인 영역과 소오스 영역측에 교차되는 컨트롤 게이트가 형성되는 단계를 포함하여 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀 제조 방법.
- 제1항에 있어서, 상기 상부 산화막 형성 공정 시에 상기 언더 컷 부분의 실리콘 기판에 형성되는 산화막과 그 상부를 지나는 컨트롤 게이트에 의해 언더컷 부분에 선택 트랜지스터가 구성되는 것을 특징으로 하는 비휘발성 메모리 셀 제조 방법.
- 비휘발성 메모리 셀 제조 방법에 있어서, 실리콘 기판에 소오스 영역 및 드레인 영역을 형성한 후, 상기 소오스 영역 및 드레인 영역을 포함한 실리콘 기판상에 필드 산화막을 형성하여, 채널이 형성될 부분만 액티브 영역이 되도록 정의하는 단계 : 전체구조상에 터널 산화막 및 제1폴리실리콘층을 순차적으로 형성한 후 플로팅 게이트 마스크를 사용하여 패터닝하는 단계 : 상기 액티브 영역 부분의 상기 제1폴리실리콘층 양측에 중첩된 상기 필드 산화막을 제거하고, 이로 인하여 상기 액티브 영역 부분의 상기 제1폴리실리콘층 양측부 아래에 언더 컷이 형성되는 단계 : 및 전체 구조상에 ONO층 및 제2폴리실리콘층을 순차적으로 형성하고, 컨트롤게이트 마스크를 사용한 패터닝 공정에 의해 상기 소오스 영역측 및 드레인 영역측에 언더 컷을 갖는 플로팅 게이트와, 상기 플로팅 게이트상에 중첩되면서 상기 드레인 영역과 소오스 영역에 교차되는 컨트롤 게이트가 형성되는 단계를 포함하여 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀 제조 방법.
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Cited By (2)
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- 1996-01-16 KR KR1019960000702A patent/KR100199369B1/ko not_active IP Right Cessation
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| E902 | Notification of reason for refusal | ||
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