KR100589058B1 - 불휘발성 메모리 장치 및 이를 형성하기 위한 방법 - Google Patents
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Abstract
핀 바디를 갖는 불휘발성 메모리 장치에 있어서, 내측 유전층 패턴은 상기 핀 바디의 상부면 및 측면들 상에 형성되며, 플로팅 게이트 전극은 내측 유전층 패턴 상에 형성된다. 외측 유전층은 플로팅 게이트 전극 상에 형성되며, 컨트롤 게이트 전극은 외측 유전층 상에 형성된다. 상기 플로팅 게이트 전극은 상방으로 돌출된 한 쌍의 돌출부에 의해 형성되는 상부 요철면을 갖는다. 따라서, 플로팅 게이트 전극의 표면적이 증가되며, 이에 따라 플로팅 게이트 전극과 컨트롤 게이트 전극 사이의 정전 용량이 증가되며, 상기 불휘발성 메모리 장치의 커플링 비율이 증가된다.
Description
도 1은 본 발명의 일 실시예에 따른 핀 타입 불휘발성 메모리 장치를 설명하기 위한 개략적인 단면도이다.
도 2는 도 1에 도시된 불휘발성 메모리 장치를 나타내는 사시도이다.
도 3은 도 1에 도시된 핀 타입 불활성 메모리 장치에 대한 확대도이다.
도 4 내지 도 15는 도 1 및 도 2에 도시된 불휘발성 메모리 장치의 형성 방법의 일 예를 설명하기 위한 단면도들이다.
도 16 및 도 17은 플로팅 게이트 전극을 형성하기 위한 단계들의 다른 예를 설명하기 위한 단면도들이다.
도 18은 도 16의 'A'에 대한 확대 단면도이다.
도 19 내지 도 23은 도 1 및 도 2에 도시된 불휘발성 메모리 장치를 형성하기 위한 다른 예를 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 불휘발성 메모리 장치 100 : 반도체 기판
110 : 핀 바디 120 : 내측 유전층 패턴
122 : 제1유전층 패턴 124 : 제2유전층 패턴
126 : 제3유전층 패턴 130 : 플로팅 게이트 전극
132 : 돌출부 134 : 제1도전층 패턴
136 : 제2도전층 패턴 138 : 제3도전층 패턴
140 : 외측 유전층 150 : 컨트롤 게이트 전극
160 : 하드 마스크 162 : 절연층 패턴
본 발명은 불휘발성 메모리 장치(non-volatile memory device)에 관한 것이다. 보다 상세하게는, 핀 바디(fin body)를 갖는 불휘발성 메모리 장치와 이를 형성하는 방법에 관한 것이다.
일반적으로, 반도체 장치는 휘발성 메모리 장치와 불휘발성 메모리 장치로 크게 구분될 수 있다. 상기 휘발성 메모리 장치의 예로는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등이 있으며, 상기 불휘발성 메모리 장치의 예로는 ROM(Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory) 등이 있다. 상기 EEPROM의 예로는 플래시 메모리(flash memory)가 있다.
종래의 플래너(planar) 타입의 플래시 메모리 장치는 실리콘웨이퍼와 같은 반도체 기판에 형성된 소스/드레인(source/drain) 영역과 채널(channel) 영역, 상기 반도체 기판 상에 형성된 제1유전층, 상기 제1유전층 상에 형성된 플로팅 게이 트 전극(floating gate electrode), 상기 플로팅 게이트 전극 상에 형성된 제2유전층, 및 상기 제2유전층 상에 형성된 컨트롤 게이트 전극을 포함한다.
최근, 상기 플래시 메모리 장치의 집적도가 증가됨에 따라 액티브 영역이 형성된 핀 바디(fin body)를 갖는 핀 타입 플래시 메모리 장치가 활발하게 연구되고 있으며, 상기와 같은 핀 타입 플래시 메모리 장치에 대한 일 예는 미합중국 특허 공개 제2003-151077호, 제2003-178670호 및 제2003-42531호에 개시되어 있다.
한편, 상기 플래시 메모리 장치의 동작 전압은 채널 영역과 플로팅 게이트 전극 사이의 제1정전 용량(C1)과 상기 플로팅 게이트 전극과 상기 컨트롤 게이트 전극 사이의 제2정전 용량(C2)에 의해 결정될 수 있다. 상기 플래시 메모리 장치의 커플링 비율(coupling ratio; Cr)은 상기 컨트롤 게이트 전극이 인가되는 동작 전압(Vg)과 상기 플로팅 게이트 전극에 유도되는 전압(Vf) 사이의 비를 의미하며, 하기하는 수학식에 의해 표현될 수 있다.
Cr = Vf / Vg = C2 / (C1 + C2)
상기 핀 타입 플래시 메모리 장치의 제1유전막은 반도체 기판으로부터 돌출된 핀 바디의 상부면 및 측면들 상에 형성되므로, 상기 플래너 타입의 플래시 메모리 장치의 제1유전막보다 큰 면적을 갖는다. 따라서, 상기 핀 바디에 형성된 채널 영역과 플로팅 게이트 전극 사이의 제1정전 용량이 증가되며, 커플링 비율이 감소된다. 이에 따라, 상기 핀 바디 플래시 메모리 장치의 동작 전압이 상승하는 문제점이 발생된다.
또한, 상기 핀 타입 플래시 메모리 장치의 플로팅 게이트 전극은 상기 핀 바디 상의 제1유전막을 감싸도록 형성되므로, 상기 플로팅 게이트 전극과 핀 바디 사이의 공정 정렬 마진(process align margin)을 확보하기가 어렵다는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1목적은 증가된 커플링 비율과 자기 정렬 플로팅 게이트 전극을 갖는 불휘발성 메모리 장치를 제공하는데 있다.
본 발명의 제2목적은 상술한 바와 같은 불휘발성 메모리 장치를 형성하는데 적합한 방법을 제공하는데 있다.
상기 제1목적을 달성하기 위한 본 발명의 제1측면에 따르면, 불휘발성 메모리 장치는, 반도체 기판으로부터 돌출되며 서로 대향하는 제1측면과 제2측면을 갖는 핀 바디(fin body)와, 상기 핀 바디의 상부면, 상기 제1측면 및 상기 제2측면 상에 형성된 내측 유전층 패턴과, 상기 내측 유전층 패턴 상에 형성되며, 상부 요철면을 갖는 플로팅 게이트 전극(floating gate electrode)과, 상기 플로팅 게이트 전극 상에 형성된 외측 유전층과, 상기 외측 유전층 상에 형성된 컨트롤 게이트 전극(control gate electrode)을 포함할 수 있다.
상기 제1목적을 달성하기 위한 본 발명의 제2측면에 따르면, 불휘발성 메모리 장치는, 반도체 기판으로부터 돌출되며 서로 대향하는 제1측면과 제2측면을 갖 는 핀 바디와, 내측 유전층 패턴과, 상기 내측 유전층 패턴 상에 형성된 플로팅 게이트 전극과, 상기 플로팅 게이트 전극 상에 형성된 외측 유전층과, 상기 외측 유전층 상에 형성된 컨트롤 게이트 전극을 포함하며, 상기 내측 유전층 패턴은 상기 핀 바디의 상부면 상에 형성된 제1유전층 패턴, 상기 핀 바디의 제1측면 및 제2측면 상에 형성된 제2유전층 패턴들, 및 상기 제2유전층 패턴들로부터 상방으로 연장된 제3유전층 패턴들을 포함한다.
상기 제1목적을 달성하기 위한 본 발명의 제3측면에 따르면, 불휘발성 메모리 장치는, 반도체 기판으로부터 돌출되며 서로 대향하는 제1측면과 제2측면을 갖는 핀 바디와, 상기 핀 바디의 상부면, 상기 제1측면 및 제2측면 상에 형성되며 'H' 형상의 단면을 갖는 내측 유전층 패턴과, 상기 내측 유전층 패턴 상에 형성된 플로팅 게이트 전극과, 상기 플로팅 게이트 전극 상에 형성된 외측 유전층과, 상기 외측 유전층 상에 형성된 컨트롤 게이트 전극을 포함할 수 있다.
상기 제1목적을 달성하기 위한 본 발명의 제4측면에 따르면, 불휘발성 메모리 장치는, 반도체 기판으로부터 돌출되며 서로 대향하는 제1측면과 제2측면을 갖는 핀 바디와, 상기 핀 바디의 상부면, 상기 제1측면 및 상기 제2측면 상에 형성된 내측 유전층 패턴과, 상기 내측 유전층 패턴의 상부면 상에 형성된 제1도전층 패턴, 상기 내측 유전층 패턴의 측면들 상에 형성되며 상기 제1도전층 패턴보다 높게 연장되는 제2도전층 패턴들 및 상기 제1도전층 패턴과 상기 제2도전층 패턴들을 전기적으로 연결하기 위한 제3도전층 패턴을 포함하는 플로팅 게이트 전극과, 상기 플로팅 게이트 전극 상에 형성된 외측 유전층과, 상기 외측 유전층 상에 형성된 컨 트롤 게이트 전극을 포함할 수 있다.
상기 제2목적을 달성하기 위한 본 발명의 제5측면에 따르면, 불휘발성 메모리 장치의 형성 방법은, 반도체 기판 상에 제1유전층 및 제1도전층을 순차적으로 형성하는 단계와, 상기 반도체 기판으로부터 돌출되며 서로 대향하는 제1측면과 제2측면을 갖는 핀 바디와, 상기 핀 바디 상에 제1유전층 패턴과 제1도전층 패턴을 형성하기 위해 상기 제1도전층, 상기 제1유전층 및 상기 반도체 기판의 표면 부위를 식각하는 단계와, 상기 핀 바디와 상기 제1유전층 패턴 및 상기 제1도전층 패턴의 측면들 상에 제2유전층 패턴들을 형성하는 단계와, 상기 제1유전층 패턴 및 제2유전층 패턴들 상에 상부 요철면을 갖는 플로팅 게이트 전극을 형성하는 단계와, 상기 플로팅 게이트 전극 상에 외측 유전층을 형성하는 단계와, 상기 외측 유전층 상에 컨트롤 게이트 전극을 형성하는 단계를 포함할 수 있다.
상기 제2목적을 달성하기 위한 본 발명의 제6측면에 따르면, 불휘발성 메모리 장치의 형성 방법은, 반도체 기판 상에 제1유전층, 제1도전층 및 하드 마스크층을 순차적으로 형성하는 단계와, 상기 반도체 기판으로부터 돌출된 핀 바디, 제1유전층 패턴, 제1도전층 패턴 및 하드 마스크를 형성하기 위해 상기 하드 마스크층, 상기 제1도전층, 상기 제1유전층 및 상기 반도체 기판의 표면 부위를 식각하는 단계와, 상기 핀 바디, 제1유전층 패턴 및 제1도전층 패턴의 측면들 상에 제2유전층 패턴들을 형성하는 단계와, 상기 하드 마스크 및 상기 제2유전층 패턴들 상에 제2도전층을 형성하는 단계와, 상기 하드 마스크 및 상기 제2유전층 패턴들의 측면들 상에 제2도전층 패턴들을 형성하기 위해 상기 하드 마스크의 상부면이 노출되도록 상기 제2도전층의 일부를 제거하는 단계와, 상기 제1도전층 패턴이 노출되도록 상기 하드 마스크를 제거하는 단계와, 플로팅 게이트 전극을 형성하기 위해 상기 제1도전층 패턴과 상기 제2도전층 패턴들이 전기적으로 연결되도록 상기 제1도전층 패턴과 상기 제2도전층 패턴들 상에 제3도전층 패턴을 형성하는 단계와, 상기 플로팅 게이트 전극 상에 외측 유전층을 형성하는 단계와, 상기 외측 유전층 상에 컨트롤 게이트 전극을 형성하는 단계를 포함할 수 있다.
상기 제2목적을 달성하기 위한 본 발명의 제7측면에 따르면, 불휘발성 메모리 장치는, 반도체 기판 상에 제1유전층, 제1도전층 및 하드 마스크층을 순차적으로 형성하는 단계와, 상기 반도체 기판으로부터 돌출된 핀 바디, 제1유전층 패턴, 제1도전층 패턴 및 하드 마스크를 형성하기 위해 상기 하드 마스크층, 상기 제1도전층, 상기 제1유전층 및 상기 반도체 기판의 표면 부위를 식각하는 단계와, 상기 핀 바디, 상기 제1유전층 패턴, 상기 제1도전층 패턴 및 상기 하드 마스크 상에 제2유전층을 형성하는 단계와, 상기 제2유전층 상에 제2도전층을 형성하는 단계와, 상기 제2유전층의 측면들 상에 제2도전층 패턴들을 형성하기 위해 상기 하드 마스크의 상부면이 노출되도록 상기 제2도전층의 일부 및 상기 제2유전층의 일부를 제거하는 단계와, 상기 제1도전층 패턴이 노출되도록 상기 하드 마스크를 제거하는 단계와, 상기 하드 마스크를 제거함으로써 노출된 제2유전층의 다른 일부들을 제거하는 단계와, 플로팅 게이트 전극을 형성하기 위해 상기 제1도전층 패턴과 상기 제2도전층 패턴들이 전기적으로 연결되도록 상기 제1도전층 패턴과 상기 제2도전층 패턴들 상에 제3도전층 패턴을 형성하는 단계와, 상기 플로팅 게이트 전극 상에 외 측 유전층을 형성하는 단계와, 상기 외측 유전층 상에 컨트롤 게이트 전극을 형성하는 단계를 포함할 수 있다.
상술한 바와 같은 본 발명에 따르면, 상기 플로팅 게이트 전극의 표면적이 증가되므로, 셀 면적의 증가 없이 상기 불휘발성 메모리 장치의 커플링 비율이 증가될 수 있다. 또한, 상기 플로팅 게이트 전극은 제1도전층 패턴과, 제2도전층 패턴 및 제3도전층 패턴에 의해 상기 핀 바디 상에 형성된 내측 유전층 패턴과 자기 정렬될 수 있다. 따라서, 플로팅 게이트 전극을 형성하기 위한 포토리소그래피(photolithography) 공정 및 식각 공정이 생략될 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면들을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않으며 다른 형태로 구체화될 수도 있으며, 하기의 상세 설명은 개시된 내용이 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위해 과정되어진 것이며, 층이 다른 층 또는 기판 상에 형성된다고 언급되는 경우 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 그들 사이에 제3의 층이 개재될 수도 있음을 의미한다.
도 1은 본 발명의 일 실시예에 따른 핀 타입 불휘발성 메모리 장치를 설명하기 위한 개략적인 단면도이며, 도 2는 도 1에 도시된 불휘발성 메모리 장치를 나타내는 사시도이고, 도 3은 도 1에 도시된 핀 타입 불활성 메모리 장치에 대한 확대도이다.
도 1 내지 도 3을 참조하면, 상기 불휘발성 메모리 장치(10)는 실리콘웨이퍼와 같은 반도체 기판(100)으로부터 돌출된 핀 바디(110)와, 상기 핀 바디(110)의 일부(110a) 상에 형성된 내측 유전층 패턴(120)과, 상기 내측 유전층 패턴(120) 상에 형성된 플로팅 게이트 전극(130)과, 상기 플로팅 게이트 전극(130) 상에 형성된 외측 유전층(140)과, 상기 외측 유전층(140) 상에 형성된 컨트롤 게이트 전극(150)을 포함한다.
상기 핀 바디(110)는 반도체 기판(100)으로부터 돌출된 방향에 대하여 실질적으로 수직하는 제1방향(20a)으로 연장되며, 상기 컨트롤 게이트 전극(150)은 상기 제1방향(20a)에 대하여 실질적으로 수직하는 제2방향(20b)으로 연장된다. 즉, 상기 제2방향(20b)은 상기 핀 바디(110)의 길이 방향에 대하여 실질적으로 수직하며, 상기 돌출된 방향에 대하여 실질적으로 수직하다.
상기 내측 유전층 패턴(120)은 상기 핀 바디(110)의 일부(110a) 상에 형성되며, 상기 핀 바디(110)의 일부(110a)에는 채널 영역이 형성된다. 한편, 상기 내측 유전층 패턴(120)을 기준으로 서로 대향하는 상기 핀 바디(110)의 다른 부위들(110b)에는 불순물 도핑된 소스/드레인 영역이 형성되어 있다. 상기 불순물은 이온 주입 공정에 의해 상기 핀 바디(110)의 다른 부위들(110b)에 주입될 수 있다.
상기 내측 유전층 패턴(120)은 'H' 형상의 단면을 가지며, 상기 핀 바디(110)의 상부면 상에 형성된 제1유전층 패턴(122)과, 상기 핀 바디(110)의 제1측면 및 제2측면 상에 형성된 제2유전층 패턴들(124)과, 상기 제2유전층 패턴들(124)의 상단부로부터 상방으로 각각 연장된 제3유전층 패턴들(126)을 포함한다. 이때. 상기 제2유전층 패턴들(124)과 제3유전층 패턴들(126)은 일체로 형성될 수 있다.
상기 핀 바디(110)에 형성된 채널 영역과 플로팅 게이트 전극(130) 사이의 제1정전 용량을 감소시키기 위하여 상기 내측 유전층 패턴(120)은 실리콘 산화물, 불소 도핑된 실리콘 산화층, 탄소 도핑된 실리콘 산화층 또는 저유전율(low-k) 물질로 이루어질 수 있다. 이와 반대로, 상기 플로팅 게이트 전극(130)과 컨트롤 게이트 전극(150) 사이의 제2정전 용량을 증가시키기 위해 상기 외측 유전층(140)은 ONO(oxide-nitride-oxide)층 또는 고유전율 물질층으로 구성될 수 있다.
상기 저유전율 물질로는 폴리알릴에테르계 수지, 환상 불소 수지, 실록산 공중합체, 불화 폴리알릴에테르계 수지, 폴리펜타플루오르스티렌, 폴리테트라플루오르스티렌계 수지, 불화 폴리이미드 수지, 불화 폴리나프탈렌, 폴리사이드 수지 등과 같은 유기폴리머가 사용될 수 있다. 상기 유기 폴리머는 PECVD(plasma enhanced chemical vapor deposition), HDP-CVD(high density plasma chemical vapor deposition), APCVD(atmospheric pressure chemical vapor deposition), 스핀 코팅(spin coating) 등과 같은 공정들에 의해 형성될 수 있다.
상기 고유전율 물질층으로는 Y2O3층, HfO2층, ZrO2층, Nb2
O5층, BaTiO3층 또는 SrTiO3층이 바람직하게 사용될 수 있으며, 상기 고유전율 물질층은 원자층 증착(atomic layer deposition; ALD) 공정에 의해 형성될 수 있다.
또한, 상기 제2정전 용량을 증가시키기 위해 상기 플로팅 게이트 전극(130)은 상부 요철면을 가지며, 상기 상부 요철면은 상기 제2방향으로 서로 대향하는 한 쌍의 돌출부(132)에 의해 형성될 수 있다. 상기 한 쌍의 돌출부(132)는 상기 제3유전층 패턴들(126)을 각각 감싸도록 형성될 수 있다.
따라서, 상기 플로팅 게이트 전극(130)의 표면적이 증가되므로, 종래의 핀 타입 불휘발성 메모리 장치와 비교하여 상기 플로팅 게이트 전극(130)과 컨트롤 게이트 전극(150) 사이의 제2정전 용량이 상대적으로 증가된다. 그러나, 상기 종래의 핀 타입 불휘발성 메모리 장치와 비교하여 상기 핀 바디(110)와 플로팅 게이트 전극(130) 사이의 제1정전 용량은 실질적으로 동일하다. 이에 따라, 상기 불휘발성 메모리 장치(10)의 커플링 비율이 증가될 수 있으며, 상기 불휘발성 메모리 장치(10)의 동작 전압이 감소될 수 있다.
상기 플로팅 게이트 전극(130)은 상기 제1유전층 패턴(122) 상에 형성된 제1도전층 패턴(134), 상기 제2유전층 패턴들(124) 및 제3유전층 패턴들(126) 상에 형성된 제2도전층 패턴들(136), 및 상기 제1도전층 패턴(134)과 제2도전층 패턴들(136)을 전기적으로 연결하기 위한 제3도전층 패턴(138)을 바람직하게 포함할 수 있다. 여기서, 상기 제3도전층 패턴(138)은 상기 제2도전층 패턴들(136)을 감싸도록 형성되며 상기 제1도전층 패턴(134)과 전기적으로 연결되며, 상기 제2도전층 패턴들(136)은 상기 제3유전층 패턴들(126)로부터 상방으로 더 연장되는 것이 바람직하다.
한편, 상기 플로팅 게이트 전극(130) 및 컨트롤 게이트 전극(150)은 불순물 도핑된 폴리실리콘으로 형성될 수 있다. 상세하게 도시되지는 않았으나, 상기 컨트롤 게이트 전극(150)은 불순물 도핑된 폴리실리콘층 및 금속 실리사이드층을 포함할 수 있다. 상기 금속 실리사이드층으로는 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix), 탄탈륨 실리사이드(TaSix) 등이 사용될 수 있다.
도 4 내지 도 15는 도 1 및 도 2에 도시된 불휘발성 메모리 장치의 형성 방법의 일 예를 설명하기 위한 단면도들이다.
도 4를 참조하면, 반도체 기판(100) 상에 제1유전층(122a), 제1도전층(134a) 및 하드 마스크층(160a)을 순차적으로 형성한다. 여기서, 상기 제1유전층(122a)의 두께는 약 100Å 정도이며, 상기 제1도전층(134a)의 두께는 약 300Å 정도이며, 상기 하드 마스크층(160a)의 두께는 약 600Å 정도이다.
상기 제1유전층(122a)은 실리콘 산화물, 불소 도핑된 실리콘 산화층, 탄소 도핑된 실리콘 산화층 또는 저유전율(low-k) 물질로 이루어질 수 있다. 상기 산화물들은 산화 공정(oxidation process) 또는 통상의 화학 기상 증착 공정을 통해 형성될 수 있다.
상기 제1도전층(134a)은 도핑된 폴리실리콘으로 이루어질 수 있다. 구체적으로, 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 공정을 통해 폴리실리콘층을 형성하는 동안 인시튜 방법으로 불순물 도핑 공정을 동시에 수행함으로써 도핑된 폴리실리콘으로 이루어진 제1도전층(134a)이 형성될 수 있다. 이와는 다르게, 상기 제1도전층(134a)은 LPCVD 공정 및 불순물 도핑 공정을 통해 형성될 수도 있다. 즉, LPCVD 공정을 통해 상기 제1유전층(122a) 상에 폴리실리콘층을 형성하고, 상기 불순물 도핑 공정을 통해 상기 폴리실리콘층을 상기 제1도전층(134a)으로 형성할 수 있다. 상기 불순물 도핑 공정은 통상적인 이온 주입(ion implantation) 공정 또는 불순물 확산(impurity diffusion) 공정일 수 있다.
상기 하드 마스크층(160a)은 실리콘 질화물 또는 실리콘 산화물로 이루어질 수 있으며, 통상의 화학 기상 증착 공정, LPCVD 공정 또는 PECVD 공정을 통해 형성될 수 있다.
도 5를 참조하면, 상기 하드 마스크층(160a), 제1도전층(134a), 제1유전층(122a) 및 반도체 기판(100)의 표면 부위를 이방성 식각하여 반도체 기판(100)으로부터 돌출된 핀 바디(110), 제1유전층 패턴(122), 제1도전층 패턴(134) 및 하드 마스크(160)를 형성한다. 여기서, 상기 핀 바디(110)는 돌출된 방향과 실질적으로 수직하는 제1방향(도 2 참조)으로 연장되며, 이방성 식각 공정을 수행하는 동안 형성된 다수의 리세스들(100a)에 노출되는 제1측면과 제2측면을 갖는다.
구체적으로, 상기 핀 바디(110), 제1유전층 패턴(122), 제1도전층 패턴(134) 및 하드 마스크(160)로 이루어진 반도체 구조물을 형성하기 위한 식각 공정의 예로는 플라즈마 식각(plasma etching) 공정과 같은 통상적인 건식 식각 공정 또는 반응성 이온 식각(reactive ion etching) 공정이 있다. 상기 식각 공정은 상기 반도체 기판(100) 상에 형성되는 핀 바디(110)의 높이가 약 2000Å 내지 3000Å이 되도록 수행되는 것이 바람직하다.
상기 하드 마스크(160)는 포토레지스트 패턴을 식각 마스크로 사용하여 형성될 수 있으며, 상기 제1도전층 패턴(134), 제1유전층 패턴(122) 및 핀 바디(110)는 상기 하드 마스크(160)를 식각 마스크로 사용하여 형성될 수 있다. 상기 포토레지스트 패턴은 통상적인 포토리소그래피 공정을 통해 형성되며, 상기 반도체 구조물을 형성한 후 애싱(ashing) 공정 및 스트립(strip) 공정을 통해 제거될 수 있다.
도 6을 참조하면, 상기 반도체 구조물을 형성하는 동안 반도체 기판(100) 상에 형성된 다수의 리세스들(100a)을 채우는 절연층(162a)을 형성하고, 상기 하드 마스크(160)의 상부면이 노출되도록 상기 절연층(162a)의 상부를 제거한다.
상기 절연층(162a)은 상기 리세스들(100a)의 바닥면으로부터 약 4000Å 내지 6000Å 정도가 되도록 형성되는 것이 바람직하며, 통상의 화학 기상 증착 공정 또는 HDP-CVD 공정을 통해 실리콘 산화물로 이루어질 수 있다. 또한, 상기 절연층(162a)의 상부는 화학적 기계적 연마(chemical mechanical polishing) 공정을 통해 제거될 있다.
도 7을 참조하면, 상기 핀 바디(110)의 제1측면과 제2측면이 상기 리세스들(100a)에 노출되도록 평탄화된 절연층(162a)을 제거하여, 상기 리세스들(100a)의 저면들 상에 절연층 패턴들(162)을 형성한다. 상기 평탄화된 절연층(162a)은 통상의 이방성 또는 등방성 식각 공정에 의해 제거될 수 있으며, 제거된 절연층 부분의 두께는 약 1500Å 내지 2000Å 정도인 것이 바람직하다. 상기 절연층 패턴들(162)은 상기 반도체 기판(100) 상에 형성하고자 하는 불휘발성 메모리 장치들(10)을 서로 격리시키기 위해 형성된다.
도 8을 참조하면, 상기 핀 바디(110)의 제1측면 및 제2측면 상에 제2유전층 패턴들(124)을 형성하고, 상기 제1도전층 패턴(134)의 측면들 상에 제3유전층 패턴들(126)을 형성한다. 상기 제2유전층 패턴들(124)과 제3유전층 패턴들(126)은 산화 공정에 의해 형성될 수 있으며, 상기 산화 공정에 의해 'H' 형상의 단면을 갖는 내측 유전층 패턴(120)이 완성된다. 여기서, 상기 제2유전층 패턴들(124)과 제3유전층 패턴들(126)은 실리콘 산화물, 불소 도핑된 실리콘 산화물 또는 탄소 도핑된 실리콘 산화물로 이루어질 수 있다.
상기 제2유전층 패턴들(124)과 제3유전층 패턴들(126)은 상기 산화 공정에 의해 서로 일체로 형성될 수 있으며, 제1유전층 패턴(122)과 연결된다. 즉, 제3유전층 패턴들(126)은 제1유전층 패턴(122)과 제2유전층 패턴들(124)이 연결된 부분으로부터 상방으로 연장된다. 여기서, 상기 제2유전층 패턴들(124)과 제3유전층 패턴들(126)은 20Å 내지 100Å 정도의 두께를 갖는 것이 바람직하다.
도 9를 참조하면, 상기 하드 마스크(160), 제2유전층 패턴들(124), 제3유전층 패턴들(126) 및 상기 절연층 패턴들(162) 상에 제2도전층(136a)을 형성한다. 상기 제2도전층(136a)은 불순물 도핑된 폴리실리콘으로 이루어질 수 있으며, LPCVD 공정 및 불순물 도핑 공정에 의해 형성될 수 있다. 여기서, 상기 제2도전층(136a)의 두께는 약 200Å 내지 500Å 정도인 것이 바람직하다.
도 10을 참조하면, 상기 하드 마스크(160)의 측면들, 상기 제2유전층 패턴들(124) 및 상기 제3유전층 패턴들(126) 상에 제2도전층 패턴들(136)을 형성하기 위해 상기 하드 마스크(160)의 상부면 및 상기 절연층 패턴들(162)의 상부면이 노출되도록 상기 제2도전층(136a)의 일부분들을 통상의 에치백(etch back) 공정을 통해 제거한다.
도 11을 참조하면, 상기 에치백 공정을 수행함으로써 노출된 하드 마스크(160, 도 10 참조)를 제거한다. 상기 하드 마스크(160)가 실리콘 질화물 패턴인 경우, 상기 하드 마스크(160)는 H3PO4를 에천트로 사용하는 습식 식각 공정을 통해 제거될 수 있다.
도 12를 참조하면, 상기 제1도전층 패턴(134)과 상기 제2도전층 패턴들(136)을 전기적으로 연결하기 위해 상기 제1도전층 패턴(134), 제2도전층 패턴들(136) 및 절연층 패턴들(162) 상에 제3도전층(138a)을 형성한다. 상기 제3도전층(138a)은 불순물 도핑된 폴리실리콘으로 이루어질 수 있으며, LPCVD 공정 및 불순물 도핑 공정에 의해 형성될 수 있다. 여기서, 상기 제2도전층(138a)의 두께는 약 100Å 내지 300Å 정도인 것이 바람직하다.
도 13을 참조하면, 상기 절연층 패턴들(162)이 노출되도록 상기 절연층 패턴들(162) 상에 형성된 제3도전층(138a)의 일부분들을 제거하여 제3도전층 패턴(138)을 형성한다. 상기 절연층 패턴들(162) 상에 형성된 상기 제3도전층(138a)의 일부분들은 에치백 공정 또는 통상의 이방성 식각 공정을 통해 제거될 수 있다.
상술한 단계들에 의해 형성된 플로팅 게이트 전극(130)은 제1도전층 패턴(134), 제2도전층 패턴들(136) 및 제3도전층 패턴(138)을 포함하며, 상방으로 돌출된 제2도전층 패턴들(136)에 의해 증가된 표면적을 갖는다.
도 14를 참조하면, 상기 플로팅 게이트 전극(130) 및 절연층 패턴들(162) 상에 외측 유전층(140)을 형성한다. 상기 외측 유전층(140)은 ONO층 또는 고유전율 물질층일 수 있으며, 상기 ONO층은 통상의 화학 기상 증착 공정, LPCVD 공정, HDP-CVD 공정 등에 의해 형성될 수 있으며, 상기 고유전율 물질층은 금속 유기 화학 기상 증착(metal organic chemical vapor deposition; MOCVD) 공정, 물리 기상 증착(physical vapor deposition; PVD) 공정 또는 ALD 공정 등을 통해 형성될 수 있다. 한편, 상기 고유전율 물질로는 Y2O3, HfO2, ZrO2, Nb
2O5, BaTiO3 또는 SrTiO3이 바람직하게 사용될 수 있다.
도 15를 참조하면, 상기 외측 유전층(140) 상에 제4도전층(150a)을 형성한다. 상기 제4도전층(150a)은 불순물 도핑된 폴리실리콘으로 이루어질 수 있으며, LPCVD 공정 및 불순물 도핑 공정에 의해 형성될 수 있다. 한편, 도시되지는 않았으나, 상기 제4도전층(150a) 상에 금속 실리사이드층을 더 형성할 수도 있다.
이어서, 상기 제4도전층(150a) 상에 제2하드 마스크층(미도시) 형성하고, 상기 제2하드 마스크층을 패터닝하여 제2하드 마스크(미도시)를 형성한다. 계속해서, 상기 제2하드 마스크를 식각 마스크로 하여 상기 핀 바디(110)가 노출되도록 이방성 식각 공정을 수행하여 컨트롤 게이트 전극(150)을 완성한다.
그 다음, 도 2에 도시된 핀 타입 불휘발성 메모리 장치(10)를 완성하기 위해 상기 컨트롤 게이트 전극(150)을 형성하는 동안 노출된 핀 바디(110)의 다른 부분들(110b)에 소스/드레인 영역을 형성한다. 상기 소스/드레인 영역은 이온 주입 공 정과 같은 불순물 도핑 공정에 의해 형성될 수 있다.
도 16 및 도 17은 플로팅 게이트 전극을 형성하기 위한 단계들의 다른 예를 설명하기 위한 단면도들이고, 도 18은 도 16의 'A'에 대한 확대 단면도이다.
도 16 내지 도 18을 참조하면, 반도체 기판(200) 상에 핀 바디(210), 제1유전층 패턴(222)과 제2유전층 패턴들(224) 및 제3유전층 패턴들(226)로 이루어진 내측 유전층 패턴(220), 제1유전층 패턴(222) 상에 형성된 제1도전층 패턴(234), 상기 제2유전층 패턴들(224) 및 제3유전층 패턴들(226) 상에 형성된 제2도전층 패턴들(236)을 형성한다. 상기 구성 요소들을 형성하는 방법은 도 3 내지 도 10을 참조하여 기 설명된 방법과 유사하므로 생략하기로 한다.
상기 제1도전층 패턴(234)과 상기 제2도전층 패턴들(236)을 연결하기 위한 제3도전층(238a)이 상기 제1도전층 패턴(234) 및 제2도전층 패턴들(236) 상에 형성된다.
한편, 도 18에 도시된 바와 같이, 하드 마스크(미도시)를 제거한 후, 상기 제1도전층 패턴(234)과 제2도전층 패턴들(236)을 전기적으로 연결하는 부분을 보강하기 위해 상기 제3유전층 패턴들(226)의 상단부들을 제거하는 것이 바람직하다.
상기 제3도전층(238a)을 형성한 후, 도 12 내지 도 14를 참조하여 기 설명된 단계들과 유사한 단계들을 통해 반도체 기판(200) 상에 도 1에 도시된 불휘발성 메모리 장치(10)와 유사한 불휘발성 메모리 장치(미도시)가 형성될 수 있다.
도 19 내지 도 23은 도 1 및 도 2에 도시된 불휘발성 메모리 장치를 형성하기 위한 다른 예를 설명하기 위한 단면도들이다.
도 19를 참조하면, 반도체 기판(300) 상에 핀 바디(310), 제1유전층 패턴(322), 제1도전층 패턴(334), 하드 마스크(360) 및 절연층 패턴들(362)을 형성한다. 상기 구성 요소들을 형성하는 방법은 도 3 내지 도 6을 참조하여 기 설명된 방법과 유사하므로 생략하기로 한다.
이어서, 상기 절연층 패턴들(362), 상기 핀 바디(310)의 측면들, 상기 제1유전층 패턴(322)의 측면들, 상기 제1도전층 패턴(334)의 측면들 및 하드 마스크(360) 상에 제2유전층(324a)을 형성한다. 상기 제2유전층(324a)은 실리콘 산화물, 불소 도핑된 실리콘 산화층, 탄소 도핑된 실리콘 산화층 또는 저유전율(low-k) 물질로 이루어질 수 있다.
도 20을 참조하면, 상기 제2유전층(324a) 상에 LPCVD 공정 및 불순물 도핑 공정을 통해 불순물 도핑된 폴리실리콘으로 이루어진 제2도전층(336a)을 형성한다.
도 21을 참조하면, 제2유전층 패턴들(324) 및 제2도전층 패턴들(336)을 형성하기 위해 상기 하드 마스크(360) 및 절연층 패턴들(362)이 노출되도록 상기 제2도전층(336a)의 일부분들 및 상기 제2유전층(324a)의 일부분들을 에치백 공정을 이용하여 제거한다.
도 22를 참조하면, 하드 마스크(360, 도 21 참조)를 제거한 후, 상기 하드 마스크(360)가 제거됨으로 인해 노출된 제2유전층 패턴들(324)의 상측 부위들을 통상의 등방성 식각 공정을 이용하여 제거한다.
한편, 도 23에 도시된 바와 같이, 후속하는 제3도전층 패턴(미도시)의 형성 단계에서 제1도전층 패턴(334)과 제2도전층 패턴들(336) 사이의 연결 부위들이 보 강되도록 상기 제2유전층 패턴들(324)에 대한 과도 식각이 수행될 수도 있다. 상기와 같이 과도 식각이 수행되는 경우, 잔류하는 제2유전층 패턴들(324)의 상부면들은 상기 제1도전층 패턴(334)의 상부면보다 낮게 위치된다.
상기 제2유전층 패턴들(324)에 대한 식각 공정을 수행한 후, 도 11 내지 도 14를 참조하여 기 설명된 단계들과 유사한 단계들을 통해 반도체 기판(300) 상에 도 1에 도시된 불휘발성 메모리 장치(10)와 유사한 불휘발성 메모리 장치(미도시)가 형성될 수 있다.
상기와 같은 본 발명에 따른 핀 타입 불휘발성 메모리 장치는 상부 요철면을 갖는 플로팅 게이트 전극을 갖는다. 따라서, 종래의 핀 타입 불휘발성 메모리 장치에 비하여 플로팅 게이트 전극과 컨트롤 게이트 전극 사이의 제2정전 용량이 상대적으로 증가된다. 이에 대하여, 핀 바디와 플로팅 게이트 전극 사이의 제1정전 용량은 종래의 핀 타입 불휘발성 메모리 장치와 실질적으로 동일하다. 이에 따라 셀 면적의 증가 없이 상기 불휘발성 메모리 장치의 커플링 비율이 증가될 수 있으며, 동작 전압이 감소될 수 있다.
또한, 상기 커플링 게이트 전극은 제1도전층 패턴과 제2도전층 패턴들 및 제3도전층 패턴들에 의해 자기 정렬될 수 있으므로 상기 플로팅 게이트 전극을 형성하기 위한 포토리소그래피 공정 및 식각 공정이 생략될 수 있다. 따라서, 상기 불휘발성 메모리 장치의 생산성이 향상될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (38)
- 반도체 기판으로부터 돌출되며 서로 대향하는 제1측면과 제2측면을 갖는 핀 바디(fin body);상기 핀 바디의 상부면, 상기 제1측면 및 상기 제2측면 상에 형성된 내측 유전층 패턴;상기 내측 유전층 패턴 상에 형성되며, 상부 요철면을 갖는 플로팅 게이트 전극(floating gate electrode);상기 플로팅 게이트 전극 상에 형성된 외측 유전층; 및상기 외측 유전층 상에 형성된 컨트롤 게이트 전극(control gate electrode)을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제1항에 있어서, 상기 핀 바디는 제1방향으로 연장되고, 상기 제1측면과 제2측면은 상기 제1방향에 대하여 실질적으로 수직하는 제2방향으로 위치되며, 상기 컨트롤 게이트 전극은 상기 제2방향으로 연장되는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제1항에 있어서, 상기 플로팅 게이트 전극은 상기 제2방향으로 서로 대향하는 한 쌍의 돌출부들을 갖는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제3항에 있어서, 상기 내측 유전층 패턴은 상기 핀 바디의 상부면 상에 형성된 제1유전층 패턴, 상기 핀 바디의 제1측면 및 제2측면 상에 형성된 제2유전층 패턴들, 및 상기 제2유전층 패턴들로부터 상방으로 연장된 제3유전층 패턴들을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제4항에 있어서, 상기 제2유전층 패턴들과 상기 제3유전층 패턴들은 일체로 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
- 제4항에 있어서, 상기 한 쌍의 돌출부들은 상기 제3유전층 패턴들을 감싸도록 형성되어 있는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제4항에 있어서, 상기 플로팅 게이트 전극은 상기 제1유전층 패턴 상에 형성된 제1도전층 패턴, 상기 제2유전층 패턴들 및 제3유전층 패턴들 상에 형성된 제2도전층 패턴들, 및 상기 제1도전층 패턴과 상기 제2도전층 패턴들을 전기적으로 연결하기 위한 제3도전층 패턴을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제7항에 있어서, 상기 제2도전층 패턴들은 상기 제3유전층 패턴들로부터 상방으로 더 연장되어 있는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제7항에 있어서, 상기 제3도전층 패턴은 상기 제2도전층 패턴들을 감싸도록 형성되어 있으며, 상기 제1도전층 패턴과 전기적으로 연결되어 있는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제1항에 있어서, 상기 내측 유전층 패턴은 상기 핀 바디의 일부 상에 형성되어 있는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제10항에 있어서, 상기 내측 유전층 패턴을 기준으로 서로 대향하는 핀 바디의 다른 부위들에 불순물 도핑 영역들이 형성되어 있는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제1항에 있어서, 상기 내측 유전층 패턴은 실리콘 산화층, 불소 도핑된 실리콘 산화층, 탄소 도핑된 실리콘 산화층 또는 저유전율(low-k) 물질로 이루어지는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제1항에 있어서, 상기 외측 유전층은 ONO(oxide-nitride-oxide)층 또는 고유전율(high-k) 물질층인 것을 특징으로 하는 불휘발성 메모리 장치.
- 반도체 기판으로부터 돌출되며 서로 대향하는 제1측면과 제2측면을 갖는 핀 바디;상기 핀 바디의 상부면 상에 형성된 제1유전층 패턴, 상기 핀 바디의 제1측면 및 제2측면 상에 형성된 제2유전층 패턴들, 및 상기 제2유전층 패턴들로부터 상방으로 연장된 제3유전층 패턴들을 포함하는 내측 유전층 패턴;상기 내측 유전층 패턴 상에 형성된 플로팅 게이트 전극;상기 플로팅 게이트 전극 상에 형성된 외측 유전층; 및상기 외측 유전층 상에 형성된 컨트롤 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제14항에 있어서, 상기 제2유전층 패턴들과 상기 제3유전층 패턴들은 일체로 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
- 반도체 기판으로부터 돌출되며 서로 대향하는 제1측면과 제2측면을 갖는 핀 바디;상기 핀 바디의 상부면, 상기 제1측면 및 제2측면 상에 형성되며 'H' 형상의 단면을 갖는 내측 유전층 패턴;상기 내측 유전층 패턴 상에 형성된 플로팅 게이트 전극;상기 플로팅 게이트 전극 상에 형성된 외측 유전층; 및상기 외측 유전층 상에 형성된 컨트롤 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제16항에 있어서, 상기 내측 유전층 패턴은 상기 핀 바디의 상부면 상에 형성되는 제1유전층 패턴과, 상기 제1측면과 제2측면 상에 형성되는 제2유전층 패턴들을 포함하며, 상기 제1유전층 패턴은 상기 제2유전층 패턴들의 중앙 부위들 사이에 형성되는 것을 특징으로 하는 불휘발성 메모리 장치.
- 반도체 기판으로부터 돌출되며 서로 대향하는 제1측면과 제2측면을 갖는 핀 바디;상기 핀 바디의 상부면, 상기 제1측면 및 상기 제2측면 상에 형성된 내측 유전층 패턴;상기 내측 유전층 패턴의 상부면 상에 형성된 제1도전층 패턴, 상기 내측 유전층 패턴의 측면들 상에 형성되며 상기 제1도전층 패턴보다 높게 연장되는 제2도전층 패턴들, 및 상기 제1도전층 패턴과 상기 제2도전층 패턴들을 전기적으로 연결하기 위한 제3도전층 패턴을 포함하는 플로팅 게이트 전극;상기 플로팅 게이트 전극 상에 형성된 외측 유전층; 및상기 외측 유전층 상에 형성된 컨트롤 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제18항에 있어서, 상기 내측 유전층 패턴은, 상기 핀 바디의 상부면 상에 형성된 제1유전층 패턴과, 상기 핀 바디의 제1측면과 제2측면 상에 형성된 제2유전층 패턴들과, 상기 제1도전층 패턴의 측면들 상에 형성된 제3유전층 패턴들을 포함하 는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제19항에 있어서, 상기 제3도전층 패턴은 상기 제2도전층 패턴들을 감싸도록 형성되어 있으며, 상기 제1도전층 패턴과 전기적으로 연결되어 있는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제19항에 있어서, 상기 제2유전층 패턴들과 상기 제3유전층 패턴들은 일체로 형성되는 것을 특징으로 하는 불휘발성 메모리 장치.
- 반도체 기판 상에 제1유전층 및 제1도전층을 순차적으로 형성하는 단계;상기 반도체 기판으로부터 돌출되며 서로 대향하는 제1측면과 제2측면을 갖는 핀 바디와, 상기 핀 바디 상에 제1유전층 패턴과 제1도전층 패턴을 형성하기 위해 상기 제1도전층, 상기 제1유전층 및 상기 반도체 기판의 표면 부위를 식각하는 단계;상기 핀 바디와 상기 제1유전층 패턴 및 상기 제1도전층 패턴의 측면들 상에 제2유전층 패턴들을 형성하는 단계;상기 제1유전층 패턴 및 제2유전층 패턴들 상에 상부 요철면을 갖는 플로팅 게이트 전극을 형성하는 단계;상기 플로팅 게이트 전극 상에 외측 유전층을 형성하는 단계; 및상기 외측 유전층 상에 컨트롤 게이트 전극을 형성하는 단계를 포함하는 것 을 특징으로 하는 불휘발성 메모리 장치의 형성 방법.
- 제22항에 있어서, 상기 핀 바디는 제1방향으로 연장되고, 상기 제1측면과 제2측면은 상기 제1방향에 대하여 실질적으로 수직하는 제2방향으로 위치되며, 상기 컨트롤 게이트 전극은 상기 제2방향으로 연장되는 것을 특징으로 하는 불휘발성 메모리 장치의 형성 방법.
- 제22항에 있어서, 상기 제1도전층 상에 하드 마스크를 형성하는 단계를 더 포함하며, 상기 식각 단계는 상기 하드 마스크를 이용하는 이방성 식각 공정에 의해 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 형성 방법.
- 제24항에 있어서, 상기 플로팅 게이트 전극을 형성하는 단계는,상기 하드 마스크 및 상기 제2유전층 패턴들 상에 제2도전층을 형성하는 단계;상기 하드 마스크 및 상기 제2유전층 패턴들의 측면들 상에 제2도전층 패턴들을 형성하기 위해 상기 하드 마스크가 노출되도록 상기 제2도전층의 일부를 제거하는 단계;상기 하드 마스크를 제거하는 단계; 및상기 플로팅 게이트 전극을 형성하기 위해 상기 제1도전층 패턴과 상기 제2도전층 패턴들이 전기적으로 연결되도록 제3도전층 패턴을 형성하는 단계를 포함하 는 것을 특징으로 하는 불휘발성 메모리 장치의 형성 방법.
- 제25항에 있어서, 상기 제3도전층 패턴은 상기 제2도전층 패턴들을 감싸도록 형성되며 상기 제1도전층 패턴과 전기적으로 연결되는 것을 특징으로 하는 불휘발성 메모리 장치의 형성 방법.
- 제25항에 있어서, 상기 하드 마스크를 제거한 후, 상기 제2유전층 패턴들의 상단부들을 제거하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 형성 방법.
- 제24항에 있어서, 상기 식각 단계를 수행함으로써 상기 반도체 기판의 표면 부위에 형성된 리세스들(recesses)을 채우는 절연층을 형성하는 단계; 및상기 리세스들의 저면 상에 절연층 패턴들을 형성하기 위해 상기 핀 바디의 측면들이 노출되도록 상기 절연층의 상부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 형성 방법.
- 제28항에 있어서, 상기 플로팅 게이트 전극을 형성하는 단계는,상기 하드 마스크, 상기 제2유전층 패턴들 및 상기 절연층 패턴들 상에 제2도전층을 형성하는 단계;상기 하드 마스크 및 상기 제2유전층 패턴들의 측면들 상에 제2도전층 패턴 들을 형성하기 위해 상기 하드 마스크 및 상기 절연층 패턴들이 노출되도록 상기 제2도전층의 일부들을 제거하는 단계;상기 하드 마스크를 제거하는 단계; 및상기 플로팅 게이트 전극을 형성하기 위해 상기 제1도전층 패턴과 상기 제2도전층 패턴들이 전기적으로 연결되도록 제3도전층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 형성 방법.
- 제29항에 있어서, 상기 제3도전층 패턴을 형성하는 단계는,상기 제1도전층 패턴, 상기 제2도전층 패턴들 및 상기 절연층 패턴들 상에 제3도전층을 형성하는 단계; 및상기 제3도전층 패턴을 형성하기 위해 상기 절연층 패턴들이 노출되도록 상기 제3도전층의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 형성 방법.
- 제22항에 있어서, 상기 제1유전층은 실리콘 산화층, 불소 도핑된 실리콘 산화층, 탄소 도핑된 실리콘 산화층 또는 저유전율(low-k) 물질로 이루어지는 것을 특징으로 하는 불휘발성 메모리 장치의 형성 방법.
- 제22항에 있어서, 상기 제1도전층 패턴은 불순물 도핑된 폴리실리콘으로 이루어지며, 상기 제2유전층 패턴들은 산화 공정에 의해 형성되는 것을 특징으로 하 는 불휘발성 메모리 장치의 형성 방법.
- 제22항에 있어서, 상기 외측 유전층은 ONO(oxide-nitride-oxide)층 또는 고유전율(high-k) 물질층인 것을 특징으로 하는 불휘발성 메모리 장치의 형성 방법.
- 제22항에 있어서, 상기 컨트롤 게이트 전극을 형성하는 단계는,상기 외측 유전층 상에 제2도전층을 형성하는 단계; 및상기 컨트롤 게이트 전극을 형성하기 위해 상기 제2도전층을 패터닝하는 단계를 포함하되, 상기 컨트롤 게이트 전극은 상기 핀 바디의 길이 방향에 대하여 실질적으로 수직하는 방향으로 연장되며, 상기 컨트롤 게이트 전극을 형성하는 동안 상기 컨트롤 게이트 전극을 기준으로 서로 대향하는 핀 바디의 부분들이 노출되는 것을 특징으로 하는 불휘발성 메모리 장치의 형성 방법.
- 제34항에 있어서, 상기 핀 바디의 노출된 부분들을 불순물로 도핑하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 형성 방법.
- 반도체 기판 상에 제1유전층, 제1도전층 및 하드 마스크층을 순차적으로 형성하는 단계;상기 반도체 기판으로부터 돌출된 핀 바디, 제1유전층 패턴, 제1도전층 패턴 및 하드 마스크를 형성하기 위해 상기 하드 마스크층, 상기 제1도전층, 상기 제1유 전층 및 상기 반도체 기판의 표면 부위를 식각하는 단계;상기 핀 바디, 제1유전층 패턴 및 제1도전층 패턴의 측면들 상에 제2유전층 패턴들을 형성하는 단계;상기 하드 마스크 및 상기 제2유전층 패턴들 상에 제2도전층을 형성하는 단계;상기 하드 마스크 및 상기 제2유전층 패턴들의 측면들 상에 제2도전층 패턴들을 형성하기 위해 상기 하드 마스크의 상부면이 노출되도록 상기 제2도전층의 일부를 제거하는 단계;상기 제1도전층 패턴이 노출되도록 상기 하드 마스크를 제거하는 단계;플로팅 게이트 전극을 형성하기 위해 상기 제1도전층 패턴과 상기 제2도전층 패턴들이 전기적으로 연결되도록 상기 제1도전층 패턴과 상기 제2도전층 패턴들 상에 제3도전층 패턴을 형성하는 단계;상기 플로팅 게이트 전극 상에 외측 유전층을 형성하는 단계; 및상기 외측 유전층 상에 컨트롤 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 형성 방법.
- 반도체 기판 상에 제1유전층, 제1도전층 및 하드 마스크층을 순차적으로 형성하는 단계;상기 반도체 기판으로부터 돌출된 핀 바디, 제1유전층 패턴, 제1도전층 패턴 및 하드 마스크를 형성하기 위해 상기 하드 마스크층, 상기 제1도전층, 상기 제1유 전층 및 상기 반도체 기판의 표면 부위를 식각하는 단계;상기 핀 바디, 상기 제1유전층 패턴, 상기 제1도전층 패턴 및 상기 하드 마스크 상에 제2유전층을 형성하는 단계;상기 제2유전층 상에 제2도전층을 형성하는 단계;상기 제2유전층의 측면들 상에 제2도전층 패턴들을 형성하기 위해 상기 하드 마스크의 상부면이 노출되도록 상기 제2도전층의 일부 및 상기 제2유전층의 일부를 제거하는 단계;상기 제1도전층 패턴이 노출되도록 상기 하드 마스크를 제거하는 단계;상기 하드 마스크를 제거함으로써 노출된 제2유전층의 다른 일부들을 제거하는 단계;플로팅 게이트 전극을 형성하기 위해 상기 제1도전층 패턴과 상기 제2도전층 패턴들이 전기적으로 연결되도록 상기 제1도전층 패턴과 상기 제2도전층 패턴들 상에 제3도전층 패턴을 형성하는 단계;상기 플로팅 게이트 전극 상에 외측 유전층을 형성하는 단계; 및상기 외측 유전층 상에 컨트롤 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 형성 방법.
- 제37항에 있어서, 상기 제2유전층은 실리콘 산화층, 불소 도핑된 실리콘 산화층, 탄소 도핑된 실리콘 산화층 또는 저유전율(low-k) 물질로 이루어지는 것을 특징으로 하는 불휘발성 메모리 장치의 형성 방법.
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Legal Events
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20130531 Year of fee payment: 8 |
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| FPAY | Annual fee payment |
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| LAPS | Lapse due to unpaid annual fee |