KR100818873B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 비휘발성 메모리를 갖는 반도체 장치의 제조 방법에 관한 것으로, 메모리 셀의 미세화를 촉진하는 것이다.
본 발명에 따르면, 반도체 기판(1) 상에 터널 절연막(2)을 형성하고, 플로팅 게이트의 하부를 구성하는 제1 반도체막(3)을 터널 절연막(2) 상에 형성하며, 제1 반도체막(3), 터널 산화막(2) 및 반도체 기판(1)의 소자 분리 영역을 에칭하여 소자 분리홈(1a)을 형성하고, 소자 분리홈(1a) 내부와 제1 반도체막(3) 상에 소자 분리 절연막(7)을 형성하며, 소자 분리 절연막(7)을 제1 반도체막(3) 위로부터 제거함과 동시에 소자 분리홈(1a) 위에서 박층화하며, 플로팅 게이트의 상부가 되는 제2 반도체막(8)을 제1 반도체막(3) 상에 선택 성장시킴과 동시에 상기 제2 반도체막(8)을 소자 분리 절연막(7) 상에 횡방향으로 확장시켜 성장시키며, 플로팅 게이트 상에 유전체막(9)을 형성하고, 컨트롤 게이트가 되는 도전막(10)을 유전체막 상에 형성하는 공정을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1(a)∼도 1(e)는 종래의 플래시 메모리셀의 형성 공정을 도시하는 단면도.
도 2(a) 및 도 2(b)는 본 발명의 제1 실시예에 관한 플래시 메모리셀의 형성 공정을 도시하는 사시도(1).
도 3(a) 및 도 3(b)는 본 발명의 제1 실시예에 관한 플래시 메모리셀의 형성 공정을 도시하는 사시도(2).
도 4(a) 및 도 4(b)는 본 발명의 제1 실시예에 관한 플래시 메모리셀의 형성 공정을 도시하는 사시도(3).
도 5(a) 및 도 (b)는 본 발명의 제1 실시예에 관한 플래시 메모리셀의 형성 공정을 도시하는 사시도(4).
도 6(a) 및 도 6(b)는 본 발명의 제1 실시예에 관한 플래시 메모리셀의 형성 공정을 도시하는 사시도(5).
도 7(a) 및 도 (b)는 본 발명의 제1 실시예에 관한 플래시 메모리셀의 형성 공정을 도시하는 사시도(6).
도 8은 본 발명의 제1 실시예에 관한 플래시 메모리셀의 형성 공정을 도시하 는 사시도(7).
도 9(a)∼도 9(e)는 본 발명의 제1 실시예에 관한 플래시 메모리셀의 형성 공정을 도시하는 단면도.
도 10은 본 발명의 제1 실시예에 관한 플래시 메모리셀을 도시하는 단면도.
도 11(a) 및 도 11(b)는 본 발명의 제2 실시예에 관한 플래시 메모리셀의 형성 공정을 도시하는 사시도(1).
도 12(a) 및 도 12(b)는 본 발명의 제2 실시예에 관한 플래시 메모리셀의 형성 공정을 도시하는 사시도(2).
도 13은 본 발명의 제2 실시예에 관한 플래시 메모리셀의 형성 공정을 도시하는 사시도(3).
도 14(a)∼도 14(d)는 본 발명의 제2 실시예에 관한 플래시 메모리셀의 형성 공정을 도시하는 단면도.
도 15(a) 및 도 15(b)는 본 발명의 제3 실시예에 관한 플래시 메모리셀의 형성 공정을 도시하는 사시도(1).
도 16은 본 발명의 제3 실시예에 관한 플래시 메모리셀의 형성 공정을 도시하는 사시도(2).
〈도면의 주요부분에 대한 부호의 설명〉
1 : 실리콘(반도체) 기판
1a : 소자 분리홈
2 : 터널 산화막
3, 8, 10 : 실리콘(반도체)막
4, 11 : 질화실리콘막
5 : 레지스트 패턴
6, 6a : SiO2막
7 : 소자 분리 절연막
9 : ONO막
12 : 레지스트 패턴
13a, 13b : 불순물 확산층
15a, 15b, 15c : 실리사이드막
16, 19 : 층간 절연막
17a, 17b : 제1 도전 플러그
18a : 소스 배선
18b : 도전 패드
20 : 제2 도전 플러그
BL : 비트선
FG : 플로팅 게이트
CG : 컨트롤 게이트
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 비휘발성 메모리를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
재기록 가능한 비휘발성 메모리인 플래시형의 EEPROM은 그 편리성 때문에 중요한 반도체 디바이스가 되어, 보다 대규모의 기억 용량화나 비트 단위의 저가격화가 요구되고 있다.
이러한 요구에 대응하기 위해서, 플래시 메모리셀의 미세화를 증진시키는 것이 중요하며, 최근에는 소자의 분리를 위해서 STI(Shallow Trench Isolation)를 이용하여 메모리 셀을 미세화하는 것이 보고되고 있다. 그와 같은 기술은, 예컨대 닛케이 마이크로 디바이스 2000년 3월호의 82 page∼86 page에 기재되어 있다.
STI를 이용한 플래시 메모리셀에 의하면, 종래의 LOCOS(local oxidation of silicon)법에 의해 형성하는 소자 분리 구조를 이용하는 경우에 발생하는 버즈빅(bird's beak)의 문제를 회피하여 미세화를 증진시킬 수 있다.
STI를 이용한 플래시 메모리셀은 예컨대 다음과 같은 공정으로 형성된다.
우선, 도 1(a)에 도시한 바와 같이, 실리콘 기판(101) 상에 터널 산화막(102), 제1 실리콘막(103), 제1 질화실리콘막(104)을 차례대로 형성한 후에, 플래시 메모리셀의 채널이 되는 영역에 마스크를 형성하고, 제1 질화실리콘막(104)으로부터 실리콘 기판(101)의 상층부까지를 에칭하여 STI용의 소자 분리홈(105)을 형성한다.
그 후, CVD법에 의해 소자 분리홈(105) 내부와 질화실리콘막(104) 상에, SiO2막(106)을 형성한다. 그리고, SiO2막(106)을 CMP법에 의해 연마하여 제1 질화실리콘막(104)의 상부면 상으로부터 제거함과 동시에 소자 분리홈(105) 내에 남긴다. 이에 의해 소자 분리홈(105)과 그 곳에 형성된 SiO2막(106)이 STI로서 기능한다.
이어서, 제1 질화실리콘막(104)을 선택적으로 에칭한 후에, 도 1(b)에 도시한 바와 같이, SiO2막(106) 및 제1 실리콘막(103) 상에 제2 실리콘막(107)과 제2 질화실리콘막(108)을 차례대로 형성한다. 제1 및 제2 실리콘막(103, 107)은 패터닝에 의해 플로팅 게이트가 된다.
그 후, 도 1(c)에 도시한 바와 같이, 제2 질화실리콘막(108)을 소자 분리홈(105) 상에서 분리되는 형상으로 패터닝한다. 또한, 전체에 제3 질화실리콘막(109)을 형성하고, 이것을 이방성 에칭하여 제2 질화실리콘막(108)의 측벽에 측벽 스페이서로서 남긴다.
또한, 도 1(d)에 도시한 바와 같이, 패터닝된 제2 및 제3 질화실리콘막(108, 109)을 마스크로 사용하여 제2 실리콘막(107)을 에칭하여 소자 분리홈(105) 상에서 제2 실리콘막(107)을 분할한다.
이어서, 제2 및 제3 질화실리콘막(108, 109)을 제거한 후에, 전체에 ONO막(111), 제3 실리콘막(112)을 차례대로 형성한 후에, 제3 실리콘막(112)을 컨트롤 게이트의 형상으로 패터닝함과 동시에, 제2 실리콘막(107)을 플로팅 게이트(110)의 형상으로 패터닝한다(도 1(e)).
이상과 같은 공정에 있어서, 제2 질화실리콘막(108)과 그 측벽의 측벽 스페 이서를 마스크로 사용하여 제2 실리콘막(107)을 패터닝하는 것은, 플로팅 게이트(110)와 컨트롤 게이트(112)의 커플링 용량을 증가시키기 위한 것이다.
그러나, 상기한 바와 같은 공정에 의하면, 제2 실리콘막(107) 상에서 제2 질화실리콘막(108)을 패터닝하는데 사용되는 노광 마스크의 위치를 맞추는 것이 필요하며, 그 위치의 어긋남 마진(margin)을 확보하는 관계로, 한층 더 미세화를 곤란하게 하고 있다.
본 발명의 목적은 종래보다도 메모리 셀의 미세화를 도모할 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
상기한 과제는 반도체 기판 상에 터널 절연막을 형성하는 공정과, 플로팅 게이트의 하부를 구성하는 제1 반도체막을 상기 터널 절연막 상에 형성하는 공정과, 상기 제1 반도체막, 상기 터널 산화막 및 상기 반도체 기판의 소자 분리 영역을 에칭하여 소자 분리홈을 형성하는 공정과, 상기 소자 분리홈 내부와 상기 제1 반도체막 상에 소자 분리 절연막을 형성하는 공정과, 상기 소자 분리 절연막을 상기 제1 반도체막 상으로부터 제거함과 동시에 상기 소자 분리홈 상에서 박층화하는 공정과, 상기 플로팅 게이트의 상부가 되는 제2 반도체막을 제1 반도체막 상에 선택 성장시킴과 동시에 상기 제2 반도체막을 상기 소자 분리 절연막 상에서 횡방향으로 확장시켜 성장시키는 공정과, 상기 플로팅 게이트 상에 유전체막을 형성하는 공정과, 컨트롤 게이트가 되는 도전막을 상기 유전체막 상에 형성하는 공정을 갖는 것 을 특징으로 하는 반도체 장치의 제조 방법에 의해서 해결된다. 이 경우, 제1 반도체막 상에 연마 스톱막을 형성하고, 이에 의해 층간 절연막의 박층화를 정지시켜도 좋다.
이어서, 본 발명의 작용에 대하여 설명한다.
본 발명에 따르면, STI 구조의 소자 분리 절연막에 끼워진 제1 반도체막 상에 제2 반도체막을 선택 성장시킴과 동시에, 제2 반도체막을 소자 분리 절연막 상에 확장시키도록 성장시킨다. 이 경우, 제1 반도체막과 제2 반도체막은 플래시 메모리셀의 플로팅 게이트가 된다.
이에 의해, 플로팅 게이트 중 터널 절연막에 접촉하는 면적보다도 컨트롤 게이트에 오버랩하는 면적이 넓어져, 메모리 셀의 고집적화를 도모할 수 있는 동시에, 플로팅 게이트와 컨트롤 게이트와의 커플링 용량이 높은 비휘발성 메모리 셀을 형성할 수 있게 된다.
플로팅 게이트의 상부는 자기 정합적으로 정형되기 때문에, 마스크를 사용하여 패터닝할 필요가 없어, 위치가 어긋나는 문제는 발생하지 않고, 그 만큼 위치 맞춤 마진을 작게 할 수 있어, 셀 면적의 축소화를 도모할 수 있다.
또한, 플로팅 게이트 상에 유전체막을 형성한 후에, 컨트롤 게이트가 되는 막을 형성하고, 이 막을 패터닝할 때에 컨트롤 게이트의 상부면이 완만한 곡면 상에서 에칭 잔사(殘渣)가 잘 발생하지 않게 되어 가공하기 쉬워진다.
또한, 플로팅 게이트가 되는 제2 반도체막의 상부면의 측부는 매끄러운 곡면으로 형성되는 결과, 플로팅 게이트의 상부면 상에 형성되는 유전체막, 예컨대 ONO 막의 막 두께가 균일하게 되어 유전체막에 작용하는 전계 집중을 피할 수 있다. 그 결과, 컨트롤 게이트와 플로팅 게이트 사이의 절연 내압을 높게 유지할 수 있고, 보다 신뢰성이 높은 비휘발성 메모리를 형성할 수 있게 된다.
이하에 본 발명의 실시예를 도면에 기초하여 설명한다.
(제1 실시예)
도 2∼도 8은 본 발명의 제1 실시예에 관한 반도체 장치의 제조 공정을 도시하는 사시 단면도이다. 또한, 도 9는 본 발명의 제1 실시예에 관한 반도체 장치의 제조 공정을 도시하는 단면도이다.
우선, 도 2(a)에 도시하는 구조가 되기까지의 공정을 설명한다.
실리콘(반도체) 기판(1)의 소정 영역에 불순물을 이온 주입하여 우물(well)(도시되지 않음)을 형성한 후에, 열산화법에 의해 실리콘 기판(1)의 상부면에 SiO2막으로 이루어지는 터널 산화막(절연막)(2)을 10 nm의 두께로 형성한다.
또한, 플로팅 게이트의 일부가 되는 다결정의 제1 실리콘막(3)을 터널 산화막(2) 상에 CVD법에 의해 10 nm의 두께로 성장시킨다. 제1 실리콘막(3)은 그 성장시에, 예컨대 0.5 ×1020 atm/cm3의 불순물 농도가 되도록 인이 도핑된다. 인 도핑을 위한 가스로서 포스핀(PH3)을 이용한다.
그 후에, CVD법에 의해 제1 질화실리콘막(4)을 제1 실리콘막(3) 상에 10 nm의 두께로 성장시킨다.
계속해서, 레지스트를 제1 질화실리콘막(4) 상에 도포하고, 노광, 현상함으 로써, 도 2(b)에 도시한 바와 같이, 플래시 메모리셀의 소자 형성 영역을 덮는 스트라이프형의 제1 레지스트 패턴(5)을 간격을 두고 복수 형성한다. 제1 레지스트 패턴(5)의 폭은 예컨대 0.24 ㎛이며, 제1 레지스트 패턴(5)끼리의 사이의 폭은 예컨대 0.32 ㎛로 한다.
이어서, 도 3(a)에 도시한 바와 같이, 제1 레지스트 패턴(5)을 마스크로 사용하여 제1 질화실리콘막(4), 제1 실리콘막(3), 터널 산화막(2) 및 실리콘 기판(1)을 에칭하여 제1 레지스트 패턴(5) 사이의 영역에 소자 분리홈(1a)을 형성한다. 그 소자 분리홈(1a)의 깊이는 실리콘 기판(1)의 표면으로부터 예컨대 350 nm로 한다.
제1 질화실리콘막(4)의 에칭 가스로서 불소계 가스를 사용하고, 제1 실리콘막(3) 및 실리콘 기판(1)의 에칭 가스로서 염소계 가스를 사용하며, 터널 산화막(2)의 에칭 가스로서 불소계 가스를 사용한다.
또, 제1 레지스트 패턴(5)을 마스크로 사용하여 제1 질화실리콘막(4)을 패터닝한 후에 제1 레지스트 패턴(5)을 제거하고, 이어서 제1 질화실리콘막(4)의 패턴을 마스크로 사용하여 제1 실리콘막(3), 터널 산화막(2) 및 실리콘 기판(1)을 에칭하여 소자 분리홈(1a)을 형성하여도 좋다.
그리고, 제1 레지스트 패턴(5)을 제거한 상태에서, 실리콘 기판(1)을 산소 분위기 속에 두고 900℃에서 어닐링을 수행함으로써, 도 3(b)에 도시한 바와 같이, 소자 분리홈(1a)의 내면을 따라서 두께 15 nm의 SiO2막(6)을 형성한다.
이어서, 도 4(a)에 도시한 바와 같이, 소자 분리홈(1a) 내부와 제1 질화실리 콘막(4) 상에 SiO2로 이루어지는 소자 분리 절연막(7)을 CVD법에 의해 700 nm의 두께로 형성한다. 이에 의해, 소자 분리홈(1a)은 소자 분리 절연막(7)에 의해 완전히 채워진 상태가 된다. 또, 소자 분리홈(1a) 내면의 SiO2막(6)은 소자 분리 절연막(7)의 일부가 된다.
이어서, 도 9(a)에 도시한 바와 같이, 제1 질화실리콘막(4)의 상부면이 노출될 때까지 소자 분리 절연막(7)을 CMP(chemical mechanical polishing)법에 의해 연마한다. 이 경우, 제1 질화실리콘막(4)은 연마 스토퍼로서 기능하기 때문에, 연마 종점의 검출은 용이하다.
그 후, 도 4(b), 도 9(b)에 도시한 바와 같이, 열인산(熱燐酸)을 사용하여 제1 질화실리콘막(4)을 제1 실리콘막(3) 상로부터 제거한다. 이에 의해, 제1 실리콘막(3)의 상부면이 노출됨과 동시에, 소자 분리홈(1a) 내에 남겨진 절연막(7)은 제1 실리콘막(3)의 상부면으로부터 돌출한 상태가 된다.
이어서, 도 5(a), 도 9(c)에 도시한 바와 같이, 제1 실리콘막(3) 상에 다결정의 제2 실리콘막(8)을 선택 성장시킨다. 선택 성장 방법으로서는, 예컨대 디클로르실란계 가스, 또는 디클로르실란계 가스와 염소계 가스(예컨대 염산)의 혼합 가스를 사용한다. 그와 같은 가스계를 사용하는 이유는, 디클로르실란(SiH2Cl2)을 구성하는 실리콘이 다결정 실리콘의 성장 요소가 되는 동시에, 디클로르실란을 구성하는 염소, 또는 첨가 가스인 염산계 가스의 염소가 실리콘을 에칭하는 작용이 있기 때문이다. 따라서, 그와 같은 가스는, 소자 분리 절연막(7)의 표면에 실리콘의 핵 성장을 억제하는 작용이 있고, 또한 제1 실리콘막(3) 상에 제2 실리콘막(8)을 선택 성장시키는 작용이 있다.
그와 같이 선택 성장된 제2 실리콘막(8)은 제1 실리콘막(3)과 함께 후공정에서 패터닝되어 플로팅 게이트를 구성한다.
그와 같은 실리콘막(8)의 선택 성장은 성장 가스로서 예컨대 디클로르실란을 약 400 cc, 염산(HCl)을 약 0∼200 cc, 수소(H2)를 약 14.6 리터를 CVD 분위기 속에 흘려 넣고, 또한 성장 온도를 850∼900℃로 설정하고, CVD 분위기 속의 압력을 약 1330 Pa로 하고, 도펀트로서 포스핀을 흘려 넣는다. 이에 의해, 불순물 농도 0.5 ×1020 atm/cm3로 인을 함유하는 제2 실리콘층(8)을 제1 실리콘막(3) 상에 100 nm의 두께로 성장시킨다.
동일한 성장 효과를 얻을 수 있는 조건의 예로서, 성장 온도를 700∼900℃, 성장 분위기 압력을 2660∼6650 Pa로 설정하고, 성장 가스로서 SiH2Cl2와 HCl과 H2 를 각각 100 cc, 110 cc, 20 리터로 성장 분위기에 흘려 넣도록 하거나, 또는 성장 온도를 630∼760℃, 성장 분위기 압력을 133 Pa로 설정하고, 성장 가스로서 SiH2Cl2와 HCl을 각각 30∼150 cc, 10∼50 cc, 5리터로 성장 분위기에 흘려 넣는 것을 들 수 있다.
또한, 모노실란(SiH4)을 이용하여 실리콘을 선택 성장시켜도 좋고, 이 경우에는 예컨대, 성장시의 압력을 크게 내린 초고진공(UHV) CVD에 의해 성장시키고, 예컨대 압력을 0.1 Pa, 성장 온도를 600℃로 설정하고, 또한 성장 가스로서, SiH4, HCl, H2를 각각 30∼150 cc, 10∼50 cc, 5 리터를 성장 분위기에 흘려 넣는 조건으로 한다. 또한, 그 밖의 방법으로서, ECR 플라즈마 CVD법에 의해 실리콘을 선택 성장시켜도 좋고, 이 경우, 예컨대 성장 온도를 225℃로 설정하고, 반응 가스로서 SiH4와 H2를 이용한다.
또, 인 등의 불순물을 도핑하면서 실리콘을 선택 성장시켜도 좋지만, 비도핑으로 실리콘을 선택 성장시킨 후에 그 실리콘에 이온 주입법에 의해 불순물을 도핑하여도 좋다.
그런데, 이상과 같은 실리콘의 성장 조건에 따르면, 제1 실리콘막(3) 상에서 용이하게 성장시키는 동시에, 소자 분리 절연막(7) 상에서 잘 성장하지 않는다고 하는 선택성이 있기 때문에, 제2 실리콘막(8)은 제1 실리콘막(3)의 노출면 상에서만 추가적으로 성장되게 된다.
또한, 제2 실리콘막(8)의 성장 과정에 있어서, 제1 실리콘막(8)이 소자 분리 절연막(7)보다도 높아진 시점에서, 제1 실리콘막(8)은 횡방향으로의 성장을 개시하여 소자 분리 절연막(7) 상으로 퍼진다. 여기서, 종방향에 대한 횡방향의 성장비는 약 0.9가 되기 때문에, 제2 실리콘막(8)을 소자 분리 절연막(7)의 상부면보다도 90 nm 정도 돌출시키는 것으로 하면, 그 실리콘막(8)은 소자 분리 영역의 에지로부터 중앙을 향해서 80 nm 정도 퍼져서 성장하게 된다. 또한, 소자 분리 절연막(7) 상에서 퍼지는 제2 실리콘막(8)의 상부면은 둥그스름한 모양을 띠며 평활하게 경사진다.
이상과 같이 선택 성장된 제2 실리콘막(8)은 소자 분리 절연막(7)의 중앙을 따라서 복수로 분리된 평면 형상으로 되어 있다.
계속해서, 도 5(b), 도 9(d)에 도시한 바와 같이, 제2 실리콘막(8) 및 소자 분리 절연막(7) 상에 커플링 유전체막으로서 ONO막(9)을 형성한다. ONO막(9)은 CVD법에 의해 두께 6 nm의 SiO2막과 두께 8.5 nm의 질화실리콘막을 차례대로 형성하고, 또한, 그 질화실리콘막을 산소 분위기 속에서 온도 950℃, 6 시간의 조건으로 어닐링함으로써 형성된다.
이어서, 특히 도시하지 않지만, ONO막(9) 중의 플래시 메모리 영역을 레지스트로 덮으면서, 그 레지스트에 덮여져 있지 않은 영역, 예컨대 주변 회로 영역의 ONO막(9), 실리콘막(3, 8)을 건식 에칭에 의해 제거하며, 계속해서, 터널 산화막(2)을 불산에 의해 습식 에칭하며, 이에 의해 레지스트에 덮여져 있지 않은 영역에서 실리콘 기판(1)의 상부면이 노출된다. 그 후에, 레지스트를 제거하면, 플래시 메모리셀 영역에서는 ONO막(9)이 노출되고, 그 밖의 영역, 예컨대 주변 회로 영역의 트랜지스터 형성 영역에서는 실리콘 기판(1)이 노출된 상태가 된다.
이 후에, 주변 회로 영역 등의 트랜지스터 형성 영역의 실리콘 기판(1)의 표면을 열산화하여 두께 15 nm의 게이트 산화막(도시되지 않음)을 형성한다. 이 경우, 플래시 메모리셀 영역에서는 ONO막(9)에 의해 제2 실리콘막(8)의 산화가 방지된다.
이어서, 도 6(a), 도 9(e)에 도시한 바와 같이, CVD법에 의해, 두께 150 nm 의 언도핑 및 다결정의 제3 실리콘막(10)과 두께 20 nm의 제2 질화실리콘막(11)을 실리콘 기판(1)의 상측에 차례대로 성장시킨다. 제3 실리콘막(10)에는, 후술하는 바와 같이, 실리콘 기판(1) 내에 불순물 확산층을 형성하기 위한 불순물 이온 주입시에 불순물이 도입된다.
이어서, 제2 질화실리콘막(11) 상에 레지스트를 도포하고, 이것을 노광, 현상함으로써, 도 6(b)에 도시한 바와 같이, 폭 0.16 ㎛의 스택 게이트의 평면 형상의 레지스트 패턴(12)을 형성한다.
이어서, 레지스트 패턴(12)을 마스크로 사용하여 제2 질화실리콘막(11)과 제3 실리콘막(10)과 ONO막(9)과 제1 및 제2 실리콘막(3, 8)을 차례대로 에칭한다. 이 에칭시에는 플래시 메모리셀 영역 이외의 영역을 레지스트에 의해 덮은 상태로 한다.
이에 의해, 도 7(a)에 도시한 바와 같이, 제3 실리콘막(10)은 플래시 메모리셀의 컨트롤 게이트(CG)가 됨과 동시에, 컨트롤 게이트(CG) 아래에 남은 실리콘막(3, 8)은 플로팅 게이트(FG)의 형상이 된다. 도 7(a)는 레지스트 패턴(12)을 제거한 상태를 도시하고 있다.
플로팅 게이트(FG)의 폭은 전술한 바와 같이 하부에서 좁고 상부에서 넓어지고, 터널 산화막(2)에 접하고 있는 하부면에서는 예컨대 0.24 ㎛이고, 소자 분리 절연막(7)보다도 상측에서는 최대 약 0.4 ㎛가 된다. 이에 의해, 플로팅 게이트(FG)는 컨트롤 게이트(CG)에 대하여 커플링비가 높아진다.
이어서, 예컨대 주변 회로 영역에 존재하는 제2 질화실리콘막(11)과 제3 실 리콘막(10)을 패터닝하여 제3 실리콘막(10)으로 이루어지는 게이트 전극(도시하지 않음)을 형성한다. 이 패터닝시에는 플래시 메모리셀 영역을 레지스트에 의해 덮은 상태로 한다.
플래시 메모리셀 영역 이외의 영역을 레지스트로 덮은 상태에서, 가속 에너지 40 keV, 도스량(dose) 1.0 ×1015/cm2의 조건으로, 비소 이온(As+)을 플로팅 게이트(FG)의 양측의 실리콘 기판(1)에 주입하여 소스, 드레인이 되는 불순물 확산층(13a, 13b)을 형성한다.
계속해서, 모든 레지스트를 제거한 상태에서, 실리콘 기판(1)의 노출면을 열산화하여 5 nm의 열산화막(도시하지 않음)을 형성한 후에, 주변 회로 영역에서 n형 MOS 트랜지스터의 LDD 불순물 확산층 형성을 위해, 주변 회로 영역의 실리콘 기판(1)에 가속 에너지 30 keV, 도스량 4.0×1013/cm2의 조건으로 인 이온(P+) 을 게이트 전극(도시하지 않음)의 양측의 실리콘 기판(1)에 주입한다. 계속해서, 주변 회로 영역에서 p형 MOS 트랜지스터의 LDD 불순물 확산층 형성을 위해, 가속 에너지 80 keV, 도스량 4.0×1013/cm2의 조건으로 불화붕소 이온(BF2 +)을 다른 게이트 전극(도시하지 않음)의 양측의 실리콘 기판(1)에 주입한다. 또, 주변 회로 영역에 불순물을 도입할 때에는, 플래시 메모리셀 영역을 레지스트로 덮은 상태로 한다. 불순물 이온 주입을 끝낸 후에 레지스트를 제거한다. 또한, p형 불순물, n형 불순물의 분리는 레지스트를 이용하여 행해진다.
이어서, 도 7(b)에 도시하는 상태가 되기까지의 공정을 설명한다.
우선, CVD에 의해 막 두께 15 nm의 SiO2막과 막 두께 115 nm의 질화실리콘막을 플로팅 게이트(FG), 실리콘 기판(1), 소자 분리 절연막(7) 등의 상에 차례대로 성장시킨 후에, 이것을 에치백하여 플래시 메모리 영역의 플로팅 게이트(FG), 컨트롤 게이트(CG)와, 주변 회로 영역의 게이트 전극(도시하지 않음)의 측벽에 절연성 측벽 스페이서(14)로서 남긴다.
계속해서, 컨트롤 게이트(CG) 및 게이트 전극(도시하지 않음) 상의 질화실리콘막(11)을 인산 보일로 제거한다.
또한, 도시하지 않은 주변 회로 영역에서 게이트 전극의 양측으로 노출된 실리콘 기판(1)에 불순물을 이온 주입한다. n형 MOS 트랜지스터의 LDD 확산층에서는, 가속 에너지 60 keV, 도스량 3.0×1015/cm2의 조건으로 As+를 실리콘 기판(1)에 주입한다. 또한, p형 MOS 트랜지스터의 LDD 확산층에서는, 가속 에너지 40 keV, 도스량 2.0×1015/cm2의 조건으로 BF2 +를 게이트 전극의 양측의 실리콘 기판(1)에 주입한다. p형 불순물과 n형 불순물의 이온 주입의 분리는 레지스트를 사용함으로써 행해지고, 이들의 이온 주입시에도 플래시 메모리셀 영역을 레지스트로 덮은 상태로 하고, 이들 레지스트는 이온 주입 공정 후에 제거된다.
그 후, 온도 1000℃, 10초의 조건에서 실리콘 기판(1)을 질소 분위기 속에서 어닐링하여 실리콘 기판(1) 내에 주입된 이온종을 활성화시킨다.
이어서, 컨트롤 게이트(CG), 게이트 전극(도시하지 않음), 불순물 확산층(13a, 13b), 소자 분리 절연막(7) 등의 상에 두께 13 nm의 코발트막과 두께 30 nm의 질화티탄막을 스퍼터에 의해 차례대로 형성한다. 이 후에, 질소 분위기중, 500℃, 30초의 조건으로 실리콘 기판(1)을 어닐링하여, 불순물 확산층(13a, 13b), 컨트롤 게이트(CG), 게이트 전극(도시하지 않음) 등을 각각 구성하는 실리콘과 코발트층을 반응시켜 실리사이드층을 형성한다. 또한, 과산화암모니아계의 습식 처리로 질화티탄막을 제거함과 동시에, 미반응의 코발트막을 제거한다.
이에 의해, 플래시 메모리셀 영역에서는, 컨트롤 게이트(CG)의 상부면과 불순물 확산층(13a, 13b)의 상부면에 각각 실리사이드층(15a, 15b, 15c)이 형성된다.
그 후에, 질소 분위기속에서 840℃, 40초의 조건하의 어닐링에 의해, 실리사이드층(15a, 15b, 15c)을 저저항화시킨다.
이어서, 도 8에 도시하는 구조가 되기까지의 공정을 설명한다.
우선, 도 8에 도시한 바와 같이, 코발트 실리사이드층(15a, 15b, 15c), 소자 분리 절연막(7) 등의 상에 제1 층간 절연막(16)을 형성한 후에, 제1 층간 절연막(16)을 패터닝하여 메모리 셀의 복수의 불순물 확산층(13a, 13b) 상에 각각 제1 컨택트 홀을 형성한다. 계속해서, 제1 컨택트 홀 내에 제1 도전성 플러그(17a, 17b)를 메워 넣는다.
또한, 제1 층간 절연막(16) 상에 제1 금속막을 형성한 후에 제1 금속막을 패터닝함으로써, 소스가 되는 복수의 불순물 확산층(13a) 상의 제1 도전 플러그(17a)를 워드선 방향으로 접속하기 위한 소스 배선(18a)을 형성한다. 또한, 제1 금속막 의 패터닝에 의해 드레인이 되는 각 불순물 확산층(13b) 위의 제1 도전 플러그(17b) 상에 각각 도전 패드(18b)를 형성한다.
계속해서, 소스 배선(18a), 도전 패드(18b) 및 제1 층간 절연막(16) 상에 제2 층간 절연막(19)을 형성한 후에, 제2 층간 절연막(19)을 패터닝하여 도전 패드(18b) 상에 제2 컨택트 홀을 형성하고, 또한 제2 컨택트 홀 내에 제2 도전 플러그(20)를 형성한다.
또한, 제2 층간 절연막(19) 상에 제2 금속막을 형성한 후에, 제2 금속막을 패터닝함으로써, 소스 배선(18a)에 교차하는 방향에서 복수의 제2 도전 플러그(20)를 접속하는 비트선(BL)을 형성한다. 비트선(BL)의 연장 방향을 따른 하나의 메모리 셀의 단면을 도 10에 도시한다.
그 후에, 추가로 층간 절연막, 배선 등을 형성하지만, 그 상세한 것은 생략한다.
이상의 공정에 따르면, 소자 분리 절연막(7) 사이에 제2 실리콘막(8)을 선택 성장시킴으로써 플로팅 게이트(FG)의 상부를 형성했기 때문에, 그 상부를 패터닝하기 위한 마스크가 불필요하게 되어 작업 처리량이 향상된다. 더욱이, 실리콘막(8)의 성장 조건의 조정에 의해 플로팅 게이트(FG) 상부의 횡방향의 최종적인 폭을 제어할 수 있게 된다.
이 결과, 플로팅 게이트(FG)의 형상은 터널 산화막(2)과의 접촉 면적보다도 컨트롤 게이트(CG)와의 오버랩 면적이 커져, 큰 커플링비를 벌 수 있다.
또한, 플로팅 게이트(FG)의 상부를 구성하는 제2 실리콘막(8)의 횡방향으로 의 확장은 STI인 소자 분리 절연막(7)에 대하여 자기 정합적으로 행해지기 때문에 위치 어긋남이 쉽게 발생하지 않게 되고, 위치 어긋남을 흡수하기 위한 마진을 좁게 하여 플래시 메모리셀 면적을 종래보다도 축소할 수 있게 된다.
또한, 플로팅 게이트(FG)를 구성하는 제2 실리콘막(8)의 상부는 그 중앙으로부터 에지에 걸쳐 선형으로 변화하여 그 상부면에 각이나 단이 생기지 않기 때문에, 컨트롤 게이트(CG) 형성을 위한 에칭시에 에칭 잔사가 플로팅 게이트(FG)단에 잘 남지 않게 되어 가공하기 쉽다고 하는 이점을 가지며, 또한 컨트롤 게이트(CG)와 플로팅 게이트(FG) 사이에 형성되는 ONO막(9)의 막 두께는 플로팅 게이트(FG) 상부에 각이 없기 때문에 국소적으로 얇아지지 않아, 플로팅 게이트(FG)와 컨트롤 게이트(CG) 사이에서 전계 집중이라는 문제는 생기지 않는다.
(제2 실시예)
제1 실시예에서는, 도 4(a)에 도시한 바와 같이, 소자 분리홈(1a) 내부와 제1 질화실리콘막(4) 상에 형성된 소자 분리 절연막(7)을 CMP할 때에, 제1 질화실리콘막(4)을 CMP 스토퍼로서 사용했다. 그러나, 제1 질화실리콘막(4)이 없더라도 제1 실리콘막(3)을 CMP 스토퍼로서 사용하는 것이 가능하다. 그래서, 본 실시예에서는, 제1 질화실리콘막(4)의 형성을 생략한 플래시 메모리셀 형성에 대해서 설명한다.
도 11∼도 13은 본 발명의 제2 실시예의 플래시 메모리셀 형성 공정을 도시하고, 도 14는 그 단면을 도시하고 있다. 또, 이들 도면에 있어서, 도 2∼도 10과 동일 부호는 동일한 구성 요소를 나타내고 있다.
도 11(a)에 도시하는 상태가 되기까지의 공정을 설명한다.
우선, 제1 실시예와 마찬가지로, 실리콘 기판(1) 상에 터널 산화막(2), 다결정의 제1 실리콘막(3)을 형성한다. 이 경우, 제1 실리콘막(3)의 막 두께를 20 nm로 하고 그 인 농도를 0.5×1020 atm/cm-3로 한다.
이어서, 플래시 메모리셀 형성 영역을 덮는 제1 레지스트 패턴(5)을 제1 실리콘막(3) 상에 형성한다. 제1 레지스트 패턴(5)의 폭과 간격은 제1 실시예와 같도록 한다. 제1 레지스트 패턴(5)에 덮어져 있지 않는 부분은 소자 분리 영역이다.
또한, 제1 레지스트 패턴(5)을 마스크로 사용하여 제1 실리콘막(3)과 터널 산화막(2)을 에칭하고, 계속해서 실리콘 기판(1)을 350 nm의 깊이까지 에칭한다. 이에 의해 소자 분리 영역에는 소자 분리홈(1a)이 형성된다.
이어서, 도 11(b)에 도시한 바와 같이, 산소 분위기속에서 900℃로 어닐링함으로써, 소자 분리홈(1a) 내면에 SiO2막(6)을 15 nm의 두께로 형성한다. 이때, 제1 실리콘막(3)은 더욱 다결정화됨과 동시에 그 표면이 산화되어 SiO2막(6a)이 형성된다. 이에 의해, 제1 실리콘막(3)의 실질적인 막 두께가 약간 감소한다.
계속해서, 도 12(a)에 도시한 바와 같이, 소자 분리홈(1a) 내부와 제1 실리콘막(3) 상측에, SiO2막(6a)을 매개로 SiO2로 이루어지는 소자 분리 절연막(7)을 CVD법에 의해 700 nm의 두께로 형성한다. 이에 의해, 소자 분리홈(1a)은 소자 분리 절연막(7)에 의해 완전히 채워진 상태가 된다. 또, 소자 분리홈(1a) 내면을 따라서 형성된 SiO2막(6a)은 소자 분리 절연막(7)의 일부가 된다.
이어서, 도 12(b), 도 14(a)에 도시한 바와 같이, 제1 실리콘막(3)의 상부면이 노출될 때까지 소자 분리 절연막(7)을 CMP법에 의해 연마한다.
이 연마에 의해 제1 실리콘막과 소자 분리 절연막(7)의 단차는 제1 실시예에 비해서 낮아지게 된다.
이어서, 제1 실시예에 도시한 것과 동일한 방법을 채용하여, 도 13 및 도 14(b)에 도시한 바와 같이, 소자 형성 영역의 제1 실리콘막(3) 상에 선택적으로 다결정의 제2 실리콘막(8)을 형성한다.
제2 실리콘막(8)이 소자 분리홈(1a) 위까지 퍼져 형성되는 것은 제1 실시예와 동일하다. 그러나, 제1 실시예와 본 실시예의 각각에 있어서 제1 실리콘막(3)의 막 두께와 제2 실리콘막(8)의 막 두께의 합계를 동일하게 한 경우에, 제2 실리콘막(8)의 소자 분리 절연막(7)으로부터의 돌출 높이는 본 실시예 쪽이 높게 됨과 동시에 횡방향으로의 제2 실리콘막(8)의 확산량도 본 실시예 쪽이 증가하게 된다. 따라서, 소자 분리홈(1a) 위에서 인접하여 형성되는 2 개의 제2 실리콘막(8)의 간격이 제1 실시예보다도 좁게 된다. 바꾸어 말하면, 제2 실리콘막(8)의 소자 분리 영역으로의 확장폭을 제1 실시예와 동일하게 하는 경우에는, 제2 실리콘막(8)의 성장 시간을 짧게 할 수 있게 된다.
이 후에, 도 14(c) 및 도 14(d)에 도시한 바와 같이, 제2 실리콘막(8) 및 소자 분리 절연막(7) 상에 ONO막(9)과 다결정의 제3 실리콘막(10), 제2 질화실리콘막(11)을 형성한다. 계속해서, 제3 실리콘막(10)으로부터 제1 실리콘막(3)까지를 패터닝하여 컨트롤 게이트(CG)와 플로팅 게이트(FG)를 형성한 다. 그 후의 공정은 제1 실시예와 동일하기 때문에 생략한다.
상기한 바와 같은 공정에 따르면, 제1 실시예에 있어서 STI 형성시에 이용한 제1 질화실리콘막의 형성이 없는 것만큼 실효적으로 소자 분리홈(1a)이 얕게 되어, 보다 미세한 홈을 메우기 쉬워지고, 메모리 셀도 작게 할 수 있다.
(제3 실시예)
제1 및 제2 실시예에서는 STI를 형성하기 위한 CMP가 완료한 후에, 제1 실리콘막(3)의 상부면이 소자 분리 절연막보다도 낮아져 버린다. 이 때문에, 제2 실리콘막(8)은 소자 분리 절연막(7)과 동일한 높이까지 성장한 후에 횡방향으로 성장하는 경향으로 되기 때문에, 횡방향의 성장 제어가 어렵다.
그래서 이하에 제2 실리콘막(8)의 횡방향으로의 성장 제어를 용이하게 하기 위한 공정을 이하에 설명한다.
우선, 제2 실시예와 마찬가지로 하여, 실리콘 기판(1) 상에 터널 산화막(2)과 제1 실리콘막(3)을 차례대로 형성한 후에, 레지스트 패턴을 사용하여 터널 산화막(2) 및 제1 실리콘막(3)을 패터닝하고, 또한 실리콘 기판(1)에 소자 분리홈(1a)을 형성한 후에, 레지스트 패턴을 제거한다. 계속해서, 열산화에 의해 소자 분리홈(1a) 내면에 SiO2막을 15 nm의 두께로 형성한다.
이어서, 도 15(a)에 도시한 바와 같이, 소자 분리홈(1a) 내부와 제1 실리콘막(3) 상측에 SiO2로 이루어지는 소자 분리 절연막(7)을 CVD법에 의해 700 nm의 두께로 형성한다.
이에 의해, 소자 분리홈(1a)은 소자 분리 절연막(7)에 의해 완전히 메워 넣어진 상태가 된다. 또, 소자 분리홈(1a) 내면을 따라서 형성된 SiO2막은 소자 분리 절연막(7)의 일부가 된다.
이어서, 제2 실시예와 마찬가지로 제1 실리콘막(3)을 CMP 스토퍼로 사용하고, 소자 분리 절연막(7)을 CMP법에 의해 연마하여 제1 실리콘막(3)의 상부면을 노출시킨 후에, 도 15(b)에 도시한 바와 같이, 오버폴리싱에 의해 소자 분리 절연막(7)의 상부면을 제1 실리콘막(3)의 상부면보다도 10 nm 더욱 낮은 위치까지 후퇴시킨다.
이 후에, 제1 실시예에 나타낸 것과 동일한 방법에 의해, 제2 실리콘막(8)을 제1 실리콘막(3) 상에 선택 성장시킨다. 이 경우, 도 16에 도시한 바와 같이, 제1 실리콘막(3)의 상부는 소자 분리 절연막(7)으로부터 돌출된 상태로 되어 있기 때문에, 제2 실리콘막(8)의 성장은 제1 실리콘막(3) 표면에 있어서 종방향(막 두께 방향)의 성장의 개시와 동시에 횡방향의 성장도 개시하기 때문에, 횡방향의 폭의 제어가 용이하게 된다. 종방향의 성장에 대해서는 기하학적으로 형상을 컨트롤할 수 있기 때문에, 보다 소망하는 플로팅 게이트 형상을 얻을 수 있다.
그 후의 공정은 제1 실시예와 동일하기 때문에 설명을 생략한다.
또한, 제1 실리콘막(3)의 상부면을 소자 분리 절연막(7)의 상부면보다도 높게 하는 방법은 상기한 바와 같은 소자 분리 절연막(7)의 오버폴리싱으로 한정되는 것이 아니라, 예컨대 제1 또는 제2 실시예에 나타낸 바와 같은 조건으로 소자 분리 절연막(7)을 CMP법에 의해 연마한 후에, 소자 분리 절연막(7)을 불산 등에 의해 선택적으로 에칭하는 방법이 있다.
(부기 1) 반도체 기판의 소자 형성 영역 상에 터널 절연막을 매개로 형성되는 플로팅 게이트의 하부를 구성하는 제1 반도체막과,
상기 제1 반도체막, 상기 터널 절연막 및 상기 반도체 기판 중 상기 소자 형성 영역에 인접하여 형성된 소자 분리홈과,
상기 소자 분리홈 내에 채워 넣어진 소자 분리 절연막과,
상기 플로팅 게이트의 상부로서 상기 제1 반도체막 상에 형성되고, 또한 상기 소자 형성 영역으로부터 상기 소자 분리 절연막 상에 걸쳐 막 두께가 연속적으로 얇아지며 횡방향으로 확장되는 확장부를 갖는 제2 반도체막과,
상기 제2 반도체막 상에 형성된 유전체막과,
상기 유전체막을 매개로 상기 플로팅 게이트 상에 형성된 컨트롤 게이트를 갖는 것을 특징으로 하는 반도체 장치.
(부기 2) 부기 1에 있어서, 상기 플로팅 게이트의 상기 상부는 상기 하부보다도 폭이 넓은 부분을 갖는 것을 특징으로 하는 반도체 장치.
(부기 3) 부기 1 또는 부기 2에 있어서, 상기 플로팅 게이트의 상부면은, 상기 소자 형성 영역으로부터 상기 소자 분리 절연막을 향하는 방향으로 만곡된 경사면을 갖는 것을 특징으로 하는 반도체 장치.
(부기 4) 부기 1 내지 부기 3 중 어느 하나에 있어서, 상기 제1 반도체막, 상기 제2 반도체막은 각각 다결정 실리콘으로 이루어지는 것을 특징으로 하는 반도 체 장치.
(부기 5) 반도체 기판 상에 터널 절연막을 형성하는 공정과,
플로팅 게이트의 하부를 구성하는 제1 반도체막을 상기 터널 절연막 상에 형성하는 공정과,
상기 제1 반도체막 상에 연마 스톱막을 형성하는 공정과,
상기 연마 스톱막, 상기 제1 반도체막, 상기 터널 절연막 및 상기 반도체 기판의 소자 분리 영역을 에칭하여 소자 분리홈을 형성하는 공정과,
상기 소자 분리홈 내부와 상기 연마 스톱막 상에 소자 분리 절연막을 형성하는 공정과,
연마함으로써 상기 소자 분리 절연막을 상기 연마스톱막 위로부터 제거함과 동시에 상기 소자 분리홈 위에서 박층화하는 공정과,
상기 연마 스톱막을 제거하는 공정과,
상기 플로팅 게이트의 상부가 되는 제2 반도체막을 제1 반도체막 상에 선택 성장시킴과 동시에 상기 제2 반도체막을 상기 소자 분리 절연막 위에서 횡방향으로 확장시켜 성장시키는 공정과,
상기 플로팅 게이트 상에 유전체막을 형성하는 공정과,
컨트롤 게이트가 되는 막을 상기 유전체막 상에 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 6) 부기 5에 있어서, 상기 제1 반도체막, 상기 제2 반도체막은 각각 다결정 실리콘막이며, 상기 연마 스톱막은 질화실리콘막인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 7) 부기 5 또는 부기 6에 있어서, 상기 소자 분리 절연막이 상기 연마 스톱막 위로부터 제거된 후로서 상기 제2 반도체막을 형성하기 전에,
상기 소자 분리홈 위의 상기 소자 분리 절연막을 더욱 박층화함으로써, 상기 소자 분리홈 위의 상기 소자 분리 절연막의 상부면을 상기 제1 반도체막의 상부면보다도 낮게 하는 공정을 추가로 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 8) 반도체 기판 상에 터널 절연막을 형성하는 공정과,
플로팅 게이트의 하부를 구성하는 제1 반도체막을 상기 터널 절연막 상에 형성하는 공정과,
상기 제1 반도체막, 상기 터널 절연막 및 상기 반도체 기판의 소자 분리 영역을 에칭하여 소자 분리홈을 형성하는 공정과,
상기 소자 분리홈 내부와 상기 제1 반도체막 상에 소자 분리 절연막을 형성하는 공정과,
상기 소자 분리 절연막을 상기 제1 반도체막 위로부터 제거함과 동시에 상기 소자 분리홈 위에서 박층화하는 공정과,
상기 플로팅 게이트의 상부가 되는 제2 반도체막을 제1 반도체막 상에 선택 성장시킴과 동시에 상기 제2 반도체막을 상기 소자 분리 절연막 위에서 횡방향으로 확장시켜 성장시키는 공정과,
상기 플로팅 게이트 상에 유전체막을 형성하는 공정과,
컨트롤 게이트가 되는 막을 상기 유전체막 상에 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 9) 부기 8에 있어서, 상기 소자 분리 절연막이 상기 제1 반도체막 위에서 제거된 후로서 상기 제2 반도체막을 성장시키기 전에,
상기 소자 분리홈 위의 상기 소자 분리 절연막을 더욱 박층화함으로써, 상기 소자 분리홈 위의 상기 소자 분리 절연막의 상부면을 상기 제1 반도체막의 상부면보다도 낮게 하는 공정을 추가로 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 10) 부기 7 또는 부기 9에 있어서, 상기 소자 분리 영역에 있어서의 상기 소자 분리 절연막의 박층화는 오버폴리싱 또는 선택 에칭에 의해 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 11) 부기 5 또는 부기 8에 있어서, 상기 소자 형성 영역으로부터의 상기 소자 분리 절연막의 제거와 상기 소자 분리홈 위의 상기 소자 분리 절연막의 박층화는 화학 기계 연마법에 의해 동시에 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 12) 부기 5 또는 부기 8에 있어서, 상기 제2 반도체막의 측면은 상기 소자 분리 절연막 위에서는 매끄러운 국면을 가지며 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 13) 부기 5 또는 부기 8에 있어서, 상기 제2 반도체막의 선택 성장은 실리콘과 염소를 함유하는 가스를 이용하는 기상 성장인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 14) 부기 13에 있어서, 상기 가스는 실란과 염산의 혼합 가스, 또는 디클로르실란가스, 또는 디클로르실란가스와 염산의 혼합 가스 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 15) 부기 5 또는 부기 8에 있어서, 상기 컨트롤 게이트를 구성하는 상기 막은 제3 반도체막으로서, 성장시에 불순물을 도핑하거나, 성장 후에 불순물이 도핑되는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 16) 반도체로 이루어지는 소자 영역 상에 터널 절연막, 제1 전극 재료, 질화실리콘막을 각각 순차 형성하는 공정과,
상기 질화실리콘막 상에 선형의 레지스트 패턴을 간격을 두고 복수 마련하는 공정과,
상기 레지스트 패턴을 마스크로 사용하여 이방성 건식 에칭에 의해 상기 소자 영역에 홈을 형성하는 패터닝을 행하는 공정과,
상기 홈이 메워지고 또 상기 질화실리콘막을 덮는 제1 절연막을 형성하는 공정과,
상기 제1 절연막 표면에 화학 기계적 연마를 실시하고, 상기 질화실리콘막에 의해서 종점 검지하는 공정과,
상기 질화실리콘막을 선택적으로 제거하여 상기 제1 전극 재료가 표면으로 노출된 오목부를 형성하는 공정과,
상기 절연막의 전면을 덮지 않고 또한 상기 홈 오목부를 중심으로 하여 선택적으로 볼록부가 형성되는 상기 제1 전극 재료를 추가로 성장시키는 공정과,
상기 제1 전극 재료의 상부면에 제2 절연막을 형성하는 공정과,
상기 제2 절연막 및 상기 제1 절연막 상에 제2 전극 재료를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 17) 부기 5 내지 부기 16 중 어느 하나에 있어서, 상기 터널 절연막은 ONO막인 것을 특징으로 하는 반도체 장치의 제조 방법.
이상 설명한 바와 같이, 본 발명에 따르면, STI 구조의 소자 분리 절연막에 끼워진 제1 반도체막 상에 제2 반도체막을 선택 성장시킴과 동시에, 제2 반도체막을 소자 분리 절연막 상에 확장되도록 성장시키고, 제1 및 제2 반도체막을 플래시 메모리셀의 플로팅 게이트로 했기 때문에, 플로팅 게이트 중 터널 절연막에 접촉하는 면적보다도 컨트롤 게이트에 오버랩되는 면적을 넓혀, 메모리 셀의 고집적화를 도모하고, 또한 플로팅 게이트와 컨트롤 게이트와의 커플링 용량을 높게 할 수 있게 된다.
플로팅 게이트의 상부가 되는 제2 반도체막을 자기 정합적으로 정형하고 있기 때문에, 위치 맞춤 마진을 작게 할 수 있고, 셀 면적의 축소화를 도모할 수 있다.
또한, 플로팅 게이트 상에 유전체막을 형성한 후에, 컨트롤 게이트가 되는 막을 형성하면, 이 막을 패터닝할 때에 컨트롤 게이트가 완만한 부분에서 에칭 잔사가 잘 발생하지 않게 되어 가공하기 쉽게 된다.
더욱이, 플로팅 게이트가 되는 제2 반도체막의 상부면의 측부는 매끄러운 곡면으로 형성되기 때문에, 플로팅 게이트의 상부면 상에 형성되는 유전체막의 막 두께가 균일하게 되어, 유전체막에 대한 전계 집중을 피할 수 있고, 이 결과, 컨트롤 게이트와 플로팅 게이트 사이의 절연 내압을 높게 유지할 수 있게 된다.

Claims (10)

  1. 터널 절연막을 매개로 반도체 기판의 소자 형성 영역 상에 형성되는 플로팅 게이트의 하부를 구성하는 제1 반도체막과;
    상기 제1 반도체막과 상기 기판에서, 상기 소자 형성 영역에 인접하여 형성된 소자 분리홈과;
    상기 소자 분리홈 내에 매립되고, 평탄화된 상면을 갖는 소자 분리 절연막과;
    상기 플로팅 게이트의 상부로서 상기 제1 반도체막 상에 형성되고, 또한 상기 소자 형성 영역으로부터 상기 소자 분리 절연막쪽으로 막 두께가 연속적으로 감소하도록 횡방향으로 확장되며 상기 소자 분리 절연막의 상기 평탄화된 상면 상에 있는 확장부를 갖는 제2 반도체막과;
    상기 제2 반도체막 상에 형성된 유전체막과;
    상기 유전체막을 매개로 상기 플로팅 게이트 상에 형성된 컨트롤 게이트
    를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 플로팅 게이트의 상기 상부는 상기 하부보다도 폭이 넓은 부분을 갖는 것인, 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 플로팅 게이트의 상부면은 상기 소자 형성 영역으로부터 상기 소자 분리 절연막을 향하는 방향으로 만곡된 경사면(斜面)을 갖는 것인, 반도체 장치.
  4. 제1항 또는 제2항에 있어서, 상기 제1 반도체막, 상기 제2 반도체막은 각각 다결정 실리콘으로 이루어지는 것인, 반도체 장치.
  5. 반도체 기판 상에 터널 절연막을 형성하는 공정과;
    플로팅 게이트의 하부를 구성하는 제1 반도체막을 상기 터널 절연막 상에 형성하는 공정과;
    상기 제1 반도체막 상에 연마 스톱막을 형성하는 공정과;
    상기 연마 스톱막, 상기 제1 반도체막, 상기 터널 절연막 및 상기 반도체 기판의 소자 분리 영역을 에칭하여 소자 분리홈을 형성하는 공정과;
    상기 소자 분리홈 내부와 상기 연마 스톱막 상에 소자 분리 절연막을 형성하는 공정과;
    연마함으로써 상기 소자 분리 절연막을 상기 연마 스톱막 위로부터 제거함과 동시에 상기 소자 분리홈 위에서 박층화하는 공정과;
    상기 연마 스톱막을 제거하는 공정과;
    상기 플로팅 게이트의 상부가 되는 제2 반도체막을 제1 반도체막 상에 선택 성장시킴과 동시에 상기 제2 반도체막을 상기 소자 분리 절연막 위에서 횡방향으로 확장시켜 성장시키는 공정과;
    상기 플로팅 게이트 상에 유전체막을 형성하는 공정과;
    컨트롤 게이트가 되는 막을 상기 유전체막 상에 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 소자 분리 절연막이 상기 연마 스톱막 위로부터 제거된 후로서 상기 제2 반도체막을 형성하기 전에,
    상기 소자 분리홈 위의 상기 소자 분리 절연막을 더욱 박층화함으로써, 상기 소자 분리홈 위의 상기 소자 분리 절연막의 상부면을 상기 제1 반도체막의 상부면보다도 낮게 하는 공정을 더 갖는 반도체 장치의 제조 방법.
  7. 반도체 기판 상에 터널 절연막을 형성하는 공정과;
    플로팅 게이트의 하부를 구성하는 제1 반도체막을 상기 터널 절연막 상에 형성하는 공정과;
    상기 제 l 반도체막, 상기 터널 절연막 및 상기 반도체 기판의 소자 분리 영역을 에칭하여 소자 분리홈을 형성하는 공정과;
    상기 소자 분리 홈 내부와 제1 반도체막 상에 소자 분리 절연막을 형성하는 공정과;
    상기 소자 분리 절연막을 상기 제1 반도체막 위로부터 제거함과 동시에 상기 소자 분리홈 위에서 박층화하는 공정과;
    상기 플로팅 게이트의 상부가 되는 제2 반도체막을 제1 반도체막 상에 선택 성장시킴과 동시에 상기 제2 반도체막을 상기 소자 분리 절연막 위에서 횡방향으로 확장시켜 성장시키는 공정과;
    상기 플로팅 게이트 상에 유전체막을 형성하는 공정과;
    컨트롤 게이트가 되는 막을 상기 유전체막 상에 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 소자 분리 절연막이 상기 제1 반도체막 위로부터 제거된 후로서 상기 제2 반도체막을 성장시키기 전에,
    상기 소자 분리홈 위의 상기 소자 분리 절연막을 더욱 박층화함으로써, 상기 소자 분리홈 위의 상기 소자 분리 절연막의 상부면을 상기 제1 반도체막의 상부면보다도 낮게 하는 공정을 더 갖는 반도체 장치의 제조 방법.
  9. 제5항 또는 제7항에 있어서, 상기 제2 반도체막의 측면은 상기 소자 분리 절연막 위에서는 매끄러운 국면(局面)을 가지게 형성되는 것인, 반도체 장치의 제조 방법.
  10. 반도체로 이루어지는 소자 영역 상에 터널 절연막, 제1 전극 재료, 질화실리콘막을 각각 순차적으로 형성하는 공정과;
    상기 질화실리콘막 상에 선형의 레지스트 패턴을 간격을 두고 복수 마련하는 공정과;
    상기 레지스트 패턴을 마스크로 사용하여 이방성 드라이 에칭에 의해 상기 소자 영역에 홈을 형성하는 패터닝을 수행하는 공정과;
    상기 홈이 메워지고 또한 상기 질화실리콘막을 덮는 제1 절연막을 형성하는 공정과;
    상기 제1 절연막 표면에 화학 기계적 연마를 실시하고, 상기 질화실리콘막에 의해 종점 검지하는 공정과;
    상기 질화실리콘막을 선택적으로 제거하여 상기 제1 전극 재료가 표면으로 노출된 오목부를 형성하는 공정과;
    상기 절연막의 전면을 덮지 않고 또한 상기 홈 오목부를 중심으로 하여 선택적으로 볼록부가 형성되는 상기 제1 전극 재료를 더욱 성장시키는 공정과;
    상기 제1 전극 재료의 상부면에 제2 절연막을 형성하는 공정과;
    상기 제2 절연막 및 상기 제1 절연막 상에 제2 전극 재료를 형성하는 공정
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